KR102469549B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 기판 상에 수직방향으로 위치한 다수의 페이지들이 포함된 메모리 블록; 상기 페이지들 중, 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 페이지들 중 일부를 설정된 페이지까지 순차적으로 프로그램하는 제1 부분 프로그램 동작을 수행하고, 나머지 소거 상태인 페이지들을 소거하는 제1 부분 소거 동작을 수행하고, 상기 제1 부분 소거 동작이 수행된 페이지들을 부분 프로그램하는 제2 부분 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치의 프로그램 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 블록들과, 메모리 블록들 중 선택된 메모리 블록의 프로그램 동작을 수행하도록 구성된 주변 회로들과, 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 장치는 메모리 블록에 포함된 메모리 셀들의 배열에 따라 2차원 또는 3차원 장치로 구분될 수 있다. 예를 들면, 2차원 메모리 장치에서는 메모리 셀들이 기판에 수평하게 배열될 수 있고, 3차원 메모리 장치에서는 메모리 셀들이 기판에 수직하게 배열될 수 있다.
3차원 메모리 장치는 기판 상에 메모리 셀들이 수직방향으로 적층되기 때문에, 집적도를 높이는데 용이할 수 있다. 특히, 불휘발성 메모리 장치는 전원 공급이 중단되어도 저장된 데이터가 유지될 수 있으므로, 휴대용 전자장치의 데이터 저장 장치로 많이 사용되고 있다.
본 발명의 실시예는 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 기판 상에 수직방향으로 위치한 다수의 페이지들이 포함된 메모리 블록; 상기 페이지들 중, 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 페이지들 중 일부를 설정된 페이지까지 순차적으로 프로그램하는 제1 부분 프로그램 동작을 수행하고, 나머지 소거 상태인 페이지들을 소거하는 제1 부분 소거 동작을 수행하고, 상기 제1 부분 소거 동작이 수행된 페이지들을 부분 프로그램하는 제2 부분 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 설정된 페이지까지 선택된 페이지들의 제A 부분 프로그램 동작을 수행하는 단계; 상기 제A 부분 프로그램 동작이 상기 설정된 페이지까지 완료되면, 소거 상태인 나머지 페이지들의 제B 부분 소거 동작을 수행하는 단계; 및 상기 제B 부분 소거 동작이 수행된 페이지들의 제A+1 부분 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 기판 상에 수직하게 배열되고, 하부를 통해 서로 연결된 제1 및 제2 스트링들의 메모리 셀들을 프로그램하되, 상기 제1 스트링의 최상단에 위치한 제1 메모리 셀을 프로그램한 후, 상기 제2 스트링의 최상단에 위치한 제2 메모리 셀을 프로그램하는 단계; 상기 제1 메모리 셀의 하단에 위치한 제3 메모리 셀을 프로그램한 후, 상기 제2 메모리 셀의 하단에 위치한 제4 메모리 셀을 프로그램하는 단계; 상기 제1 스트링의 제N 메모리 셀을 프로그램하고, 상기 제2 스트링의 제N+1 메모리 셀을 프로그램한 후, 상기 제N 및 제N+1 메모리 셀들의 하단에 위치한 메모리 셀들을 소거하는 단계; 및 상기 소거된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 기술은 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 4는 본 발명의 제1 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 제1 실시예에 따른 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 제2 실시예에 따른 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면이다.
도 8은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 9는 본 발명의 제3 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한, 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 저장 장치(storage device; 1100)와, 저장 장치(1100)를 제어하는 호스트(host; 1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한, 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 플래쉬 메모리로 이루어진 메모리 장치(1110)를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드라인들(WL)와 비트라인들(BL1~BLI; I는 양의 정수)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트라인들(BL1~BLI)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 메모리 블록들(MB1~MBk)이 3차원 구조로 이루어진 경우, 메모리 블록들(MB1~MBk) 각각에는 워드라인들(WL) 외에도 소스 셀렉트 라인들(source select lines), 드레인 셀렉트 라인들(drain select lines) 및 소오스 라인(source line)이 연결될 수 있고, 파이프 라인들(pipe lines)이 추가로 연결될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 페이지에 포함된 메모리 셀들을 프로그램하거나 소거할 수 있도록 구성될 수 있다. 프로그램 동작시, 주변 회로들(200)은 선택된 페이지들을 순차적으로 프로그램하되, 미리 설정된 페이지가 선택되면 부분 소거 동작을 수행할 수 있다. 예를 들면, 주변 회로들(200)은 설정된 페이지가 선택되면, 프로그램 동작이 수행되지 않은 페이지들의 전체 또는 일부에 대한 부분 소거 동작(partial erase operation)을 수행한 후, 부분 소거 동작이 수행된 페이지들의 프로그램 동작을 수행할 수 있다. 이를 위해, 주변 회로들(200)은 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
각 회로들을 구체적으로 설명하면 다음과 같다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 소스 셀렉트 라인들, 드레인 셀렉트 라인들, 소오스 라인 또는 파이프 라인들에 전달할 수 있다.
페이지 버퍼부(230)는 비트라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 시호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 검증 동작은 프로그램 동작 및 소거 동작에서 수행되는 검증 동작이 포함될 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일되었는지를 판단할 수 있다. 특히, 프로그램 동작시, 제어 로직(300)은 수신된 어드레스에 따라 선택된 페이지들의 프로그램 동작이 수행되고, 미리 설정된 페이지가 선택되면, 소거 상태인 페이지들의 전체 또는 일부에 대한 부분 소거 동작을 수행한 후, 나머지 프로그램 동작이 수행될 수 있도록 주변 회로들(200)을 제어할 수 있다. 이때, 제어 로직(300)은 설정된 페이지의 어드레스와 선택된 페이지의 어드레스를 서로 비교하여 프로그램 동작이 수행될 수 있도록 주변 회로들(200)을 제어할 수 있다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트라인들(BL)과 소스 라인(SL) 사이에 배열된 스트링들(strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source selecte lines; SSL), 워드라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 3에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다. 서로 동일한 워드라인에 연결된 메모리 셀들을 페이지(page)라 부른다. 프로그램 동작은 페이지 단위로 수행될 수 있으며, 부분 소거 동작은 하나 이상의 페이지들에 수행될 수 있다.
도 3에서 상술한 3차원 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
도 4는 본 발명의 제1 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 프로그램 동작은 프로그램 전압을 점진적으로 높이는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 프로그램 동작이 시작되면, 로우 어드레스에 따라 선택된 페이지의 프로그램 동작이 수행된다(S41). 선택된 페이지의 프로그램 동작은 선택된 페이지에 연결된 선택된 워드라인에 프로그램 전압을 인가하여 수행될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 페이지의 검증 동작이 수행된다(S42). 선택된 페이지의 검증 동작은, 선택된 워드라인에 검증 전압을 인가하여 수행될 수 있다. 선택된 워드라인에 프로그램 전압을 인가하는 단계(S41)와 선택된 워드라인에 검증 전압을 인가하는 단계(S42)가 하나의 프로그램 루프(loop)가 될 수 있다. ISPP 방식의 프로그램 동작에서는 프로그램 루프의 횟수가 증가할수록 프로그램 전압이 점진적으로 높아진다. 선택된 페이지의 검증 동작이 페일(fail)되면 프로그램 전압을 상승시키고(S43), 검증 동작이 패스(pass)될 때까지 ‘S41’ 내지 ‘S43’ 단계들을 반복한다.
선택된 페이지의 검증 동작이 패스되면, 선택된 페이지가 설정된 페이지인지를 판단한다(S44). 설정된 페이지는 페이지들 중에서, 프로그램 디스터브(disturb)가 증가하기 시작하는 페이지로 설정될 수 있다. 선택된 페이지와 설정된 페이지는 어드레스에 따라 판단될 수 있다.
설정된 페이지의 어드레스는 메모리 장치의 테스트 프로그램 동작시 설정될 수 있고, 설정된 페이지 어드레스는 메모리 장치의 저장부에 저장될 수 있다. 예를 들면, 테스트 프로그램 동작시, 다수의 페이지들 중에서 프로그램 디스터브(disturb)가 증가하기 시작하는 페이지의 어드레스가 설정된 페이지의 어드레스로 저장될 수 있다.
선택된 페이지의 어드레스와 설정된 페이지의 어드레스를 비교하여(S44), 선택된 페이지와 설정된 페이지가 서로 일치하지 않으면, 다음 페이지가 선택된다(S45). 이에 따라, 다음 페이지가 선택된 페이지가 되고, ‘S41’ 내지 ‘S45’ 단계들을 반복하여 선택된 페이지들의 프로그램 동작이 순차적으로 수행된다.
선택된 페이지의 어드레스가 설정된 페이지의 어드레스와 일치하면(S44), 디스터브 보상 동작(S50)이 수행된다.
디스터브 보상 동작(S50)은 프로그램 동작이 수행되지 않은 페이지들에 대하여 수행될 수 있다. 예를 들면, 디스터브 보상 동작(S50)은 소거 상태인 페이지들의 전체 또는 일부에 대한 부분 소거 동작(S46) 및 부분 소거된 페이지들의 프로그램 동작(S47)을 포함할 수 있다.
소거 상태인 페이지들의 부분 소거 동작(S46)은 프로그램 동작이 수행되지 않은 페이지들에 대하여 선택적으로 수행될 수 있다. 소거 상태인 페이지들을 선택적으로 소거하는 이유는, 선택된 페이지들의 프로그램 동작이 진행되는 동안 소거 상태인 페이지에 연결된 메모리 셀들의 문턱전압 분포를 소거 상태로 초기화하기 위함이다. 즉, 프로그램 동작이 진행될 때, 비선택된 메모리 셀들에 연결된 워드라인들에는 패스전압이 인가된다. 이때, 비선택된 메모리 셀들이 패스전압의 영향을 지속적으로 받을 경우, 문턱전압이 가변될 수 있다. 예를 들면, 프로그램 디스터브가 증가하면, 소거 상태인 메모리 셀들의 문턱전압이 높아질 수 있다. 프로그램 동작시 선택된 페이지에는 다수의 메모리 셀들이 포함되어 있는데, 선택된 페이지에 포함된 메모리 셀들 중에는 소거 상태로 유지되어야 하는 메모리 셀들이 포함될 수 있다. 이러한 메모리 셀들이 프로그램 디스터브를 받게되면, 문턱전압이 상승할 수 있고, 이로 인해 리드 동작시 에러가 발생할 수 있다. 특히, 3차원 메모리 장치의 구조적 특성상, 스트링의 상부에서 하부로 갈수록 채널(channel) 면적이 좁아지기 때문에, 스트링의 상부보다 하부에 위치한 메모리 셀들이 프로그램 디스터브를 더 받을 수 있다.
따라서, 프로그램 동작 순서가 늦은 페이지일수록 또는 스트링의 하부에 위치한 페이지일수록, 프로그램 디스터브가 증가할 수 있으므로, 해당 페이지들의 부분 소거 동작을 수행함으로써, 메모리 셀들의 문턱전압 변화를 방지할 수 있다. 부분 소거 동작은 소거 전압을 점진적으로 높이는 ISPE(Incremental Step Pulse Erase) 방식으로 수행되거나, 소거 검증 동작을 생략하고 소거 전압만 사용하는 방식으로 수행될 수 있다.
소거 상태인 페이지들의 전체 또는 일부에 대한 부분 소거 동작이 완료되면(S50), 부분 소거된 나머지 페이지들의 프로그램 동작이 수행된다(S47).
도 5는 본 발명의 제1 실시예에 따른 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면으로써, 도 3에서 상술한 I자 형태의 스트링의 프로그램 동작이 실시예로써 도시되어 있다.
도 5를 참조하면, 소스 셀렉트 라인들(SSL)에 인접한 워드라인을 제1 워드라인(WL1)이라 하고, 드레인 셀렉트 라인들(DSL)에 인접한 워드라인을 제n 워드라인(WLn; n은 양의 정수)이라 가정한다. 프로그램 동작은 제n 워드라인(WLn)이 연결된 제n 페이지부터 제1 워드라인(WL1)이 연결된 제1 페이지까지 순차적으로 수행될 수 있다. 여기서, 제n 워드라인(WLn)은 도 3의 워드라인들 중 최상단에 위치한 워드라인이고, 제1 워드라인(WL1)은 도 3의 워드라인들 중 최하단에 위치한 워드라인일 수 있다.
메모리 장치의 테스트 프로그램 동작시, 제1 내지 제i-1 워드라인들(WL1~WLi-1; i는 양의 정수, i<n)이 연결된 제1 내지 제i-1 페이지들에서 프로그램 디스터브가 많이 발생하는 것으로 판단될 경우, 제i-1 워드라인(WL-1)의 상부에 인접한 제i 워드라인(WLi)에 연결된 제i 페이지가 설정된 페이지(Pset)일 수 있다. 따라서, 제n 워드라인(WLn)이 연결된 제n 페이지부터 제i 워드라인(WLi)이 연결된 제i 페이지까지 순차적으로 프로그램 동작이 수행될 수 있다. 제n 내지 제i 페이지들에 수행되는 프로그램 동작을 제1 프로그램 동작(PGM1)으로 가정한다.
제1 프로그램 동작(PGM1)이 완료되면, 프로그램되지 않은 소거 상태인 페이지들의 전체 또는 일부에 대한 부분 소거 동작이 수행될 수 있다. 예를 들면, 프로그램 동작이 수행되지 않은 나머지 제i-1 내지 제1 워드라인들(WLi-1~WL1)이 연결된 제i-1 내지 제1 페이지들의 부분 소거 동작이 수행될 수 있다(ER).
제i-1 내지 제1 페이지들의 부분 소거 동작(ER)이 완료되면, 부분 소거된 제i-1 내지 제1 페이지들의 프로그램 동작이 순차적으로 수행된다. 제i-1 내지 제1 페이지들에 수행되는 프로그램 동작을 제2 프로그램 동작(PGM2)으로 가정한다.
즉, 프로그램 동작이 시작되면, 일부 페이지들에 제1 프로그램 동작(PGM1)이 수행되고, 설정된 페이지(Pset)까지 제1 프로그램 동작(PGM1)이 완료되면, 나머지 페이지들의 전체 또는 일부에 대한 부분 소거 동작(ER)이 수행된다. 이어서, 부분 소거 동작(ER)이 수행된 나머지 페이지들의 제2 프로그램 동작(PGM2)이 수행된다.
도 6은 본 발명의 제2 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 다른 프로그램 동작은 도 4에서 상술한 제1 실시예의 ‘S41’ 내지 ‘S44’ 단계들까지 동일하게 수행될 수 있고, 디스터브 보상 동작(S50)이 제1 실시예와 다르게 수행될 수 있다.
제2 실시예에 따른 디스터브 보상 동작(S50)에서는, 부분 소거 동작과 소거된 페이지들의 부분 프로그램 동작이 페이지들의 그룹 단위로 수행될 수 있다. 예를 들면, 설정된 페이지까지 제1 프로그램 동작(도 4의 PGM1)이 완료되면, 나머지 소거 상태인 페이지들의 전체 또는 일부에 대한 제1 부분 소거 동작(SER1)이 수행될 수 있다. 제1 부분 소거 동작(SER1)은 제1 프로그램 동작(PGM1)이 수행되지 않은 나머지 페이지들 전체에 대하여 수행될 수 있다.
제1 부분 소거 동작(SER1)이 완료되면, 제1 부분 소거 동작(SER1)이 수행된 페이지들 중 일부 페이지들의 제1 부분 프로그램 동작(SPGM1)이 수행될 수 있다. 제1 부분 프로그램 동작(SPGM1)은 제1 부분 소거 동작(SER1)이 수행된 페이지들 전체에 수행되지 않고, 임의로 설정된 다른 페이지까지 수행될 수 있다.
설정된 다른 페이지까지 제1 부분 프로그램 동작(SPGM1)이 완료되면, 나머지 소거 상태인 페이지들의 전체 또는 일부에 대한 제2 부분 소거 동작(SER2)이 수행될 수 있다. 제2 부분 소거 동작(SER2)은 제1 부분 프로그램 동작(SPGM1)이 수행되지 않은 나머지 페이지들 전체에 대하여 수행될 수 있다. 즉, 제1 부분 프로그램 동작(SPGM1)이 수행되는 동안, 일부 페이지들에 프로그램 디스터브가 발생할 수 있으므로, 제2 부분 소거 동작(SER2)을 수행하여, 프로그램 디스터브가 발생할 수 있는 페이지들에 포함된 메모리 셀들의 문턱전압들을 소거 상태로 초기화한다.
제2 부분 소거 동작(SER2)이 완료되면, 제2 부분 소거 동작(SER2)이 수행된 페이지들 중 일부 페이지들의 제2 부분 프로그램 동작(SPGM2)이 수행될 수 있다. 제2 부분 프로그램 동작(SPGM2)은 제2 부분 소거 동작(SER2)이 수행된 페이지들 전체에 수행되지 않고, 설정된 다른 페이지까지 수행될 수 있다.
이러한 방식으로, 나머지 페이지들의 제N 부분 소거 동작(SERN) 및 제N 부분 프로그램 동작(SPGMN)이 수행될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면으로써, 도 3에서 상술한 I자 형태의 스트링의 프로그램 동작이 예를 들어 도시되어 있다.
도 7을 참조하면, 프로그램 동작은 제n 워드라인(WLn)이 연결된 제n 페이지부터 제1 워드라인(WL1)이 연결된 제1 페이지까지 순차적으로 수행될 수 있다. 여기서, 제n 워드라인(WLn)은 도 3의 워드라인들 중 최상단에 위치한 워드라인이고, 제1 워드라인(WL1)은 도 3의 워드라인들 중 최하단에 위치한 워드라인일 수 있다.
메모리 장치의 테스트 프로그램 동작시, 제1 내지 제a-1 워드라인들(WL1~WLa-1; a는 양의 정수, a<n)이 연결된 제1 내지 제a-1 페이지들에서 프로그램 디스터브가 많이 발생하는 것으로 판단되더라도, 나머지 일부 페이지들의 일부에서도 프로그램 디스터브가 발생할 수 있으므로, 페이지들을 여러 그룹으로 구분하고, 각 그룹 별로 부분 프로그램 동작 및 부분 소거 동작을 수행할 수 있다.
예를 들면, 제c-1 워드라인(Wc-1; c는 양의 정수, a<c<n)의 상부에 인접한 제c 워드라인(WLc)에 연결된 제c 페이지가 제1 설정된 페이지일 수 있다. 제n 워드라인(WLn)이 연결된 제n 페이지부터 제c 워드라인(WLc)이 연결된 제c 페이지까지 순차적으로 프로그램 동작이 수행될 수 있다. 제n 내지 제c 페이지들에 수행되는 프로그램 동작을 제1 부분 프로그램 동작(PGM1)으로 가정한다.
제1 프로그램 동작(PGM1)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제c-1 내지 제1 워드라인들(WLc-1~WL1)이 연결된 제c-1 내지 제1 페이지들의 제1 부분 소거 동작(ER1)이 수행된다. 즉, 프로그램되지 않은 소거 상태인 페이지들의 부분 소거 동작이 수행된다.
제c-1 내지 제1 페이지들의 제1 부분 소거 동작(ER1)이 완료되면, 제1 부분 소거 동작(ER1)이 수행된 페이지들 중, 제c-1 내지 제b 워드라인들(WLc-1~WLb; b는 양의 정수, a<b<c)이 연결된 제c-1 내지 제b 페이지들의 제2 부분 프로그램 동작(PGM2)이 순차적으로 수행된다.
제b 페이지까지의 제2 부분 프로그램 동작(PGM2)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제b-1 내지 제1 워드라인들(WLb-1~WL1)이 연결된 제b-1 내지 제1 페이지들의 제2 부분 소거 동작(ER2)이 수행된다.
제b-1 내지 제1 페이지들의 제2 부분 소거 동작(ER2)이 완료되면, 제2 부분 소거 동작(ER2)이 수행된 페이지들 중, 제b-1 내지 제a 워드라인들(WLb-1~WLa)이 연결된 제b-1 내지 제a 페이지들의 제3 부분 프로그램 동작(PGM3)이 순차적으로 수행된다.
제a 페이지까지의 제3 부분 프로그램 동작(PGM3)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제a-1 내지 제1 워드라인들(WLa-1~WL1)이 연결된 제a-1 내지 제1 페이지들의 제3 부분 소거 동작(ER3)이 수행된다.
제a-1 내지 제1 페이지들의 제3 부분 소거 동작(ER3)이 완료되면, 제3 부분 소거 동작(ER3)이 수행된 제a-1 내지 제1 페이지들의 제4 부분 프로그램 동작(PGM4)이 수행된다.
도 7에서는 제4 부분 프로그램 동작(PGM4) 및 제3 부분 소거 동작(ER3)까지 설명되었으나, 이는 제2 실시예의 이해를 돕기 위한 것이므로, 설정된 페이지의 개수에 따라 부분 프로그램 동작 및 부분 소거 동작은 더 수행될 수 있다.
도 8은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 8을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) U자 형태로 형성될 수 있으며, 비트라인들(BL)과 소스 라인(SL) 사이에 연결된 소스 스트링들(ST_S) 및 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 채널(P_CH)을 통해 서로 연결되어 U자 형태로 형성될 수 있다. 파이프 채널(P_CH)은 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있고, 드레인 스트링들(ST_D)은 비트라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D)은, 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결될 수 있다. 비트라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열될 수 있다.
도 8에서 상술한 3차원 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
도 9는 본 발명의 제3 실시예에 따른 프로그램 동작을 설명하기 위한 도면으로써, 도 8에서 상술한 U자 형태의 스트링의 프로그램 동작이 실시예로써 도시되어 있다.
도 9를 참조하면, 제3 실시예에 따른 프로그램 동작은 최상단에 위치한 페이지부터 최하단에 위치한 페이지까지 순차적으로 수행될 수 있다. 예를 들면, U자 형태의 스트링에서, 소스 스트링(도 8의 ST_S)에 연결된 워드라인들 중 최상단에 위치한 워드라인을 제1 워드라인(WL1)으로 가정하고, 최하단에 위치한 워드라인을 제d 워드라인(WLd; a 및 d는 양의 정수, a<d)으로 가정할 수 있다. 또한, 드레인 스트링(도 8의 ST_D)에 연결된 워드라인들 중 최상단에 위치한 워드라인을 제n 워드라인(WLn)으로 가정하고, 최하단에 위치한 워드라인을 제d+1 워드라인(WLd+1)으로 가정할 수 있다.
프로그램 동작이 최상단에 위치한 페이지들부터 수행되는 경우, 프로그램 동작은 제n 워드라인(WLn)이 연결된 제n 페이지 또는 제1 워드라인(WL1)이 연결된 제1 페이지부터 시작될 수 있다. 제n 페이지부터 프로그램 동작이 시작된다고 가정하면, 제n 페이지의 프로그램 동작이 완료되면, 제n 페이지와 서로 동일한 층에 위치한 제1 페이지의 프로그램 동작이 수행될 수 있다. 제1 페이지의 프로그램 동작이 완료되면, 제n 워드라인(WLn)의 하단에 위치한 제n-1 워드라인(WLn-1)이 연결된 제n-1 페이지의 프로그램 동작이 수행될 수 있다. 제n-1 페이지의 프로그램 동작이 완료되면, 제n-1 페이지와 서로 동일한 층에 위치하고 제1 워드라인(WL1)의 하단에 위치한 제2 워드라인(WL2)이 연결된 제2 페이지의 프로그램 동작이 수행될 수 있다. 이러한 방식으로 프로그램 동작은 소스 스트링(ST_S) 및 드레인 스트링(ST_D)의 최상단에 위치한 페이지들부터 아래 방향으로 순차적으로 수행될 수 있다.
제n 페이지, 제1 페이지, 제n-1 페이지 및 제2 페이지의 순서로 수행되는 첫 번째 프로그램 동작을 제1 부분 프로그램 동작(PGM1)이라고 가정하면, 제1 부분 프로그램 동작(PGM1)은 서로 동일한 층에 위치한 제g 및 제a 워드라인들(WLg 및 WLa; g 및 a는 양의 정수, a<g)이 연결된 제g 및 제a 페이지들까지 수행될 수 있다. 여기서, 제g 및 제a 페이지들은 설정된 페이지들일 수 있다. 제1 부분 프로그램 동작(PGM1)이 설정된 페이지들까지 수행되는 이유는 제1 및 제2 실시예들에서 설명되었으므로 생략하도록 한다.
제1 부분 프로그램 동작(PGM1)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제g-1 내지 제d+1 워드라인들(WLg-1~WLd+1)이 연결된 제g-1 내지 제d+1 페이지들과, 제a+1 내지 제d 워드라인들(WLa+1~WLd)이 연결된 제a+1 내지 제d 페이지들의 제1 부분 소거 동작(ER1)이 동시에 수행된다.
제1 부분 소거 동작(ER1)이 완료되면, 제1 부분 소거 동작(ER1)이 수행된 페이지들 중, 제g-1 내지 제f 워드라인들(WLg-1~WLf; f는 양의 정수, a<f<g)이 연결된 제g-1 내지 제f 페이지들과, 제a+1 내지 제b 워드라인들(WLa+1~WLb; b는 양의 정수, a<b<g)이 연결된 제a+1 내지 제b 페이지들의 제2 부분 프로그램 동작(PGM2)이 순차적으로 수행된다. 제2 부분 프로그램 동작(PGM2)도 제1 부분 프로그램 동작(PGM1)처럼 상단에 위치한 페이지들부터 순차적으로 수행될 수 있다.
제2 부분 프로그램 동작(PGM2)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제f-1 내지 제d+1 워드라인들(WLf-1~WLd+1)이 연결된 제f-1 내지 제d+1 페이지들과, 제b+1 내지 제d 워드라인들(WLb+1~WLd)이 연결된 제b+1 내지 제d 페이지들의 제2 부분 소거 동작(ER2)이 수행된다.
제2 부분 소거 동작(ER2)이 완료되면, 제2 부분 소거 동작(ER2)이 수행된 페이지들 중, 제f-1 내지 제e 워드라인들(WLf-1~WLe; e는 양의 정수, d<e<f)이 연결된 제f-1 내지 제e 페이지들과, 제b+1 내지 제c 워드라인들(WLb+1~WLc; c는 양의 정수, b<c<d)이 연결된 제b+1 내지 제c 페이지들의 제3 부분 프로그램 동작(PGM3)이 순차적으로 수행된다. 제3 부분 프로그램 동작(PGM3)도 제1 부분 프로그램 동작(PGM1)처럼 상단에 위치한 페이지들부터 순차적으로 수행될 수 있다.
제3 부분 프로그램 동작(PGM3)이 완료되면, 프로그램 동작이 수행되지 않은 나머지 제e-1 내지 제d+1 워드라인들(WLe-1~WLd+1)이 연결된 제e-1 내지 제d+1 페이지들과, 제c+1 내지 제d 워드라인들(WLc+1~WLd)이 연결된 제c+1 내지 제d 페이지들의 제3 부분 소거 동작(ER3)이 수행된다.
제3 부분 소거 동작(ER3)이 완료되면, 제3 부분 소거 동작(ER3)이 수행된 제e-1 내지 제d+1 페이지들과, 제c+1 내지 제d 페이지들의 제4 부분 프로그램 동작(PGM4)이 순차적으로 수행된다. 제4 부분 프로그램 동작(PGM4)도 제1 부분 프로그램 동작(PGM1)처럼 상단에 위치한 페이지들부터 순차적으로 수행될 수 있다.
도 9에서는 제4 부분 프로그램 동작(PGM4) 및 제3 부분 소거 동작(ER3)까지 설명되었으나, 이는 제3 실시예의 이해를 돕기 위한 것이므로, 설정된 페이지의 개수에 따라 부분 프로그램 동작 및 부분 소거 동작은 더 수행될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 프로그램 동작을 설명하기 위한 도면으로써, 도 8에서 상술한 U자 형태의 스트링의 프로그램 동작이 실시예로써 도시되어 있다.
도 10을 참조하면, 제4 실시예에 따른 프로그램 동작은 소스 스트링(도 8의 ST_S) 또는 드레인 스트링(도 8의 ST_D)의 최상단에 위치한 페이지부터 순차적으로 수행될 수 있다. 예를 들면, U자 형태의 스트링에서, 소스 스트링(ST_S)의 최상단에 위치한 워드라인을 제1 워드라인(WL1)으로 가정하고, 최하단에 위치한 워드라인을 제d 워드라인(WLd)으로 가정할 수 있다. 또한, 드레인 스트링(도 8의 ST_D)에 연결된 워드라인들 중 최상단에 위치한 워드라인을 제n 워드라인(WLn)으로 가정하고, 최하단에 위치한 워드라인을 제d+1 워드라인(WLd+1; d 및 n은 양의 정수, 1<d<n)으로 가정할 수 있다.
드레인 스트링(ST_D)의 최상단에 위치한 제n 워드라인(WLn)에 연결된 제n 페이지부터 프로그램 동작이 시작된다고 가정하면, 제n 페이지의 프로그램 동작이 완료된 후에는 제n 페이지의 하단에 인접하고 제n-1 워드라인(WLn-1)이 연결된 제n-1 페이지의 프로그램 동작이 수행될 수 있다.
제n 페이지부터 수행되는 첫 번째 프로그램 동작을 제1 부분 프로그램 동작(PGM1)이라고 가정하면, 제1 부분 프로그램 동작(PGM1)은 제n 내지 제h 워드라인들(WLn~WLh; h는 양의 정수, d<h<n)이 연결된 제1 내지 제h 페이지들까지 순차적으로 수행될 수 있다. 여기서, 제h 페이지는 임으로 설정된 페이지일 수 있다. 제1 부분 프로그램 동작(PGM1)이 설정된 페이지까지 수행되는 이유는 제1 및 제2 실시예들에서 설명되었으므로 생략하도록 한다.
제1 부분 프로그램 동작(PGM1)이 완료되면, 프로그램 동작이 수행되지 않은 페이지들 중에서, 제1 부분 프로그램 동작(PGM1)이 수행된 드레인 스트링(ST_D)에 포함된 스트링들에 대하여 제1 부분 소거 동작(ER1)이 수행될 수 있다. 예를 들면, 제1 부분 소거 동작(ER1)은 제h-1 내지 제d+1 워드라인들(WLh-1~WLd+1)이 연결된 제h-1 내지 제d+1 페이지들에 대하여 수행될 수 있다. 제4 실시예에서는, 소스 스트링(ST_S)의 프로그램 동작이 하단에서 상단 방향으로 수행되므로, 소스 스트링(ST_S)에 포함된 페이지들에 대해서는 부분 소거 동작을 생략하여 동작 시간을 단축할 수 있다.
제1 부분 소거 동작(ER1)이 완료되면, 제1 부분 소거 동작(ER1)이 수행된 제h-1 내지 제d+1 페이지들의 제2 부분 프로그램 동작(PGM2)이 순차적으로 수행될 수 있다.
제2 부분 프로그램 동작(PGM2)이 완료되면, 소스 스트링(ST_S)의 제d 내지 제1 워드라인들(WLd~WL1)이 연결된 제d 내지 제1 페이지들의 제3 부분 프로그램 동작(PGM3)이 순차적으로 수행될 수 있다. 즉, 제3 부분 프로그램 동작(PGM3)은 제2 프로그램 동작(PGM2)이 완료되면 연속적으로 수행될 수 있다.
상술한 제4 실시예에서도 드레인 스트링(ST_D) 및 소스 스트링(ST_S) 중에서, 프로그램 동작이 먼저 수행되는 스트링의 페이지들 중 다수의 페이지들에 대한 어드레스를 미리 설정하여 저장하고, 저장된 어드레스를 설정된 어드레스로 사용하여 부분 프로그램 동작 및 부분 소거 동작을 수행할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 11을 참조하면, 메모리 시스템(300)은 제어부(3100) 및 메모리 장치(1110)를 포함할 수 있다. 제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출하고 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 12를 참조하면, 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템
1100: 저장 장치
1110: 메모리 장치
1120: 메모리 컨트롤러
1200: 호스트

Claims (20)

  1. 기판 상에 수직방향으로 위치한 다수의 페이지들이 포함된 메모리 블록;
    상기 페이지들 중, 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및
    상기 페이지들 중 일부를 설정된 페이지까지 순차적으로 프로그램하는 제1 부분 프로그램 동작을 수행하고, 나머지 소거 상태인 페이지들을 소거하는 제1 부분 소거 동작을 수행하고, 상기 제1 부분 소거 동작이 수행된 페이지들을 부분 프로그램하는 제2 부분 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 블록은 3차원 구조로 형성된 스트링들을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 스트링들은 I자 형태 또는 U자 형태로 구성되며, 상기 페이지들에 포함된 메모리 셀들을 포함하는 메모리 장치.
  4. 제1항에 있어서, 상기 제어 로직은,
    상기 페이지들 중 최상단에 위치한 페이지부터 아래 방향으로 상기 페이지들을 순차적으로 프로그램하도록 상기 주변 회로들을 제어하는 메모리 장치.
  5. 제1항에 있어서, 상기 제어 로직은,
    상기 제1 부분 소거 동작이 수행된 페이지들 전체에 상기 제2 부분 프로그램 동작이 수행되거나,
    상기 제1 부분 소거 동작이 수행된 페이지들 중 일부에 상기 제2 부분 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하는 메모리 장치.
  6. 제5항에 있어서, 상기 제어 로직은,
    상기 제1 부분 소거 동작이 수행된 페이지들 중 일부에 상기 제2 부분 프로그램 동작이 수행되도록 상기 주변 회로들을 제어할 때,
    상기 제2 부분 프로그램 동작이 완료된 후, 나머지 소거상태인 페이지들에 대하여 다수의 소거 동작들 및 프로그램 동작들이 수행되도록 상기 주변 회로들을 제어하는 메모리 장치.
  7. 제6항에 있어서, 상기 제어 로직은,
    상기 다수의 소거 동작들 및 프로그램 동작들이 수행되도록 상기 주변 회로들을 제어할 때,
    상기 소거 동작들은 상기 부분 프로그램 동작들이 수행되지 않은 페이지들에 대하여 수행되도록 상기 주변 회로들을 제어하는 메모리 장치.
  8. 제1항에 있어서, 상기 제어 로직은,
    상기 페이지들의 일부가 상기 설정된 페이지까지 순차적으로 프로그램되도록, 상기 설정된 페이지의 어드레스와 선택된 페이지의 어드레스를 서로 비교하는 메모리 장치.
  9. 설정된 페이지까지 선택된 페이지들의 제A 부분 프로그램 동작을 수행하는 단계;
    상기 제A 부분 프로그램 동작이 상기 설정된 페이지까지 완료되면, 소거 상태인 나머지 페이지들의 제B 부분 소거 동작을 수행하는 단계; 및
    상기 제B 부분 소거 동작이 수행된 페이지들의 제A+1 부분 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 제B 부분 소거 동작은,
    상기 소거 상태인 나머지 페이지들 전체 또는 일부에 대하여 수행되는 메모리 장치의 동작 방법.
  11. 제9항에 있어서, 상기 제B 부분 프로그램 동작은,
    상기 제B 부분 소거 동작이 수행된 페이지들 전체 또는 일부에 대하여 수행되는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 제B 부분 소거 동작이 수행된 페이지들 중 일부에 상기 제A+1 부분 프로그램 동작이 수행되는 경우,
    나머지 소거 상태인 페이지들에 대한 제B+1 부분 소거 동작 및 상기 제B+1 부분 소거 동작이 수행된 페이지들의 제A+2 부분 프로그램 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 제B 부분 소거 동작은, 소거 전압을 점진적으로 높이는 ISPE(Incremental Step Pulse Erase) 방식으로 수행되거나, 소거 검증 동작을 생략하고 소거 전압만 사용하는 방식으로 수행되는 메모리 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 제A 내지 제A+1 부분 프로그램 동작들은 프로그램 전압을 점진적으로 높이는 ISPP(Incremental Step Pulse Program) 방식으로 수행되는 메모리 장치의 동작 방법.
  15. 기판 상에 수직하게 배열되고, 하부를 통해 서로 연결된 제1 및 제2 스트링들의 메모리 셀들을 프로그램하되,
    상기 제1 스트링의 최상단에 위치한 제1 메모리 셀을 프로그램한 후, 상기 제2 스트링의 최상단에 위치한 제2 메모리 셀을 프로그램하는 단계;
    상기 제1 메모리 셀의 하단에 위치한 제3 메모리 셀을 프로그램한 후, 상기 제2 메모리 셀의 하단에 위치한 제4 메모리 셀을 프로그램하는 단계;
    상기 제1 스트링의 제N 메모리 셀을 프로그램하고, 상기 제2 스트링의 제N+1 메모리 셀을 프로그램한 후, 상기 제N 및 제N+1 메모리 셀들의 하단에 위치한 메모리 셀들을 소거하는 단계; 및
    상기 소거된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제N 및 제N+1 메모리 셀들의 하단에 위치한 메모리 셀들을 프로그램하는 단계는,
    상기 제N 및 제N+1 메모리 셀들의 하단에 위치한 메모리 셀들을 모두 프로그램하거나,
    상기 제N 및 제N+1 메모리 셀들의 하단에 위치한 메모리 셀들 중 일부를 순차적으로 프로그램한 후 나머지 소거 상태인 메모리 셀들을 소거 및 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 기판 상에 수직하게 배열되고, 하부를 통해 서로 연결된 제1 및 제2 스트링들의 메모리 셀들을 프로그램하되,
    상기 제1 스트링의 최상단에 위치한 제1 메모리 셀부터 아래 방향으로 제1 부분 프로그램 동작을 수행하는 단계;
    상기 제1 스트링의 설정된 메모리 셀까지 상기 제1 부분 프로그램 동작이 수행되면, 상기 제1 스트링의 메모리 셀들 중 소거 상태인 나머지 메모리 셀들의 부분 소거 동작을 수행하는 단계;
    상기 부분 소거 동작이 수행된 메모리 셀들의 제2 부분 프로그램 동작을 수행하는 단계; 및
    상기 제2 스트링에 포함된 메모리 셀들의 제3 부분 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 스트링에 포함된 메모리 셀들은 상단부터 하단 방향으로 순차적으로 프로그램되고,
    상기 제2 스트링에 포함된 메모리 셀들은 하단부터 상단 방향으로 순차적으로 프로그램되는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 설정된 메모리 셀의 어드레스는 테스트 동작시, 프로그램 디스터브가 발생하는 메모리 셀의 어드레스로 설정되는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 부분 소거 동작은 상기 설정된 메모리 셀의 어드레스와 상기 제1 부분 프로그램 동작시 선택된 메모리 셀의 어드레스를 비교하여, 상기 어드레스들이 서로 일치하면 수행되는 메모리 장치의 동작 방법.
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US16/678,778 US11205483B2 (en) 2016-04-11 2019-11-08 Memory system having dies and operating method of the memory system outputting a command in response to a status of a selected die

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10146585B2 (en) 2016-09-07 2018-12-04 Pure Storage, Inc. Ensuring the fair utilization of system resources using workload based, time-independent scheduling
US11886922B2 (en) 2016-09-07 2024-01-30 Pure Storage, Inc. Scheduling input/output operations for a storage system
US11481261B1 (en) 2016-09-07 2022-10-25 Pure Storage, Inc. Preventing extended latency in a storage system
US10908966B1 (en) 2016-09-07 2021-02-02 Pure Storage, Inc. Adapting target service times in a storage system
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
WO2019041082A1 (en) 2017-08-28 2019-03-07 Micron Technology, Inc. ARCHITECTURE AND MEMORY OPERATION
CN110400591B (zh) * 2018-04-24 2021-09-14 晶豪科技股份有限公司 用于闪存的抹除方法
KR102565913B1 (ko) * 2018-06-12 2023-08-11 에스케이하이닉스 주식회사 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법
CN109960468A (zh) * 2019-01-29 2019-07-02 华中科技大学 一种具备验证功能的非易失性存储单元擦除方法及系统
KR20210088996A (ko) * 2020-01-07 2021-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
TWI790756B (zh) * 2021-09-24 2023-01-21 世界先進積體電路股份有限公司 儲存裝置及控制方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597609B2 (en) * 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
KR100742278B1 (ko) * 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
CN101414282B (zh) * 2007-10-15 2011-01-26 群联电子股份有限公司 平均磨损方法及使用此方法的控制器
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US8014209B2 (en) * 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
US8144511B2 (en) * 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
KR20110032795A (ko) 2009-09-24 2011-03-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작방법
KR101703106B1 (ko) * 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
JP2012203943A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8743615B2 (en) * 2011-08-22 2014-06-03 Sandisk Technologies Inc. Read compensation for partially programmed blocks of non-volatile storage
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8488382B1 (en) * 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
US9099202B2 (en) * 2012-11-06 2015-08-04 Sandisk Technologies Inc. 3D stacked non-volatile storage programming to conductive state
US9478271B2 (en) * 2013-03-14 2016-10-25 Seagate Technology Llc Nonvolatile memory data recovery after power failure
KR20150094129A (ko) * 2014-02-10 2015-08-19 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160021654A (ko) * 2014-08-18 2016-02-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR102128406B1 (ko) * 2014-09-26 2020-07-10 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US9543023B2 (en) * 2015-01-23 2017-01-10 Sandisk Technologies Llc Partial block erase for block programming in non-volatile memory

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