KR102563185B1 - 컨트롤러 및 그의 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법은, 증가하는 제1 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최소 패스 탭 딜레이를 결정하는 단계, 증가하는 제2 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최대 패스 탭 딜레이를 결정하는 단계 및 상기 결정된 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여, 상기 반도체 메모리 장치의 탭 딜레이를 결정하는 단계를 포함한다.

Description

컨트롤러 및 그의 동작 방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 컨트롤러 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 반도체 메모리 장치의 기입 트레이닝(write training) 속도를 향상시킬 수 있는 컨트롤러의 동작 방법을 제공한다.
본 발명의 다른 실시 예는 반도체 메모리 장치의 기입 트레이닝 속도를 향상시킬 수 있는 컨트롤러를 제공한다.
본 발명의 일 실시 예에 따라 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법은, 증가하는 제1 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최소 패스 탭 딜레이를 결정하는 단계, 증가하는 제2 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최대 패스 탭 딜레이를 결정하는 단계 및 상기 결정된 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여, 상기 반도체 메모리 장치의 탭 딜레이를 결정하는 단계를 포함한다.
본 발명의 다른 실시 예에 따라 채널을 공유하는 복수의 메모리 칩을 제어하는 컨트롤러의 동작 방법은, 증가하는 제1 오프셋에 기초하여, 복수의 메모리 칩들의 최소 패스 탭 딜레이를 결정하는 단계, 증가하는 제2 오프셋에 기초하여, 복수의 메모리 칩들의 최대 패스 탭 딜레이를 결정하는 단계 및 상기 결정된 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여, 상기 복수의 메모리 칩들의 탭 딜레이를 결정하는 단계를 포함한다.
본 발명의 또다른 실시 예에 따라 반도체 메모리 장치의 동작을 제어하는 컨트롤러는 기입 패스 판단부, 오프셋 저장부 및 탭 딜레이 저장부를 포함한다. 상기 기입 패스 판단부는 상기 반도체 메모리 장치에 기입된 트레이닝 데이터를 수신하여, 상기 반도체 메모리 장치의 기입 패스 여부를 판단한다. 상기 오프셋 저장부는 상기 기입 패스 판단부의 판단에 기초하여 오프셋을 갱신하고, 상기 갱신된 오프셋을 저장한다. 상기 탭 딜레이 저장부는 상기 갱신된 오프셋에 기초하여 상기 반도체 메모리 장치의 기입 동작에 적용되는 탭 딜레이를 갱신하고, 상기 갱신된 탭 딜레이를 저장한다.
본 발명의 일 실시 예에 의하면 반도체 메모리 장치의 트레이닝 속도를 향상시킬 수 있는 컨트롤러의 동작 방법을 제공할 수 있다.
본 발명의 다른 실시 예에 의하면 반도체 메모리 장치의 트레이닝 속도를 향상시킬 수 있는 컨트롤러를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 3은 도 1에 도시된 반도체 메모리 장치(1100)를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 8은 본 발명의 일 실시 예에 따라, 복수의 메모리 칩의 동작을 제어하는 컨트롤러를 설명하기 위한 도면이다.
도 9는 도 8의 컨트롤러와 복수의 메모리 칩 사이의 연결 관계를 모식적으로 나타내는 블록도이다.
도 10은 컨트롤러(1200)와 메모리 칩 사이에 전달되는 신호를 나타내는 타이밍도이다.
도 11은 탭 딜레이(td)에 따른 기입 동작의 패스(PASS) 및 페일(FAIL)을 나타내는 그래프이다.
도 12는 도 11의 그래프를 모식적으로 나타낸 도면이다.
도 13a 및 도 13b는 기입 트레이닝 동작의 부분적인 단계를 설명하기 위한 블록도이다.
도 14는 통상적으로 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 15a 및 도 15b는 본 발명의 일 실시 예에 따라 최소 패스 탭 딜레이(Pmin)와최대 패스 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 16은 본 발명의 일 실시 예에 따라 복수의 메모리 칩에 대한 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 17a 및 도 17b는 본 발명의 일 실시 예에 따른 기입 트레이닝 동작의 부분적인 단계를 설명하기 위한 블록도이다.
도 18은 도 17a 및 도 17b에 따라 복수의 메모리 칩에 대한 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 19a 및 도 19b는 도 18에 따른 기입 트레이닝 동작을 설명하기 위한 표이다.
도 20은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 21a는 도 20의 최소 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다.
도 21b는 도 20의 최대 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다.
도 22는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 23a는 도 22의 최소 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다.
도 23b는 도 22의 최대 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다.
도 24a 및 도 24b는 복수의 메모리 칩들 중 일부의 트레이닝 칩에 대해 기입 트레이닝을 수행하는 실시 예를 설명하기 위한 블록도이다.
도 25는 도 24a 및 도 24b에 따른 기입 트레이닝 방법을 나타내는 순서도이다.
도 26은 본 발명의 일 실시 예에 따른 컨트롤러를 나타내는 블록도이다.
도 27은 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 28은 도 27을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 반도체 메모리 장치(Semiconductor Memory Device; 1100)와, 호스트(Host; 2500)의 제어에 따라 반도체 메모리 장치(1100)를 제어하는 컨트롤러(Controller; 1200)를 포함할 수 있다.
호스트(2500)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2500)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
반도체 메모리 장치(1100)는 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2500)와 반도체 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 컨트롤러(1200)는 호스트(2500)의 요청(request)에 따라 반도체 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 실시 예에 따라, 반도체 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 도 1에 도시된 바와 마찬가지로, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host)와 연결된다.
컨트롤러(1200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(1210)은 반도체 메모리 장치(1100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 특히, 프로세싱 유닛(1220)은 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어를 실행시킬 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 컨트롤러(1200) 및 반도체 메모리 장치(1100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 3은 도 1에 도시된 반도체 메모리 장치(1100)를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(1100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(1100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(1100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(1100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(1100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(1100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 8은 본 발명의 일 실시 예에 따라, 복수의 메모리 칩의 동작을 제어하는 컨트롤러를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(1000)은 복수의 메모리 칩들(1101, 1102, 1103) 및 컨트롤러(1200)를 포함한다. 호스트(2500)는 컨트롤러(1200)와 통신한다. 메모리 칩들 각각은 도 1 및 도 2에 도시된 반도체 메모리 장치(1100)일 수 있다. 복수의 메모리 칩들은 하나의 채널(CH)을 공유하여 컨트롤러(1200)와 연결될 수 있다. 각 메모리 칩은 스트로브 단자(DQS) 및 데이터 입출력 단자(DQ)를 포함할 수 있다. 도 8에는 자세히 도시되어 있지 않으나, 데이터 입출력 단자(DQ)는 8개의 물리적인 단자를 포함할 수 있다.
도 9는 도 8의 컨트롤러와 복수의 메모리 칩 사이의 연결 관계를 모식적으로 나타내는 블록도이다. 도 9에서는 예시적으로 네 개의 메모리 칩(1101, 1102, 1103, 1104)이 하나의 채널을 통해 컨트롤러(1200)와 연결되는 실시 예를 도시하였다.
도 9를 참조하면, 복수의 메모리 칩들(1101, 1102, 1103, 1104)의 스트로브 단자(DQS)들은 동일한 라인을 통해 컨트롤러(1200)와 연결된다. 또한, 복수의 메모리 칩들(1101, 1102, 1103, 1104)의 데이터 입출력 단자(DQ)들은 동일한 라인을 통해 컨트롤러(1200)와 연결된다. 이러한 구조에 있어서, 복수의 메모리 칩들(1101, 1102, 1103, 1104)이 "채널을 공유"하여 컨트롤러(1200)와 연결된다고 정의된다.
도 10은 컨트롤러(1200)와 메모리 칩 사이에 전달되는 신호를 나타내는 타이밍도이다.
도 10을 참조하면, 스트로브 단자(DQS)를 통해 스트로브 신호가 인가된다. 또한, 데이터 입출력 단자(DQ)를 통해 데이터(DATA)가 전달된다. 도 10에 도시된 바와 같이, 스트로브 신호(DQS)는 주기(T)를 가질 수 있다. 일 예에서, 스트로브 신호의 에지(edge)에서 데이터 입출력 단자(DQ)를 통해 데이터를 수신할 수 있다. 보다 구체적으로, 스트로브 신호의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에서 데이터 입출력 단자(DQ)를 통해 데이터를 수신할 수 있다. 데이터의 안정적인 수신을 위해, 스트로브 신호(DQS)는 탭 딜레이(td)만큼 지연되어 출력될 수 있다. 최적의 탭 딜레이(td) 값은 메모리 칩마다 다를 수 있다.
도 11은 탭 딜레이(td)에 따른 기입 동작의 패스(PASS) 및 페일(FAIL)을 나타내는 그래프이다. 도 10을 참조하면, 스트로브 신호(DQS)의 에지에서 데이터를 수신하므로, 탭 딜레이가 작거나 또는 너무 큰 경우 페일(FAIL)이 발생함을 알 수 있다. 도 11에서, 탭 딜레이(td)가 최소 패스 탭 딜레이(Pmin)보다 작거나, 최대 패스 탭 딜레이(Pmax)보다 큰 경우, 기입 동작이 페일(FAIL)된다. 한편, 탭 딜레이(td)가 최소 패스 탭 딜레이(Pmin)보다 크고 최대 패스 탭 딜레이(Pmax)보다 작은 적당한 값인 경우, 기입 동작이 패스(PASS)된다.
도 12는 도 11의 그래프를 모식적으로 나타낸 도면이다.
도 12에 도시된 바와 같이, 탭 딜레이(td)가 구간 [0:Pmin) 및 구간 (Pmax:T]에서는 페일(Fail)되고, 구간 [Pmin:Pmax]에서 패스(Pass)된다. 따라서, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 것이 중요하다. 일단 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)가 결정되면, 이에 기초하여 최적의 탭 딜레이 값이 결정될 수 있다. 예시적으로, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다.
도 13a 및 도 13b는 기입 트레이닝 동작의 부분적인 단계를 설명하기 위한 블록도이다. 예시를 위해, 제1 메모리 칩(MEMORY 1)에 대하여만 기입 트레이닝을 수행하는 방법을 설명하기로 한다.
기입 트레이닝 동작을 수행하기 위해서, 먼저 도 13a에 도시된 바와 같이 컨트롤러(1200)가 제1 메모리 칩(1101)으로 기입 데이터를 전달하여, 기입 동작(Write)을 수행한다. 이 경우 탭 딜레이를 최소값으로 하여 데이트 스트로브 신호(DQS)를 전달할 수 있다.
이후 도 13b에 도시된 바와 같이, 컨트롤러(1200)는 제1 메모리 칩(1101)으로부터 데이터를 수신한다. 이는 도 13a를 통해 제1 메모리 칩(1101)에 기입된 데이터를 리드하는 방식으로 수행될 수 있다. 만약 리드에 실패하는 경우, 컨트롤러(1200)는 탭 딜레이 값을 변경한 후, 다시 도 13a에 도시된 바와 같이 기입 동작을 수행할 것이다.
도 14는 통상적으로 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 13a 및 도 13b에 도시된 바와 같이, 컨트롤러(1200)가 데이터를 제1 메모리 칩(1101)에 기입하고, 기입된 데이터를 리드한다. 도 14에 도시된 바와 같이, 일반적인 경우 탭 딜레이(td)를 지연값(d)만큼 변경시켜가면서 도 13a 및 도 13b를 통해 설명한 기입 및 리드 동작을 반복한다. 탭 딜레이(td)가 0으로 초기화 되었다가, 탭 딜레이(td)를 지연값(d)만큼 증가시키면서 기입 및 리드 동작을 실시할 수 있다. 지연값(d)은 탭 딜레이의 최소 단위 시간일 수 있다.
탭 딜레이(td)가 작은 구간에서 페일(Fail)이 발생하다가, 특정 값에 도달하면 패스(Pass)가 발생할 것이다. 패스가 발생하는 가장 작은 탭 딜레이(td)는 최소 패스 탭 딜레이(Pmin)가 된다. 이후에는 일정 구간 동안 패스가 발생하다가, 탭 딜레이(td)가 다른 특정 값에 도달하면 다시 페일이 발생할 것이다. 패스가 가장하는 가장 큰 탭 딜레이(td)는 최대 패스 탭 딜레이(Pmax)가 된다.
하나의 메모리 칩에 대하여 위와 같이 일정한 지연값(d)만큼 변경시켜 전 주기(T) 내에서 패스 또는 페일을 판별하는 기존의 방법에 의하면, 데이터의 기입 및 리드를 변경된 지연값의 개수만큼 반복하여야 하므로, 기입 트레이닝에 걸리는 시간이 증가하게 된다.
본 발명에 따른 컨트롤러 및 그 동작 방법에 의하면, 증가하는 오프셋에 따라 탭 딜레이를 변경하면서 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이를 결정하게 된다. 이에 따라, 단일 메모리 칩에 대한 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이를 결정하는데 걸리는 시간이 감소하며, 결과적으로 복수의 메모리 칩들에 대한 기입 트레이닝 동작을 빠르게 수행할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시 예에 따라 최소 패스 탭 딜레이(Pmin)와최대 패스 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
먼저 도 15a에 도시된 방법에 의해, 증가하는 오프셋에 따라 탭 딜레이를 변경하면서 최소 패스 탭 딜레이(Pmin)를 찾는다. 도 15a를 참조하면, 탭 딜레이(td) 및 최소 패스 탭 딜레이(Pmin)를 찾기 위한 제1 오프셋이 0으로 초기화된다. 스트로브 신호(DQS)에 0의 탭 딜레이(td)를 적용하여 트레이닝 데이터를 기입하고, 기입된 상기 트레이닝 데이터를 리드한다.
리드에 실패한 경우, 제1 오프셋이 제1 값(id1)으로 증가되고, 탭 딜레이(td)는 상기 제1 오프셋만큼 증가된다. 제1 값(id1)은 도 14에 도시된 지연값(d)일 수 있으며, 탭 딜레이의 최소 단위 시간일 수 있다.
도 15a에 도시된 바와 같이 제1 값(id1)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 실패한 경우, 제1 오프셋이 제2 값(id2)으로 증가되고, 탭 딜레이(td)는 기존 값(id1)에서 상기 제1 오프셋(id2)만큼 증가된다. 즉 이 경우 탭 딜레이(td)는 (id1+id2)의 값이 된다. 제2 값(id2)은 제1 값(id1)의 두 배일 수 있다.
도 15a에 도시된 바와 같이 제2 값(id2)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 실패한 경우, 제1 오프셋이 제3 값(id3)으로 증가되고, 탭 딜레이(td)는 기존 값(id1+id2)에서 상기 제1 오프셋(id3)만큼 증가된다. 즉 이 경우 탭 딜레이(td)는 (id1+id2+id3)의 값이 된다. 제3 값(id3)은 제1 값(id1)의 세 배일 수 있다.
도 15a에 도시된 바와 같이 제3 값(id3)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 실패한 경우, 제1 오프셋이 제4 값(id4)으로 증가되고, 탭 딜레이(td)는 기존 값(id1+id2+id3)에서 상기 제1 오프셋(id4)만큼 증가된다. 즉 이 경우 탭 딜레이(td)는 (id1+id2+id3+id4)의 값이 된다. 제4 값(id3)은 제1 값(id1)의 네 배일 수 있다.
도 15a에 도시된 바와 같이 제4 값(id4)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 성공한 경우, 상기 탭 딜레이(td)를 최소 패스 탭 딜레이(Pmin)로 결정한다.
이후 도 15b에 도시된 방법에 의해, 증가하는 오프셋에 따라 탭 딜레이를 변경하면서 최대 패스 탭 딜레이(Pmin)를 찾는다. 도 15a를 참조하면, 탭 딜레이(td)가 최대값인 T로, 최대 패스 탭 딜레이(Pmax)를 찾기 위한 제2 오프셋이 0으로 초기화된다. 스트로브 신호(DQS)에 T의 탭 딜레이(td)를 적용하여 트레이닝 데이터를 기입하고, 기입된 상기 트레이닝 데이터를 리드한다.
리드에 실패한 경우, 제2 오프셋이 제1 값(dd1)으로 증가되고, 탭 딜레이(td)는 상기 제1 오프셋만큼 감소된다(T-dd1). 제1 값(dd1)은 도 14에 도시된 지연값(d)일 수 있으며, 탭 딜레이의 최소 단위 시간일 수 있다.
도 15b에 도시된 바와 같이 제1 값(dd1)만큼 감소된 탭 딜레이(td)를 적용한 결과 리드에 실패한 경우, 제2 오프셋이 제2 값(dd2)으로 증가되고, 탭 딜레이(td)는 기존 값(T-dd1)에서 상기 제2 오프셋(id2)만큼 감소된다. 즉 이 경우 탭 딜레이(td)는 (T-dd1-id2)의 값이 된다. 제2 값(dd2)은 제1 값(dd1)의 두 배일 수 있다.
도 15b에 도시된 바와 같이 제2 값(dd2)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 실패한 경우, 제2 오프셋이 제3 값(dd3)으로 증가되고, 탭 딜레이(td)는 기존 값(T-dd1-dd2)에서 상기 제2 오프셋(dd3)만큼 감소된다. 즉 이 경우 탭 딜레이(td)는 (T-dd1-dd2-dd3)의 값이 된다. 제3 값(dd3)은 제1 값(dd1)의 세 배일 수 있다.
위와 같은 과정을 반복한 결과, 도 15b에 도시된 바와 같이 제5 값(dd5)만큼 r감소된 탭 딜레이(td)를 적용한 결과 리드에 성공한 경우, 상기 탭 딜레이(td)를 최대 패스 탭 딜레이(Pmax)로 결정한다. 이에 따라, 단일 메모리 칩에 대한 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax)를 결정할 수 있다. 본 발명의 실시 예에 따른 방법에 의하면, 도 14에 도시된 통상적인 방식에 비하여 보다 빠른 속도로 단일 칩에 대한 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax)를 결정할 수 있다. 이에 따라, 복수의 메모리 칩들에 대한 기입 트레이닝을 보다 빠른 속도로 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따라 복수의 메모리 칩에 대한 최소 패스 탭 딜레이(PFmin)와 최대 패스 탭 딜레이(PFmax)를 찾는 방법을 설명하는 그래프이다.
도 16을 참조하면, N개의 메모리 칩들(1101, 1102, 1103, ..., 110N) 중, 제1 메모리 칩(1101)에 최소 패스 탭 딜레이(P1min) 및 최대 패스 탭 딜레이(P1max)를 결정한다. 이 과정에서, 도 15a 및 도 15b를 참조하여 설명한 방법이 사용된다.
제1 메모리 칩(1101)에 대한 최소 패스 탭 딜레이(P1min) 및 최대 패스 탭 딜레이(P1max)를 결정한 후에, 제2 메모리 칩(1102)에 대한 최소 패스 탭 딜레이(P2min) 및 최대 패스 탭 딜레이(P2max)를 결정한다. 이후에 제3 메모리 칩(1103)에 대한 최소 패스 탭 딜레이(P3min) 및 최대 패스 탭 딜레이(P3max)를 결정한다. 이러한 방식으로, 제N 메모리 칩(110N)에 최소 패스 탭 딜레이(PNmin) 및 최대 패스 탭 딜레이(PNmax)까지 순차적으로 결정할 수 있다.
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대한 최소 패스 탭 딜레이들(P1min, P2min, P3min, ..., PNmin) 및 최대 패스 탭 딜레이들(P1max, P2max, P3max, ..., PNmax)이 결정되면, 이에 기초하여 N개의 메모리 칩들(1101, 1102, 1103, ..., 110N)에 적용 가능한 최종 최소 패스 탭 딜레이(PFmin) 및 최종 최대 패스 탭 딜레이(PFmax)를 결정한다. 도 16에 도시된 예시적인 케이스에 의하면, 최종 최소 패스 탭 딜레이(PFmin)는 최소 패스 탭 딜레이들(P1min, P2min, P3min, ..., PNmin) 중 최대값인 제3 최소 패스 탭 딜레이(P3min)로 결정될 수 있다. 또한, 최종 최대 패스 탭 딜레이(PFmax)는 최대 패스 탭 딜레이들(P1max, P2max, P3max, ..., PNmax) 중 최소값인 제1 최대 패스 탭 딜레이(P1max)로 결정될 수 있다.
최종 최소 패스 탭 딜레이(PFmin) 및 최종 최대 패스 탭 딜레이(PFmax)가 결정되면, 이에 기초하여 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 공통적으로 적용될 최적의 탭 딜레이(td)가 결정될 수 있다. 예를 들어, 도 16의 예시에서 탭 딜레이(td)는 최종 최소 패스 탭 딜레이(PFmin) 및 최종 최대 패스 탭 딜레이(PFmax)의 산술 평균값으로 결정될 수 있다.
도 17a 및 도 17b는 본 발명의 일 실시 예에 따른 기입 트레이닝 동작의 부분적인 단계를 설명하기 위한 블록도이다.
도 17a를 참조하면, 컨트롤러(1200)는 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대해 기입 데이터(Write Data)를 동시에 전달한다. 도 9를 참조하여 전술한 바와 같이, 메모리 칩들이 하나의 채널을 공유하는 경우 각 메모리 칩들에 동일한 기입 데이터를 전달할 수 있다. 이 때, 컨트롤러(1200)는 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)을 모두 활성화하여, 기입 데이터가 각 메모리 칩들의 데이터 입출력 단자(DQ)로 입력되도록 한다. 한편, 컨트롤러(1200)는 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)의 스트로브 단자(DQS)에 스트로브 신호를 인가하여, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 수신한 기입 데이터를 프로그램하도록 제어할 수 있다. 이 경우, 각각의 메모리 칩들에 대해 개별적으로 기입 데이터를 수신하는 경우에 비하여, 기입 시간이 단축될 수 있다.
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입 데이터가 모두 프로그램 되면, 도 17b에 도시된 바와 같이 각 메모리 칩들에 기입된 데이터를 순차적으로 리드하여 도 17a의 단계에서 적용된 스트로브 신호(DQS)에 따라 프로그램이 적절히 수행되었는지 여부를 판단한다. 일부 메모리 칩(1101, 1103, 110N)에서는 리드 페일이 발생할 수 있고, 일부 메모리 칩(1102, 1104)에서는 리드 패스가 발생할 수 있다. 리드 페일이 발생한 메모리 칩이 존재하는 경우, 해당 스트로브 신호는 사용될 수 없다. 따라서 이 경우 스트로브 신호의 탭 딜레이를 변경하여야 할 것이다.
도 18은 본 발명의 다른 실시 예에 따라 복수의 메모리 칩에 대한 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)를 찾는 방법을 설명하는 그래프이다.
도 18을 참조하면, 먼저 증가하는 오프셋에 따라 탭 딜레이를 변경하면서 최소 패스 탭 딜레이(Pmin)를 찾는다. 도 18에 도시된 그래프의 좌측을 참조하면, 탭 딜레이(td) 및 최소 패스 탭 딜레이(Pmin)를 찾기 위한 제1 오프셋이 0으로 초기화될 것이다. 스트로브 신호에 0의 탭 딜레이(td)를 적용하여 트레이닝 데이터, 즉 기입 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 동시에 기입한다(도 17a). 이후 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입된 상기 트레이닝 데이터를 순차적으로 리드한다(도 17b).
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N) 중 적어도 하나의 메모리 칩에 대한 리드가 실패한 경우, 제1 오프셋이 제1 값(id1)으로 증가되고, 탭 딜레이(td)는 상기 제1 오프셋만큼 증가된다. 제1 값(id1)은 도 14에 도시된 지연값(d)일 수 있으며, 탭 딜레이의 최소 단위 시간일 수 있다. 증가된 탭 딜레이(td)가 적용된 스트로브 신호를 이용하여 기입 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 동시에 기입한다(도 17a). 이후 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입된 상기 트레이닝 데이터를 순차적으로 리드한다.
이와 같은 방식으로 반복한 결과 제4 값(id4)만큼 증가된 탭 딜레이(td)를 적용한 결과 리드에 성공한 경우, 상기 탭 딜레이(td)를 최소 패스 탭 딜레이(Pmin)로 결정한다.
이후 증가하는 오프셋에 따라 탭 딜레이를 변경하면서 최대 패스 탭 딜레이(Pmax)를 찾는다. 도 18에 도시된 그래프의 우측을 참조하면, 탭 딜레이(td)가 최대값인 T로, 최대 패스 탭 딜레이(Pmax)를 찾기 위한 제2 오프셋이 0으로 초기화될 것이다. 스트로브 신호(DQS)에 T의 탭 딜레이(td)를 적용하여 트레이닝 데이터, 즉 기입 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 동시에 기입한다(도 17a). 이후 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입된 상기 트레이닝 데이터를 순차적으로 리드한다.
리드에 실패한 경우, 제2 오프셋이 제1 값(dd1)으로 증가되고, 탭 딜레이(td)는 상기 제1 오프셋만큼 감소된다(T-dd1). 제1 값(dd1)은 도 14에 도시된 지연값(d)일 수 있으며, 탭 딜레이의 최소 단위 시간일 수 있다.
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N) 중 적어도 하나의 메모리 칩에 대한 리드가 실패한 경우, 제2 오프셋이 제1 값(dd1)으로 증가되고, 탭 딜레이(td)는 상기 제1 오프셋만큼 감소된다(T-dd1). 제1 값(dd1)은 도 14에 도시된 지연값(d)일 수 있으며, 탭 딜레이의 최소 단위 시간일 수 있다. 감소된 탭 딜레이(td)가 적용된 스트로브 신호를 이용하여 기입 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 동시에 기입한다(도 17a). 이후 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입된 상기 트레이닝 데이터를 순차적으로 리드한다(도 17b).
이와 같은 방식으로 반복한 결과 제5 값(dd5)만큼 감소된 탭 딜레이(td)를 적용한 결과 리드에 성공한 경우, 상기 탭 딜레이(td)를 최대 패스 탭 딜레이(Pmax)로 결정한다.
도 19a 및 도 19b는 도 18에 따른 기입 트레이닝 동작을 설명하기 위한 표이다.
도 19a는 도 18의 좌측단에 도시된 최소 패스 탭 딜레이(Pmin)를 결정하는 과정을 나타내는 표이다.
도 19a 및 도 18을 함께 참조하면, 제1 오프셋을 제1 값(id1)으로 증가시켜 탭 딜레이(td)를 변경하여 데이터를 기입하고 리드 동작을 수행하는 경우, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 페일된다. 이에 따라 제2 오프셋을 제2 값(id2)으로 증가시켜 탭 딜레이(td)를 변경하여 데이터를 기입하고 리드 동작을 수행하는 경우, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N) 중 일부는 리드 페일되고, 일부는 리드 패스된다. 이와 같은 과정을 리드 페일되는 메모리 칩이 존재하지 않을 때까지 반복한다. 도 19a 및 도 18에 도시된 바와 같이, 제1 오프셋이 제4값(id4)으로 증가되고 이에 따라 탭 딜레이(td)를 증가시키는 경우 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 패스될 것이다. 따라서, 이 때의 탭 딜레이(td)를 최소 패스 탭 딜레이(Pmin)로 결정한다. 물론 제1 오프셋이 제5 값(id5)으로 증가된 경우에도 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 패스될 것이다.
도 19b는 도 18의 우측단에 도시된 최대 패스 탭 딜레이(Pmax)를 결정하는 과정을 나타내는 표이다.
도 19a 및 도 18을 함께 참조하면, 제2 오프셋을 제1 값(dd1)으로 증가시켜 탭 딜레이(td)를 변경하여 데이터를 기입하고 리드 동작을 수행하는 경우, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 페일된다. 이에 따라 제2 오프셋을 제2 값(dd2)으로 증가시켜 탭 딜레이(td)를 변경하여 데이터를 기입하고 리드 동작을 수행하는 경우, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N) 중 일부는 리드 페일되고, 일부는 리드 패스된다. 이와 같은 과정을 리드 페일되는 메모리 칩이 존재하지 않을 때까지 반복한다. 도 19a 및 도 18에 도시된 바와 같이, 제2 오프셋이 제5값(id5)으로 증가되고 이에 따라 탭 딜레이(td)를 감소시키는 경우 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 패스될 것이다. 따라서, 이 때의 탭 딜레이(td)를 최대 패스 탭 딜레이(Pmax)로 결정한다. 물론 제2 오프셋이 제6 값(dd6)으로 증가된 경우에도 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)이 모두 리드 패스될 것이다.
위와 같은 과정을 통해 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax)를 결정한 이후에, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 공통적으로 적용될 스트로브 신호의 최적 탭 딜레이(td)를 결정한다. 예시적으로, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다.
도 17a 내지 도 19b를 통해 설명한 방법에 의하면, 트레이닝 데이터의 기입이 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)에 동시에 프로그램된다. 따라서, 각각의 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대해 순차적으로 트레이닝 데이터를 기입하고 리드하는 방식으로 최적 탭 딜레이를 결정하는 도 16의 방법에 비하여, 기입 트레이닝에 필요한 데이터 프로그램 시간이 1/N로 단축될 수 있다. 이에 따라 복수의 메모리 칩들에 대하여 공통적으로 적용되는 데이터 스트로브의 최적 탭 딜레이 시간을 빠르게 결정할 수 있다. 이에 따라 기입 트레이닝 시간이 단축된다.
도 20은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 20을 참조하면, 도 13a 내지 도 15b를 참조하여 설명한, 단일 메모리 칩의 탭 딜레이를 결정하는 방법의 순서도가 도시되어 있다. 먼저, 증가하는 제1 오프셋 값(id1)에 기초하여, 선택된 메모리 칩의 최소 패스 탭 딜레이(Pmin)를 결정한다(S110). 이후, 증가하는 제2 오프셋 값에 기초하여, 선택된 메모리 칩의 최대 패스 탭 딜레이(Pmax)를 결정한다(S130). 이후, 결정된 최소 및 최대 패스 탭 딜레이(Pmin, Pmax)에 기초하여, 선택된 메모리 칩의 최적 탭 딜레이를 결정한다(S150).
단계(S110)의 구체적인 실시 예에 대해서는 도 21a를 참조하여 후술하기로 한다. 또한, 단계(S130)의 구체적인 실시 예에 대해서는 도 21b를 참조하여 후술하기로 한다. 한편, 도 20에서는 단계(S110)의 수행 후에 단계(S130)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 선택된 메모리 칩의 최대 패스 탭 딜레이를 먼저 결정(S130)하고, 이후에 선택된 메모리 칩의 최소 패스 탭 딜레이를 결정(S110)할 수 있다.
단계(S150)에서는, 결정된 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax) 사이의 적절한 값이 최적의 탭 딜레이(td)로 결정될 수 있다. 예를 들어, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다.
도 21a는 도 20의 최소 패스 탭 딜레이를 결정하는 단계(S110)를 보다 상세히 나타내는 순서도이다. 이하에서는 도 13a, 도 13b 및 도 15a를 함께 참조하여 설명하기로 한다.
먼저 단계(S210)에서, 스트로브 신호의 탭 딜레이(td) 및 제1 오프셋이 최소값으로 초기화된다. 도 15에 도시된 바와 같이, 단계(S210)에서 탭 딜레이(td) 및 제1 오프셋이 0으로 초기화된다.
이후 단계(S220)에서, 선택된 메모리 칩에 기입 트레이닝 데이터 및 스트로브 신호가 인가된다. 단계(S220)에서는 도 13a에 도시된 바와 같이 기입 트레이닝 데이터가 선택된 메모리 칩(1101)으로 전달될 수 있다. 이와 함께 선택된 메모리 칩(1101)에 0의 탭 딜레이(td)를 갖는 스트로브 신호가 인가된다.
이후 단계(S230)에서, 선택된 메모리 칩(1101)으로부터 트레이닝 데이터가 수신된다. 도 13b에 도시된 바와 같이, 선택된 메모리 칩(1101)에 기입된 트레이닝 데이터를 리드하여 단계(S230)가 수행될 수 있다.
단계(S240)에서 데이터 기입 패스 여부를 판단한다. 판단 결과 데이터 기입이 실패한 경우, 단계(S260)로 진행하여 제1 오프셋을 증가시킨다. 0으로 초기화되어 있던 제1 오프셋이 제1 값(id1)으로 증가한다. 이후 단계(S270)로 진행하여, 제1 값(id1)을 갖는 제1 오프셋만큼 스트로브 신호의 탭 딜레이(td)를 증가시킨다. 이후 다시 단계(S220)로 진행하여, 트레이닝 데이터를 선택된 메모리 칩에 기입힌다.
위와 같은 과정이 반복되면서, 도 15a에 도시된 제4 값(id4)까지 제1 오프셋이 증가할 것이다. 탭 딜레이(td) 또한 제1 오프셋만큼 반복하여 증가할 것이다. 단계(S240)에서 제4 값(id4)이 적용된 제1 오프셋에 따라 증가한 탭 딜레이(td)를 갖는 스트로브 신호에 따라 데이터 기입이 패스한 경우, 단계(S250)로 진행하여, 현재의 탭 딜레이인 id1+id2+id3+id4 값이 최소 패스 탭 딜레이(Pmin)로 결정된다.
도 21b는 도 20의 최대 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다.
이하에서는 도 13a, 도 13b 및 도 15b를 함께 참조하여 설명하기로 한다.
먼저 단계(S310)에서, 스트로브 신호의 탭 딜레이(td)가 최대 값으로로, 제2 오프셋이 최소값으로 초기화된다. 도 15에 도시된 바와 같이, 단계(S210)에서 탭 딜레이(td)는 T로, 제2 오프셋이 0으로 초기화된다.
이후 단계(S320)에서, 선택된 메모리 칩에 기입 트레이닝 데이터 및 스트로브 신호가 인가된다. 단계(S320)에서는 도 13a에 도시된 바와 같이 기입 트레이닝 데이터가 선택된 메모리 칩(1101)으로 전달될 수 있다. 이와 함께 선택된 메모리 칩(1101)에 T의 탭 딜레이(td)를 갖는 스트로브 신호가 인가된다.
이후 단계(S330)에서, 선택된 메모리 칩(1101)으로부터 트레이닝 데이터가 수신된다. 도 13b에 도시된 바와 같이, 선택된 메모리 칩(1101)에 기입된 트레이닝 데이터를 리드하여 단계(S330)가 수행될 수 있다.
단계(S340)에서 데이터 기입 패스 여부를 판단한다. 판단 결과 데이터 기입이 실패한 경우, 단계(S360)로 진행하여 제2 오프셋을 증가시킨다. 0으로 초기화되어 있던 제2 오프셋이 제1 값(dd1)으로 증가한다. 이후 단계(S370)로 진행하여, 제1 값(dd1)을 갖는 제2 오프셋만큼 스트로브 신호의 탭 딜레이(td)를 감소시킨다. 이후 다시 단계(S320)로 진행하여, 트레이닝 데이터를 선택된 메모리 칩에 기입힌다.
위와 같은 과정이 반복되면서, 도 15b에 도시된 제5 값(dd5)까지 제2 오프셋이 증가할 것이다. 탭 딜레이(td) 또한 제2 오프셋만큼 반복하여 감소할 것이다. 단계(S340)에서 제5 값(dd5)이 적용된 제2 오프셋에 따라 감소한 탭 딜레이(td)를 갖는 스트로브 신호에 따라 데이터 기입이 패스한 경우, 단계(S350)로 진행하여, 현재의 탭 딜레이인 T-dd1-dd2-dd3-dd4-dd5 값이 최대 패스 탭 딜레이(Pmax)로 결정된다.
도 22는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 22를 참조하면, 도 17a 내지 도 19b를 참조하여 설명한, 복수의 메모리 칩들에 대한 탭 딜레이를 결정하는 방법의 순서도가 도시되어 있다. 먼저, 증가하는 제1 오프셋 값(id1)에 기초하여, 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)의 최소 패스 탭 딜레이(Pmin)를 결정한다(S410). 이후, 증가하는 제2 오프셋 값에 기초하여, 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)의 최대 패스 탭 딜레이(Pmax)를 결정한다(S430). 이후, 결정된 최소 및 최대 패스 탭 딜레이(Pmin, Pmax)에 기초하여, 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)의 최적 탭 딜레이를 결정한다(S450).
단계(S410)의 구체적인 실시 예에 대해서는 도 23a를 참조하여 후술하기로 한다. 또한, 단계(S430)의 구체적인 실시 예에 대해서는 도 23b를 참조하여 후술하기로 한다. 한편, 도 22에서는 단계(S410)의 수행 후에 단계(S430)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)의 최대 패스 탭 딜레이를 먼저 결정(S430)하고, 이후에 복수의 메모리 칩들(1101, 1102, 1103, ..., 110N)의 최소 패스 탭 딜레이를 결정(S410)할 수 있다.
단계(S450)에서는, 결정된 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax) 사이의 적절한 값이 최적의 탭 딜레이(td)로 결정될 수 있다. 예를 들어, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다.
도 23a는 도 22의 최소 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다. 이하에서는 도 17a, 도 17b 및 도 18을 함께 참조하여 설명하기로 한다.
먼저 단계(S510)에서, 스트로브 신호의 탭 딜레이(td) 및 제1 오프셋이 최소값으로 초기화된다. 도 18에 도시된 바와 같이, 단계(S510)에서 탭 딜레이(td) 및 제1 오프셋이 0으로 초기화된다.
이후 단계(S515)에서, 선택된 채널과 연결된 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)을 인에이블한다. 이는 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 데이터 및 스트로브 신호가 동시에 인가되도록 하기 위함이다.
이후 단계(S520)에서, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입 트레이닝 데이터 및 스트로브 신호가 인가된다. 단계(S520)에서는 도 17a에 도시된 바와 같이 기입 트레이닝 데이터가 선택된 메모리 칩(1101)으로 전달될 수 있다. 이와 함께 선택된 메모리 칩(1101)에 0의 탭 딜레이(td)를 갖는 스트로브 신호가 인가된다.
이후 단계(S525)에서, 제1 메모리 칩을 선택하고, 단계(S530)에서 선택된 메모리 칩(1101)으로부터 트레이닝 데이터가 수신된다. 도 17b에 도시된 바와 같이, 선택된 제1 메모리 칩(1101)에 기입된 트레이닝 데이터를 리드하여 단계(S530)가 수행될 수 있다.
단계(S540)에서 데이터 기입 패스 여부를 판단한다. 판단 결과 데이터 기입이 실패한 경우, 단계(S560)로 진행하여 제1 오프셋을 증가시킨다. 0으로 초기화되어 있던 제1 오프셋이 제1 값(id1)으로 증가한다. 이후 단계(S570)로 진행하여, 제1 값(id1)을 갖는 제1 오프셋만큼 스트로브 신호의 탭 딜레이(td)를 증가시킨다. 이후 다시 단계(S520)로 진행하여, 트레이닝 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입힌다.
위와 같은 과정이 반복되면, 도 18에 도시된 제4 값(id4)까지 제1 오프셋이 증가할 것이다. 탭 딜레이(td) 또한 제1 오프셋만큼 반복하여 증가할 것이다. 단계(S540)에서 제4 값(id4)이 적용된 제1 오프셋에 따라 증가한 탭 딜레이(td)를 갖는 스트로브 신호에 따라 데이터 기입이 패스한 경우, 단계(S542)로 진행하여, 해당 메모리 칩이 제N 메모리 칩, 즉 마지막 메모리 칩인지 여부를 판단한다. 마지막 메모리 칩이 아닌 경우, 단계(S543)로 진행하여 다음 메모리 칩인 제2 메모리 칩을 선택한다. 이후 제2 메모리 칩에 대하여 단계(S530, S540, S541)들이 반복 진행된다. 이에 따라, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대하여 모두 데이터 기입이 패스한 경우에만 단계(S550)로 진행하고, 어느 하나라도 데이터 기입이 패스하지 않은 경우 단계(S560)로 진행한다.
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대하여 모두 데이터 기입이 패스한 경우, 단계(S550)로 진행하여, 현재의 탭 딜레이인 id1+id2+id3+id4 값이 최소 패스 탭 딜레이(Pmin)로 결정된다.
도 23b는 도 22의 최대 패스 탭 딜레이를 결정하는 단계를 보다 상세히 나타내는 순서도이다. 도 23b는 단계들(S610~S650)로 구성되며, 도 23a에 도시된 최소 패스 탭 딜레이를 결정하는 것과 실질적으로 유사하게 진행된다. 따라서, 반복된 설명은 생략하기로 한다.
먼저 단계(S610)에서, 스트로브 신호의 탭 딜레이(td)가 최대값으로 초기화되고, 제2 오프셋이 최소값으로 초기화된다. 도 18에 도시된 바와 같이, 단계(S610)에서 탭 딜레이(td)는 T로 초기화되고 및 제2 오프셋이 0으로 초기화된다.
이후 단계(S615)에서, 선택된 채널과 연결된 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)을 인에이블한다. 이는 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 데이터 및 스트로브 신호가 동시에 인가되도록 하기 위함이다.
이후 단계(S620)에서, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입 트레이닝 데이터 및 스트로브 신호가 인가된다. 도 23b의 단계(S620)은 도 23a의 단계(S520)와 실질적으로 동일하게 수행된다. 다만, 단계(S620)에서는 0이 아닌 T의 탭 딜레이(td)를 갖는 스트로브 신호가 인가될 수 있다.
이후 단계(S625)에서, 제1 메모리 칩을 선택하고, 단계(S630)에서 선택된 메모리 칩(1101)으로부터 트레이닝 데이터가 수신된다. 도 17b에 도시된 바와 같이, 선택된 제1 메모리 칩(1101)에 기입된 트레이닝 데이터를 리드하여 단계(S630)가 수행될 수 있다.
단계(S640)에서 데이터 기입 패스 여부를 판단한다. 판단 결과 데이터 기입이 실패한 경우, 단계(S660)로 진행하여 제2 오프셋을 증가시킨다. 0으로 초기화되어 있던 제2 오프셋이 제1 값(dd1)으로 증가한다. 이후 단계(S670)로 진행하여, 제1 값(dd1)을 갖는 제2 오프셋만큼 스트로브 신호의 탭 딜레이(td)를 감소시킨다. 이후 다시 단계(S620)로 진행하여, 트레이닝 데이터를 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 기입힌다.
위와 같은 과정이 반복되면, 도 18에 도시된 제5 값(dd5)까지 제2 오프셋이 증가할 것이다. 단계(S640)에서 제5 값(dd5)이 적용된 제2 오프셋에 따라 감소한 탭 딜레이(td)를 갖는 스트로브 신호에 따라 데이터 기입이 패스한 경우, 단계(S642)로 진행하여, 해당 메모리 칩이 제N 메모리 칩, 즉 마지막 메모리 칩인지 여부를 판단한다. 마지막 메모리 칩이 아닌 경우, 단계(S643)로 진행하여 다음 메모리 칩인 제2 메모리 칩을 선택한다. 이후 제2 메모리 칩에 대하여 단계(S630, S640, S641)들이 반복 진행된다. 이에 따라, 제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대하여 모두 데이터 기입이 패스한 경우에만 단계(S650)로 진행하고, 어느 하나라도 데이터 기입이 패스하지 않은 경우 단계(S660)로 진행한다.
제1 내지 제N 메모리 칩들(1101, 1102, 1103, ..., 110N)에 대하여 모두 데이터 기입이 패스한 경우, 단계(S650)로 진행하여, 현재의 탭 딜레이인 T-dd1-dd2-dd3-dd4-dd5 값이 최대 패스 탭 딜레이(Pmax)로 결정된다.
도 24a 및 도 24b는 복수의 메모리 칩들 중 일부의 트레이닝 칩에 대해 기입 트레이닝을 수행하는 실시 예를 설명하기 위한 블록도이다.
도 17a 및 도 17b와는 달리, 도 24a 및 도 24b를 참조하면 전체 메모리 칩들 중 일부의 메모리 칩들(1101, 1103, 110N)에 대하여 기입 트레이닝을 수행한다. 예시적으로, 스트로브 신호 특성이 좋지 않은 메모리 칩들을 선정하여 기입 트레이닝을 수행할 수 있다. 따라서 기입 트레이닝 시간이 감소한다.
기입 트레이닝의 대상이 되는 메모리 칩들은 다양한 기준에 의해 선택될 수 있다. 예를 들어, 컨트롤러(1200)로부터의 연결 배선이 가장 긴 메모리 칩 또는 가장 짧은 메모리 칩이 기입 트레이닝의 대상으로 선택될 수 있을 것이다.
도 25는 도 24a 및 도 24b에 따른 기입 트레이닝 방법을 나타내는 순서도이다.
도 25를 참조하면, 전체 메모리 칩들 중 기입 트레이닝을 수행할 트레이닝 칩을 선택하는 단계(S705) 및 결정된 최적 탭 딜레이에 기초하여, 전체 메모리 칩의 기입 테스트를 수행하는 단계(S770)가 추가된다는 점을 제외하면, 실질적으로 도 22의 실시 예와 동일함을 알 수 있을 것이다. 따라서 단계들(S705~S750)에 대한 중복된 설명은 생략한다.
단계(S705)에서, 도 24a 및 도 24b에 도시된 바와 같이 기입 트레이닝을 수행할 메모리 칩이 선택될 수 있다. 전술한 바와 같이 기입 트레이닝의 대상이 되는 메모리 칩들은 다양한 기준에 의해 선택될 수 있으며, 예시적으로 컨트롤러(1200)로부터의 연결 배선이 가장 긴 메모리 칩 또는 가장 짧은 메모리 칩이 기입 트레이닝의 대상으로 선택될 수 있다. 본 실시 예에 의하면, 기입 트레이닝의 대상으로 선택된 메모리 칩은 트레이닝 칩으로 지칭할 수 있다.
이후, 증가하는 제1 오프셋 값(id1)에 기초하여, 선택된 메모리 칩들(1101, 1103, ..., 110N), 즉 트레이닝 칩들의 최소 패스 탭 딜레이(Pmin)를 결정한다(S710). 이후, 증가하는 제2 오프셋 값에 기초하여, 선택된 메모리 칩들(1101, 1103, ..., 110N), 즉 트레이닝 칩들의 최대 패스 탭 딜레이(Pmax)를 결정한다(S730). 이후, 결정된 최소 및 최대 패스 탭 딜레이(Pmin, Pmax)에 기초하여, 트레이닝 칩들(1101, 1103, ..., 110N)의 최적 탭 딜레이를 결정한다(S750).
단계(S710)의 구체적인 실시 예에 대해서는 도 23a를 참조하여 전술한 바와 유사하게 수행될 수 있다. 다만, 도 23a의 단계들(S525, 540, 541, 543, 550)에서는, 전체 메모리 칩들 전부가 데이터 기입이 패스되었는지 여부를 판단하여, 데이터 기입이 패스하지 않은 경우 다음 메모리 칩을 선택하도록 한다. 도 25에 도시된 실시 예에 의하면, 단계(S730)에서는 전체 메모리 칩들 중 트레이닝 칩들 전부가 데이터 기입이 패스되었는지 여부를 판단하여, 데이터 기입이 패스하지 않은 경우 다음 트레이닝 칩을 선택하도록 한다. 이 경우, 트레이닝 칩으로 선택되지 않은 메모리 칩들에 대해서는 기입 트레이닝을 수행하지 않도록 구성된다.
또한, 단계(S730)의 구체적인 실시 예에 대해서는 도 23b를 참조하여 전술한 바와 유사하게 수행될 수 있다. 다만, 도 23b의 단계들(S625, 640, 641, 643, 650)에서는, 전체 메모리 칩들 전부가 데이터 기입이 패스되었는지 여부를 판단하여, 데이터 기입이 패스하지 않은 경우 다음 메모리 칩을 선택하도록 한다. 도 25에 도시된 실시 예에 의하면, 단계(S730)에서는 전체 메모리 칩들 중 트레이닝 칩들 전부가 데이터 기입이 패스되었는지 여부를 판단하여, 데이터 기입이 패스하지 않은 경우 다음 트레이닝 칩을 선택하도록 한다. 이 경우, 트레이닝 칩으로 선택되지 않은 메모리 칩들에 대해서는 기입 트레이닝을 수행하지 않도록 구성된다.
단계(S750)에서는, 결정된 최소 패스 탭 딜레이(Pmin) 및 최대 패스 탭 딜레이(Pmax) 사이의 적절한 값이 최적의 탭 딜레이(td)로 결정될 수 있다. 예를 들어, 최소 패스 탭 딜레이(Pmin)와 최대 패스 탭 딜레이(Pmax)의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다. 도 25에 도시된 단계들(S705,S710, S730, S750)에 의하면, 전체 메모리 칩들 중 스트로브 특성이 좋지 않은 일부의 메모리 칩들을 선택하여 기입 트레이닝을 수행한다. 이에 따라, 도 22에 도시된 실시 예에 비하여, 최적 탭 딜레이를 결정하는 기입 트레이닝의 동작 속도가 향상된다.
다만, 도 25의 단계들(S705,S710, S730, S750)에 있어서, 전체 메모리 칩들 중 일부 메모리 칩인 트레이닝 칩들에 대하여만 기입 트레이닝을 수행하여 기입 패스 여부를 판단한다. 따라서 트레이닝 칩이 아닌 메모리 칩들에 대해서는 최적 탭 딜레이에 따른 기입 패스 여부를 추가적으로 판단하여야 할 필요가 있다.
따라서, 도 25에 도시된 실시 예에 의하면, 추가적인 단계(S770)에서, 결정된 최적 탭 딜레이에 기초하여, 전체 메모리 칩의 기입 테스트를 수행한다. 단계(S770)에서는 전체 메모리 칩들에 대해 기입 트레이닝을 수행하는 것이 아니라, 단순히 결정된 최적 탭 딜레이에 의해 생성된 스트로브 신호에 따라 각 메모리 칩들에 데이터 기입을 1회 실시하여, 데이터 기입이 패스되었는지 여부만 판단하도록 한다. 단계(S770)의 수행 결과, 결정된 최적 탭 딜레이에 기초하여 전체 메모리 칩의 데이터 기입이 패스된 경우 해당 최적 탭 딜레이를 사용할 수 있을 것이다.
단계(S770)의 수행 결과, 결정된 최적 탭 딜레이에 기초하여 전체 메모리 칩의 데이터 기입이 페일된 경우 해당 최적 탭 딜레이를 사용할 수 없다. 이 경우 데이터 기입이 페일된 메모리 칩들을 추가적인 트레이닝 칩으로 선택하여, 도 25에 도시된 단계들(S705,S710, S730, S750, S770)이 반복 수행될 수 있을 것이다. 이에 따라, 기입 트레이닝에 따른 최적 탭 딜레이를 신속하게 결정하는 것과 더불어, 전체 메모리 칩들에 대해 최적 탭 딜레이에 따른 데이터 기입 패스를 보장할 수 있다.
도 26은 본 발명의 일 실시 예에 따른 컨트롤러를 나타내는 블록도이다.도 26을 참조하면, 컨트롤러(1200)는 오프셋 저장부(1260), 탭 딜레이 저장부(1270) 및 기입 패스 판단부(1280)를 포함한다. 도 26의 컨트롤러(1200)에서, 오프셋 저장부(1260) 및 탭 딜레이 저장부(1270)는 도 2에 도시된 램(1210)으로서 구현될 수 있다. 또한, 기입 패스 판단부(1280)는 도 2에 도시된 프로세싱 유닛(1220)으로 구현될 수 있다. 이 경우, 프로세싱 유닛(1220)에 의해 실행되는 펌웨어의 형태로 구현될 수 있다.
기입 패스 판단부(1280)는 반도체 메모리 장치(1100)로부터 데이터를 수신한다. 기입 패스 판단부(1280)에 의해 수신되는 데이터는, 기입 트레이닝을 위해 반도체 메모리 장치(1100)의 메모리 셀 어레이(110)에 기입된 데이터, 즉 트레이닝 데이터일 수 있다. 기입 패스 판단부(1280)는 수신된 데이터에 기초하여, 반도체 메모리 장치(1100)의 기입 패스 또는 기입 페일을 판단할 수 있다. 한편, 기입 패스 판단부(1280)는 기입 패스 또는 기입 페일(P/F)을 나타내는 메시지를 오프셋 저장부(1260) 또는 탭 딜레이 저장부(1270)에 전달할 수 있다.
보다 구체적으로, 상기 트레이닝 데이터가 기입 페일된 것으로 판단되면, 기입 패스 판단부(1280)는 기입 페일을 나타내는 메시지를 오프셋 저장부(1260)에 전달할 수 있다. 오프셋 저장부(1260)는 상기 메시지에 기초하여, 저장되어 있는 오프셋을 증가시키고, 증가된 상기 오프셋을 저장할 수 있다.
한편, 이 경우 오프셋 저장부(1260)는 증가된 오프셋(id, dd)을 탭 딜레이 저장부(1270)에 전달할 수 있다. 오프셋(id)은 도 15a 및 도 18을 통해 설명한 제1 오프셋에 대응될 수 있다. 또한, 오프셋(dd)은 도 15b 및 도 18을 통해 설명한 제2 오프셋에 대응할 수 있다. 탭 딜레이 저장부(1270)는 수신한 오프셋(id, dd)에 기초하여 저장되어 있는 탭 딜레이를 갱신할 수 있다. 예를 들어, 탭 딜레이 저장부(1270)는 저장되어 있는 탭 딜레이에 오프셋(id)을 더한 결과를 새로운 탭 딜레이로 저장할 수 있다. 다른 예에서, 탭 딜레이 저장부(1270)는 저장되어 있는 탭 딜레이에 오프셋(dd)을 뺀 결과를 새로운 탭 딜레이로 저장할 수 있다. 위와 같은 방식으로, 트레이닝 데이터의 기입 페일이 반복될 때마다 탭 딜레이 저장부(1270)에 저장되어 있는 탭 딜레이 값이 갱신된다.
상기 트레이닝 데이터가 기입 패스된 것으로 판단되면, 기입 패스 판단부(1280)는 기입 패스를 나타내는 메시지를 탭 딜레이 저장부(1270)에 전달할 수 있다. 탭 딜레이 저장부(1270)는 상기 메시지에 기초하여, 메시지 수신 시점에 저장되어 있는 탭 딜레이 값을 최소 패스 탭 딜레이, 또는 최대 패스 탭 딜레이로서 저장할 수 있다. 부가적으로, 반도체 메모리 장치(1100)의 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이가 모두 결정되면, 탭 딜레이 저장부(1270)는 상기 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여 최적 패스 탭 딜레이를 결정할 수 있다. 예시적으로, 최소 패스 탭 딜레이와 최대 패스 탭 딜레이의 산술평균 값이 최적의 탭 딜레이로 결정될 수 있을 것이다. 탭 딜레이 저장부(1270)는 결정된 최적의 패스 탭 딜레이를 저장할 수 있다.
위와 같이, 오프셋 저장부(1260), 탭 딜레이 저장부(1270) 및 기입 패스 판단부(1280)의 동작에 의해 컨트롤러(1200)는 반도체 메모리 장치(1100)의 최소 패스 탭 딜레이 또는 최대 패스 탭 딜레이 및 이에 기초한 최적의 패스 탭 딜레이를 신속하게 결정할 수 있다.
도 27은 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 27을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 27에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 8을 참조하여 설명된 메모리 칩(100)과 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 28은 도 27을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 28에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 1210: 램
1220: 프로세싱 유닛 1230: 호스트 인터페이스
1240: 메모리 인터페이스 1250: 에러 정정블록
1260: 오프셋 저장부 1270: 탭 딜레이 저장부
1280: 기입 패스 판단부 2500: 호스트

Claims (24)

  1. 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법으로서,
    증가하는 제1 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최소 패스 탭 딜레이를 결정하는 단계;
    증가하는 제2 오프셋 값에 기초하여, 상기 반도체 메모리 장치의 최대 패스 탭 딜레이를 결정하는 단계; 및
    상기 결정된 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여, 상기 반도체 메모리 장치의 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치의 최소 패스 탭 딜레이를 결정하는 단계는:
    스트로브 신호의 상기 탭 딜레이 및 상기 제1 오프셋을 초기화하는 단계;
    상기 반도체 메모리 장치에 기입 트레이닝 데이터 및 상기 스트로브 신호를 인가하는 단계;
    상기 반도체 메모리 장치로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 트레이닝 데이터의 기입 패스 여부에 기초하여 상기 최소 패스 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  3. 제2 항에 있어서, 상기 트레이닝 데이터의 패스 여부에 기초하여 상기 최소 패스 탭 딜레이를 결정하는 단계에서는,
    상기 트레이닝 데이터가 기입 패스된 경우, 상기 패스 시점의 상기 탭 딜레이를 상기 최소 패스 탭 딜레이로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  4. 제2 항에 있어서, 상기 트레이닝 데이터의 패스 여부에 기초하여 상기 최소 패스 탭 딜레이를 결정하는 단계는:
    상기 트레이닝 데이터가 기입 페일된 경우, 상기 제1 오프셋을 증가시키는 단계; 및
    상기 증가된 제1 오프셋만큼 상기 탭 딜레이를 증가시키는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  5. 제4 항에 있어서, 상기 증가된 제1 오프셋만큼 상기 탭 딜레이를 증가시키는 단계 이후에,
    상기 반도체 메모리 장치에 상기 기입 트레이닝 데이터 및 증가된 탭 딜레이에 따른 상기 스트로브 신호를 인가하는 단계;
    상기 반도체 메모리 장치로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 트레이닝 데이터의 기입 패스 여부에 기초하여 상기 최소 패스 탭 딜레이를 결정하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  6. 제1 항에 있어서, 상기 반도체 메모리 장치의 최대 패스 탭 딜레이를 결정하는 단계는:
    스트로브 신호의 상기 탭 딜레이 및 상기 제2 오프셋을 초기화하는 단계;
    상기 반도체 메모리 장치에 기입 트레이닝 데이터 및 상기 스트로브 신호를 인가하는 단계;
    상기 반도체 메모리 장치로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 트레이닝 데이터의 기입 패스 여부에 기초하여 상기 최대 패스 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  7. 제6 항에 있어서, 상기 트레이닝 데이터의 패스 여부에 기초하여 상기 최대 패스 탭 딜레이를 결정하는 단계에서는,
    상기 트레이닝 데이터가 기입 패스된 경우, 상기 패스 시점의 상기 탭 딜레이를 상기 최대 패스 탭 딜레이로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  8. 제6 항에 있어서, 상기 트레이닝 데이터의 패스 여부에 기초하여 상기 최대 패스 탭 딜레이를 결정하는 단계는:
    상기 트레이닝 데이터가 기입 페일된 경우, 상기 제2 오프셋을 증가시키는 단계; 및
    상기 증가된 제2 오프셋만큼 상기 탭 딜레이를 감소시키는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  9. 제8 항에 있어서, 상기 증가된 제2 오프셋만큼 상기 탭 딜레이를 감소시키는 단계 이후에,
    상기 반도체 메모리 장치에 상기 기입 트레이닝 데이터 및 감소된 탭 딜레이에 따른 상기 스트로브 신호를 인가하는 단계;
    상기 반도체 메모리 장치로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 트레이닝 데이터의 기입 패스 여부에 기초하여 상기 최대 패스 탭 딜레이를 결정하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 제4 항에 있어서, 상기 트레이닝 데이터의 기입 페일이 반복됨에 따라, 상기 제1 오프셋은 선형적으로 증가하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제7 항에 있어서, 상기 트레이닝 데이터의 기입 페일이 반복됨에 따라, 상기 제2 오프셋은 선형적으로 증가하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 채널을 공유하는 복수의 메모리 칩을 제어하는 컨트롤러의 동작 방법으로서:
    증가하는 제1 오프셋에 기초하여, 복수의 메모리 칩들의 최소 패스 탭 딜레이를 결정하는 단계;
    증가하는 제2 오프셋에 기초하여, 복수의 메모리 칩들의 최대 패스 탭 딜레이를 결정하는 단계; 및
    상기 결정된 최소 패스 탭 딜레이 및 최대 패스 탭 딜레이에 기초하여, 상기 복수의 메모리 칩들의 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 복수의 메모리 칩들의 최소 패스 탭 딜레이를 결정하는 단계는:
    스트로브 신호의 상기 탭 딜레이 및 상기 제1 오프셋을 초기화하는 단계;
    상기 복수의 메모리 칩들을 동시에 인에이블하여, 상기 복수의 메모리 칩들에 기입 트레이닝 데이터 및 상기 스트로브 신호를 인가하는 단계;
    상기 복수의 메모리 칩들로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 복수의 메모리 칩들에 대한 상기 트레이닝 데이터의 기입 패스 여부에 기초하여, 상기 최소 패스 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  14. 제12 항에 있어서, 상기 복수의 메모리 칩들의 최대 패스 탭 딜레이를 결정하는 단계는:
    스트로브 신호의 상기 탭 딜레이 및 상기 제2 오프셋을 초기화하는 단계;
    상기 복수의 메모리 칩들을 동시에 인에이블하여, 상기 복수의 메모리 칩들에 기입 트레이닝 데이터 및 상기 스트로브 신호를 인가하는 단계;
    상기 복수의 메모리 칩들로부터 트레이닝 데이터를 수신하는 단계; 및
    상기 복수의 메모리 칩들에 대한 상기 트레이닝 데이터의 기입 패스 여부에 기초하여, 상기 최대 패스 탭 딜레이를 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 복수의 메모리 칩들에 대한 상기 트레이닝 데이터의 기입 패스 여부에 기초하여, 상기 최대 패스 탭 딜레이를 결정하는 단계에서는,
    상기 복수의 메모리 칩들 전체에 대하여 트레이닝 데이터가 기입 패스된 경우, 상기 패스 시점의 상기 탭 딜레이를 상기 최대 패스 탭 딜레이로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제14 항에 있어서, 상기 복수의 메모리 칩들에 대한 상기 트레이닝 데이터의 기입 패스 여부에 기초하여, 상기 최대 패스 탭 딜레이를 결정하는 단계는:
    상기 복수의 메모리 칩들 중 적어도 하나의 메모리 칩에 대한 트레이닝 데이터가 기입 페일된 경우, 상기 제2 오프셋을 증가시키는 단계; 및
    상기 증가된 제2 오프셋만큼 상기 탭 딜레이를 감소시키는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    상기 반도체 메모리 장치에 기입된 트레이닝 데이터를 수신하여, 상기 반도체 메모리 장치의 기입 패스 여부를 판단하는 기입 패스 판단부;
    상기 기입 패스 판단부의 판단에 기초하여 오프셋을 갱신하고, 상기 갱신된 오프셋을 저장하는 오프셋 저장부; 및
    상기 갱신된 오프셋에 기초하여 상기 반도체 메모리 장치의 기입 동작에 적용되는 탭 딜레이를 갱신하고, 상기 갱신된 탭 딜레이를 저장하는 탭 딜레이 저장부를 포함하며,
    상기 트레이닝 데이터가 기입 패스된 것으로 판단한 경우, 상기 기입 패스 판단부는 상기 탭 딜레이 저장부에 상기 기입 패스를 나타내는 메시지를 전달하고,
    상기 탭 딜레이 저장부는 상기 메시지에 기초하여, 저장되어 있는 탭 딜레이를 최소 패스 탭 딜레이 또는 최대 패스 탭 딜레이로서 결정하는 것을 특징으로 하는, 컨트롤러.
  18. 제17 항에 있어서,
    상기 트레이닝 데이터가 기입 페일된 것으로 판단한 경우, 상기 기입 패스 판단부는 상기 오프셋 저장부에 상기 기입 페일을 나타내는 메시지를 전달하고,
    상기 오프셋 저장부는 상기 메시지에 기초하여 상기 오프셋을 증가시키고, 증가된 상기 오프셋을 저장하는 것을 특징으로 하는, 컨트롤러.
  19. 제18 항에 있어서,
    상기 오프셋 저장부는 상기 증가된 오프셋을 상기 탭 딜레이로 전달하고,
    상기 탭 딜레이 저장부는 상기 증가된 오프셋에 기초하여 상기 탭 딜레이를 갱신하는 것을 특징으로 하는, 컨트롤러.
  20. 삭제
  21. 적어도 하나의 메모리 장치에 기입 테스트 동작을 수행하기 위한 컨트롤러로서:
    테스트 데이터를 기입하는 제1 및 제2 기입 동작을 수행하도록 적어도 하나의 메모리 장치를 제어하도록 구성된 프로세서 - 상기 제1 및 제2 기입 동작들은 데이터 신호와 데이터 스트로브 신호 사이의 제1 및 제2 탭 딜레이에 따라 각각 수행됨 -;
    상기 제1 및 제2 기입 동작들 각각의 성공 또는 실패를 결정하도록 구성되는 기입 패스 판단부;
    상기 제1 기입 동작들의 각 연속적인 실패들에서의 증가하는 증가분 및 상기 제2 기입 동작들의 각 연속적인 실패들에서의 증가하는 감소분을 저장하도록 구성되는 오프셋 저장부; 및
    상기 증가하는 증가분의 양만큼 증가하는 제1 탭 딜레이 및 상기 증가하는 감소분만큼 감소하는 상기 제2 탭 딜레이를 저장하는 탭 딜레이 저장부를 포함하고,
    상기 적어도 하나의 메모리 장치의 제 1 및 제 2 기록 동작 동안, 상기 프로세서는:
    최소 탭 딜레이로부터, 상기 제1 기입 동작의 각각의 실패 후 증가하는 증가분의 양만큼 상기 제1 탭 딜레이를 단계적으로 증가시킴으로써 최소 패스 탭 딜레이를 결정하고;
    최대 탭 딜레이로부터, 상기 제2 기입 동작의 각각의 실패 후 증가하는 감소분의 양만큼 상기 제2 탭 딜레이를 단계적으로 감소시킴으로써 최대 패스 탭 딜레이를 결정하며;
    상기 최소 패스 탭 딜레이 및 상기 최대 패스 탭 딜레이 사이의 최적의 탭 딜레이를 결정하는 것을 특징으로 하는, 컨트롤러.
  22. 적어도 하나의 메모리 장치; 및
    테스트 데이터를 기입하는 제1 및 제2 기입 동작을 수행하도록 상기 적어도 하나의 메모리 장치를 제어하도록 구성된 컨트롤러 - 상기 제1 및 제2 기입 동작들은 데이터 신호와 데이터 스트로브 신호 사이의 제1 및 제2 탭 딜레이에 따라 각각 수행됨 - 를 포함하는 메모리 시스템으로서,
    상기 적어도 하나의 메모리 장치의 상기 제1 및 제2 기입 동작들 동안, 상기 컨트롤러는:
    최소 탭 딜레이로부터, 상기 제1 기입 동작의 각각의 실패 후 증가하는 증가분의 양만큼 상기 제1 탭 딜레이를 단계적으로 증가시킴으로써 최소 패스 탭 딜레이를 결정하고;
    최대 탭 딜레이로부터, 상기 제2 기입 동작의 각각의 실패 후 증가하는 감소분의 양만큼 상기 제2 탭 딜레이를 단계적으로 감소시킴으로써 최대 패스 탭 딜레이를 결정하며;
    상기 최소 패스 탭 딜레이 및 상기 최대 패스 탭 딜레이 사이의 최적의 탭 딜레이를 결정하는 것을 특징으로 하는, 메모리 시스템.
  23. 삭제
  24. 삭제
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