KR20210045073A - 효율적인 메모리 배치 - Google Patents

효율적인 메모리 배치 Download PDF

Info

Publication number
KR20210045073A
KR20210045073A KR1020190128364A KR20190128364A KR20210045073A KR 20210045073 A KR20210045073 A KR 20210045073A KR 1020190128364 A KR1020190128364 A KR 1020190128364A KR 20190128364 A KR20190128364 A KR 20190128364A KR 20210045073 A KR20210045073 A KR 20210045073A
Authority
KR
South Korea
Prior art keywords
control line
memory
terminal
electronic device
memory chip
Prior art date
Application number
KR1020190128364A
Other languages
English (en)
Inventor
박정수
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority to KR1020190128364A priority Critical patent/KR20210045073A/ko
Priority to CN202080072742.9A priority patent/CN114556315B/zh
Priority to EP20877070.1A priority patent/EP4046028A4/en
Priority to PCT/US2020/055724 priority patent/WO2021076721A1/en
Priority to US17/763,813 priority patent/US11798599B2/en
Publication of KR20210045073A publication Critical patent/KR20210045073A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

전자 장치는 회로 기판, 회로 기판에 장착되는 메모리 칩, 복수의 메모리 칩의 동작을 제어하는 메모리 컨트롤러, 메모리 컨트롤러의 제1 단자부터 메모리 칩의 제1 단자를 연결하는 제1 제어 라인 및 메모리 컨트롤러의 제2 단자부터 메모리 칩의 제2 단자를 연결하는 제2 제어 라인을 포함하는 전도성 패턴, 및 종단 전압을 제공하는 용량성 소자를 포함하고, 제1 제어 라인은 용량성 소자에 연결되고, 제2 제어 라인은 용량성 소자에 연결되지 않는다.

Description

효율적인 메모리 배치{EFFICIENT PLACEMENT OF MEMORY}
전자 장치는 운용 체제의 구동을 위한 메모리가 구비된다. 이러한 메모리와 컨트롤러는 회로 기판 상의 배선을 통하여 연결된다. 최근에는 회로 기판 상에 부품들을 제거하여도 성능이 저감되지 않는 부품들을 제거하여 추가적인 공간을 확보하는 배선 효율화가 요구되고 있다.
도 1은 본 개시의 일 실시 예에 따른 전자 장치가 화상형성장치인 경우의 구성도,
도 2는 도 1의 인쇄 엔진의 일 예를 도시한 도면,
도 3은 개시의 일 실시 예에 따른 전자 장치의 구성을 도시한 도면,
도 4는 본 개시의 전자 장치의 회로 기판의 예를 도시한 도면,
도 5는 본 개시의 제1 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 6은 본 개시의 제2 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면,
도 7은 기설정된 길이 이상 이격 배치되고 종단 전압이 제공되지 않는 경우의 아이 다이어그램(eye diagram), 그리고
도 8은 기설정된 길이 미만으로 배치되고 종단 전압이 제공되지 않는 경우의 아이 다이어그램이다.
이하에서는 도면을 참조하여 다양한 실시예들을 상세히 설명한다. 이하에서 설명되는 실시 예들은 여러 가지 상이한 형태로 변형되어 실시될 수도 있다. 실시 예들의 특징을 보다 명확히 설명하기 위하여 이하의 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 사항들에 관해서 자세한 설명은 생략한다.
한편, 본 명세서에서 어떤 구성이 다른 구성과 "연결"되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐 아니라, ‘그 중간에 다른 구성을 사이에 두고 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성이 다른 구성을 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 그 외 다른 구성을 제외하는 것이 아니라 다른 구성들을 더 포함할 수도 있다는 것을 의미한다.
본 명세서에서 “화상 형성 작업(image forming job)”이란 화상의 형성 또는 화상 파일의 생성/저장/전송 등과 같이 화상과 관련된 다양한 작업들(e.g. 인쇄, 스캔 또는 팩스)을 의미할 수 있으며, “작업(job)”이란 화상 형성 작업을 의미할 뿐 아니라, 화상 형성 작업의 수행을 위해서 필요한 일련의 프로세스들을 모두 포함하는 의미일 수 있다.
또한, "전자 장치"란 휘발성 메모리를 구비하는 장치로, PC(personal Computer), 노트북, 태블릿 PC, 스마트폰, 화상형성장치, 스캐너 등일 수 있다.
또한, “화상형성장치”란 컴퓨터와 같은 단말장치에서 생성된 인쇄 데이터를 기록 용지에 인쇄하는 장치를 말한다. 이러한 화상형성장치의 예로는 복사기, 프린터, 팩시밀리 또는 이들의 기능을 하나의 장치를 통해 복합적으로 구현하는 복합기(multi-function printer, MFP)등을 들 수 있다.
또한, “인쇄 데이터”란 프린터에서 인쇄 가능한 포맷으로 변환된 데이터를 의미할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전자 장치가 화상형성장치인 경우의 구성도이다.
도 1을 참조하면, 전자 장치(100)는 통신 장치(110), 디스플레이(120), 조작 입력 장치(130), 메모리(140), 인쇄 엔진(150) 및 프로세서(160)를 포함할 수 있다.
통신 장치(110)는 전자 장치(100)를 외부 장치와 연결하기 위해 형성되고, 근거리 통신망(LAN: Local Area Network) 및 인터넷망을 통해 사용자 단말장치에 접속되는 형태뿐만 아니라, USB(Universal Serial Bus) 포트 또는 무선 통신(예를 들어, WiFi 802.11a/b/g/n, NFC, Bluetooth) 포트를 통하여 접속되는 형태도 가능하다.
통신 장치(110)는 사용자 단말장치(미도시)와 연결되며, 사용자 단말장치(미도시)로부터 인쇄 데이터를 수신할 수 있다.
디스플레이(120)는 전자 장치(100)에서 제공하는 각종 정보를 표시하거나 전자 장치(100)의 기능 수행을 위한 제어 메뉴를 표시할 수 있다. 구체적으로, 디스플레이(120)는 전자 장치(100)가 제공하는 각종 기능을 선택받기 위한 사용자 인터페이스 창을 표시할 수 있다. 이러한 디스플레이(120)는 LCD(Liquid Crystal Display), CRT(Cathode Ray Tube), OLED(Organic Light Emitting Diodes) 등과 같은 모니터일 수 있으며, 조작 입력 장치(130)의 기능을 동시에 수행할 수 있는 터치 스크린으로 구현될 수도 있다.
조작 입력 장치(130)는 사용자로부터 기능 선택 및 해당 기능에 대한 제어 명령을 입력받을 수 있다. 여기서 기능은 인쇄 기능, 복사 기능, 스캔 기능, 팩스 전송 기능 등을 포함할 수 있다. 이와 같은 조작 입력 장치(130)는 디스플레이(120)에 표시되는 제어 메뉴를 통하여 입력받을 수 있다.
이러한 조작 입력 장치(130)는 복수의 버튼, 키보드, 마우스 등으로 구현될 수 있으며, 상술한 디스플레이(120)의 기능을 동시에 수행할 수 있는 터치 스크린으로도 구현될 수도 있다.
메모리(140)에는 전자 장치(100)에 관한 적어도 하나의 인스트럭션(instruction)이 저장될 수 있다. 구체적으로, 메모리(140)에는 본 개시의 다양한 실시 예에 따라 전자 장치(100)가 동작하기 위한 각종 프로그램(또는 소프트웨어)이 저장될 수 있다.
그리고 메모리(140)는 수신된 인쇄 데이터를 저장할 수 있다. 이러한 메모리(140)는 휘발성 메모리 및 비휘발성 메모리로 구성될 수 있다. 비휘발성 메모리는 상술한 바와 같은 프로그램이 저장될 수 있다. 비휘발성 메모리는 HDD(Hard Disk Drive), SSD(Solid State Drive) 등 다양한 저장 소자로 구현될 수 있다.
휘발성 메모리는 후술하는 프로세서(160)의 동작중에 비휘발성 메모리에 저장된 프로그램이 로딩 되어 동작할 수 있다. 그리고 인쇄 데이터의 인쇄 과정 중에 휘발성 메모리는 수신한 인쇄 데이터를 임시로 저장하거나, 해당 인쇄 데이터에 대한 파싱된 데이터, 이진 데이터 등을 저장할 수도 있다. 메모리(140)의 휘발성 메모리 구성에 대해서는 도 3을 참조하여 후술한다.
인쇄 엔진(150)은 인쇄 데이터를 인쇄할 수 있다. 이러한 인쇄 엔진(150)은 전자 사진 방식, 잉크젯 방식, 열전사 방식 및 감열 방식 등 다양한 인쇄 방식에 의하여 기록매체에 화상을 형성할 수 있다. 예를 들어, 인쇄 엔진(150)은 노광, 현상, 전사, 및 정착 과정을 포함하는 일련의 프로세스에 의하여 기록매체에 화상을 인쇄할 수 있다. 이러한 인쇄 엔진(150)의 구체적인 구성에 대해서는 도 2를 참조하여 후술한다.
프로세서(160)는 전자 장치(100) 내의 각 구성을 제어할 수 있다. 구체적으로, 프로세서(160)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), 롬(ROM) 등으로 구현될 수 있으며, 롬에 저장된 프로그램에 기초하여 비휘발성 메모리에 저장된 운영체제를 휘발성 메모리에 로딩하는 부팅동작을 수행할 수 있으며, 부팅 동작 이후에 전자 장치(100)에서 제공하는 각종 서비스를 실행할 수 있다.
그리고 프로세서(160)는 외부로부터 인쇄 데이터를 수신하면, 파싱 등의 동작을 수행하여 수신된 인쇄 데이터에 대한 인쇄가 수행되도록 인쇄 엔진(150)을 제어할 수 있다.
도 1을 설명함에 있어서, 전자 장치(100)가 인쇄 엔진만을 포함하는 것으로 설명하였지만, 전자 장치(100)가 지원하는 기능에 따라 스캔 기능을 수행하는 스캔부, 팩스 송수신 기능을 수행하는 팩스 송수신부 등을 더 포함할 수도 있다. 또한, 전자 장치(100)가 일반적인 PC, 스마트폰, 태블릿 등으로 구현되는 경우, 상술한 인쇄 엔진(150)의 구성은 생략될 수도 있다.
도 2는 도 1의 인쇄 엔진의 일 예를 도시한 도면이다.
도 2를 참조하면, 인쇄 엔진(150)은 감광체(151), 대전기(152), 노광기(153), 현상기(154), 전사기(155), 및 정착기(158)를 구비할 수 있다.
인쇄 엔진(150)은 기록매체(P)를 공급하는 급지 수단(미도시)을 더 구비할 수 있다. 감광체(151)에는 정전 잠상이 형성된다. 감광체(151)는 그 형태에 따라서 감광드럼, 감광벨트 등으로 지칭될 수 있다.
대전기(152)는 감광체(151)의 표면을 균일한 전위로 대전시킨다. 대전기(152)는 코로나 대전기, 대전 롤러, 대전 브러쉬 등의 형태로 구현될 수 있다.
노광기(153)는 인쇄할 화상 정보에 따라 감광체(151)의 표면 전위를 변화시킴으로써 감광체(151)의 표면에 정전 잠상을 형성시킨다. 일 예로서, 노광기(153)는 휘발성 메모리로부터 인쇄할 화상 정보를 수신하고, 수신한 화상 정보에 따라 변조된 광을 감광체(151)에 조사함으로써 정전 잠상을 형성할 수 있다. 이러한 형태의 노광기(153)는 광 주사기 등으로 지칭될 수 있으며, LED가 광원으로 이용될 수 있다.
현상기(154)는 그 내부에 현상제를 수용하며, 정전잠상에 현상제를 공급하여 정전 잠상을 가시적인 화상으로 현상시킨다. 현상기(154)는 현상제를 정전 잠상으로 공급하는 현상 롤러(157)를 포함할 수 있다. 예를 들어, 현상제는 현상 롤러(157)와 감광체(151) 사이에 형성되는 현상 전계에 의하여 현상 롤러(167)로부터 감광체(151)에 형성된 정전 잠상으로 공급될 수 있다.
감광체(151)에 형성된 가시적인 화상은 전사기(155) 또는 중간 전사 벨트(미도시)에 의하여 기록매체(P)로 전사된다. 전사기(155)는 예를 들어 정전 전사 방식에 의하여 가시적인 화상을 기록매체로 전사시킬 수 있다. 가시적인 화상은 기록매체(P)에 정전 인력에 의하여 부착된다.
정착기(158)는 기록매체(P) 상의 가시적인 화상에 열 및/또는 압력을 가하여 가시적인 화상을 기록매체(P)에 정착시킬 수 있다. 이와 같은 일련의 과정에 의하여 인쇄작업이 완료될 수 있다.
상술한 현상제는 화상형성작업이 진행될 때마다 사용되어, 소정 시간 이상 사용되면 고갈된다. 이 경우, 현상제를 저장하는 유닛(예를 들어, 상술한 현상기(154)) 자체를 새로이 교체하여 주어야 한다. 이와 같이 화상형성장치의 사용과정에서 교체할 수 있는 부품 또는 구성요소들을 소모품 유닛 또는 교체 가능 유닛이라 한다.
도 3은 개시의 일 실시 예에 따른 전자 장치의 구성을 도시한 도면이다.
구체적으로, 도 3은 도 1의 프로세서의 구성 중 휘발성 메모리와 관련된 부분만을 도시한 도면이다. 따라서, 도 3의 구성은 도 1의 메모리에 적용될 수 있을 뿐만 아니라, 도 1의 전자 장치와 다른 구성을 갖는 전자 장치에서도 적용될 수 있다.
도 3을 참조하면, 전자 장치(200)는 메모리 컨트롤러(210), 전도성 패턴(220), 메모리 칩(230) 및 용량성 소자(250)을 포함할 수 있다.
메모리 컨트롤러(210)는 메모리 칩(230)에 송수신되는 데이터를 관리할 수 있다. 이러한 메모리 컨트롤러(210)는 CPU와 구분된 별도의 IC로 구현되어 CPU의 요청에 따라 메모리 칩에 데이터를 읽고 쓰기 하거나, CPU의 기능과 통합된 SoC(System on Chip)일 수 있다. 메모리 컨트롤러(210)가 CPU의 기능과 통합된 SoC인 경우, 도 1과 관련하여 설명한 프로세서(160)의 기능도 수행할 수 있다.
메모리 컨트롤러(210)는 메모리 칩(230)(또는 베이스 메모리)의 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(210)는 메모리 칩(230)이 배치되는 회로 기판 상에 배치될 수 있으며, 메모리 칩(230)에 저장된 데이터를 읽거나 메모리 칩에 데이터를 쓰기 위한 각종 신호 및 제어 신호를 생성하여 회로 기판 상에 배치된 전도성 패턴(220)을 통하여 전송하거나 수신할 수 있다.
여기서, 각종 신호는 어드레스 그룹, 뱅크 어드레스(Bank Address) 그룹, CAS(Column Access Strobe), RAS(Row Address Strobe), WE(Write Enable) 등과 같은 커맨드 신호, CS(Chip select), ODT(On Die Termination), CKE(Clock Enable) 등과 같은 제어 신호 등일 수 있다.
그리고 메모리 컨트롤러(210)는 메모리 칩(230)의 동작 주파수를 기초로 제어 신호를 생성하여 제어 라인에 전송할 수 있다. 이때, 전자 장치(200)에 복수의 메모리 칩이 포함되고, 각 메모리 칩의 동작 주파수가 다르면 가장 느린 동작 주파수를 기초로 제어 신호를 생성할 수 있다.
전도성 패턴(220)은 메모리 컨트롤러(210), 메모리 칩(230)을 전기적으로 연결하는 전도성 패턴으로, 회로 기판에 배치될 수 있다. 이러한 전도성 패턴(220)은 제어 신호를 전송하는 복수의 제어 라인을 포함할 수 있다.
이러한 제어 라인은 메모리 컨트롤러(210)와 하나의 메모리 칩(230) 사이에만 배치될 수도 있으며, 복수의 메모리 칩에 fly by topology 방식으로 순차적으로 연결될 수 있다.
그리고 전도성 패턴(220)은 메모리 컨트롤러(210)와 메모리 칩(230) 사이의 각종 신호를 송수신하기 위한 데이터 송수신 라인을 더 포함할 수 있다.
메모리 칩(230)(또는 베이스 메모리)은 회로 기판에 장착될 수 있다. 이러한 메모리 칩은 DDR3-1320 규격, DDR3-1333 규격, DDR3/4-1600 규격, DDR3/4-1866 규격, DDR3/4-2133 규격, DDR4-2666 규격, DDR4-3200 규격을 지원하는 메모리 칩일 수 있다. 상술한 규격들은 예시에 불가하며 다른 규격을 지원하는 메모리 칩이 이용될 수도 있다.
그리고 전자 장치(200)는 복수의 메모리 칩을 포함할 수 있으며, 이 경우, 복수의 메모리 칩은 하나의 랭크(rank)를 구성할 수 있다. 또한, 전자 장치(200)는 복수의 랭크를 포함할 수 있다. 예를 들어, 복수의 메모리 칩은 2개, 4개, 8개, 16개 또는 32개로 구성될 수 있으며, 32bit 형태로 연결되거나 64bit로 연결될 수도 있다.
용량성 소자(250)(또는 션트 커패시터(shunt capacitor))는 제어 라인의 임피던스 특성을 개선하여 제어 라인을 통하여 전송되는 제어 신호가 아이 마스크(eye mask)를 침범하지 않도록 할 수 있다.
이를 위하여 용량성 소자(250)는 종단 전압(Voltage termination)(즉, 제어 신호의 최대 전압 및 최소 전압의 중간 전압)을 가질 수 있다. 여기서 종단 전압은 제어 라인(또는 전송선)을 "precharge"하는 역할을 하며, 메모리 칩의 구동 전압(Vdd)의 절반 크기의 전압을 가질 수 있다.
이와 같은 용량성 소자가 종단 전압을 갖는바, 제어 신호는 최대 전압 또는 최소 전압으로 빠른 천이가 가능한 효과가 있다. 이러한 종단 전압은 회로 기판의 최외각 레이어에 배치된 파워 플레인에 배치될 수 있다.
그리고 이러한 용량성 소자(250)는 저항(Rtt: Resistor termination)을 통하여 제어 라인의 끝 단(즉, 메모리 컨트롤러가 연결되는 단자의 반대 단자)에 연결될 수 있다. 한편, 전도성 패턴에 복수의 제어 라인이 포함된 경우, 용량성 소자 역시 복수개 일 수 있다.
용량성 소자(250)는 회로 기판의 최외각 레이어에 배치될 수 있으며, 회로 기판의 외각 영역에 배치될 수 있다.
이와 같이 기존의 DDR3, DD4 메모리 연결 구조에서는 각 제어 라인은 저항 및 종단 전압을 제공하는 용량성 소자에 연결되었다. 특히, 종단 전압 제공을 위한 저항 및 용량성 소자는 많은 면적을 차지한다는 점에서, 배선 효율화를 위하여 저항 및 종단 전압의 제거를 고려할 수 있다.
그러나 제어 라인에서 저항 및 용량성 소자를 일괄적으로 제거하게 되면, 일부 신호의 품질이 신호 반사 노이즈(signal reflection noise)에 의하여 전자 장치의 동작을 기능 불량(malfunction) 시킬 우려가 있다.
따라서, 이하에서는 제어 라인의 종단에 저항 및 용량성 소자를 제거하여도 좋은 제어 라인을 선별하는 조건에 대해서 설명한다.
구체적으로, 메모리 컨트롤러와 메모리 칩 사이의 배선 길이가 기설정된 길이 미만인 경우는 직렬 저항 및 종단 전압의 제공이 없더라도 기능 불량이 발생할 우려가 없다. 여기서 기설정된 길이는 다음의 수학식 1일 수 있다.
Figure pat00001
여기서, λ는 파동(구체적으로, 메모리 칩의 동작 주파수에 대응되는 파동) 한 번의 주기가 가지는 길이, C는 빛의 속도, F는 제어 신호의 동작 주파수이다. 한편, 구현시에는 리스크 팩터 관리를 위하여, 상술한 수학식 1에 일정 비율(예를 들어, 95%)을 반영한 길이 값을 이용할 수도 있다.
이러한 점에서, 본 개시에서는 메모리 컨트롤러와 메모리 칩 사이의 제어 라인 중 상술한 조건을 만족하는 제어 라인은 용량성 소자와 연결되지 않도록 하고, 아래의 조건을 만족하지 않는 제어 라인은 용량성 소자와 연결하도록 할 수 있다.
예를 들어, 메모리 컨트롤러(210)와 메모리 칩(230) 사이의 배선 길이가 기설정된 길이보다 긴 제어 라인은 용량성 소자에 연결하고, 기설정된 길이보다 짧은 제어 라인은 용량성 소자에 연결하지 않을 수 있다.
여기서 배선 길이는 제어 라인이 연결되는 두 구성의 포트 사이의 거리를 의미하며, 복수의 메모리 칩이 fly by topology 방식으로 연결되어 있는 경우, 메모리 컨트롤러에 인접하게 배치되는 첫 번째 메모리 칩의 포트와 메모리 컨트롤러의 포트 사이의 거리를 의미할 수 있다.
이하에서는 설명을 용이하게 하기 위하여, 두 포트 사이의 거리가 기설정된 길이 이상이어서 종단 전압이 연결된 경우를 제1 제어 라인이라고 지칭하고, 두 포트 사이의 거리가 기설정된 길이 미만이어서 종단 전압이 연결되지 않는 경우를 제2 제어 라인이라고 지칭한다.
예를 들어, 클럭 신호의 동작 주파수가 933.333 MHz이고, 클럭 신호의 1체배로 동작하는 제어 신호를 송수신하는 제어 라인의 기설정된 길이는 160.71 mm 일 수 있다. 따라서, 해당 제어 신호를 송수신하는 메모리 컨트롤러의 포트와 메모리 칩의 포트 사이의 배선 길이가 160.71 mm 이상이면 저항 및 종단 전압이 연결되도록 설계하고, 배선 길이가 160.71 mm 미만이면 저항 및 종단 전압이 연결되지 않도록 배선 설계할 수 있다.
한편, 전자 장치(200)가 복수의 메모리 칩이 fly by topology 방식으로 연결된 경우, 메모리 컨트롤러와 복수의 메모리 칩 중 첫 번째 배치된 제1 메모리 칩 사이의 배선 길이와 기설정된 길이가 비교될 수 있다. 따라서, 메모리 컨트롤러와 첫 번째 배치된 제1 메모리 칩 사이에서의 배선 길이가 기설정된 길이보다 긴 제어 라인은 제1 제어 라인일 수 있다.
그리고 제2 제어 라인은 메모리 컨트롤러와 복수의 메모리 칩 중 첫 번째 배치된 제1 메모리 칩 사이에서의 배선 길이가 기설정된 길이보다 짧은 제어 라인일 수 있다.
이와 같이 기설정된 길이는 제어 신호의 동작 주파수에 영향을 받는다는 점에서, 제어 라인이 어떠한 동작 주파수를 갖는 제어 신호를 송수신 하느냐에 따라서, 동일한 배선 길이를 갖는 경우에도 용량성 소자의 연결이 필요할 수도 있으며, 필요 없을 수도 있다. 이와 같은 예에 대해서는 도 5를 참조하여 후술한다.
한편, 메모리 칩의 설계 과정에서는 상술한 기설정된 길이 값에 기초하여 가능하면 많은 제어 라인의 배선 길이가 각 제어 라인에 대응되는 기설정된 길이 값보다 작도록 배선 설계를 진행할 수 있다.
이상과 같이 본 실시 예에 따른 전자 장치(200)는 종단 전압의 제공 없이도 정상 동작이 가능한 제어 라인에는 종단 전압을 제공하지 않는바, 즉, 종래 대비 동일한 성능을 유지하면서도 종단 전압 제공을 위한 저항 및 커패시터를 생략할 수 있는바, 제조비 절감 및 추가 공간 확보가 가능하다.
한편, 도 3을 도시하고 설명함에 있어서, 메모리 칩이 모두 회로 기판에 배치(또는 설치)되는 것으로 설명하였지만, 구현시에 회로 기판에는 소켓이 배치되고, 메모리 칩이 배치된 메모리 모듈이 소켓에 장착되어 동작하는 형태로도 구현될 수 있다.
이 경우, 상술한 제1 제어 라인은 소켓의 복수의 단자 중 하나와 연결되고, 제2 제어 라인은 소켓의 복수의 단자 중 다른 하나와 연결될 수 있다. 이 경우, 상술한 기설정된 길이는 메모리 컨트롤러와 소켓을 통한 메모리 모듈 상의 메모리 칩 까지의 거리일 수 있다.
또한, 일부 메모리 칩은 회로 기판에 직접 장착되고 나머지 메모리 칩은 소켓을 통하여 연결되는 형태로도 구현될 수도 있다.
한편, 도 3을 도시하고 설명함에 있어서, 신호의 품질을 유지하기 위하여, 제어 라인에 종단 전압을 제공하는 것으로 설명하였지만, 구현시에는 저항만을 제어 라인에 저항(Rs)만을 연결할 수도 있다. 즉, 기설정된 길이 이상의 제어 라인에 대해서 종단 전압을 제공하지 않고, 해당 제어 라인에 댐핑 저항이 연결되는 형태로도 구현될 수 있다. 이러한 댐핑 저항은 메모리 컨트롤러와 메모리 칩(구체적으로, 첫 번째 메모리 칩) 사이에 직렬 연결되어 있을 수 있다.
도 4는 본 개시의 전자 장치의 회로 기판의 예를 도시한 도면이다.
도 4를 참조하면, 회로 기판(또는 메인 보드)에 메모리 컨트롤러(210), 복수의 메모리 칩(230-1, 230-2), 저항(260) 및 용량성 소자(250)가 배치될 수 있다.
회로 기판은 메모리 컨트롤러(210), 메모리 칩(230) 등의 부품이 장착되는 PCB(Printed circuit Board)이다. 여기서 회로 기판(105)은 단면 기판이거나, 양면에 전도성 층을 갖는 양면 기판일 수 있다. 또는 회로 기판 내부에 전원 레이어, 신호 레이어 등이 포함된 다층 기판일 수도 있다.
회로 기판(105)의 기설정된 영역에는 메모리 컨트롤러(210), 복수의 메모리 칩(230), 저항(260), 용량성 소자(250)가 각각 배치될 수 있다. 여기서 저항 및 용량성 소자는 회로 기판(105)의 외각 영역(또는 테두리 영역)에 배치될 수 있다.
또한, 회로 기판에는 메모리 모듈과 연결되기 위한 소켓(미도시)이 배치될 수도 있다.
제어 라인(220-1, 220-2)은 메모리 컨트롤러(210)의 출력단에서부터 시작하여 복수의 메모리 칩(230-1, 230-2) 각각과 순차적으로 연결될 수 있다. 즉, 제어 라인은 fly by topology 형태로 복수의 메모리 칩을 연결할 수 있다.
구체적으로, 제1 제어 라인(220-1)은 메모리 컨트롤러(210)의 포트와 제1 메모리 칩(230-1) 사이의 거리가 기설정된 길이 이상을 가지며, 그에 따라 제1 제어 라인(220-1)의 끝 단은 저항(Rtt)(260)을 통하여 종단 전압에 연결될 수 있다.
그러나 제2 제어 라인(220-2)은 메모리 컨트롤러(210)의 포트와 제1 메모리 칩(230-1) 사이의 거리가 기설정된 길이 미만이어서, 일 단은 메모리 컨트롤러(210)의 포트에 연결되고 순차적으로 제1 메모리 칩(230-1)의 포트와 제2 메모리 칩(230-2)의 포트에만 연결된다.
이와 같이 복수의 제어 라인 중 일부는 종단 전압에 연결될 필요가 없어, 즉 해당 제어 라인에 종단 전압을 제공하기 위한 저항 및 용량성 소자가 불필요한 바, 제조비를 절감할 수 있으며, 해당 저항 및 용량성 소자가 차지하는 공간을 확보하는 것도 가능하다.
도 5는 본 개시의 제1 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면이다. 구체적으로, 제1 실시 예는 메모리 컨트롤러에 하나의 메모리 칩이 연결되는 경우의 예이다.
도 5를 참조하면, 메모리 컨트롤러와 메모리 칩 각각은 복수의 포트(211, 212, 231, 232)를 포함할 수 있다. 그리고 전도성 패턴은 상술한 복수의 포트를 연결하기 위한 복수의 제어 라인(A, B)을 포함할 수 있다. 여기서 복수의 제어 라인(A, B) 중 적어도 하나는 제1 제어 라인(220-1)이고, 다른 하나는 제2 제어 라인(220-2)을 포함할 수 있다.
예를 들어, 메모리 컨트롤러와 메모리 칩이 동일한 동작 주파수를 갖는 제1 제어 신호와 제2 제어 신호 각각을 서로 다른 배선 길이를 갖는 A 제어 라인 및 B 제어 라인으로 제공하는 경우를 가정한다. 이와 같은 경우에, A 제어 라인의 배선(211, 231)이 상술한 수학식 1에 따른 거리보다 긴 경우(A > λ / 8), A 제어 라인은 도 5의 상단과 같이 '종단 전압(Vtt)에 연결된 저항(Rtt)'이 종단에 연결되는 제1 제어 라인(220-1)이 될 수 있다.
반대로, B 제어 라인의 배선(212, 232)이 상술한 수학식 1에 따른 거리보다 짧은 경우(B < λ / 8), B 제어 라인은 도 5의 하단과 같이 종단에 저항이 연결되지 않는 제2 제어 라인(220-2)이 될 수 있다.
한편, 이상에서는 두 제어 라인이 서로 다른 길이를 갖게 됨에 따라 제1 제어 라인 및 제2 제어 라인이 되는 것으로 설명하였지만, 두 제어 라인의 길이가 동일한 경우에도 제1 제어 라인 및 제2 제어 라인이 될 수도 있다.
예를 들어, 상술한 A 제어 라인 및 B 제어 라인의 거리가 100 mm이나, 제1 제어 신호는 동작 주파수(ex 933.333 Mhz)의 3체배로 동작하고 제2 제어 신호는 동작 주파수에 1체배로 동작한다면, A 제어 라인에 대한 기설정된 길이는 53.57 mm이고, B 제어 라인에 대한 기설정된 길이는 160.71 mm가 될 수 있다.
즉, A 제어 라인은 기설정된 길이보다 긴 거리(100 mm > 53.57 mm)를 갖는바, 종단 전압이 제공되는 제1 제어 라인(220-1)이 될 수 있다. 그리고 B 제어 라인은 기설정된 길이보다 짧은 거리(100 mm < 160.71 mm)를 갖는바, 종단 전압이 제공되지 않는 제2 제어 라인(220-2)이 될 수 있다.
도 6은 본 개시의 제2 실시 예에 따른 제어 라인의 연결 형태를 도시한 도면이다. 구체적으로, 제2 실시 예는 메모리 컨트롤러(210)에 복수의 메모리 칩이 fly to topology 형태로 연결된 예이다.
도 6을 참조하면, 메모리 컨트롤러와 메모리 칩 각각은 복수의 포트(213, 214, 231-1,…., 231-n, 232-1,…., 231-m)를 포함할 수 있다. 그리고 전도성 패턴은 상술한 복수의 포트를 연결하기 위한 복수의 제어 라인(A, B)을 포함할 수 있다. 여기서 복수의 제어 라인(A, B)은 적어도 하나는 제1 제어 라인(220-1)이고, 다른 하나는 제2 제어 라인(220-2)을 포함할 수 있다.
예를 들어, 메모리 컨트롤러의 제3 포트(213)를 통하여 제3 제어 신호, 제4 포트(214)를 통하여 제4 제어 신호를 복수의 메모리 칩에 제공하는 경우를 가정한다.
이와 같은 경우에, 메모리 컨트롤러의 제3 포트(213)와 첫 번째 메모리 칩의 포트(231-1) 사이의 배선 길이가 상술한 수학식 1에 따른 거리보다 길면(A > λ / 8), A 제어 라인은 종단에 종단 전압에 연결된 저항에 연결되는 제1 제어 라인(220-1)일 수 있다.
반대로, 메모리 컨트롤러의 제4 포트(214)와 첫 번째 메모리 칩의 포트(232-1) 사이의 배선 길이가 상술한 수학식 1에 따른 거리보다 짧으면(B < λ / 8), B 제어 라인은 종단에 종단 전압이 연결되지 안흔 제2 제어 라인(220-2)일 수 있다.
도 7은 기설정된 길이 이상 이격 배치되고 종단 전압이 제공되지 않는 경우의 아이 다이어그램(eye diagram)이고, 도 8은 기설정된 길이 미만으로 배치되고 종단 전압이 제공되지 않는 경우의 아이 다이어그램이다.
도 7을 참조하면, 제어 라인의 길이가 기설정된 길이 이상이면, 제어 신호가 아이 마스크 상세(eye mask specification)를 건드려서 시스템 동작 상 페일이 일어날 수 있다.
도 8을 참조하면, 제어 라인의 길이가 기설정된 길이 미만이면, 동일하게 종단 전압이 제공되지 않더라도, 마스크 상세를 건드리지 않아 페일이 일어나지 않음을 확인할 수 있다.
이상과 같이 본 개시에 따른 전자 장치는 제어 라인의 배선 길이가 일정 조건을 만족하는 경우에 종단 전압을 제공하기 위한 설계를 수행하지 않을 수 있는바, 추가 공간을 확보하고 재료비 절감을 할 수 있게 된다.
이상에서는 본 개시의 바람직한 실시예에 대해서 도시하고, 설명하였으나, 본 개시는 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 개시가 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
100, 200: 전자 장치 110: 통신 장치
120: 디스플레이 130: 조작 입력 장치
140: 메모리 150: 인쇄 엔진
160: 프로세서 210: 메모리 컨트롤러
220: 전도성 패턴 230: 메모리 칩

Claims (15)

  1. 전자 장치에 있어서,
    회로 기판;
    상기 회로 기판에 장착되는 메모리 칩;
    상기 메모리 칩의 동작을 제어하는 메모리 컨트롤러;
    상기 메모리 컨트롤러의 제1 단자부터 상기 메모리 칩의 제1 단자를 연결하는 제1 제어 라인 및 상기 메모리 컨트롤러의 제2 단자부터 상기 메모리 칩의 제2 단자를 연결하는 제2 제어 라인을 포함하는 전도성 패턴; 및
    종단 전압을 제공하는 용량성 소자;를 포함하고,
    상기 제1 제어 라인은 상기 용량성 소자에 연결되고, 상기 제2 제어 라인은 상기 용량성 소자에 연결되지 않는 전자 장치.
  2. 제1항에 있어서,
    상기 제1 제어 라인의 배선 길이는 기설정된 길이보다 길며, 상기 제2 제어 라인의 배선 길이는 상기 기설정된 길이보다 짧은 전자 장치.
  3. 제2항에 있어서,
    상기 기설정된 길이는 다음의 수학식을 만족하는 길이인 전자 장치.
    기설정된 길이 = C / (8*F)
    여기서, C는 빛의 속도, F는 제어 신호의 동작 주파수.
  4. 제1항에 있어서,
    상기 제1 제어 라인은 저항을 통하여 상기 용량성 소자에 연결되는 전자 장치.
  5. 제1항에 있어서,
    상기 제2 제어 라인은 저항이 연결되지 않는 전자 장치.
  6. 제1항에 있어서,
    상기 메모리 칩은 복수개이며,
    상기 제1 제어 라인은 상기 메모리 컨트롤러의 제1 단자부터 순차적으로 복수의 메모리 칩 각각의 제1 단자를 연결하고,
    상기 제2 제어 라인은 상기 메모리 컨트롤러의 제2 단자부터 순차적으로 복수의 메모리 칩 각각의 제2 단자를 연결하는 전자 장치.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러와 상기 복수의 메모리 칩 중 첫 번째 배치된 제1 메모리 칩 사이에서의 상기 제1 제어 라인의 배선 길이는 기설정된 길이보다 길며,
    상기 메모리 컨트롤러와 상기 첫 번째 배치된 제1 메모리 칩 사이에서의 상기 제2 제어 라인의 배선 길이는 상기 기설정된 길이보다 짧은 전자 장치.
  8. 제6항에 있어서,
    상기 제1 제어 라인 및 제2 제어 라인은
    상기 복수의 제1 메모리 칩을 제어하기 위한 제어 신호를 전송하는 전자 장치.
  9. 제8항에 있어서,
    상기 제어 신호는
    어드레스 그룹, 뱅크 어드레스(Bank Address) 그룹, CAS(Column Access Strobe) 신호, RAS(Row Address Strobe) 신호, WE(Write Enable) 신호, CS(Chip select) 신호, ODT(On Die Termination) 신호, CKE(Clock Enable) 신호 중 적어도 하나의 신호를 포함하는 전자 장치.
  10. 제8항에 있어서,
    상기 제어 신호는,
    순차적으로 상기 복수의 메모리 칩 각각에 제공되는 전자 장치.
  11. 제6항에 있어서,
    상기 복수의 메모리 칩은 2개, 4개, 8개, 16개 및 32개 중 적어도 하나인 전자 장치.
  12. 제1항에 있어서,
    상기 전도성 패턴은 복수의 제1 제어 라인을 포함하고,
    상기 용량성 소자는 복수개이며,
    상기 복수개의 용량 소자 각각은 상기 복수의 제1 제어 라인 각각에 연결되는 전자 장치.
  13. 제6항에 있어서,
    상기 복수의 메모리 칩은 메모리 모듈에 배치되고,
    상기 회로 기판은,
    상기 메모리 모듈과 전기적으로 연결되는 복수의 단자를 포함하는 소켓이 배치되고,
    상기 제1 제어 라인은 상기 소켓의 복수의 단자 중 하나와 연결되고, 상기 제2 제어 라인은 상기 소켓의 복수의 단자 중 다른 하나와 연결되는 전자 장치.
  14. 제1항에 있어서,
    상기 종단 전압은,
    상기 메모리 칩의 구동 전압의 절반 크기를 갖는 전자 장치.
  15. 화상형성장치에 있어서,
    인쇄 데이터를 저장하는 메모리;
    인쇄 작업을 수행하는 인쇄 엔진; 및
    상기 인쇄 데이터에 대한 인쇄 작업이 수행되도록 상기 인쇄 엔진을 제어하는 프로세서;를 포함하고,
    상기 메모리는,
    메모리 칩;
    상기 프로세서의 제1 단자부터 상기 메모리 칩의 제1 단자를 연결하는 제1 제어 라인 및 상기 프로세서의 제2 단자부터 상기 메모리 칩의 제2 단자를 연결하는 제2 제어 라인을 포함하는 전도성 패턴; 및
    종단 전압을 제공하는 용량성 소자;를 포함하고,
    상기 제1 제어 라인은 상기 용량성 소자에 연결되고, 상기 제2 제어 라인은 상기 용량성 소자에 연결되지 않는 화상형성장치.
KR1020190128364A 2019-10-16 2019-10-16 효율적인 메모리 배치 KR20210045073A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190128364A KR20210045073A (ko) 2019-10-16 2019-10-16 효율적인 메모리 배치
CN202080072742.9A CN114556315B (zh) 2019-10-16 2020-10-15 存储器的有效放置
EP20877070.1A EP4046028A4 (en) 2019-10-16 2020-10-15 EFFICIENT MEMORY PLACEMENT
PCT/US2020/055724 WO2021076721A1 (en) 2019-10-16 2020-10-15 Efficient placement of memory
US17/763,813 US11798599B2 (en) 2019-10-16 2020-10-15 Efficient placement of memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190128364A KR20210045073A (ko) 2019-10-16 2019-10-16 효율적인 메모리 배치

Publications (1)

Publication Number Publication Date
KR20210045073A true KR20210045073A (ko) 2021-04-26

Family

ID=75538880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190128364A KR20210045073A (ko) 2019-10-16 2019-10-16 효율적인 메모리 배치

Country Status (5)

Country Link
US (1) US11798599B2 (ko)
EP (1) EP4046028A4 (ko)
KR (1) KR20210045073A (ko)
CN (1) CN114556315B (ko)
WO (1) WO2021076721A1 (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000284873A (ja) 1999-03-31 2000-10-13 Adtec:Kk メモリ回路基板
US20030206479A1 (en) 2001-06-21 2003-11-06 Chun Shiah High area efficient data line architecture
US7129744B2 (en) 2003-10-23 2006-10-31 Viciciv Technology Programmable interconnect structures
JP4903397B2 (ja) 2005-05-13 2012-03-28 京セラミタ株式会社 負荷制御装置
WO2008079911A1 (en) * 2006-12-21 2008-07-03 Rambus Inc. Dynamic on-die termination of address and command signals
US9425192B2 (en) 2008-12-11 2016-08-23 Altera Corporation Integrated circuit decoupling capacitors
CN102396030B (zh) 2009-04-17 2014-10-29 惠普公司 用于降低大的存储器覆盖区背景下的迹线长度和电容的方法和系统
JP4908560B2 (ja) 2009-08-31 2012-04-04 株式会社東芝 強誘電体メモリ及びメモリシステム
CN103473186A (zh) 2012-06-07 2013-12-25 鸿富锦精密工业（深圳）有限公司 固态硬盘数据保护电路
US9405718B2 (en) 2013-02-28 2016-08-02 Intel Corporation Leveraging an enumeration and/or configuration mechanism of one interconnect protocol for a different interconnect protocol
US9524763B2 (en) * 2014-06-12 2016-12-20 Qualcomm Incorporated Source-synchronous data transmission with non-uniform interface topology
JP2016068312A (ja) 2014-09-29 2016-05-09 株式会社沖データ 画像形成装置及び画像形成方法
EP3296836B1 (en) 2015-07-22 2019-09-11 Huawei Technologies Co., Ltd. Computer device and data read-write method for computer device
US10268541B2 (en) 2016-08-15 2019-04-23 Samsung Electronics Co., Ltd. DRAM assist error correction mechanism for DDR SDRAM interface
US20180335828A1 (en) 2017-05-19 2018-11-22 Qualcomm Incorporated Systems and methods for reducing memory power consumption via device-specific customization of ddr interface parameters
JP2019175309A (ja) 2018-03-29 2019-10-10 セイコーエプソン株式会社 回路装置、電子機器及びケーブルハーネス
KR102563185B1 (ko) * 2018-04-26 2023-08-04 에스케이하이닉스 주식회사 컨트롤러 및 그의 동작 방법
KR20200115805A (ko) * 2019-03-26 2020-10-08 삼성전자주식회사 공통 모드 오프셋을 보상하기 위한 수신기

Also Published As

Publication number Publication date
US11798599B2 (en) 2023-10-24
WO2021076721A1 (en) 2021-04-22
EP4046028A1 (en) 2022-08-24
EP4046028A4 (en) 2023-10-18
US20220358969A1 (en) 2022-11-10
CN114556315B (zh) 2023-12-01
CN114556315A (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
JP4697924B2 (ja) データ転送方法
US20170126925A1 (en) Image forming apparatus, method of controlling the same, and storage medium
US20240036779A1 (en) Chip, chipset, electrical parameter detection method,consumable, and image forming apparatus
US11798599B2 (en) Efficient placement of memory
US11422955B2 (en) Electronic device
US20070133065A1 (en) Image forming apparatus, image processing apparatus and image forming system
US10645251B2 (en) Image scanning apparatus and method of controlling scan
JP6486193B2 (ja) 通信装置、制御方法及びプログラム
US20170099405A1 (en) Control apparatus and control method
US11593151B2 (en) Information processing apparatus and semiconductor device
JP2013234992A (ja) 電子機器、コネクタ接続状態検知方法及びプログラム
JP4419963B2 (ja) 画像処理装置及び画像処理システム
US11301871B2 (en) CRUM apparatus to extract power from clock signal having first and second periods
JP2004287483A (ja) 情報処理システムのガイダンス提示方法および装置並びに情報処理システム
JP2011146016A (ja) 印刷システム、プリンタードライバー、及びコピー機
JP2009223000A (ja) 画像形成装置、画像形成方法、画像形成プログラム、および該画像形成プログラムを格納する記憶媒体
JP2011128881A (ja) 電子機器
JP5904148B2 (ja) 再構成可能回路、画像形成装置及びプログラム
US20190095143A1 (en) Integrated circuit, image forming apparatus, and address assignment method
US20190149674A1 (en) Image forming system, printer driver, and informationprocessing apparatus
JP2022078838A (ja) 制御基板、電子機器及び画像形成装置
JP4823852B2 (ja) 画像形成装置
JP2019096007A (ja) 電子装置及び画像形成システム
KR20070000016A (ko) 통합제어칩을 포함한 화상형성장치

Legal Events

Date Code Title Description
A201 Request for examination