KR20220077766A - 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 - Google Patents

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20220077766A
KR20220077766A KR1020200167026A KR20200167026A KR20220077766A KR 20220077766 A KR20220077766 A KR 20220077766A KR 1020200167026 A KR1020200167026 A KR 1020200167026A KR 20200167026 A KR20200167026 A KR 20200167026A KR 20220077766 A KR20220077766 A KR 20220077766A
Authority
KR
South Korea
Prior art keywords
read
read voltage
voltage set
controller
sets
Prior art date
Application number
KR1020200167026A
Other languages
English (en)
Inventor
김주희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200167026A priority Critical patent/KR20220077766A/ko
Priority to US17/342,067 priority patent/US11550495B2/en
Priority to CN202110884160.7A priority patent/CN114582405A/zh
Publication of KR20220077766A publication Critical patent/KR20220077766A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)

Abstract

컨트롤러의 동작 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러의 동작 방법은 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 저장되어 있는 리드 데이터를 상기 반도체 메모리 장치로부터 수신하는 단계, 상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트들 중, 상기 리드 데이터를 저장하고 있는 선택된 메모리 블록의 프로그램-소거 카운트 값에 대응하는 리드 전압 세트를 선택하는 단계 및 상기 선택된 리드 전압 세트를 사용하여 리드 동작을 수행하도록, 상기 반도체 메모리 장치를 제어하는 단계를 포함한다. 상기 선택된 메모리 블록에 포함된 메모리 셀들은 각각 N 비트의 데이터를 저장하고, 상기 복수의 리드 전압 세트들은 각각 제1 내지 제(2N-1) 리드 전압들을 포함하며, 상기 리드 리트라이 테이블에 포함된 리드 전압 세트들은, 리드 전압 세트 각각에 포함된 제1 리드 전압을 기준으로 정렬된다.

Description

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 {OPERATING METHOD OF SEMICONDUCTOR MEMORY DEVICE, CONTROLLER AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 리드 성능이 향상된 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러의 동작 방법은 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대하여 수행되는 제1 리드 동작에 따라 출력되는 리드 데이터를 상기 반도체 메모리 장치로부터 수신하는 단계, 상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 에러 정정 실패에 영향을 줄 수 있는 리드 에러 연관 지표 값에 대응하는 리드 전압 세트 그룹을 선택하는 단계 및 상기 선택된 리드 전압 세트 그룹에 포함된 복수의 리드 전압 세트들 중, 상기 리드 에러 연관 지표의 값이 미리 결정된 기준값 이상인지 여부에 기초하여 리드 전압 세트를 선택하는 단계를 포함한다. 상기 리드 전압 세트를 선택하는 단계에서는, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트 또는 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트 중 적어도 하나를 선택한다.
본 발명의 다른 실시 예에 따른 컨트롤러는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러는 리드 리트라이 테이블 저장부, 리드 전압 제어부 및 에러 정정 블록을 포함한다. 상기 리드 리트라이 테이블 저장부는 복수의 리드 전압 세트들을 포함하는 리드 리트라이 테이블을 저장한다. 상기 리드 전압 제어부는 반도체 메모리 장치의 리드 동작에 사용되는 리드 전압을 조절한다. 상기 에러 정정 블록은 호스트로부터 수신된 리드 요청에 대응하여 수행되는 제1 리드 동작의 결과로서 수신되는 리드 데이터에 대한 에러 정정 동작을 수행한다. 상기 리드 전압 제어부는 상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 에러 정정 실패에 영향을 줄 수 있는 리드 에러 연관 지표 값에 대응하는 리드 전압 세트 그룹을 선택하고, 상기 선택된 리드 전압 세트 그룹에 포함된 복수의 리드 전압 세트들 중, 상기 리드 에러 연관 지표의 값이 미리 결정된 기준값 이상인지 여부에 기초하여 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트 또는 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트 중 적어도 하나를 선택하며, 상기 선택된 리드 전압 세트에 기초하여 상기 리드 요청에 대응하는 제2 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하도록 구성된다.
본 기술은 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 리드 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8은 도 7의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 9a 및 도 9b는 메모리 셀들의 문턱 전압 분포의 변화에 따라 리드 전압 세트를 변경하는 이유를 설명하기 위한 그래프이다.
도 10은 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 11a는 본 발명의 다른 실시 예에 따른 컨트롤러(201)를 포함하는 메모리 시스템(1001)을 나타내는 블록도이다.
도 11b는 도 11a의 컨트롤러(201)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 12는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법에서 사용되는 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 14는 메모리 블록의 프로그램-소거 카운트(P/E 카운트) 값에 따른 리드 전압 세트 그룹의 선택을 나타내는 그래프이다.
도 15는 프로그램-소거 카운트 값에 따른 메모리 셀들의 소거 상태의 문턱 전압 분포를 나타내는 그래프이다.
도 16은 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다.
도 17은 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다.
도 18은 도 17의 단계(S351)의 예시적인 실시 예를 나타내는 도면이다.
도 19a 및 도 19b는 도 18의 단계(S355) 및 단계(S356)를 각각 설명하기 위한 도면이다.
도 20a는 본 발명의 또다른 실시 예에 따른 컨트롤러(202)를 포함하는 메모리 시스템(1002)을 나타내는 블록도이다.
도 20b는 도 20a의 컨트롤러(202)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 21은 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 22는 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법에서 사용되는 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 23은 리드 데이터의 에러 비트율에 따른 리드 전압 세트 그룹의 선택을 나타내는 그래프이다.
도 24는 제1 리드 전압 세트와 기준 전압 세트 사이의 평균 편차를 설명하기 위한 그래프이다.
도 25는 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다.
도 26은 본 발명의 또다른 실시 예에 따른 컨트롤러(203)의 동작 방법을 나타내는 순서도이다.
도 27은 도 26의 단계(S451)의 예시적인 실시 예를 나타내는 도면이다.
도 28a는 본 발명의 또다른 실시 예에 따른 컨트롤러(203)를 포함하는 메모리 시스템(1003)을 나타내는 블록도이다.
도 28b는 도 28a의 컨트롤러(203)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 29는 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 30은 도 29의 단계(S550)의 예시적인 실시 예를 나타내는 순서도이다.
도 31은 단계(S551)에 따라 선택되는 리드 전압 세트 그룹과, 단계(S553)에 따라 선택되는 서브 그룹 사이의 관계를 설명하기 위한 그래프이다.
도 32는 본 발명의 또 다른 실시 예에서 사용되는 리드 리트라이 테이블을 나타내는 도면이다.
도 33은 본 발명의 또다른 실시 예에 따른 컨트롤러(203)의 동작 방법을 나타내는 순서도이다.
도 34는 도 33의 단계(S500)의 예시적인 실시 예를 나타내는 순서도이다.
도 35는 도 1, 도 11a, 도 20a 또는 도 28a의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 36은 도 35의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 37은 도 36을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트와 통신한다. 반도체 메모리 장치(100) 및 컨트롤러(200) 각각은 하나의 칩, 하나의 패키지, 하나의 장치로 제공될 수 있다. 또는 메모리 시스템(1000)은 하나의 저장 장치로서 제공될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청 또는 읽기 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 리드 전압 제어부(210), 에러 정정 블록(230) 및 리드 리트라이 테이블(read-retry table; RRT) 저장부(250)를 포함한다.
리드 전압 제어부(210)는 반도체 메모리 장치(100)에 저장된 데이터를 읽기 위한 리드 전압들을 관리 및 조절할 수 있다. 예를 들어, 반도체 메모리 장치(100)로부터 리드된 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 리드 전압 제어부(210)는 반도체 메모리 장치(100)의 리드 동작에 사용되는 적어도 하나의 리드 전압을 조절할 수 있다. 본 발명에 의하면, 리드 전압 제어부(210)는 리드 리트라이 테이블 저장부(250)에 저장된 리드 리트라이 테이블을 기반으로, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 조절할 수 있다.
에러 정정 블록(230)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 리드 전압 제어부(210)는 에러 정정 블록(230)의 에러 검출 결과에 따라 리드 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예를 들어, 에러 정정 블록(230)은 반도체 메모리 장치(100)에 저장될 데이터에 대하여 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터와 함께 반도체 메모리 장치(100)에 저장될 수 있다. 이 후, 에러 정정 블록(230)은 저장된 에러 정정 코드를 기반으로 반도체 메모리 장치(100)로부터 읽은 데이터의 에러를 검출하고, 정정할 수 있다. 예시적으로, 에러 정정 블록(230)은 소정의 에러 정정 능력을 갖는다. 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 데이터는 'UECC(Uncorrectable ECC) 데이터'라 불린다. 반도체 메모리 장치(100)로부터 읽은 데이터가 UECC 데이터인 경우, 리드 전압 제어부(210)는 리드 전압들을 조절하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
리드 리트라이 테이블 저장부(250)는 리드 리트라이 테이블을 저장할 수 있다. 리드 리트라이 테이블은 반도체 메모리 장치(100)의 리드 동작에 사용되는 복수의 리드 전압 세트들을 포함할 수 있다. 하나의 리드 전압 세트는 적어도 하나의 리드 전압을 포함한다. 일 예로서, 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)에 대한 리드 동작을 수행하기 위해, 리드 전압 세트는 하나의 리드 전압을 포함할 수 있다. 다른 예로서, 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)에 대한 리드 동작을 수행하기 위해, 리드 전압 세트는 세 개의 리드 전압을 포함할 수 있다. 또 다른 예로서, 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)에 대한 리드 동작을 수행하기 위해, 리드 전압 세트는 7 개의 리드 전압을 포함할 수 있다. 또 다른 예로서, 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)에 대한 리드 동작을 수행하기 위해, 리드 전압 세트는 15 개의 리드 전압을 포함할 수 있다. 일반적으로, N 비트(여기서, N은 자연수)의 데이터를 저장하는 메모리 셀에 대한 리드 동작을 수행하기 위해, 리드 전압 세트는 2N - 1 개의 리드 전압을 포함할 수 있다.
리드 전압 제어부(210)는 반도체 메모리 장치(100)로부터 읽은 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 반도체 메모리 장치(100)에서 사용되는 리드 전압을 조절할 수 있다. 예시적으로, 리드 전압 제어부(210)는 리드 리트라이 테이블 저장부(250)에 저장되어 있는 리드 리트라이 테이블을 기반으로 리드 전압을 조절할 수 있다. 즉, 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트를 순차적으로 적용하여 리드 동작을 수행하도록, 반도체 메모리 장치(100)에서 사용되는 리드 전압을 사용할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 1의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법은, 호스트로부터 리드 요청을 수신하는 단계(S110) 및 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S130)를 포함한다.
단계(S110)에서, 메모리 시스템(1000)은 호스트로부터 리드 요청을 수신한다. 보다 구체적으로, 메모리 시스템(1000)의 컨트롤러(200)는 호스트로부터 리드 요청을 수신한다. 리드 요청과 함께, 컨트롤러(200)는 리드 데이터가 저장되어 있는 논리 주소를 호스트로부터 수신할 것이다. 컨트롤러(200)는 수신한 논리 주소를 물리 주소로 변환할 것이다. 이후 단계에서 컨트롤러(200)는 변환된 물리 주소에 기초하여, 수신된 리드 요청에 대응하는 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 것이다.
단계(S130)에서, 컨트롤러(200)는 리드 리트라이 테이블 저장부(250)에 저장된 리드 리트라이 테이블을 이용하여, 반도체 메모리 장치의 리드 동작을 제어할 것이다. 단계(S130)의 자세한 실시 예에 대해서는 도 8 내지 도 10을 참조하여 후술하기로 한다.
도 8은 도 7의 동작 방법을 보다 상세히 나타내는 순서도이다. 도 8을 참조하면, 도 7의 단계(S130)의 상세한 구성이 도시되어 있다. 즉, 본 발명의 일 실시 예에 의하면, 도 7의 단계(S130)은 도 8에 도시된 단계들(S210, S220, S230, S240, S250, S260)을 포함한다.
먼저, 컨트롤러(200)는 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S210). 이를 위하여, 컨트롤러(200)는 리드 커맨드 및 이에 대응하는 물리 주소를 반도체 메모리 장치(100)로 전달할 것이다. 반도체 메모리 장치(100)는 현재 설정되어 있는 리드 전압 세트에 기초하여, 수신된 물리 주소에 대응하는 페이지에 대한 리드 동작을 수행하고, 리드된 데이터를 컨트롤러(200)로 전달할 것이다.
단계(S220)에서, 컨트롤러(200)의 에러 정정 블록(230)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터에 대한 에러 정정 동작을 수행한다. 에러 정정 결과 에러 정정에 성공한 경우(S220: 아니오), 리드 데이터가 호스트로 전달되고 리드 동작은 종료될 것이다.
에러 정정 결과 에러 정정에 실패한 경우(S220: 예), 리드 전압 제어부(210)는 리드 리트라이 테이블 저장부(250)에 저장되어 있는 리드 리트라이 테이블을 참조한다(S230). 단계(S230)에서, 리드 전압 제어부(210)는 반도체 메모리 장치(100)에 현재 설정되어 있는 리드 전압 세트를 리드 리트라이 테이블에 포함된 리드 전압 세트들과 비교한다.
반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압 세트가 아닌 경우(S240: 아니오), 단계(S250)로 진행한다. 단계(S250)에서, 리드 리트라이 테이블의 리드 전압 세트들 중, 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S220)의 판단 결과 에러 정정 실패가 반복됨에 따라, 단계(S250)에서는 리드 리트라이 테이블에 포함된 리드 전압 세트들을 순차적으로 선택하여, 다음 번의 리드 동작에 사용될 리드 전압 세트를 결정하게 된다. 단계(S250)에서 리드 전압 세트를 결정하는 방법의 구체적인 예에 대해서는 도 10을 참조하여 후술하기로 한다.
단계(S260)에서, 리드 전압 제어부(210)는 결정된 리드 전압 세트를 리드 동작에 사용하도록 반도체 메모리 장치를 제어한다. 단계(S260)에서, 리드 전압 제어부(210)는 셋-파라미터 커맨드를 이용하여, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압 세트를 설정할 수 있다. 이후 다시 단계(S210)로 진행하여, 컨트롤러(200)는 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다.
한편, 단계(S240)의 판단 결과 반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압인 경우(S240: 예), 이는 리드 리트라이 테이블에 저장되어 있는 리드 전압들을 모두 이용하여 리드 동작을 수행하였음에도 에러 정정 실패가 발생하였음을 의미한다. 따라서 이 경우 리드 동작을 종료한다.
도 8에 도시된 것과 같이, 리드 리트라이 테이블을 참조하여 리드 전압 세트를 결정하고, 결정된 리드 전압 세트에 따라 반도체 메모리 장치(100)가 리드 동작을 반복 실시하는 것을 본 명세서에서는 “리드 리트라이 동작”으로 지칭할 수 있다.
도 9a 및 도 9b는 메모리 셀들의 문턱 전압 분포의 변화에 따라 리드 전압 세트를 변경하는 이유를 설명하기 위한 그래프이다. 도 9a 및 도 9b에서 예시적으로 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포가 도시되어 있다.
도 9a를 참조하면, 프로그램 동작이 완료된 직후의 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 도 9a에 도시된 바와 같이, 프로그램 동작이 완료된 직후에는 메모리 셀들의 문턱 전압 분포 상태, 즉 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3) 사이의 리드 마진이 충분히 형성되어 있다. 이에 따라, 제1 내지 제3 리드 전압(R10~R30)을 이용하여 리드 동작을 수행할 경우, 에러 없이 데이터 리드가 가능하다. 여기에서, 제1 내지 제3 리드 전압(R10~R30)은 하나의 리드 전압 세트를 구성한다. 즉, 리드 전압 세트는 1회의 데이터 리드 동작을 수행하기 위해 필요로 하는 리드 전압들의 집합을 의미할 수 있다.
도 9b를 참조하면, 프로그램 동작이 완료된 이후 일정 시간이 지나 메모리 셀들의 문턱 전압 분포가 변경된 상태가 도시되어 있다. 도 9b에 도시된 바와 같이, 프로그램 동작이 완료되고 일정 시간이 지나면 메모리 셀들의 문턱 전압 분포 상태가 변경될 수 있다. 즉, 도 9a에 도시된 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)의 문턱 전압 분포가 도 9b에 도시된 소거 상태(E') 및 제1 내지 제3 프로그램 상태(P1'~P3')의 문턱 전압 분포로 변경될 수 있다. 도 9b의 경우, 도 9a보다 문턱 전압 분포가 열화되어 리드 동작에 에러가 발생할 수 있다. 도 9a에서 리드 동작에 사용되는 제1 내지 제3 리드 전압(R10~R30)을 이용하여 도 9b에 도시된 문턱 전압 분포를 갖는 메모리 셀들의 데이터를 리드할 때, 리드된 데이터에는 다수의 에러 비트가 포함될 수 있다. 이 경우, 리드된 데이터에 대해 에러 정정 동작을 수행하는 경우, 에러 정정이 불가능한 경우가 발생한다. 이에 따라, 데이터 리드를 위해 사용되는 리드 전압 세트가 변경될 필요가 있다.
도 9b에 도시된, 변경된 제1 내지 제3 리드 전압(R11~R31)을 이용하여 도 9b에 도시된 문턱 전압 분포를 갖는 메모리 셀들의 데이터를 리드하는 경우, 제1 내지 제3 리드 전압(R10~R30)을 이용하여 데이터를 리드하는 경우보다 더 적은 개수의 에러 비트가 발생할 수 있다. 이 경우, 리드된 데이터에 대해 에러 정정 동작을 수행하는 경우, 에러 정정이 가능할 수 있다. 즉, 문턱 전압 분포가 변경된 메모리 셀들에 대해 리드 동작을 수행하는 경우, 적절히 변경된 리드 전압 세트를 이용하여 리드 동작을 수행하면 리드된 데이터에 대해 에러 정정이 가능할 수 있다.
메모리 셀들의 문턱 전압 분포의 열화 양상은 어느 한가지 방식으로만 나타나지 않는다. 즉, 도 9b에 도시된 예시는 메모리 셀들의 문턱 전압 분포의 변화 양상의 일 예이며, 다른 다양한 양태로 메모리 셀들의 문턱 전압 분포가 변화할 수 있다. 이에 따라, 다양하게 변경된 리드 전압 세트가 필요할 수 있다.
도 10은 리드 리트라이 테이블을 예시적으로 나타내는 도면이다. 도 10을 참조하면, n 개의 리드 전압 세트를 포함하는 리드 리트라이 테이블이 도시되어 있다. 도 10에 도시된 리드 리트라이 테이블에 포함된 각각의 엔트리는 리드 전압 세트를 포함하고, 각각의 리드 전압 세트는 세 개의 리드 전압을 포함한다.
보다 구체적으로, 첫 번째 행의 엔트리는 제1 리드 전압(R1_1), 제2 리드 전압(R2_1), 제3 리드 전압(R3_1)을 포함하는 리드 전압 세트를 나타낸다. 두 번째 행의 엔트리는 제1 리드 전압(R1_2), 제2 리드 전압(R2_2), 제3 리드 전압(R3_2)을 포함하는 리드 전압 세트를 나타낸다. 이와 같은 방식으로, n 번째 행의 엔트리는 제1 리드 전압(R1_n), 제2 리드 전압(R2_n), 제3 리드 전압(R3_n)을 포함하는 리드 전압 세트를 나타낸다.
첫 번째 리드 전압 세트를 이용한 리드 동작 결과 리드된 데이터에 대해 에러 정정 실패하는 경우, 컨트롤러(200)는 두 번째 리드 전압 세트를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 두 번째 리드 전압 세트를 이용한 리드 동작 결과 리드된 데이터에 대해 에러 정정 실패하는 경우, 컨트롤러(200)는 세 번째 리드 전압 세트를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 이와 같은 방식으로, 리드된 데이터에 대해 에러 정정이 성공할 때까지 리드 리트라이 테이블에 포함된 리드 전압 세트가 순차적으로 적용되어 리드 동작이 수행될 수 있다.
일 실시 예에서, 마지막 리드 전압 세트를 이용한 리드 동작 결과 리드된 데이터에 대해 에러 정정 실패하는 경우, 컨트롤러(200)는 리드 동작이 최종적으로 실패한 것으로 결정할 수 있다. 다른 실시 예에서, 마지막 리드 전압 세트를 이용한 리드 동작 결과 리드된 데이터에 대해 에러 정정 실패하는 경우, 컨트롤러(200)는 리드 리트라이 테이블이 아닌 다른 방식을 통해 리드 동작에 사용될 리드 전압 세트를 결정하고, 결정된 리드 전압 세트를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수도 있다.
도 7 내지 도 10을 참조하여 설명한 실시 예에 의하면, 리드 동작 실패 시 컨트롤러(200)는 리드 리트라이 테이블에 포함된 첫 번째 리드 전압 세트부터 마지막 리드 전압 세트를 순차 적용하여 리드 동작을 반복 실시하도록 반도체 메모리 장치(100)를 제어하게 된다. 도 7 내지 도 10을 통해 설명한 리드 리트라이 동작에 의할 경우, 반도체 메모리 장치(100)에 포함된 메모리 블록의 노후 상태 또는 리드된 데이터에 포함된 리드 데이터의 에러 상태를 반영하지 못한다. 이에 따라, 메모리 블록의 노후 정도가 심한 경우에도 리드 리트라이 테이블의 첫 번째 리드 전압 세트부터 적용하여 리드 동작을 수행하므로, 불필요한 리드 동작이 반복 수행된다. 이는 메모리 시스템(1000)의 리드 속도를 떨어뜨리는 동시에, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 리드 스트레스를 불필요하게 증대시키는 원인이 된다.
본 발명의 다른 실시 예에 의하면, 에러 정정 실패가 발생한 원인을 반영하는 리드 에러 연관 지표(read error related indicator)에 기초하여 리드 리트라이 테이블에 포함된 리드 전압 세트를 선택한다. 상기 리드 에러 연관 지표는 반도체 메모리 장치(100)에 포함된 메모리 블록의 노후 상태 또는 리드된 데이터에 포함된 리드 데이터의 에러 상태 중 적어도 어느 하나를 포함할 수 있다. 보다 구체으로, 상기 리드 에러 연관 지표는 리드 데이터가 저장된 메모리 블록의 프로그램-소거 카운트 값 또는 리드 데이터의 에러 비트율 중 적어도 하나를 포함할 수 있다. 리드 에러 연관 지표에 따라 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트들 중 어느 하나를 선택하므로, 메모리 시스템의 리드 속도를 향상시키고, 반도체 메모리 장치에 포함된 메모리 셀들의 리드 스트레스를 최소화할 수 있다.
도 11a는 본 발명의 다른 실시 예에 따른 컨트롤러(201)를 포함하는 메모리 시스템(1001)을 나타내는 블록도이다. 도 11b는 도 11a의 컨트롤러(201)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 11a를 참조하면, 본 발명의 다른 실시 예에 따른 메모리 시스템(1001)은 반도체 메모리 장치(100) 및 컨트롤러(201)를 포함한다. 도 11a의 반도체 메모리 장치(100)는 도 2에 도시된 반도체 메모리 장치일 수 있다.
도 11a를 참조하면, 컨트롤러(201)는 리드 전압 제어부(211), 에러 정정 블록(231), 리드 리트라이 테이블(read-retry table; RRT) 저장부(251) 및 프로그램-소거 카운트 저장부(271)를 포함한다. 도 11a에 도시된 리드 전압 제어부(211), 에러 정정 블록(231) 및 리드 리트라이 테이블 저장부(251)는 각각 도 1을 참조하여 설명한 리드 전압 제어부(210), 에러 정정 블록(230) 및 리드 리트라이 테이블(read-retry table; RRT) 저장부(250)와 실질적으로 동일한 구성 요소일 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
프로그램-소거 카운트 저장부(271)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 각각에 대한 프로그램-소거 카운트 값을 저장할 수 있다. 메모리 블록의 프로그램-소거 카운트 값은, 그 메모리 블록에 데이터가 프로그램되고 소거된 횟수를 나타낸 값일 수 있다. 단순하게, 메모리 블록의 프로그램-소거 카운트 값은 해당 메모리 블록에 대해 수행된 소거 동작의 횟수를 의미할 수 있다. 어떤 메모리 블록의 프로그램-소거 카운트 값이 작다는 것은 해당 메모리 블록에 대하여 수행된 프로그램 동작 및 소거 동작의 횟수가 적다는 것을 의미한다. 이는 해당 메모리 블록이 상대적으로 덜 노후되었음을 의미할 수 있다. 어떤 메모리 블록의 프로그램-소거 카운트 값이 크다는 것은 해당 메모리 블록에 대하여 수행된 프로그램 동작 및 소거 동작의 횟수가 크다는 것을 의미한다. 이는 해당 메모리 블록이 상대적으로 더 많이 노후되었음을 의미할 수 있다. 프로그램-소거 카운트 저장부(271)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 각각에 대한 프로그램-소거 카운트 값을 저장하며, 어떤 메모리 블록에 대해 소거 동작이 수행될 때마다 해당 메모리 블록에 대한 프로그램-소거 카운트 값을 업데이트할 수 있다.
메모리 시스템(1001)이 턴-온된 동안 프로그램-소거 카운트 저장부(271)에 저장되고 업데이트되는 프로그램-소거 카운트 값들은 메모리 시스템(1001)이 턴-오프 되기 전에 반도체 메모리 장치(100)의 특정 영역에 프로그램될 수 있다. 메모리 시스템(1001)이 턴-오프되었다가 다시 턴-온되는 경우, 각각의 메모리 블록들에 대한 프로그램-소거 카운트 값들은 반도체 메모리 장치(100)에 의해 리드 되어 컨트롤러(201)로 전달될 수 있다. 컨트롤러(201)는 반도체 메모리 장치(100)로부터 전달받은 프로그램-소거 카운트 값들을 프로그램-소거 카운트 저장부(271)에 저장할 수 있다. 이에 따라, 메모리 시스템(1001)의 턴-온 및 턴-오프가 반복되더라도 반도체 메모리 장치(100)에 포함된 메모리 블록들의 프로그램-소거 카운트 값들이 최신 상태로 프로그램-소거 카운트 저장부(271)에 유지될 수 있다. 이하에서는 도 11b를 참조하여, 도 11a에 도시된 컨트롤러(201)의 동작을 보다 상세히 설명하기로 한다.
도 11b를 참조하면, 먼저 프로그램-소거 카운트 저장부(271)는 리드될 데이터가 저장되어 있는 메모리 블록의 프로그램-소거 카운트 값(PEC)을 리드 전압 제어부(211)로 제공할 수 있다. 한편, 리드 리트라이 테이블 저장부(251)는 복수의 리드 전압 세트를 포함하는 리드 리트라이 테이블(RRT)을 리드 전압 제어부(211)로 전달할 수 있다. 에러 정정 블록(231)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터(DATA_R)에 대한 에러 정정 동작을 수행할 수 있다. 리드 데이터(DATA_R)에 대한 에러 정정 동작이 실패하는 경우, 에러 정정 블록(231)은 에러 정정 실패 정보(Inf_ECCF)를 리드 전압 제어부(211)로 전달한다. 리드 전압 제어부(211)는 에러 정정 실패 정보(Inf_ECCF)에 응답하여 반도체 메모리 장치(100)의 리드 전압을 변경한다. 보다 구체적으로, 리드 전압 제어부(211)는 리드 전압 세트를 변경하기 위한 셋-파라미터 커맨드(CMD_SET)를 생성한다. 생성된 셋-파라미터 커맨드(CMD_SET)는 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 셋-파라미터 커맨드(CMD_SET)에 응답하여 리드 동작에 사용되는 리드 전압 세트를 변경한다. 이후 컨트롤러(201)는 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 응답하여 리드 동작을 재실시할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러(201)에 의하면, 리드 전압 제어부(211)는 프로그램-소거 카운트 값(PEC)에 기초하여, 리드 리트라이 테이블(RRT)에 포함된 복수의 리드 전압 세트들 중 반도체 메모리 장치(100)의 리드 동작에 사용될 리드 전압 세트를 결정할 수 있다. 이하에서는 도 12를 참조하여, 컨트롤러(201)의 동작 방법에 대해 설명하기로 한다.
도 12는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 12를 참조하면, 도 7의 단계(S130)의 다른 예시적인 구성이 도시되어 있다. 즉, 본 발명의 일 실시 예에 의하면, 도 7의 단계(S130)은 도 12에 도시된 단계들(S310, S320, S330, S340, S345, S350, S360)을 포함한다.
먼저, 컨트롤러(201)는 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S310). 이를 위하여, 컨트롤러(201)는 리드 커맨드 및 이에 대응하는 물리 주소를 반도체 메모리 장치(100)로 전달할 것이다. 반도체 메모리 장치(100)는 현재 설정되어 있는 리드 전압 세트에 기초하여, 수신된 물리 주소에 대응하는 페이지에 대한 리드 동작을 수행하고, 리드된 데이터를 컨트롤러(201)로 전달할 것이다.
단계(S320)에서, 컨트롤러(201)의 에러 정정 블록(231)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터에 대한 에러 정정 동작을 수행한다. 에러 정정 결과 에러 정정에 성공한 경우(S320: 아니오), 리드 데이터가 호스트로 전달되고 리드 동작은 종료될 것이다.
에러 정정 결과 에러 정정에 실패한 경우(S320: 예), 에러 정정 블록(231)은 에러 정정 실패 정보(Inf_ECCF)를 리드 전압 제어부(211)에 전달한다. 리드 전압 제어부(211)는 에러 정정 실패 정보(Inf_ECCF)에 응답하여, 리드 리트라이 테이블 저장부(251)에 저장되어 있는 리드 리트라이 테이블(RTT)을 참조한다(S330). 단계(S330)에서, 리드 전압 제어부(211)는 반도체 메모리 장치(100)에 현재 설정되어 있는 리드 전압 세트를 리드 리트라이 테이블에 포함된 리드 전압 세트들과 비교한다.
반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압 세트가 아닌 경우(S340: 아니오), 단계(S345)로 진행한다. 단계(S345)에서, 리드 전압 제어부(211)는 프로그램-소거 카운트 값(PEC)을 참조한다. 전술한 바와 같이, 프로그램-소거 카운트 값(PEC)은 리드 에러 연관 지표 중 하나로서 고려된 것이다.
이후 단계(S350)에서, 리드 전압 제어부(211)는 프로그램-소거 카운트 값(PEC)에 기초하여 리드 리트라이 테이블(RRT)에 포함된 리드 전압 세트 중 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S350)에서 리드 전압 세트를 결정하는 방법의 구체적인 예에 대해서는 도 13 내지 도 14를 참조하여 후술하기로 한다.
단계(S360)에서, 리드 전압 제어부(211)는 결정된 리드 전압 세트를 리드 동작에 사용하도록 반도체 메모리 장치를 제어한다. 단계(S360)에서, 리드 전압 제어부(211)는 셋-파라미터 커맨드(CMD_SET)를 이용하여, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압 세트를 설정할 수 있다. 이후 다시 단계(S310)로 진행하여, 컨트롤러(201)는 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다.
한편, 단계(S340)의 판단 결과 반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압인 경우(S340: 예), 이는 리드 리트라이 테이블에 저장되어 있는 리드 전압들을 모두 이용하여 리드 동작을 수행하였음에도 에러 정정 실패가 발생하였음을 의미한다. 따라서 이 경우 리드 동작을 종료한다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법에서 사용되는 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 13을 참조하면, 도 10과 유사하게 n 개의 리드 전압 세트를 포함하는 리드 리트라이 테이블이 도시되어 있다. 도 13에 도시된 리드 리트라이 테이블에 포함된 각각의 엔트리는 리드 전압 세트를 포함하고, 각각의 리드 전압 세트는 세 개의 리드 전압을 포함한다.
보다 구체적으로, 첫 번째 행의 엔트리는 제1 리드 전압(R1_1), 제2 리드 전압(R2_1), 제3 리드 전압(R3_1)을 포함하는 리드 전압 세트를 나타낸다. 두 번째 행의 엔트리는 제1 리드 전압(R1_2), 제2 리드 전압(R2_2), 제3 리드 전압(R3_2)을 포함하는 리드 전압 세트를 나타낸다. 이와 같은 방식으로, n 번째 행의 엔트리는 제1 리드 전압(R1_n), 제2 리드 전압(R2_n), 제3 리드 전압(R3_n)을 포함하는 리드 전압 세트를 나타낸다.
도 13에 도시된 리드 리트라이 테이블의 각 엔트리들은 제1 내지 제k 리드 전압 세트 그룹들(RSG1~RSGk) 중 어느 하나에 속하게 된다. 즉, 리드 리트라이 테이블에 포함된 리드 전압 세트들은 제1 내지 제k 리드 전압 세트 그룹들(RSG1~RSGk)로 그룹화된다. 도 13의 예시에서, 각 리드 전압 세트 그룹은 5 개의 리드 전압 세트들을 포함하는 것으로 도시되어 있다. 즉, 제1 리드 전압 세트 그룹(RSG1)은 제1 내지 제5 리드 전압 세트들을 포함한다. 제1 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_1, R2_1, R3_1)을 포함한다. 제2 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_2, R2_2, R3_2)을 포함한다. 이와 같은 방식으로, 제5 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_5, R2_5, R3_5)을 포함한다. 제2 리드 전압 세트 그룹(RSG2)은 제6 내지 제10 리드 전압 세트들을 포함한다. 그러나, 본 발명은 이에 한정되지 않으며, 각 리드 전압 세트 그룹은 다양한 개수의 리드 전압 세트들을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러(201) 및 그 동작 방법에 의하면, 리드 동작의 대상이 되는 메모리 블록의 프로그램-소거 카운트 값에 기초하여 다음 리드 동작에 사용될 리드 전압 세트가 선택된다. 이하에서는 도 14를 함께 참조하여 설명하기로 한다.
도 14는 메모리 블록의 프로그램-소거 카운트(P/E 카운트) 값에 따른 리드 전압 세트 그룹의 선택을 나타내는 그래프이다. 도 14를 참조하면, 메모리 블록의 프로그램-소거 카운트 값이 0보다 크거나 같고 제1 프로그램-소거 카운트(PEC1)보다 작은 경우, 제1 리드 전압 세트 그룹(RSG1)이 선택된다. 또한, 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이와 같은 방식으로, 메모리 블록의 프로그램-소거 카운트 값이 제(k-2) 프로그램-소거 카운트(PEC(k-2))보다 크거나 같고 제(k-1) 프로그램-소거 카운트(PEC(k-1))보다 작은 경우, 제(k-1) 리드 전압 세트 그룹(RSG(k-1))이 선택된다. 마지막으로, 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같은 경우, 제k 리드 전압 세트 그룹(RSGk)이 선택된다.
도 12 내지 도 14를 함께 참조하면, 컨트롤러(201)는 호스트로부터 받은 리드 요청에 대응하는 리드 동작을 수행하도록 반도체 메모리 장치를 제어한다(S310). 상기 요청에 대응하는 최초의 리드 동작을 수행한 결과로서 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대한 에러 정정이 실패하는 경우(S320: 예), 컨트롤러는 리드 리트라이 테이블을 참조하고(S330), 현재의 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트인지 여부를 판단한다(S340). 수신한 리드 요청에 대응하는 리드 동작이 최초로 수행되었으므로, 현재의 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트가 아니다(S340: 예). 이에 따라, 리드 전압 제어부(211)는 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값을 참조하고(S345), 프로그램-소거 카운트 값에 기초하여 다음 리드 동작에 사용될 리드 전압 세트를 결정한다(S350).
단계(S350)에서는 도 14에 도시된 방법에 따라 리드 전압 세트 그룹을 결정하고, 결정된 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중 가장 앞선 리드 전압 세트를 리드 리트라이 동작에 사용되는 시작점으로 결정한다.
즉, 컨트롤러(201)는 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값을 참조하고, 참조된 프로그램-소거 카운트 값에 기초하여 리드 리트라이 동작에서 선택될 최초의 리드 전압 세트를 결정한다. 일 예로서, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이에 따라, 리드 리트라이 동작에서 사용되는 리드 전압 세트의 선택은 제6 리드 전압 세트에서부터 시작된다. 제1 내지 제5 리드 전압 세트는 리드 리트라이 동작에서 선택되지 않는다. 따라서, 최초 리드 동작에 대응하는 리드 데이터에 대해 에러 정정 동작이 실패하는 경우, 제2 리드 전압 세트 그룹(RSG2)에 포함된 첫번째 리드 전압 세트인 제6 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 제6 리드 전압 세트를 이용한 리드 동작 결과 수신된 리드 데이터에 대한 에러 정정 동작이 실패하는 경우, 제7 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 이와 같은 방식으로, 제6 리드 전압 세트부터 제n 리드 전압 세트까지 순차적으로 리드 전압 세트가 선택된다.
다른 예로서, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 제2 프로그램-소거 카운트(PEC2)보다 크거나 같고 제3 프로그램-소거 카운트(PEC3)보다 작은 경우, 제3 리드 전압 세트 그룹(RSG3)이 선택된다. 이에 따라, 리드 리트라이 동작에서 사용되는 리드 전압 세트의 선택은 제11 리드 전압 세트에서부터 시작된다. 제1 내지 제10 리드 전압 세트는 리드 리트라이 동작에서 선택되지 않는다. 따라서, 최초 리드 동작에 대응하는 리드 데이터에 대해 에러 정정 동작이 실패하는 경우, 제3 리드 전압 세트 그룹(RSG3)에 포함된 첫번째 리드 전압 세트인 제11 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 제11 리드 전압 세트를 이용한 리드 동작 결과 수신된 리드 데이터에 대한 에러 정정 동작이 실패하는 경우, 제12 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 이와 같은 방식으로, 제11 리드 전압 세트부터 제n 리드 전압 세트까지 순차적으로 리드 전압 세트가 선택된다.
도 12의 단계(S340)를 참조하면, 현재 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트인 경우 리드 동작이 종료된다. 즉, 에러 정정 실패가 계속된다는 조건 하에, 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트가 될때까지 리드 리트라이 동작이 반복 수행될 수 있다. 일 예로서, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 제2 프로그램-소거 카운트(PEC2)보다 크거나 같고 제3 프로그램-소거 카운트(PEC3)보다 작은 경우, 에러 정정 동작이 계속해서 실패한다는 전제 하에 제11 리드 전압 세트부터 제n 리드 전압 세트까지 (n-10)회의 리드 동작이 반복 수행될 수 있다.
다만, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 다른 실시 예에서, 리드 리트라이 동작은 프로그램-소거 카운트 값에 대응하는 리드 전압 세트 그룹 내에서만 수행될 수 있다. 예를 들어, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 제2 프로그램-소거 카운트(PEC2)보다 크거나 같고 제3 프로그램-소거 카운트(PEC3)보다 작은 경우, 에러 정정 동작이 계속해서 실패한다는 전제 하에 제11 리드 전압 세트부터 제15 리드 전압 세트까지 5회의 리드 동작만이 반복 수행될 수 있다. 이 경우 단계(S340) 대신 “현재의 리드 전압 세트가 프로그램-소거 카운트 값에 대응하는 리드 전압 세트 그룹의 마지막 리드 전압 세트인지” 여부를 판단하여, 리드 동작을 종료할지 또는 단계(S345)로 진행할지 결정할 수도 있다.
본 발명의 일 실시 예에서, 리드 리트라이 테이블의 각 리드 전압 세트는 제1 리드 전압(R1)의 값이 순차적으로 증가하는 상태로 정렬되어 있을 수 있다. 예를 들어, 도 13의 리드 리트라이 테이블에서, 제1 리드 전압 세트에 포함된 제1 리드 전압(R1_1)보다 제2 리드 전압 세트에 포함된 제1 리드 전압(R1_2)이 더 클 수 있다. 또한, 제2 리드 전압 세트에 포함된 제1 리드 전압(R1_2)보다 제3 리드 전압 세트에 포함된 제1 리드 전압(R1_3)이 더 클 수 있다. 이와 같은 방식으로, 제1 리드 전압 세트에 포함된 제1 리드 전압 내지 제n 리드 전압 세트에 포함된 제1 리드 전압(R1_1~R1_n)은 점차로 증가하도록, 리드 전압 세트들이 정렬될 수 있다. 즉, 리드 리트라이 테이블의 리드 전압 세트들은 제1 리드 전압(R1)의 값을 기준으로 오름차순으로 정렬될 수 있다. 이하에서는 도 15를 참조하여 이와 같은 정렬 이유를 설명하기로 한다.
도 15는 프로그램-소거 카운트 값에 따른 메모리 셀들의 소거 상태의 문턱 전압 분포를 나타내는 그래프이다. 도 15에서, 제1 내지 제3 프로그램 상태(P1~P3)의 문턱 전압 분포의 도시는 생략하였다. 도 15를 참조하면, 프로그램-소거 카운트 값에 따라 소거 상태의 메모리 셀들의 문턱 전압 분포가 상향됨을 알 수 있다. 예를 들어, 프로그램-소거 카운트 값이 0보다 크거나 같고 제1 프로그램-소거 카운트(PEC1)보다 작은 경우 소거 상태의 메모리 셀들의 문턱 전압은 상태(E)와 같이 분포한다. 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우 소거 상태의 메모리 셀들의 문턱 전압은 상태(E')와 같이 분포한다. 프로그램-소거 카운트 값이 제(k-1) 프로그램-소거 카운트(PEC(k-1))보다 크거나 같은 경우 소거 상태의 메모리 셀들의 문턱 전압은 상태(E")와 같이 분포한다.
따라서, 메모리 블록의 프로그램-소거 카운트 값이 증가함에 따라 제1 리드 전압을 상향시킬 필요가 있다. 즉, 도 15에 도시된 바와 같이 프로그램-소거 카운트 값이 0보다 크거나 같고 제1 프로그램-소거 카운트(PEC1)보다 작은 경우 소거 상태(E)의 메모리 셀들의 문턱 전압 분포를 식별하기 위해, 리드 리트라이 동작에서는 첫번째 리드 전압 세트의 제1 리드 전압(R1_1)부터 사용될 수 있다. 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우 소거 상태(E')의 메모리 셀들의 문턱 전압 분포를 식별하기 위해, 리드 리트라이 동작에서는 여섯 번째 리드 전압 세트의 제1 리드 전압(R1_6)부터 사용될 수 있다. 이와 같은 방식으로, 프로그램-소거 카운트 값이 제(k-1) 프로그램-소거 카운트(PEC(k-1))보다 크거나 같은 경우 소거 상태(E”의 메모리 셀들의 문턱 전압 분포를 식별하기 위해, 리드 리트라이 동작에서는 (n-4) 번째 리드 전압 세트의 제1 리드 전압(R1_(n-4))부터 사용될 수 있다.
이에 따라, 리드 리트라이 테이블에 포함된 리드 전압 세트들은, 리드 전압 세트의 일련 번호가 증가함에 따라 제1 리드 전압(R1)의 값이 증가하도록 정렬될 수 있다.
리드 리트라이 테이블 저장부(251)에 저장되어 있는 리드 리트라이 테이블이 위와 같은 기준으로 정렬되어 있지 않은 경우, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법은 리드 리트라이 테이블을 위와 같이 먼저 정렬시키는 단계를 더 포함할 수 있다. 이하 도 16을 참조하여 설명하기로 한다.
도 16은 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다. 도 16에 도시된 컨트롤러(201)의 동작 방법은, 단계(S300)을 더 포함한다는 점을 제외하고는 도 12에 도시된 컨트롤러의 동작 방법과 실질적으로 동일하다. 즉, 도 16에 도시된 컨트롤러의 동작 방법은 도 12에 도시된 단계들(S310, S320, S330, S340, S345, S350, S360)을 그대로 포함한다.
단계(S300)에서, 컨트롤러(201)는 리드 리트라이 테이블에 포함된 리드 전압 세트들을, 제1 리드 전압(R1)의 크기에 따라 정렬하고, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹을 설정할 수 있다. 전술한 바와 같이, 리드 리트라이 테이블에 포함된 리드 전압 세트들이 제1 리드 전압(R1)을 기준으로 정렬되어 있지 않은 경우에, 컨트롤러(201)는 단계(S300)을 통해 리드 전압 세트들을 정렬한 후 리드 전압 세트 그룹을 설정할 수 있다. 단계(S300)에서, 정렬되어 있지 않은 리드 전압 세트들은 제1 리드 전압(R1)을 기준으로 오름 차순으로 정렬될 수 있다. 이에 따라, 도 13에 도시된 것과 같이 리드 리트라이 테이블의 리드 전압 세트들이 정렬될 수 있다. 즉 제1 리드 전압(R1_1~R1_n)은 점차로 증가하는 값을 갖도록 리드 전압 세트들이 정렬된다.
이후, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹들(RSG1~RSGk)이 설정된다. 이에 따라, 가장 낮은 제1 리드 전압(R1)을 갖는 5 개의 리드 전압 세트들은 제1 리드 전압 세트 그룹(RSG1)에 포함된다. 제1 리드 전압 세트 그룹(RSG1)에 포함된 리드 전압 세트를 제외한 나머지 리드 전압 세트들 중에서 가장 낮은 제1 리드 전압(R1)을 갖는 5 개의 리드 전압 세트들은 제2 리드 전압 세트 그룹(RSG2)에 포함된다. 이와 같은 방식으로 단계(S300)에서 컨트롤러(201)는 제1 리드 전압을 기준으로 정렬된 리드 리트라이 테이블을 생성할 수 있다. 생성된 리드 리트라이 테이블은 리드 리트라이 테이블 저장부(251)에 저장된다. 이후의 과정은 도 12를 참조하여 설명한 것과 동일하게 수행될 수 있다.
도 17은 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다. 도 17에 도시된 컨트롤러(201)의 동작 방법은, 단계(S350) 대신 단계(S351)가 수행된다는 점을 제외하면, 도 16에 도시된 컨트롤러(201)의 동작 방법과 실질적으로 동일할 수 있다. 단계(S351)에서, 컨트롤러(201)는 프로그램-소거 카운트 값 및 현재 리드 전압 세트에 기초하여, 리드 리트라이 테이블의 리드 전압 세트들 중 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S351)에서, 프로그램-소거 카운트 값이 미리 결정된 기준값을 넘는지 여부에 기초하여, 다음 리드 동작에 사용될 리드 전압 세트를 결정할 수 있다. 이하에서는 도 18을 참조하여 보다 자세히 설명하기로 한다.
도 18은 도 17의 단계(S351)의 예시적인 실시 예를 나타내는 도면이다.
도 18을 참조하면, 도 17의 단계(S351)를 수행하기 위해, 먼저 복수의 리드 전압 세트 그룹들 중, 프로그램-소거 카운트 값에 대응하는 리드 전압 세트 그룹을 선택한다(S352). 이 과정에서, 도 13 내지 도 14를 참조하여 설명한 것과 같은 방식으로, 리드 전압 세트 그룹을 선택할 수 있다. 예를 들어, 현재 리드 대상인 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다.
이후, 리드 대상인 메모리 블록의 프로그램-소거 카운트 값을 미리 결정된 기준값과 비교한다(S353). 이후, 프로그램-소거 카운트 값이 기준값 이상인지 여부를 판단한다(S354). 프로그램-소거 카운트 값이 기준값 이상인 경우(S354: 예), 단계(S352)에서 선택한 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중에서, 현재 리드 전압 세트에 대하여 최소 평균 거리를 갖는 리드 전압 세트를 선택한다(S355). 한편, 프로그램-소거 카운트 값이 기준값보다 작은 경우(S354: 아니오), 단계(S352)에서 선택한 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중에서, 현재 리드 전압 세트의 제1 리드 전압에 대하여 최소 거리를 갖는 제1 리드 전압을 포함하는 리드 전압 세트를 선택한다(S356). 단계(S355)의 구체적인 방법에 대해서는 도 19a를 참조하여 설명하고, 단계(S356)의 구체적인 방법에 대해서는 도 19b를 참조하여 설명하기로 한다.
도 19a 및 도 19b는 도 18의 단계(S355) 및 단계(S356)를 각각 설명하기 위한 도면이다. 도 19a에는 단계(S352)에서 제2 리드 전압 세트 그룹(RSG2)이 선택된 예시가 도시되어 있다. 제2 리드 전압 세트 그룹(RSG2)은 제6 내지 제10 리드 전압 세트들을 포함한다. 도 19a를 참조하면, 리드 리트라이 테이블에 속하는 n 개의 리드 전압 세트 중 제2 리드 전압 세트 그룹(RSG2)에 속하는 제6 내지 제10 리드 전압 세트들에 대응하는 평균 거리(AVG distance)가 기재되어 있다. 선택되지 않은 다른 리드 전압 세트 그룹들의 리드 전압 세트들에 대응하는 평균 거리는 사용되지 않을 것이다. 따라서, 선택되지 않은 다른 리드 전압 세트 그룹들의 리드 전압 세트들에 대응하는 평균 거리는 계산되지 않을 수 있다.
도 19a에 기재되어 있는, 제2 리드 전압 세트 그룹(RSG2)에 포함되는 각 리드 전압 세트에 대응하는 평균 거리는 다음 수학식 1에 의해 도출할 수 있다.
Figure pat00001
수학식 1에서, R1_pr, R2_pr, R3_pr은 도 17의 단계(S310)에서 반도체 메모리 장치의 리드 동작에 사용된 리드 전압 세트일 수 있다. 즉, 도 18의 단계(S355)에 기재되어 있는 “현재 리드 전압 세트”에 대응한다.
예를 들어, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 중 첫 번째 리드 전압 세트에 대응하는 평균 거리인 ad_6의 경우, “|R1_6-R1_pr|+|R2_6-R2_pr|+|R3_6-R3_pr|”을 계산하여 도출할 수 있다. 마찬가지로, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 중 두 번째 리드 전압 세트에 대응하는 평균 거리인 ad_6의 경우, “|R1_6-R1_pr|+|R2_6-R2_pr|+|R3_6-R3_pr|”을 계산하여 도출할 수 있다.
제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 각각에 대응하는 평균 거리들(ad_6~ad_10)을 도출한 후에, 이들 중 가장 작은 평균 거리를 갖는 리드 전압 세트를 선택하여 “다음 리드 동작에 사용될 리드 전압 세트(RVS_next)”로 결정할 수 있다. 이 경우, 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)는 다음 수학식 2에 의해 선택될 수 있다.
Figure pat00002
수학식 2에 기재된 바와 같이, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 각각에 대응하는 평균 거리들(ad_6~ad_10) 중 가장 작은 평균 거리에 대응하는 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)로 결정된다. 예를 들어, 평균 거리들(ad_6~ad_10) 중 평균 거리(ad_8)가 가장 작은 값을 갖는 경우, 이에 대응하는 리드 전압 세트(R1_8, R2_8, R3_8)가 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)로 결정될 수 있다.
도 19a와 유사하게, 도 19b에는 단계(S352)에서 제2 리드 전압 세트 그룹(RSG2)이 선택된 예시가 도시되어 있다. 제2 리드 전압 세트 그룹(RSG2)은 제6 내지 제10 리드 전압 세트들을 포함한다. 도 19b를 참조하면, 리드 리트라이 테이블에 속하는 n 개의 리드 전압 세트 중 제2 리드 전압 세트 그룹(RSG2)에 속하는 제6 내지 제10 리드 전압 세트들에 대응하는 R1 거리(R1 distance)가 기재되어 있다.
도 19b에 기재되어 있는, 제2 리드 전압 세트 그룹(RSG2)에 속하는 각 리드 전압 세트에 대응하는 R1 거리는 다음 수학식 3에 의해 도출할 수 있다.
Figure pat00003
수학식 1과 마찬가지로, 수학식 3에서, R1_pr, R2_pr, R3_pr은 도 17의 단계(S310)에서 반도체 메모리 장치의 리드 동작에 사용된 리드 전압 세트일 수 있다. 즉, 도 18의 단계(S355)에 기재되어 있는 “현재 리드 전압 세트”에 대응한다.
예를 들어, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 중 첫 번째 리드 전압 세트에 대응하는 R1 거리인 d_6의 경우, “|R1_6-R1_pr|”을 계산하여 도출할 수 있다. 마찬가지로, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 중 두 번째 리드 전압 세트에 대응하는 R1 거리인 d_7의 경우, “|R1_7-R1_pr|”을 계산하여 도출할 수 있다.
제2 리드 전압 세트 그룹(RSG2)에 포함된 각 리드 전압 세트에 대응하는 R1 거리들(d_6~d_10)을 도출한 후에, 가장 작은 R1 거리를 갖는 리드 전압 세트를 선택하여 “다음 리드 동작에 사용될 리드 전압 세트(RVS_next)”로 결정할 수 있다. 이 경우, 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)는 다음 수학식 4에 의해 선택될 수 있다.
Figure pat00004
수학식 4에 기재된 바와 같이, 제2 리드 전압 세트 그룹(RSG2)에 포함된 리드 전압 세트들 각각에 대응하는 R1 거리들(d_6~d_10) 중 가장 작은 R1 거리에 대응하는 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)로 결정된다. 예를 들어, R1 거리들(d_6~d_10) 중 R1 거리(d_7)가 가장 작은 값을 갖는 경우, 이에 대응하는 리드 전압 세트(R1_7, R2_7, R3_7)가 다음 리드 동작에 사용될 리드 전압 세트(RVS_next)로 결정될 수 있다.
도 20a는 본 발명의 또다른 실시 예에 따른 컨트롤러(202)를 포함하는 메모리 시스템(1002)을 나타내는 블록도이다. 도 20b는 도 20a의 컨트롤러(202)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 20a를 참조하면, 본 발명의 다른 실시 예에 따른 메모리 시스템(1002)은 반도체 메모리 장치(100) 및 컨트롤러(202)를 포함한다. 도 20a의 반도체 메모리 장치(100)는 도 2에 도시된 반도체 메모리 장치일 수 있다.
도 20a를 참조하면, 컨트롤러(202)는 리드 전압 제어부(212), 에러 정정 블록(232) 및 리드 리트라이 테이블(read-retry table; RRT) 저장부(252)를 포함한다. 도 20a에 도시된 리드 전압 제어부(212), 에러 정정 블록(232) 및 리드 리트라이 테이블 저장부(252)는 각각 도 1 또는 도 11a를 참조하여 설명한 리드 전압 제어부(210, 211), 에러 정정 블록(230, 231) 및 리드 리트라이 테이블(read-retry table; RRT) 저장부(250, 251)와 실질적으로 동일한 구성 요소일 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
도 20b를 참조하면, 리드 리트라이 테이블 저장부(252)는 복수의 리드 전압 세트를 포함하는 리드 리트라이 테이블(RRT)을 리드 전압 제어부(212)로 전달할 수 있다. 에러 정정 블록(232)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터(DATA_R)에 대한 에러 정정 동작을 수행할 수 있다. 리드 데이터(DATA_R)에 대한 에러 정정 동작이 실패하는 경우, 에러 정정 블록(232)은 에러 정정 실패 정보(Inf_ECCF) 및 에러 비트율 정보(Inf_EBR)를 리드 전압 제어부(212)로 전달한다. 에러 비트율 정보(Inf_EBR)는 리드 데이터(DATA_R)에 포함된 에러 비트의 비율을 나타내는 정보일 수 있다.
일 예로서, 에러 정정 블록(232)은 저밀도 패리터 검사 코드(Low Density Parity Check Code)를 통해 에러 정정 동작을 수행할 수 있다. 에러 정정 블록(232)이 상기 LDPC 코드를 통해 코드워드를 디코딩하는 과정에서 신드롬 가중치가 생성될 수 있다. 에러 비트율 정보(Inf_BER)는 상기 신드롬 가중치로부터 예측되는 에러 비트율을 포함할 수 있다. 다만 이는 한 예시로서, 다양한 방식의 에러 정정 방식에서, 코드워드의 에러 비트율이 계산 또는 추정될 수 있다. 에러 정정 블록(232)은 이와 같이 계산된, 또는 추정된 에러 비트율을 정량적으로 나타내는 에러 비트율 정보(Inf_BER)를 생성하여 리드 전압 제어부(212)로 전달할 수 있다.
리드 전압 제어부(212)는 에러 정정 실패 정보(Inf_ECCF)에 응답하여 반도체 메모리 장치(100)의 리드 전압을 변경한다. 보다 구체적으로, 리드 전압 제어부(212)는 리드 전압 세트를 변경하기 위한 셋-파라미터 커맨드(CMD_SET)를 생성한다. 생성된 셋-파라미터 커맨드(CMD_SET)는 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 셋-파라미터 커맨드(CMD_SET)에 응답하여 리드 동작에 사용되는 리드 전압 세트를 변경한다. 이후 컨트롤러(202)는 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 응답하여 리드 동작을 재실시할 수 있다.
본 발명의 또다른 실시 예에 따른 컨트롤러(202)에 의하면, 리드 전압 제어부(212)는 에러 비트율 정보(Inf_BER)에 기초하여, 리드 리트라이 테이블(RRT)에 포함된 복수의 리드 전압 세트들 중 반도체 메모리 장치(100)의 리드 동작에 사용될 리드 전압 세트를 결정할 수 있다. 전술한 바와 같이, 에러 비트율은 리드 에러 연관 지표 중 하나로서 고려된 것이다. 이하에서는 도 21을 참조하여, 컨트롤러(202)의 동작 방법에 대해 설명하기로 한다.
도 21은 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 21을 참조하면, 도 7의 단계(S130)의 다른 예시적인 구성이 도시되어 있다. 즉, 본 발명의 일 실시 예에 의하면, 도 7의 단계(S130)은 도 21에 도시된 단계들(S410, S420, S430, S440, S445, S450, S460)을 포함한다. 도 21의 단계들(S410, S420, S430, S440, S460)은 도 12의 단계들(S310, S320, S330, S340, S360)과 실질적으로 동일할 수 있다. 따라서, 단계들(S410, S420, S430, S440, S460)에 대하여 중복되는 설명은 생략하기로 한다.
단계들(S410, S420, S430)을 수행한 후, 반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압 세트가 아닌 경우(S440: 아니오), 단계(S445)로 진행한다. 단계(S445)에서, 리드 전압 제어부(212)는 에러 정정 블록(232)으로부터 수신되는 에러 비트율 정보(Inf_EBR)에 포함된 에러 비트율을 참조한다.
이후 단계(S450)에서, 리드 전압 제어부(212)는 에러 비트율에 기초하여 리드 리트라이 테이블(RRT)에 포함된 리드 전압 세트 중 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S450)에서 리드 전압 세트를 결정하는 방법의 구체적인 예에 대해서는 도 22 내지 도 24를 참조하여 후술하기로 한다.
도 21을 참조하여 설명한 바와 같이, 본 발명의 또다른 실시 예에 따른 컨트롤러(202)는 리드 데이터에 포함된 에러 비트율에 기초하여 리드 전압 세트를 결정한다. 이에 따라, 에러 비트율에 적응적으로 리드 전압 세트를 결정할 수 있으며, 결과적으로 메모리 시스템(1002)의 리드 속도가 향상된다. 또한, 반도체 메모리 장치(100)의 불필요한 리드 동작을 줄일 수 있다.
도 22는 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법에서 사용되는 리드 리트라이 테이블을 예시적으로 나타내는 도면이다.
도 22를 참조하면, 도 13과 유사하게 n 개의 리드 전압 세트를 포함하는 리드 리트라이 테이블이 도시되어 있다. 도 22에 도시된 리드 리트라이 테이블에 포함된 각각의 엔트리는 리드 전압 세트를 포함하고, 각각의 리드 전압 세트는 세 개의 리드 전압을 포함한다.
보다 구체적으로, 첫 번째 행의 엔트리는 제1 리드 전압(R1_1), 제2 리드 전압(R2_1), 제3 리드 전압(R3_1)을 포함하는 리드 전압 세트를 나타낸다. 두 번째 행의 엔트리는 제1 리드 전압(R1_2), 제2 리드 전압(R2_2), 제3 리드 전압(R3_2)을 포함하는 리드 전압 세트를 나타낸다. 이와 같은 방식으로, n 번째 행의 엔트리는 제1 리드 전압(R1_n), 제2 리드 전압(R2_n), 제3 리드 전압(R3_n)을 포함하는 리드 전압 세트를 나타낸다.
도 22에 도시된 리드 리트라이 테이블의 각 엔트리들은 제1 내지 제k 리드 전압 세트 그룹들(RSG1~RSGk) 중 어느 하나에 속하게 된다. 즉, 리드 리트라이 테이블에 포함된 리드 전압 세트들은 제1 내지 제k 리드 전압 세트 그룹들(RSG1~RSGk)로 그룹화된다. 도 22의 예시에서, 각 리드 전압 세트 그룹은 5 개의 리드 전압 세트들을 포함하는 것으로 도시되어 있다. 즉, 제1 리드 전압 세트 그룹(RSG1)은 제1 내지 제5 리드 전압 세트들을 포함한다. 제1 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_1, R2_1, R3_1)을 포함한다. 제2 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_2, R2_2, R3_2)을 포함한다. 이와 같은 방식으로, 제5 리드 전압 세트는 제1 내지 제3 리드 전압들(R1_5, R2_5, R3_5)을 포함한다. 제2 리드 전압 세트 그룹(RSG2)은 제6 내지 제10 리드 전압 세트들을 포함한다. 그러나, 본 발명은 이에 한정되지 않으며, 각 리드 전압 세트 그룹은 다양한 개수의 리드 전압 세트들을 포함할 수 있다.
도 22에서, 각 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δ_avg)에 대한 오름차순으로 정렬되어 있다. 기준 전압 세트와의 평균 편차(Δ_avg)에 대해서는 도 24를 참조하여 후술하기로 한다.
본 발명의 다른 실시 예에 따른 컨트롤러(201) 및 그 동작 방법에 의하면, 리드 동작의 대상이 되는 메모리 블록의 에러 비트율에 기초하여 다음 리드 동작에 사용될 리드 전압 세트가 선택된다. 이하에서는 도 23을 함께 참조하여 설명하기로 한다.
도 23은 리드 데이터의 에러 비트율에 따른 리드 전압 세트 그룹의 선택을 나타내는 그래프이다. 도 23을 참조하면, 리드 데이터의 에러 비트율이 0보다 크거나 같고 제1 에러 비트율(EBR1)보다 작은 경우, 리드 데이터에 대한 에러 정정이 가능하다(S420: 아니오). 따라서 이 경우에는 리드 리트라이 동작이 수행되지 않는다.
리드 데이터의 에러 비트율이 제1 에러 비트율(EBR1)보다 크거나 같고 제2 에러 비트율(EBR2)보다 작은 경우, 제1 리드 전압 세트 그룹(RSG1)이 선택된다. 또한, 리드 데이터의 에러 비트율이 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이와 같은 방식으로, 리드 데이터의 에러 비트율이 제(k-1) 에러 비트율(EBR(k-1))보다 크거나 같고 제k 에러 비트율(EBRk)보다 작은 경우, 제(k-1) 리드 전압 세트 그룹(RSG(k-1))이 선택된다. 마지막으로, 리드 데이터의 에러 비트율이 제k 에러 비트율(EBRk)보다 크거나 같은 경우, 제k 리드 전압 세트 그룹(RSGk)이 선택된다.
도 21 내지 도 23을 함께 참조하면, 컨트롤러(202)는 호스트로부터 받은 리드 요청에 대응하는 리드 동작을 수행하도록 반도체 메모리 장치를 제어한다(S410). 상기 요청에 대응하는 최초의 리드 동작을 수행한 결과로서 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대한 에러 정정이 실패하는 경우(S420: 예), 컨트롤러는 리드 리트라이 테이블을 참조하고(S430), 현재의 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트인지 여부를 판단한다(S440). 수신한 리드 요청에 대응하는 리드 동작이 최초로 수행되었으므로, 현재의 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트가 아니다(S440: 아니오). 이에 따라, 리드 전압 제어부(212)는 리드 데이터의 에러 비트율을 참조하고(S445), 에러 비트율값에 기초하여 다음 리드 동작에 사용될 리드 전압 세트를 결정한다(S450).
단계(S450)에서는 도 23에 도시된 방법에 따라 리드 전압 세트 그룹을 결정하고, 결정된 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중 가장 앞선 리드 전압 세트를 리드 리트라이 동작에 사용되는 시작점으로 결정한다.
즉, 컨트롤러(202)는 리드 요청에 대응하는 리드 동작의 결과로 수신한 리드 데이터의 에러 비트율을 참조하고, 참조된 에러 비트율에 기초하여 리드 리트라이 동작에서 선택될 최초의 리드 전압 세트를 결정한다. 컨트롤러(202)는 리드 요청의 수신에 응답하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어하고, 반도체 메모리 장치(100)로부터 수신되는 리드 데이터의 에러 비트율에 기초하여 리드 리트라이 동작에서 선택될 최초의 리드 전압 세트를 결정한다.
일 예로서, 리드 요청의 수신에 응답하여 수행된 최초 리드 동작에 대응하는 리드 데이터의 에러 비트율이 제1 에러 비트율(EBR1)보다 크거나 같고 제2 에러 비트율(EBR2)보다 작은 경우, 제1 리드 전압 세트 그룹(RSG1)이 선택된다. 이에 따라, 리드 리트라이 동작에서 사용되는 리드 전압 세트의 선택은 제1 리드 전압 세트에서부터 시작된다.
다른 예로서, 리드 요청의 수신에 응답하여 수행된 최초 리드 동작에 대응하는 리드 데이터의 에러 비트율이 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이에 따라, 리드 리트라이 동작에서 사용되는 리드 전압 세트의 선택은 제6 리드 전압 세트에서부터 시작된다. 이 경우 제1 내지 제5 리드 전압 세트는 리드 리트라이 동작에서 선택되지 않는다. 따라서, 최초 리드 동작에 대응하는 리드 데이터에 대해 에러 정정 동작이 실패하는 경우, 제2 리드 전압 세트 그룹(RSG2)에 포함된 첫번째 리드 전압 세트인 제6 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 제6 리드 전압 세트를 이용한 리드 동작 결과 수신된 리드 데이터에 대한 에러 정정 동작이 실패하는 경우, 제7 리드 전압 세트가 다음 리드 동작에 사용될 리드 전압 세트로 결정된다. 이와 같은 방식으로, 제6 리드 전압 세트부터 제n 리드 전압 세트까지 순차적으로 리드 전압 세트가 선택된다.
도 21의 단계(S440)를 참조하면, 현재 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트인 경우 리드 동작이 종료된다. 즉, 에러 정정 실패가 계속된다는 조건 하에, 리드 전압 세트가 리드 리트라이 테이블의 마지막 리드 전압 세트가 될때까지 리드 리트라이 동작이 반복 수행될 수 있다. 일 예로서, 리드 데이터의 에러 비트율이 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우, 에러 정정 동작이 계속해서 실패한다는 전제 하에 제6 리드 전압 세트부터 제n 리드 전압 세트까지 (n-5)회의 리드 동작이 반복 수행될 수 있다.
다만, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 다른 실시 예에서, 리드 리트라이 동작은 리드 데이터의 에러 비트율에 대응하는 리드 전압 세트 그룹 내에서만 수행될 수 있다. 예를 들어, 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우, 에러 정정 동작이 계속해서 실패한다는 전제 하에 제6 리드 전압 세트부터 제10 리드 전압 세트까지 5회의 리드 동작만이 반복 수행될 수 있다. 이 경우 단계(S440) 대신 “현재의 리드 전압 세트가 리드 데이터의 에러 비트율에 대응하는 리드 전압 세트 그룹의 마지막 리드 전압 세트인지” 여부를 판단하여, 리드 동작을 종료할지 또는 단계(S445)로 진행할지 결정할 수도 있다.
본 발명의 일 실시 예에서, 리드 리트라이 테이블의 각 리드 전압 세트는 기준 전압 세트와의 평균 편차(Δ_avg)에 대한 오름차순으로 정렬되어 있다.
예를 들어, 도 22의 리드 리트라이 테이블에서, 제1 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_1)보다 제2 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_2)가 더 클 수 있다. 또한, 제2 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_2)보다 제3 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_3)가 더 클 수 있다.
이와 같은 방식으로, 각 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_1~Δ_n)은 점차로 증가하도록, 리드 전압 세트가 정렬될 수 있다. 즉, 리드 리트라이 테이블의 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δ_1~Δ_n)를 기준으로 오름차순으로 정렬될 수 있다. 리드 데이터의 에러 비트율이 높다는 것은 에러 정정을 가능하게 하는 리드 전압 세트가 최초 프로그램 직후 사용되는 기준 리드 전압과 차이가 크다는 것을 의미할 수 있다. 따라서, 리드 데이터의 에러 비트율이 높은 경우, 기준 전압 세트와의 평균 편차가 큰 리드 전압 세트를 리드 리트라이 동작에 우선적으로 사용할 수 있다. 이를 통해, 메모리 시스템(1002)의 리드 성능을 향상시킬 수 있다. 리드 리트라이 테이블에 포함된 각각의 리드 전압 세트와 기준 전압 세트 사이의 평균 편차에 대해서는 도 24를 참조하여 설명하기로 한다.
도 24는 제1 리드 전압 세트와 기준 전압 세트 사이의 평균 편차를 설명하기 위한 그래프이다. 도 24에서, 리드 리트라이 테이블의 제1 리드 전압 세트에 포함되는 제1 리드 전압(R1_1), 제2 리드 전압(R2_1) 및 제3 리드 전압(R3_1)이 표시되어 있다. 한편, 도 24에는 기준 전압 세트에 포함되는 제1 리드 전압(R10), 제2 리드 전압(R20) 및 제3 리드 전압(R30) 또한 도시되어 있다.
기준 전압 세트에 포함되는 제1 리드 전압(R10), 제2 리드 전압(R20) 및 제3 리드 전압(R30)은 도 9a에 도시된 제1 내지 제3 리드 전압(R10~R30)일 수 있다. 즉, 기준 전압 세트는 프로그램 동작이 완료된 직후 문턱 전압 분포의 열화가 발생하기 전 상태에서 사용되는 리드 전압 세트에 대응할 수 있다.
제1 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_1)는 제1 리드 전압(R1_1)과 제1 리드 전압(R10) 사이의 차이(Δa), 제2 리드 전압(R2_1)과 제2 리드 전압(R20) 사이의 차이(Δb) 및 제3 리드 전압(R3_1)과 제3 리드 전압(R30) 사이의 차이(Δc)의 평균값으로 결정될 수 있다. 즉, 제1 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_1)는 다음 수학식 5와 같이 결정될 수 있다.
Figure pat00005
이를 일반적으로 표현하면, i번째 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_i)는 다음 수학식 6과 같이 결정될 수 있다.
Figure pat00006
다른 실시 예로서, i번째 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_i)는 다음 수학식 7과 같이 결정될 수도 있다.
Figure pat00007
위 수학식 6 및 수학식 7 외에도 다양한 방식으로 i번째 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_i)를 결정할 수 있다.
전술한 바와 같이, 도 22의 리드 리트라이 테이블에 포함된 리드 전압 세트들은, 리드 전압 세트의 일련 번호가 증가함에 따라 리드 전압 세트와 기준 전압 세트 사이의 평균 편차가 증가하도록 정렬될 수 있다.
리드 리트라이 테이블 저장부(252)에 저장되어 있는 리드 리트라이 테이블이 위와 같은 기준으로 정렬되어 있지 않은 경우, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법은 리드 리트라이 테이블을 위와 같이 먼저 정렬시키는 단계를 더 포함할 수 있다. 이하 도 25를 참조하여 설명하기로 한다.
도 25는 본 발명의 또다른 실시 예에 따른 컨트롤러(201)의 동작 방법을 나타내는 순서도이다. 도 25에 도시된 컨트롤러(202)의 동작 방법은, 단계(S400)을 더 포함한다는 점을 제외하고는 도 21에 도시된 컨트롤러의 동작 방법과 실질적으로 동일하다. 즉, 도 25에 도시된 컨트롤러의 동작 방법은 도 21에 도시된 단계들(S410, S420, S430, S440, S445, S450, S460)을 그대로 포함한다.
단계(S400)에서, 컨트롤러(202)는 리드 리트라이 테이블에 포함된 리드 전압 세트 각각에 대하여 기준 전압 세트와의 평균 편차들(Δ_1~Δ_n)을 계산한다. 이후 리드 전압 세트들을 계산된 평균 편차들(Δ_1~Δ_n)의 크기에 따라 정렬하고, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹을 설정할 수 있다. 전술한 바와 같이, 리드 리트라이 테이블에 포함된 리드 전압 세트들이 평균 편차(Δ_avg)를 기준으로 정렬되어 있지 않은 경우에, 컨트롤러(202)는 단계(S400)을 통해 리드 전압 세트들을 정렬한 후 리드 전압 세트 그룹을 설정할 수 있다. 단계(S400)에서, 정렬되어 있지 않은 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δ_avg)를 기준으로 오름 차순으로 정렬될 수 있다. 이에 따라, 도 22에 도시된 것과 같이 리드 리트라이 테이블의 리드 전압 세트들이 정렬될 수 있다. 즉 기준 전압 세트와의 평균 편차들(Δ_1~Δ_n)이 점차로 증가하는 값을 갖도록 리드 전압 세트들이 정렬된다.
이후, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹들(RSG1~RSGk)이 설정된다. 이에 따라, 가장 낮은 평균 편차들(Δ_1~Δ_5)을 갖는 5 개의 리드 전압 세트들은 제1 리드 전압 세트 그룹(RSG1)에 포함된다. 제1 리드 전압 세트 그룹(RSG1)에 포함된 리드 전압 세트를 제외한 나머지 리드 전압 세트들 중에서 가장 낮은 평균 편차들(Δ_6~Δ_10)을 갖는 5 개의 리드 전압 세트들은 제2 리드 전압 세트 그룹(RSG2)에 포함된다. 이와 같은 방식으로 단계(S400)에서 컨트롤러(202)는 평균 편차(Δ_avg)를 기준으로 정렬된 리드 리트라이 테이블을 생성할 수 있다. 생성된 리드 리트라이 테이블은 리드 리트라이 테이블 저장부(252)에 저장된다. 이후의 과정은 도 18을 참조하여 설명한 것과 동일하게 수행될 수 있다.
도 26은 본 발명의 또다른 실시 예에 따른 컨트롤러(203)의 동작 방법을 나타내는 순서도이다. 도 26에 도시된 컨트롤러(201)의 동작 방법은, 단계(S450) 대신 단계(S451)가 수행된다는 점을 제외하면, 도 25에 도시된 컨트롤러(203)의 동작 방법과 실질적으로 동일할 수 있다. 단계(S451)에서, 컨트롤러(203)는 에러 비트율 및 현재 리드 전압 세트에 기초하여, 리드 리트라이 테이블의 리드 전압 세트들 중 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S451)에서, 에러 비트율이 미리 결정된 기준값을 넘는지 여부에 기초하여, 다음 리드 동작에 사용될 리드 전압 세트를 결정할 수 있다. 이하에서는 도 27을 참조하여 보다 자세히 설명하기로 한다.
도 27은 도 26의 단계(S451)의 예시적인 실시 예를 나타내는 도면이다.
도 27을 참조하면, 도 26의 단계(S451)를 수행하기 위해, 먼저 복수의 리드 전압 세트 그룹들 중, 에러 비트율에 대응하는 리드 전압 세트 그룹을 선택한다(S452). 이 과정에서, 도 22 내지 도 23을 참조하여 설명한 것과 같은 방식으로, 리드 전압 세트 그룹을 선택할 수 있다. 예를 들어, 리드 데이터의 에러 비트율이 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다.
이후, 에러 비트율을 미리 결정된 기준값과 비교한다(S453). 이후, 에러 비트율이 기준값 이상인지 여부를 판단한다(S454). 에러 비트율이 기준값 이상인 경우(S454: 예), 단계(S452)에서 선택한 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중에서, 현재 리드 전압 세트에 대하여 최소 평균 거리를 갖는 리드 전압 세트를 선택한다(S455). 한편, 에러 비트율이 기준값보다 작은 경우(S454: 아니오), 단계(S452)에서 선택한 리드 전압 세트 그룹에 포함된 리드 전압 세트들 중에서, 현재 리드 전압 세트의 제1 리드 전압에 대하여 최소 거리를 갖는 제1 리드 전압을 포함하는 리드 전압 세트를 선택한다(S456).
단계(S455)는 도 18에 도시된 단계(S355)와 실질적으로 동일하게 수행될 수 있다. 즉, 단계(S455)는 도 19a를 참조하여 설명한 것과 같은 방식으로 수행될 수 있다. 한편, 단계(S456)는 도 18에 도시된 단계(S356)와 실질적으로 동일하게 수행될 수 있다. 즉, 단계(S456)는 도 19b를 참조하여 설명한 것과 같은 방식으로 수행될 수 있다.
도 28a는 본 발명의 또다른 실시 예에 따른 컨트롤러(203)를 포함하는 메모리 시스템(1003)을 나타내는 블록도이다. 도 28b는 도 28a의 컨트롤러(203)에 포함된 구성 요소들의 동작을 설명하기 위한 블록도이다.
도 28a를 참조하면, 본 발명의 다른 실시 예에 따른 메모리 시스템(1003)은 반도체 메모리 장치(100) 및 컨트롤러(203)를 포함한다. 도 28a의 반도체 메모리 장치(100)는 도 2에 도시된 반도체 메모리 장치일 수 있다.
도 28a를 참조하면, 컨트롤러(203)는 리드 전압 제어부(213), 에러 정정 블록(233), 리드 리트라이 테이블(read-retry table; RRT) 저장부(253) 및 프로그램-소거 카운트 저장부(273)를 포함한다. 도 28a에 도시된 리드 전압 제어부(213), 에러 정정 블록(233) 및 리드 리트라이 테이블 저장부(253)는 각각 도 1, 도 11a 또는 도 20a를 참조하여 설명한 리드 전압 제어부(210, 211, 212), 에러 정정 블록(230, 231, 232) 및 리드 리트라이 테이블(read-retry table; RRT) 저장부(250, 251, 252)와 실질적으로 동일한 구성 요소일 수 있다. 한편, 도 28a에 도시된 프로그램-소거 카운트 저장부(273)는 11a를 참조하여 설명한 프로그램 소거 카운트 저장부(271)와 실질적으로 동일한 구성 요소일 수 있다. 도 따라서, 중복되는 설명은 생략하기로 한다.
도 28b를 참조하면, 프로그램-소거 카운트 저장부(273)는 리드될 데이터가 저장되어 있는 메모리 블록의 프로그램-소거 카운트 값(PEC)을 리드 전압 제어부(213)로 제공할 수 있다. 리드 리트라이 테이블 저장부(253)는 복수의 리드 전압 세트를 포함하는 리드 리트라이 테이블(RRT)을 리드 전압 제어부(213)로 전달할 수 있다. 에러 정정 블록(233)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터(DATA_R)에 대한 에러 정정 동작을 수행할 수 있다. 리드 데이터(DATA_R)에 대한 에러 정정 동작이 실패하는 경우, 에러 정정 블록(233)은 에러 정정 실패 정보(Inf_ECCF) 및 에러 비트율 정보(Inf_EBR)를 리드 전압 제어부(213)로 전달한다. 에러 비트율 정보(Inf_EBR)는 리드 데이터(DATA_R)에 포함된 에러 비트의 비율을 나타내는 정보일 수 있다.
일 예로서, 에러 정정 블록(233)은 저밀도 패리터 검사 코드(Low Density Parity Check Code)를 통해 에러 정정 동작을 수행할 수 있다. 에러 정정 블록(233)이 상기 LDPC 코드를 통해 코드워드를 디코딩하는 과정에서 신드롬 가중치가 생성될 수 있다. 에러 비트율 정보(Inf_BER)는 상기 신드롬 가중치로부터 예측되는 에러 비트율을 포함할 수 있다. 다만 이는 한 예시로서, 다양한 방식의 에러 정정 방식에서, 코드워드의 에러 비트율이 계산 또는 추정될 수 있다. 에러 정정 블록(233)은 이와 같이 계산된, 또는 추정된 에러 비트율을 정량적으로 나타내는 에러 비트율 정보(Inf_BER)를 생성하여 리드 전압 제어부(213)로 전달할 수 있다.
리드 전압 제어부(213)는 에러 정정 실패 정보(Inf_ECCF)에 응답하여 반도체 메모리 장치(100)의 리드 전압을 변경한다. 보다 구체적으로, 리드 전압 제어부(213)는 리드 전압 세트를 변경하기 위한 셋-파라미터 커맨드(CMD_SET)를 생성한다. 생성된 셋-파라미터 커맨드(CMD_SET)는 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 셋-파라미터 커맨드(CMD_SET)에 응답하여 리드 동작에 사용되는 리드 전압 세트를 변경한다. 이후 컨트롤러(203)는 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 응답하여 리드 동작을 재실시할 수 있다.
본 발명의 또다른 실시 예에 따른 컨트롤러(203)에 의하면, 리드 전압 제어부(213)는 프로그램-소거 카운트 값(PEC) 및 에러 비트율 정보(Inf_BER)에 기초하여, 리드 리트라이 테이블(RRT)에 포함된 복수의 리드 전압 세트들 중 반도체 메모리 장치(100)의 리드 동작에 사용될 리드 전압 세트를 결정할 수 있다. 이하에서는 도 29를 참조하여, 컨트롤러(203)의 동작 방법에 대해 설명하기로 한다.
도 29는 본 발명의 또다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 29를 참조하면, 도 7의 단계(S130)의 다른 예시적인 구성이 도시되어 있다. 즉, 본 발명의 일 실시 예에 의하면, 도 7의 단계(S130)은 도 29에 도시된 단계들(S510, S520, S530, S540, S545, S550, S560)을 포함한다. 도 29의 단계들(S510, S520, S530, S540, S560)은 도 21의 단계들(S410, S420, S430, S440, S460)과 실질적으로 동일할 수 있다. 따라서, 단계들(S510, S520, S530, S540, S560)에 대하여 중복되는 설명은 생략하기로 한다.
단계들(S510, S520, S530)을 수행한 후, 반도체 메모리 장치에 설정되어 있는 리드 전압 세트가 리드 리트라이 테이블에 포함된 리드 전압들 중 마지막 리드 전압 세트가 아닌 경우(S540: 아니오), 단계(S545)로 진행한다. 단계(S545)에서, 리드 전압 제어부(213)는 프로그램-소거 카운트 값(PEC) 및 에러 정정 블록(233)으로부터 수신되는 에러 비트율 정보(Inf_EBR)에 포함된 에러 비트율을 참조한다.
이후 단계(S550)에서, 리드 전압 제어부(213)는 프로그램-소거 카운트 값(PEC) 및 에러 비트율에 기초하여 리드 리트라이 테이블(RRT)에 포함된 리드 전압 세트 중 다음 리드 동작에 사용될 리드 전압 세트를 결정한다. 단계(S550)에서 리드 전압 세트를 결정하는 방법의 구체적인 예에 대해서는 도 30 내지 도 32를 참조하여 후술하기로 한다.
도 30은 도 29의 단계(S550)의 예시적인 실시 예를 나타내는 순서도이다. 도 31은 단계(S551)에 따라 선택되는 리드 전압 세트 그룹과, 단계(S553)에 따라 선택되는 서브 그룹 사이의 관계를 설명하기 위한 그래프이다. 도 32는 본 발명의 또 다른 실시 예에서 사용되는 리드 리트라이 테이블을 나타내는 도면이다. 이하에서는 도 30 내지 도 32를 함께 참조하여, 도 29의 단계(S550)를 설명하기로 한다.
도 30을 참조하면, 단계(S550)는 리드 대상인 메모리 블록의 프로그램-소거 카운트 값에 기초하여 리드 리트라이 테이블의 리드 전압 세트 그룹을 선택하는 단계(S551), 리드 데이터의 에러 비트율에 기초하여, 선택된 리드 전압 세트 그룹 내 서브 그룹을 선택하는 단계(S553) 및 리드 데이터에 대한 에러 정정 실패 횟수에 기초하여, 선택된 서브 그룹 내 리드 전압 세트를 선택하는 단계(S555)를 포함한다.
단계(S551)에서, 먼저 메모리 블록의 프로그램 소거-카운트 값에 기초하여 리드 리트라이 테이블의 리드 전압 세트 그룹을 선택한다. 도 31을 참조하면, 메모리 블록의 프로그램-소거 카운트 값이 0보다 크거나 같고 제1 프로그램-소거 카운트(PEC1)보다 작은 경우, 제1 리드 전압 세트 그룹(RSG1)이 선택된다. 또한, 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이와 같은 방식으로, 메모리 블록의 프로그램-소거 카운트 값이 제(k-2) 프로그램-소거 카운트(PEC(k-2))보다 크거나 같고 제(k-1) 프로그램-소거 카운트(PEC(k-1))보다 작은 경우, 제(k-1) 리드 전압 세트 그룹(RSG(k-1))이 선택된다. 마지막으로, 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같은 경우, 제k 리드 전압 세트 그룹(RSGk)이 선택된다. 프로그램 소거-카운트 값에 기초하여 리드 전압 세트 그룹을 선택하는 단계(S551)는 도 14를 참조하여 설명한 리드 전압 세트 그룹의 선택 방법과 유사할 수 있다.
리드 전압 세트 그룹이 선택된 후에, 리드 데이터의 에러 비트율에 기초하여 선택된 리드 전압 세트 그룹 내 서브 그룹이 선택된다. 도 32를 참조하면, 리드 리트라이 테이블은 n개의 리드 전압 세트를 포함한다. n개의 리드 전압 세트들 각각은 제1 내지 제k 리드 전압 세트 그룹(RSG1~RSGk) 중 어느 하나에 속하게 된다.
한편, 제1 내지 제k 리드 전압 세트 그룹(RSG1~RSGk)은 복수의 서브 그룹을 포함한다. 도 30에서, 각 리드 전압 세트 그룹은 세 개의 서브 그룹을 포함한다. 예를 들어, 제1 리드 전압 세트 그룹(RSG1)은 3개의 서브 그룹들(RSGsub_11~RSGsub_13)을 포함하고, 제2 리드 전압 세트 그룹(RSG2)은 3 개의 서브 그룹들(RSGsub_21~RSGsub_23)을 포함한다.
한편, 각각의 서브 그룹은 복수의 리드 전압 세트를 포함한다. 도 30의 예시에서, 각 서브 그룹은 5개의 리드 전압 세트를 포함한다. 즉, 서브 그룹(RSGsub_11)은 제1 내지 제5 리드 전압 세트를 포함하고, 서브 그룹(RSGsub_12)은 제6 내지 제10 리드 전압 세트를 포함하며, 서브 그룹(RSGsub_13)은 제11 내지 제15 리드 전압 세트를 포함한다.
즉, 도 32의 예시에서, 서브 그룹은 5개의 리드 전압 세트를 포함하고, 리드 전압 세트 그룹은 3개의 서브 그룹을 포함한다. 결과적으로, 리드 전압 세트 그룹은 총 15개의 리드 전압 세트를 포함한다.
본 발명의 일 실시 예에 의하면, 메모리 블록의 프로그램-소거 카운트 값에 기초하여 리드 전압 세트 그룹이 선택되고(S551), 리드 데이터의 에러 비트율에 기초하여 선택된 리드 전압 세트 그룹 내에서 서브 그룹이 선택된다(S553). 이후 선택된 서브 그룹에 포함된 리드 전압 세트들이 순차적으로 선택되고(S555), 선택된 리드 전압 세트들을 이용하여 리드 리트라이 동작이 수행된다.
도 31의 예시에서, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 제1 프로그램-소거 카운트(PEC1)보다 크거나 같고 제2 프로그램-소거 카운트(PEC2)보다 작은 경우, 제2 리드 전압 세트 그룹(RSG2)이 선택된다. 이러한 상황에서 리드 데이터의 에러 비트율이 제1 에러 비트율(EBR1)보다 크거나 같고 제2 에러 비트율(EBR2)보다 작은 경우 서브 그룹(RSGsub_21)이 선택된다. 이에 따라, 리드 리트라이 동작 시 제16 리드 전압 세트부터 사용될 것이다.
다른 예로서, 리드 요청에 대응하는 메모리 블록의 프로그램-소거 카운트 값이 0보다 크거나 같고 제1 프로그램-소거 카운트(PEC1)보다 작은 경우, 제1 리드 전압 세트 그룹(RSG1)이 선택된다. 이러한 상황에서, 리드 데이터의 에러 비트율이 제2 에러 비트율(EBR2)보다 크거나 같고 제3 에러 비트율(EBR3)보다 작은 경우 서브 그룹(RSGsub_12)이 선택된다. 이에 따라, 리드 리트라이 동작 시 제6 리드 전압 세트부터 사용될 것이다.
일 실시 예에서, 도 32의 리드 리트라이 테이블은, 리드 리트라이 테이블의 각 리드 전압 세트는 제1 리드 전압(R1)의 값이 순차적으로 증가하는 상태로 정렬되어 있을 수 있다. 다른 실시 에서, 도 32의 리드 리트라이 테이블은, 각 리드 전압 세트와 기준 전압 세트 사이의 평균 편차(Δ_1~Δ_n)은 점차로 증가하도록, 리드 전압 세트가 정렬될 수 있다.
리드 리트라이 테이블 저장부(253)에 저장되어 있는 리드 리트라이 테이블이 위와 같은 기준으로 정렬되어 있지 않은 경우, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법은 리드 리트라이 테이블을 위와 같이 먼저 정렬시키는 단계를 더 포함할 수 있다. 이하 도 33 및 도 34를 참조하여 설명하기로 한다.
도 33은 본 발명의 또다른 실시 예에 따른 컨트롤러(203)의 동작 방법을 나타내는 순서도이다. 도 33에 도시된 컨트롤러(203)의 동작 방법은, 단계(S500)을 더 포함한다는 점을 제외하고는 도 29에 도시된 컨트롤러의 동작 방법과 실질적으로 동일하다. 즉, 도 33에 도시된 컨트롤러의 동작 방법은 도 29에 도시된 단계들(S510, S520, S530, S540, S545, S550, S560)을 그대로 포함한다.
본 발명의 일 실시 예에 따르면, 단계(S500)에서 컨트롤러(203)는 리드 리트라이 테이블에 포함된 리드 전압 세트들을, 제1 리드 전압(R1)의 크기에 따라 정렬하고, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹을 설정할 수 있다. 이 경우 도 16의 단계(S300)와 동일한 방식으로 리드 전압 세트들을 정렬하고, 리드 전압 세트 그룹을 설정할 수 있다. 이에 따라, 즉 제1 리드 전압(R1_1~R1_n)은 점차로 증가하는 값을 갖도록, 리드 리트라이 테이블의 리드 전압 세트들이 정렬될 수 있다.
본 발명의 다른 실시 예에 의하면, 단계(S500)에서 컨트롤러(203)는 리드 리트라이 테이블에 포함된 리드 전압 세트 각각에 대하여 기준 전압 세트와의 평균 편차들(Δ_1~Δ_n)을 계산하고, 리드 전압 세트들을 계산된 평균 편차들(Δ_1~Δ_n)의 크기에 따라 정렬하며, 정렬된 리드 전압 세트들에 대하여 리드 전압 세트 그룹을 설정할 수 있다. 이 경우 도 25의 단계(S400)와 동일한 방식으로 리드 전압 세트들을 정렬하고, 리드 전압 세트 그룹을 설정할 수 있다. 이에 따라, 기준 전압 세트와의 평균 편차들(Δ_1~Δ_n)이 점차로 증가하는 값을 갖도록 리드 전압 세트들이 정렬된다.
본 발명의 또다른 실시 예에 따르면, 단계(S500)에서 제1 리드 전압(R1)의 크기 및 기준 전압 세트와의 평균 편차(Δavg)에 기초하여 리드 전압 세트들이 정렬될 수 있다. 이하에서는 도 34를 참조하여, 제1 리드 전압(R1)의 크기 및 기준 전압 세트와의 평균 편차(Δavg)를 모두 고려하여 리드 전압 세트를 정렬하는 방법을 설명하기로 한다.
도 34는 도 33의 단계(S500)의 예시적인 실시 예를 나타내는 순서도이다. 도 34를 참조하면, 단계(S500)은 리드 리트라이 테이블에 포함된 리드 전압 세트들을 제1 리드 전압의 크기에 따라 정렬하는 단계(S501), 정렬된 리드 전압 세트들에 대하여, 리드 전압 세트 그룹을 설정하는 단계(S503) 및 설정된 리드 전압 세트 그룹 각각에 포함된 전압 세트들을 기준 전압 세트와의 평균 편차에 따라 재정렬하는 단계(S505)를 포함한다.
단계(S501)에서, 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트들을 각각의 제1 리드 전압을 기준으로 오름차순 정렬할 수 있다. 즉, 단계(S501)는 도 16의 단계(S300)과 동일한 방식으로 리드 전압 세트들을 정렬할 수 있다. 단계(S501)을 수행한 결과, 제1 리드 전압(R1_1~R1_n)은 점차로 증가하는 값을 갖도록 리드 리트라이 테이블 내 리드 전압 세트들이 정렬된다.
단계(S503)에서, 정렬된 리드 전압 세트들을 복수의 리드 전압 세트 그룹으로 그룹화할 수 있다. 예시적으로, 가장 낮은 제1 리드 전압(R1)을 갖는 15 개의 리드 전압 세트들은 제1 리드 전압 세트 그룹(RSG1)에 포함된다. 제1 리드 전압 세트 그룹(RSG1)에 포함된 리드 전압 세트를 제외한 나머지 리드 전압 세트들 중에서 가장 낮은 제1 리드 전압(R1)을 갖는 15 개의 리드 전압 세트들은 제2 리드 전압 세트 그룹(RSG2)에 포함된다. 이와 같은 방식으로 단계(S503)에서 컨트롤러(203)는 제1 리드 전압을 기준으로 정렬된 리드 리트라이 테이블에 대해 리드 전압 세트 그룹을 설정할 수 있다.
단계(S505)에서, 각각의 리드 전압 세트 그룹에 포함된 리드 전압 세트들을 기준 전압 세트와의 평균 편차(Δavg)를 기준으로 재정렬한다. 예를 들어, 제1 리드 전압 세트 그룹(RSG1)에 포함되어 있는 15개의 리드 전압 세트들은 단계(S505)의 수행 이전에는 제1 리드 전압(R1)을 기준으로 오름차순 정렬되어 있다. 단계(S505)에서는 제1 리드 전압 세트 그룹(RSG1)에 포함되어 있는 15개의 리드 전압 세트들을 기준 전압 세트와의 평균 편차(Δavg)를 기준으로 재정렬한다. 이에 따라, 단계(S505) 수행 이후 제1 리드 전압 세트 그룹(RSG1)의 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δavg)를 기준으로 재정렬되어 있을 것이다. 마찬가지로, 단계(S505) 수행 이후 제2 리드 전압 세트 그룹(RSG2)의 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δavg)를 기준으로 재정렬되어 있을 것이다.
단계(S501)와 단계(S505)의 차이점은 다음과 같다. 단계(S501)는 리드 전압 세트 그룹을 설정하기 이전에 리드 리트라이 테이블 전체를 단위로 수행된다. 반면, 단계(S505)는 리드 전압 세트 그룹이 설정된 이후에, 리드 전압 세트 그룹을 단위로 수행된다. 따라서, 정렬 결과, 각 리드 전압 세트 그룹 내의 리드 전압 세트들은 기준 전압 세트와의 평균 편차(Δavg)를 기준으로 정렬되어 있을 것이다.
한편, 단계(S505) 수행 이전에 단계(S501) 및 단계(S503)이 수행되므로, 제1 리드 전압 세트 그룹에 포함된 리드 전압 세트 중 가장 큰 값을 갖는 제1 리드 전압은, 제2 리드 전압 세트 그룹에 포함된 리드 전압 세트 중 가장 작은 값을 갖는 제1 리드 전압보다도 작다. 마찬가지로, 제2 리드 전압 세트 그룹에 포함된 리드 전압 세트 중 가장 큰 값을 갖는 제1 리드 전압은, 제3 리드 전압 세트 그룹에 포함된 리드 전압 세트 중 가장 작은 값을 갖는 제1 리드 전압보다도 작다.
도 7 내지 도 34를 참조하면, 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)을 중심으로 본 발명을 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC), 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC) 및 5 비트 이상의 데이터를 저장하는 메모리 셀에도 동일하게 적용될 수 있다.
도 35는 도 1, 도 11a, 도 20a 또는 도 28a의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 35를 참조하면, 메모리 시스템(1005)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(1200)는 도 1, 도 11a, 도 20a 또는 도 28a를 참조하여 설명한 컨트롤러(200, 201, 202, 203)일 수 있다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 또한 컨트롤러(1200)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다. 실시 예에 따라, 램(1210)은 도 1, 도 11a, 도 20a 또는 도 28a에 도시된 리드 리트라이 테이블 저장부(250, 251, 252, 253)로 구성될 수 있다. 또한, 램(1210)은 도 11a 또는 도 28a에 도시된 프로그램-소거 카운트 저장부(271, 273)로 구성될 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다. 실시 예에 따라, 메모리 인터페이스(1240)는 도 1, 도 11a, 도 20a 또는 도 28a에 도시된 리드 전압 제어부(210, 211, 212, 213)로 구성될 수 있다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 에러 정정 블록(1250)은 도 1, 도 11a, 도 20a 또는 도 28a에 도시된 에러 정정 블록(230, 231, 232, 233)에 대응될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1005)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1005)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1005)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1005)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 36은 도 35의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 36을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 36에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 35를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 37은 도 36을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 37에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 37에서, 도 36을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 35를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 35 및 도 36을 참조하여 설명된 메모리 시스템들(1005, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200~203: 컨트롤러 210~213: 리드 전압 제어부
230~231: 에러 정정 블록 250~253: 리드 리트라이 테이블 저장부
271, 273: 프로그램-소거 카운트 저장부

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대하여 수행되는 제1 리드 동작에 따라 출력되는 리드 데이터를 상기 반도체 메모리 장치로부터 수신하는 단계;
    상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 에러 정정 실패에 영향을 줄 수 있는 리드 에러 연관 지표 값에 대응하는 리드 전압 세트 그룹을 선택하는 단계; 및
    상기 선택된 리드 전압 세트 그룹에 포함된 복수의 리드 전압 세트들 중, 상기 리드 에러 연관 지표의 값이 미리 결정된 기준값 이상인지 여부에 기초하여 리드 전압 세트를 선택하는 단계를 포함하고,
    상기 리드 전압 세트를 선택하는 단계에서는, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트 또는 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트 중 적어도 하나를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  2. 제1 항에 있어서, 상기 리드 에러 연관 지표는 상기 제1 리드 동작의 대상으로 선택된 메모리 블록의 프로그램-소거 카운트 값이고,
    상기 리드 전압 세트 그룹을 선택하는 단계는,
    상기 복수의 리드 전압 세트 그룹들 중 상기 프로그램-소거 카운트 값에 대응하는 리드 전압 세트 그룹을 선택하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  3. 제2 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는:
    상기 선택된 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 기준값 이상이라는 결정에 응답하여, 상기 선택된 리드 전압 세트 그룹에 포함되는 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  4. 제3 항에 있어서, 상기 선택된 메모리 블록에 포함된 메모리 셀들은 각각 N 비트의 데이터를 저장하고, 상기 복수의 리드 전압 세트들은 각각 제1 내지 제(2N-1) 리드 전압들을 포함하며,
    상기 복수의 리드 전압 세트들 중 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 평균 거리는 다음 수학식에 의해 계산되는 것을 특징으로 하는, 컨트롤러의 동작 방법.
    Figure pat00008

    (여기에서, “ad_i”는 상기 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 평균 거리이고, “Rk_i”는 제i 리드 전압 세트에 포함된 제k 리드 전압이며, “Rk_pr”은 상기 제1 리드 동작에서 사용된 리드 전압 세트에 포함된 제k 리드 전압이고, i는 0보다 크고 상기 리드 리트라이 테이블에 포함된 리드 전압 세트들의 개수보다 작거나 같은 자연수임.)
  5. 제4 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는 상기 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이에 가장 작은 평균 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  6. 제2 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는:
    상기 선택된 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 기준값보다 작다는 결정에 응답하여, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  7. 제6 항에 있어서, 상기 선택된 메모리 블록에 포함된 메모리 셀들은 각각 N 비트의 데이터를 저장하고, 상기 복수의 리드 전압 세트들은 각각 제1 내지 제(2N-1) 리드 전압들을 포함하며,
    상기 복수의 리드 전압 세트들 중 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 제1 리드 전압 거리는 다음 수학식에 의해 계산되는 것을 특징으로 하는, 컨트롤러의 동작 방법.
    Figure pat00009

    (여기에서, “R1_i”는 제i 리드 전압 세트에 포함된 제1 리드 전압이고, “R1_pr”은 상기 제1 리드 동작에서 사용된 리드 전압 세트에 포함된 제1 리드 전압이며, i는 0보다 크고 상기 리드 리트라이 테이블에 포함된 리드 전압 세트들의 개수보다 작거나 같은 자연수임.)
  8. 제7 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는 상기 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이에 가장 작은 제1 리드 전압 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  9. 제1 항에 있어서, 상기 리드 에러 연관 지표는 상기 리드 데이터에 대한 에러 정정 실패 시 발생한 에러 비트율이고,
    상기 리드 전압 세트 그룹을 선택하는 단계는,
    상기 복수의 리드 전압 세트 그룹들 중 상기 에러 비트율에 대응하는 리드 전압 세트 그룹을 선택하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는:
    상기 에러 비트율이 미리 결정된 기준값 이상이라는 결정에 응답하여, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제9 항에 있어서, 상기 리드 전압 세트를 선택하는 단계에서는:
    상기 에러 비트율이 미리 결정된 기준값보다 작다는 결정에 응답하여, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트를 선택하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러로서:
    복수의 리드 전압 세트들을 포함하는 리드 리트라이 테이블을 저장하는 리드 리트라이 테이블 저장부;
    반도체 메모리 장치의 리드 동작에 사용되는 리드 전압을 조절하는 리드 전압 제어부; 및
    호스트로부터 수신된 리드 요청에 대응하여 수행되는 제1 리드 동작의 결과로서 수신되는 리드 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 블록을 포함하고,
    상기 리드 전압 제어부는:
    상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 에러 정정 실패에 영향을 줄 수 있는 리드 에러 연관 지표 값에 대응하는 리드 전압 세트 그룹을 선택하고,
    상기 선택된 리드 전압 세트 그룹에 포함된 복수의 리드 전압 세트들 중, 상기 리드 에러 연관 지표의 값이 미리 결정된 기준값 이상인지 여부에 기초하여 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트 또는 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트 중 적어도 하나를 선택하며,
    상기 선택된 리드 전압 세트에 기초하여 상기 리드 요청에 대응하는 제2 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하도록 구성되는, 컨트롤러.
  13. 제12 항에 있어서, 상기 리드 에러 연관 지표는 상기 제1 리드 동작의 대상으로 선택된 메모리 블록의 프로그램-소거 카운트 값이고,
    상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 전압 제어부는 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 선택된 메모리 블록의 프로그램-소거 카운트 값에 대응하는 리드 전압 세트 그룹을 선택하는 것을 특징으로 하는, 컨트롤러.
  14. 제13 항에 있어서, 상기 선택된 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 기준값 이상인 경우, 상기 리드 전압 제어부는 상기 선택된 리드 전압 세트 그룹에 포함되는 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트를 선택하도록 구성되는 것을 특징으로 하는, 컨트롤러.
  15. 제14 항에 있어서, 상기 선택된 메모리 블록에 포함된 메모리 셀들은 각각 N 비트의 데이터를 저장하고, 상기 복수의 리드 전압 세트들은 각각 제1 내지 제(2N-1) 리드 전압들을 포함하며,
    상기 복수의 리드 전압 세트들 중 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 평균 거리는 다음 수학식에 의해 계산되는 것을 특징으로 하는, 컨트롤러.
    Figure pat00010

    (여기에서, “ad_i”는 상기 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 평균 거리이고, “Rk_i”는 제i 리드 전압 세트에 포함된 제k 리드 전압이며, “RK_pr”은 상기 제1 리드 동작에서 사용된 리드 전압 세트에 포함된 제k 리드 전압이고, i는 0보다 크고 상기 리드 리트라이 테이블에 포함된 리드 전압 세트들의 개수보다 작거나 같은 자연수임.)
  16. 제13 항에 있어서, 상기 선택된 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 기준값보다 작은 경우, 상기 리드 전압 제어부는 상기 선택된 리드 전압 세트 그룹에 포함되는 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트를 선택하도록 구성되는 것을 특징으로 하는, 컨트롤러.
  17. 제16 항에 있어서, 상기 선택된 메모리 블록에 포함된 메모리 셀들은 각각 N 비트의 데이터를 저장하고, 상기 복수의 리드 전압 세트들은 각각 제1 내지 제(2N-1) 리드 전압들을 포함하며,
    상기 복수의 리드 전압 세트들 중 제i 리드 전압 세트와 상기 제1 리드 동작에서 사용된 리드 전압 세트 사이의 제1 리드 전압 거리는 다음 수학식에 의해 계산되는 것을 특징으로 하는, 컨트롤러.
    Figure pat00011

    (여기에서, “R1_i”는 제i 리드 전압 세트에 포함된 제1 리드 전압이고, “R1-pr”은 상기 제1 리드 동작에서 사용된 리드 전압 세트에 포함된 제1 리드 전압이며, i는 0보다 크고 상기 리드 리트라이 테이블에 포함된 리드 전압 세트들의 개수보다 작거나 같은 자연수임.)
  18. 제12 항에 있어서, 상기 리드 에러 연관 지표는 상기 리드 데이터에 대한 에러 정정 실패 시 발생한 에러 비트율이고,
    상기 리드 데이터에 대한 에러 정정 실패에 응답하여, 상기 리드 전압 제어부는 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압 세트 그룹들 중, 상기 에러 비트율에 대응하는 리드 전압 세트 그룹을 선택하는 것을 특징으로 하는, 컨트롤러.
  19. 제18 항에 있어서, 상기 에러 비트율이 미리 결정된 기준값 이상인 경우, 상기 리드 전압 제어부는 상기 선택된 리드 전압 세트 그룹에 포함되는 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 평균 거리를 갖는 리드 전압 세트를 선택하도록 구성되는 것을 특징으로 하는, 컨트롤러.
  20. 제18 항에 있어서, 상기 에러 비트율이 미리 결정된 기준값보다 작은 경우, 상기 리드 전압 제어부는 상기 선택된 리드 전압 세트 그룹에 포함되는 복수의 리드 전압 세트들 중, 상기 제1 리드 동작에서 사용된 리드 전압 세트에 대해 최소 제1 리드 전압 거리를 갖는 리드 전압 세트를 선택하도록 구성되는 것을 특징으로 하는, 컨트롤러.
KR1020200167026A 2020-12-02 2020-12-02 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 KR20220077766A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200167026A KR20220077766A (ko) 2020-12-02 2020-12-02 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법
US17/342,067 US11550495B2 (en) 2020-12-02 2021-06-08 Operating method of semiconductor memory device, controller, and memory system having the same
CN202110884160.7A CN114582405A (zh) 2020-12-02 2021-08-03 控制器的操作方法以及具有该控制器的存储器系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200167026A KR20220077766A (ko) 2020-12-02 2020-12-02 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20220077766A true KR20220077766A (ko) 2022-06-09

Family

ID=81751356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200167026A KR20220077766A (ko) 2020-12-02 2020-12-02 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법

Country Status (3)

Country Link
US (1) US11550495B2 (ko)
KR (1) KR20220077766A (ko)
CN (1) CN114582405A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220283727A1 (en) * 2021-03-03 2022-09-08 Gylicon Ltd Solid state storage device with look-up tables providing improved reference voltages
US11842786B1 (en) * 2022-06-29 2023-12-12 Apple Inc. Tracking of read voltages while reading memory cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
KR20180110412A (ko) 2017-03-29 2018-10-10 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20190022987A (ko) 2017-08-25 2019-03-07 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
TWI628660B (zh) * 2017-09-19 2018-07-01 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
KR102070307B1 (ko) * 2018-05-28 2020-01-23 에센코어 리미티드 저장 장치의 구동 방법
KR20200076519A (ko) 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Also Published As

Publication number Publication date
US20220171566A1 (en) 2022-06-02
CN114582405A (zh) 2022-06-03
US11550495B2 (en) 2023-01-10

Similar Documents

Publication Publication Date Title
US11017861B2 (en) Semiconductor memory device and method of operating the same
KR102634434B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11972824B2 (en) Semiconductor memory device, controller, memory system and method of operating the same
US11238947B2 (en) Semiconductor memory device and operating method thereof
US10622045B2 (en) Controller and method of operating the same
KR102409791B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20190005447A (ko) 반도체 메모리 장치의 동작 방법 및 메모리 시스템
US11550495B2 (en) Operating method of semiconductor memory device, controller, and memory system having the same
KR20190052441A (ko) 메모리 컨트롤러 및 그 동작 방법
KR102452512B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20210076729A (ko) 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
KR102362858B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20200137315A (ko) 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법
US11961571B2 (en) Semiconductor memory device detecting program failure, and method of operating the same
US20220383958A1 (en) Controller for controlling semiconductor memory device and method of operating the controller
KR20230115003A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220129377A (ko) 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법
KR20230000596A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220155870A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220159844A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220145695A (ko) 컨트롤러 및 그 동작 방법
CN114464221A (zh) 半导体存储器设备及其操作方法
KR20230037242A (ko) 반도체 메모리 장치 및 그 동작 방법