KR20190005447A - 반도체 메모리 장치의 동작 방법 및 메모리 시스템 - Google Patents

반도체 메모리 장치의 동작 방법 및 메모리 시스템 Download PDF

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KR20190005447A
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semiconductor memory
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김남훈
이민규
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Abstract

반도체 메모리 장치의 동작 방법은 반도체 메모리 장치에 포함된 제1 페이지의 데이터를 프로그램 하기 위한 프로그램 펄스를 인가하는 단계, 상기 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하는지 여부를 판단하는 단계, 및 상기 제1 임계값의 초과 여부에 대한 판단 결과에 기초하여, 상기 제1 페이지와 동일한 워드 라인으로 연결되는 제2 페이지에 대해 에러 비트 체크를 수행하는 단계를 포함한다.

Description

반도체 메모리 장치의 동작 방법 및 메모리 시스템 {MEMORY SYSTEM AND METHOD FOR OPERATING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 동작 방법 및 메모리 시스템에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 신뢰성이 향상된 반도체 메모리 장치의 동작 방법 및 메모리 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하여, 반도체 메모리 장치에 포함된 제1 페이지의 데이터를 프로그램 하기 위한 프로그램 펄스를 인가하고, 상기 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하는지 여부를 판단하며, 상기 제1 임계값의 초과 여부에 대한 판단 결과에 기초하여, 상기 제1 페이지와 동일한 워드 라인으로 연결되는 제2 페이지에 대해 에러 비트 체크를 수행한다.
일 실시예에서, 상기 제2 페이지에 대한 에러 비트를 체크하는 단계는, 상기 제2 페이지에 리드 전압을 인가하는 단계, 리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하는 단계, 검출된 메모리 셀의 개수가 미리 결정된 에러 임계값을 초과하는지 여부를 판단하는 단계 및 상기 에러 임계값의 초과 여부에 대한 판단 결과에 기초하여, 상기 제2 페이지에 대한 불량 처리 및 프로그램 어드레스를 변경하는 단계를 포함할 수 있다.
예시적인 실시예에서, 상기 불량 처리 및 프로그램 어드레스를 변경하는 단계는, 상기 검출된 메모리 셀의 개수가 상기 에러 임계값을 초과하는 경우, 상기 반도체 메모리 장치로 프로그램 중단 커맨드를 전달하는 단계, 상기 반도체 메모리 장치로 상기 제2 페이지의 데이터 백업 동작을 위핸 커맨드들을 전달하는 단계 및 상기 제2 페이지의 물리 주소를 폐기하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 제1 워드 라인에 연결되는 제1 페이지, 및 상기 제1 워드 라인에 연결되는 제2 페이지를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어하도록 구성된다. 상기 제1 페이지의 프로그램 동작 동안, 상기 제1 페이지의 프로그램을 위한 프로그램 펄스의 인가 횟수가 미리 결정된 제1 임계값을 초과하는 경우, 상기 컨트롤러는 상기 제2 페이지에 대해 에러 비트 체크를 수행하도록 상기 반도체 메모리 장치를 제어한다.
일 실시예에서, 상기 반도체 메모리 장치는 상태 레지스터를 더 포함할 수 있다. 상기 메모리 컨트롤러는 상기 제1 페이지의 프로그램을 위한 프로그램 커맨드를 상기 반도체 메모리 장치로 전달할 수 있다. 상기 반도체 메모리 장치는 상기 프로그램 커맨드에 대응하여 상기 제1 페이지에 프로그램 펄스를 인가하되, 상기 프로그램 펄스의 인가 횟수가 상기 제1 임계값을 초과하는 경우, 상기 상태 레지스터를 업데이트 할 수 있다.
일 실시예에서, 상기 상태 레지스터의 업데이트에 응답하여, 상기 컨트롤러는 상기 제2 페이지에 대한 에러 비트 체크를 위한 커맨드들을 상기 반도체 메모리 장치로 전달할 수 있다.
일 실시예에서, 상기 에러 비트 체크를 위한 커맨드들에 응답하여, 상기 반도체 메모리 장치는 상기 제2 페이지의 데이터를 판독하여 상기 컨트롤러로 전달할 수 있다.
일 실시예에서, 상기 컨트롤러는 상기 판독된 제2 페이지의 데이터를 분석하여 에러가 발생한 메모리 셀들의 개수를 검출할 수 있다. 상기 검출된 메모리 셀들의 개수가 미리 결정된 에러 임계값을 초과하는 경우, 상기 컨트롤러는 상기 제2 페이지의 데이터 백업 동작을 위한 커맨드들을 상기 반도체 메모리 장치로 전달할 수 있다.
본 기술에 의하면, 신뢰성이 향상된 반도체 메모리 장치 및 컨트롤러를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 도 2의 메모리 셀 어레이의 실시예를 나타낸 도면이다.
도 5는 도 2의 메모리 셀 어레이의 다른 실시예를 나타낸 도면이다.
도 6은 도 4의 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 7은 도 6의 셀 스트링과 페이지의 관계를 보다 상세히 나타내기 위한 도면이다.
도 8은 프로그램 펄스 인가에 따른 인접 스트링 그룹의 문턱 전압 변화를 나타내는 도면이다.
도 9는 도 2의 제어 로직의 일 실시예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 과정을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 도 11의 에러 비트 체크 단계를 보다 상세히 나타내는 순서도이다.
도 13은 도 12의 불량 처리 및 프로그램 어드레스를 변경하는 단계의 일 예를 나타내는 순서도이다.
도 14는 메모리 셀 어레이의 예시적인 실시예를 나타내는 회로도이다.
도 15는 도 14의 셀 스트링과 페이지의 관계를 보다 상세히 나타내기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 과정을 설명하기 위한 도면이다.
도 17은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19은 도 18를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(50)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(50)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다.
주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 프로그램한다. 주변 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 읽고 메모리 셀 어레이(110)의 데이터를 소거하도록 구성된다.
실시 예로서, 반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
프로그램 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 프로그램 동작을 나타내는 커맨드, 물리 블록 어드레스(Physical Block Address), 및 쓰기 데이터를 수신할 것이다. 물리 블록 어드레스에 의해 하나의 메모리 블록과 그것에 포함된 하나의 페이지가 선택될 것이다. 주변 회로(120)는 선택된 페이지에 쓰기 데이터를 프로그램할 것이다.
읽기 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 읽기 동작을 나타내는 커맨드(이하, 읽기 커맨드), 물리 블록 어드레스를 수신할 것이다. 물리 블록 어드레스에 의해 하나의 메모리 블록과 그것에 포함된 하나의 페이지가 선택될 것이다. 주변 회로(120)는 선택된 페이지로부터 데이터를 읽고, 읽어진 데이터(이하, 페이지 데이터)를 컨트롤러(200)에 출력할 것이다.
소거 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 소거 동작을 나타내는 커맨드 및 물리 블록 어드레스를 수신할 것이다. 물리 블록 어드레스는 하나의 메모리 블록을 특정할 것이다. 주변 회로(120)는 물리 블록 어드레스에 대응하는 메모리 블록의 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 불휘발성(nonvolatile) 메모리 장치이다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
컨트롤러(200)은 반도체 메모리 장치(100)의 제반 동작을 제어한다. 컨트롤러(200)는 외부 호스트로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스하도록 구성된다.
컨트롤러(200)는 램(210), 메모리 제어부(220) 및 에러 정정 블록(230)을 포함한다.
램(210)은 메모리 제어부(220)의 제어에 응답하여 동작한다. 메모리 제어부(220)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 제어부(220)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트가 읽기 요청(request)을 전송할 때, 메모리 제어부(220)는 읽기 요청에 해당하는 페이지(즉, 선택된 페이지)의 데이터를 식별하기 위해 읽기 커맨드를 반도체 메모리 장치(100)에 제공할 것이다. 메모리 제어부(220)는 읽기 요청에 포함된 논리 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환할 것이다. 실시 예로서, 메모리 제어부(220)는 플래시 변환 레이어(Flash Translation Layer, FTL)의 기능을 수행한다. 메모리 제어부(220)는 생성된 물리 블록 어드레스를 읽기 커맨드와 함께 반도체 메모리 장치(100)에 제공할 것이다.
읽기 커맨드에 응답하여, 반도체 메모리 장치(100)는 선택된 페이지로부터 페이지 데이터를 읽고, 읽어진 페이지 데이터를 컨트롤러(200)에 전송한다. 에러 정정 블록(230)은 메모리 제어부(220)의 제어에 응답하여 페이지 데이터에 에러가 포함되는지 여부를 판별한다. 예를 들면, 컨트롤러(200)는 에러 정정 코드(Error Correction Code)에 따라 페이지 데이터를 디코드할 수 있다. 에러 정정 코드로서 다양한 방식들이 이용될 수 있음이 이해될 것이다. 예를 들면, BCH 코드(Bose, Chaudhri, Hocquenghem Code), 리드 솔로몬 코드(Reed Solomon Code), 해밍 코드(Hamming code), LDPC 코드(low density parity check Code) 등 다양한 방식들의 에러 정정 코드들이 사용될 수 있음이 이해될 것이다. 예를 들면, 페이지 데이터에 설정된 개수 이상의 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 설정된 개수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.
디코드의 성공은 해당 읽기 커맨드가 패스됨을 의미할 것이다. 디코드의 실패는 해당 읽기 커맨드가 페일됨을 의미할 것이다. 디코드가 성공될 때 컨트롤러(200)는 에러가 정정된 페이지 데이터를 호스트로 출력할 것이다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130) 및 인터페이스(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 소스 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 드레인 선택 라인들(DSL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 입출력 회로(123)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
실시예에 따라, 메모리 셀 어레이(110)는 적어도 하나의 메모리 플레인을 포함할 수 있다. 각각의 메모리 플레인은 복수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(110)에 포함되는 메모리 플레인 대해서는 도 5를 참조하여 후술하기로 한다.
반도체 메모리 장치(1000)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다. 한편, 본 발명의 다른 실시예에 의하면, 반도체 메모리 장치의 메모리 블록은 2차원 구조를 가질 수도 있다. 이 경우 메모리 블록 내 복수의 메모리 셀들은 +X 방향 및 +Y 방향을 따라 배열될 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 일 실시 예(110_1)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_1)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다. 예를 들어, 메모리 셀 어레이(110_1)의 각 메모리 블록들에는 열 방향(즉 +Y 방향)으로 4개의 셀 스트링이 포함될 수도 있다. 한편, 본 명세서에서, 열 방향(즉 +Y 방향)으로 배치된 m개의 셀 스트링들을 하나의 스트링 그룹으로 지칭하기로 한다. 즉, 셀 스트링들(CS11~CS1m)은 제1 스트링 그룹, 셀 스트링들(CS21~CS2m)은 제2 스트링 그룹으로 명명할 수 있다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 즉, +X 방향으로 배열되어 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 또다른 실시예(110_2)를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다. 예를 들어, 메모리 셀 어레이(110_2)의 각 메모리 블록들에는 열 방향(즉 +Y 방향)으로 4개의 셀 스트링이 포함될 수도 있다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11'~CS1m') 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21'~CS2m') 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 즉, +X 방향으로 배열되어 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다. 동일한 워드 라인과 연결된 메모리 셀들과 페이지와의 관계에 대해서는 도 7을 참조하여 후술하기로 한다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 도 4의 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 6을 참조하면, 도 4의 메모리 스트링 중 두 개의 메모리 스트링(CS11, CS21)이 도시되어 있다. 즉, 도 4의 메모리 블록 및 메모리 스트링 중에서, +X 방향으로 바라본 두 개의 메모리 스트링(CS11, CS21)이 도시되어 있다. 도 4에서 메모리 스트링(CS11, CS21)은 U 자 형상으로 도시되어 있으나, 도 6에서는 도시의 편의를 위해 일자형으로 도시하였다. 메모리 스트링(CS11)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC1~MCn) 및 파이프 트랜지스터(PT1)를 포함한다. 또한, 메모리 스트링(CS21)은 드레인 선택 트랜지스터(DST0 '), 메모리 셀들(MC1 '~MCn ') 및 파이프 트랜지스터(PT2)를 포함한다. 각 메모리 스트링(CS11, CS21)의 중단에는 파이프 트랜지스터(PT1, PT2)가 위치한다. 상술한 바와 같이, 메모리 스트링(CS11~CS1m)은 제1 스트링 그룹에 속하고, 상술한 바와 같이, 메모리 스트링(CS21~CS2m)은 제2 스트링 그룹에 속하는 것으로 정의할 수 있다. 도 6에서는 제1 스트링 그룹에 속하는 메모리 스트링(CS11) 및 제2 스트링 그룹에 속하는 메모리 스트링(CS21)만이 도시되어 있으나, 도 4에 도시된 바와 같이, +X 방향으로 제1 스트링 그룹에 속하는 메모리 스트링들(CS12~CS1m) 및 제2 스트링 그룹에 속하는 메모리 스트링들(CS22~CS2m)이 존재한다. 전술한 바와 같이, 제1 스트링 그룹에 속하는 메모리 스트링들(CS11~CS1m) 중 동일한 워드 라인과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 또한, 제2 스트링 그룹에 속하는 메모리 스트링들(CS21~CS2m) 중 동일한 워드 라인과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 즉, +X 방향으로 배열되어 동일한 워드 라인에 연결되는 메모리 셀들이 하나의 페이지를 구성한다. 동일한 워드 라인에 연결되나, 서로 다른 스트링 그룹에 속하는 메모리 셀들은 하나의 페이지를 구성하지 않는다. 예를 들어, 도 6에서 제1 워드 라인(WL1)에 연결되는 두 메모리 셀들(MC1, MC1')은 서로 다른 스트링 그룹에 속하기 때문에, 하나의 페이지를 구성하지 않는다. 동일한 워드 라인과 연결된 메모리 셀들과 페이지와의 관계에 대해서는 도 7을 참조하여 후술하기로 한다.
도 7은 도 6의 셀 스트링과 페이지의 관계를 보다 상세히 나타내기 위한 도면이다.
도 7을 참조하면, 도 4의 메모리 셀 어레이 구조에서, +Z 방향으로 바라본 페이지가 도시되어 있다. 도 6 및 도 7을 함께 참조하면, 제1 워드 라인(WL1)에 연결된 페이지들이 도시되었다. 도시의 편의를 위해, 도 6의 메모리 셀(MC1, MC1')은 도 7에서 메모리 셀(MC11, MC11')로 표기되었다. 도 4, 도 6 및 도 7을 함께 참조하면, 메모리 셀들(MC11~MC1m)은 각각 메모리 스트링들(CS11~CS1m)에 포함된다. 한편, 메모리 셀들(MC11'~MC1m')은 각각 메모리 스트링들(CS21~CS2m)에 포함된다.
메모리 셀들(MC11~MC1m) 및 메모리 셀들(MC11'~MC1m')은 모두 동일한 제1 워드 라인(WL1)에 연결되나, 동일한 페이지를 구성하는 것은 아니다. 즉, 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11~MC1m, MC11'~MC1m') 중, 제1 스트링 그룹에 속하는 메모리 셀들(MC11~MC1m)이 하나의 페이지를 구성하고, 또한 제2 스트링 그룹에 속하는 메모리 셀들(MC11'~MC1m')이 다른 하나의 페이지를 구성한다. 일반적인 반도체 메모리 장치의 읽기 동작 및 쓰기 동작은 페이지 단위로 수행되므로, 위와 같은 페이지 구성에 따른 메모리 셀의 구별은 의의가 있다.
도 4, 도 6 및 도 7을 함께 참조하면, 프로그램 동작 시에 먼저 제1 스트링 그룹에 속하는 메모리 스트링(CS11~CS1m)이 프로그램 된다. 메모리 스트링(CS11~CS1m)의 프로그램 동작 동안, 제2 스트링 그룹에 속하는 메모리 스트링(CS21~CS2m)의 메모리 셀들은 소거 상태가 유지된다.
제1 스트링 그룹에 속하는 메모리 스트링(CS11~CS1m)이 프로그램 된 이후에, 제2 스트링 그룹에 속하는 메모리 스트링(CS21~CS2m)이 프로그램 된다. 도 7의 관점에서, 메모리 셀들(MC11~MC1m)이 프로그램 된 이후에, 메모리 셀들(MC11'~MC1m')이 프로그램 된다. 도 3 내지 도 5에 도시된 것과 같은 3차원 구조의 메모리 셀 어레이의 경우, 제조 공정 상에서 프로그램 데이터가 저장되는 CTN (Charge Trap Nitride) 막에 불량이 발생할 수 있다. 이 경우, CTN 막의 불량을 포함하는 메모리 셀은 프로그램 동작 시 정상적으로 프로그램이 완료되지 않아, 프로그램 펄스가 상대적으로 다수회 인가되거나, 결국 프로그램 페일이 발생한다. 이 경우, 동일한 워드 라인으로 연결된 인접 메모리 셀의 문턱 전압에 영향을 줄 수 있다. 본 발명의 경우, 선택된 페이지의 프로그램을 위해 일정 횟수 이상의 프로그램 펄스가 인가되는 경우, 동일한 워드 라인으로 연결된 인접 페이지의 데이터를 리드하여 에러 비트를 체크하고, 이를 통해 리드 페일 가능성을 체크하여 데이터 백업과 같은 후속 동작을 수행하므로 보다 신뢰성 있는 반도체 메모리 장치를 제공할 수 있다.
도 6에 도시된 실시예에서는, 메모리 스트링(CS11)과 메모리 스트링(CS21)의 드레인 선택 트랜지스터들(DST, DST0 ')이 동일한 비트 라인(BL1)에 연결되어 있다. 다만, 이는 본 발명의 일 실시예이며, 실시예에 따라 제1 스트링 그룹에 속하는 메모리 스트링과 제2 스트링 그룹에 속하는 메모리 스트링은 서로 다른 비트 라인에 각각 연결될 수 있다. 이 경우, 제1 스트링 그룹에 속하는 메모리 스트링에 연결된 비트 라인과, 제2 스트링 그룹에 속하는 메모리 스트링에 연결된 비트 라인을 서로 독립적으로 구동할 수 있으며, 개별적인 비트 라인 제어가 가능하다.
도 8은 프로그램 펄스 인가에 따른 인접 스트링 그룹의 문턱 전압 변화를 나타내는 도면이다. 도 8에서는 메모리 셀들이 2개의 비트를 저장하는 MLC(Multi-Level cell)인 경우가 도시되어 있다.
도 7 및 도 8을 함께 참조하면, 제1 페이지에 속하는 메모리 셀들(MC11'~MC1m')을 프로그램 하는 동안 프로그램 펄스가 과다하게 인가되는 경우, 동일한 워드 라인(WL1)으로 연결된 제2 페이지에 속하는 메모리 셀의 문턱 전압 변화가 도시되어 있다.
설명의 편의를 위해, 도 6에 도시된 메모리 셀들 중, 셀 스트링(CS21)의 메모리 셀(MC1')을 포함하는 페이지에 대해 프로그램 동작을 하는 상황을 가정하기로 한다. 도 7의 관점에서, 위 상황은 제1 페이지에 속하는 메모리 셀들(MC11'~MC1m')을 프로그램 하는 상황이 될 것이다. 이미 셀 스트링들(CS11~CS1m)은 프로그램이 완료되어 있으므로, 도 6에서 셀 스트링(CS11)에 속하는 메모리 셀들(MC1~MCn)에 대한 프로그램 동작이 완료되었을 것이다. 도 7의 관점에서, 메모리 셀들(MC11~MC1m)을 포함하는 페이지에는 이미 데이터가 저장되어 있다. 즉, 제2 페이지에 속하는 메모리 셀들(MC11~MC1m)은 소거 상태(S0) 또는 제1 내지 제3 상태(S1~S3) 중 어느 하나의 상태를 갖게 된다.
제2 페이지에 속하는 메모리 셀들(MC11~MC1m) 과 제1 페이지에 속하는 메모리 셀들(MC11'~MC1m')은 모두 동일한 워드 라인(WL1)에 연결된다. 따라서, 메모리 셀들(MC11'~MC1m')을 포함하는 제1 페이지에 데이터가 프로그램 되는 동안, 인접한 제2 페이지에 속하는 메모리 셀들(MC11~MC1m)은 프로그램 금지 상태이더라도 워드 라인(WL1)에 의하여 제1 페이지의 프로그램으로 인한 영향을 받을 수 있다. 보다 구체적으로, 메모리 셀들(MC11~MC1m)의 게이트 전극과 연결된 워드라인(WL1)에도 프로그램 펄스가 인가되므로, 메모리 셀들(MC11~MC1m)의 문턱 전압이 변경될 수 있다. 예를 들어, 제1 페이지의 프로그램 동작을 위해 워드 라인(WL1)에 프로그램 펄스를 인가함에 따라, 제2 페이지에 포함되는 메모리 셀들(MC11~MC1m) 문턱 전압은 기존 실선으로 표시된 범위에서 점선으로 표시된 범위로 변경될 수 있다.
이에 따라, 도 8에 도시된 바와 같이, 제2 페이지에 속하는 메모리 셀들(MC11~MC1m) 중 소거 상태(S0)의 메모리 셀의 문턱 전압이 제1 리드 전압(Vr1)보다 큰 값으로 변경되는 경우, 해당 메모리 셀에 저장된 데이터에 대해 에러 비트가 발생할 수 있다 도 7에 도시된 바에 의하면 제1 프로그램 상태(S1) 및 제2 프로그램 상태(S2)의 문턱 전압 변화 폭이 작아서, 제2 및 제3 리드 전압(Vr2, Vr3)으로 데이터를 리드하는 경우 해당 프로그램 상태에 대해서는 에러 비트가 발생하지 않는다. 다만 도 7의 도시는 예시적인 것으로서, 상황에 따라 제1 프로그램 상태(S1) 및 제2 프로그램 상태(S2)의 문턱 전압 또한 변화 폭이 커서 해당 프로그램 상태에 대한 에러 비트가 발생할 수도 있다.
일반적인 경우 프로그램 동작 시, 동일한 워드 라인으로 연결된 인접 페이지 데이터에 대한 에러 비트 체크를 수행하지 않으므로, 추후 리드 동작 시 에러 비트의 개수가 증가함에 따라 리드 페일(read fail)이 발생할 수 있고, 이는 반도체 메모리 장치의 신뢰성을 낮추는 요인이 된다.
본 발명에 따른 반도체 메모리 장치의 경우, 일정 횟수 이상의 프로그램 펄스가 인가되는 경우, 동일한 워드라인으로 연결된 인접 페이지의 데이터를 리드하여 에러 비트를 체크하고, 이를 통해 리드 페일 가능성을 체크하므로 보다 신뢰성 있는 반도체 메모리 장치를 제공할 수 있다. 본 명세서에서, 프로그램 동작 도중에, 리드 페일이 일어날 가능성이 높은 것으로 판별된 해당 데이터를 메모리 셀 어레이의 다른 위치에 저장할 수 있다.
도 9는 도 2의 제어 로직(130)의 일 실시예를 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치에 포함된 제어 로직(130)은 펄스 카운터(131), 펄스 인가 임계치 저장부(135) 및 상태 레지스터(137)를 포함할 수 있다. 펄스 카운터(131)는 메모리 셀 어레이에 대한 프로그램 동작 시, 선택된 워드 라인에 인가되는 프로그램 펄스의 인가 횟수를 카운팅할 수 있다. 펄스 인가 임계치 저장부(135)는 프로그램 동작 도중 인접한 페이지의 데이터에 대한 에러 비트를 체크하는 시점을 결정하는 제1 임계값을 저장할 수 있다. 후술하는 바와 같이, 본 발명에 따른 반도체 메모리 장치는 제1 페이지에 대한 프로그램 동작 시 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하는 경우, 인접하는 제2 페이지의 데이터를 리드하여 컨트롤러로 전달함으로써 에러 비트를 체크하고, 이를 통해 리드 페일의 가능성을 체크하도록 한다. 이에 따라, 반도체 메모리 장치의 신뢰성이 향상된다.
펄스 인가 임계치 저장부(135)는 상기 제1 임계값 외에도 제2 임계값을 더 저장할 수 있다. 상기 제2 임계값은 프로그램 동작 시 최대로 인가되는 프로그램 펄스의 인가 횟수이다. 즉, 프로그램 펄스가 제2 임계값만큼의 횟수로 인가되었음에도 불구하고 해당 메모리 셀에 데이터가 프로그램 되지 않는 경우, 프로그램 실패로 결정된다. 이 경우에는 해당 메모리 셀은 불량 처리될 수 있으며, 데이터는 다른 위치의 메모리 셀에 프로그램 된다.
상태 레지스터(137)는 현재 반도체 메모리 장치의 동작 상태를 나타내는 데이터를 저장할 수 있다. 반도체 메모리 장치는 동작 상태가 변경되는 경우 상태 레지스터(137)에 저장되어 있는 데이터를 갱신한다. 컨트롤러가 반도체 메모리 장치로 상태 리드 커맨드(Status Read Command)를 전송하는 경우, 반도체 메모리 장치는 상태 레지스터에 저장된 데이터를 컨트롤러로 전달한다. 이에 따라, 컨트롤러는 수신한 데이터에 기초하여 반도체 메모리 장치의 현재 동작 상태를 판단할 수 있다. 본 발명에 의하면, 펄스 카운터(131)에 의해 카운팅된 프로그램 펄스의 인가 횟수가 상기 제1 임계값을 초과하는 경우, 반도체 메모리 장치(100)의 제어 로직(130)은 상태 레지스터(137)를 업데이트 하도록 구성된다. 이 경우, 상태 레지스터(137)는 제1 페이지의 프로그램을 위해 인가된 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하였음을 나타내는 코드를 포함하도록 업데이트 될 수 있다. 컨트롤러(200)는 상기 업데이트에 기초하여, 제2 페이지에 대해 에러 비트를 체크하도록 구성된다.
상기 제2 임계값은 상기 제1 임계값보다 큰 수이다. 이하에서 상기 제1 임계값이 15이고, 상기 제2 임계값이 20인 경우를 예를 들어 설명하기로 한다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 과정을 설명하기 위한 도면이다.
도 10을 참조하면, 선택된 제1 페이지에 속하는 메모리 셀들에 인가되는 프로그램 펄스(Vpgm1~Vpgmt+3)와, 동일 워드 라인에 연결된 인접한 제2 페이지에 인가되는 리드 전압(Vr1)이 도시되어 있다. 프로그램 펄스 및 리드 펄스 모두 워드 라인으로 인가되므로, 상기 프로그램 펄스(Vpgm1~Vpgmt+3)들 및 리드 전압(Vr1)들은 동일한 워드 라인으로 인가된다. 도 6 및 도 7에서의 도시를 다시 참조하면, 프로그램 펄스(Vpgm1~Vpgmt+3)는 제1 페이지의 메모리 셀들(MC11'~MC1m')에 인가되고, 에러 비트를 체크하기 위한 리드 펄스(Vr1)는 제2 페이지의 메모리 셀들(MC11~MC1m)에 인가되나, 양자는 모두 워드 라인(WL1)을 통해 인가됨을 알 수 있다.
제1 페이지의 프로그램을 위해 인가된 프로그램 펄스의 인가 횟수가 제1 임계값 이하인 경우, 인접한 제2 페이지 데이터의 에러 비트는 체크되지 않는다. 상술한 예시에서 상기 제1 임계값이 15이고, 상기 제2 임계값이 20인 경우를 가정하였으므로, t 값은 15가 된다. 즉, 프로그램 펄스가 15회까지 인가되는 동안, 인접한 제2 페이지의 에러 비트 체크는 수행되지 않으며, 기존의 통상적인 프로그램 동작과 동일하게 프로그램이 수행된다.
위의 예시에서, 프로그램 펄스의 인가 횟수가 15회가 되면, 제1 페이지에 대한 프로그램 동작 중에 제2 페이지에 대한 에러 비트 체크가 수행된다. 즉, 도 7의 제2 페이지에 포함되는 메모리 셀(MC11~MC1m)에 저장된 데이터를 읽기 위해 제1 리드 전압(Vr1)이 워드 라인(WL1)을 통해 인가된다. 리드된 데이터는 컨트롤러로 전달되며, 에러 정정 블록에 의해 에러 비트의 개수가 카운트 될 수 있다. 또는, 랜더마이즈 되어 프로그램된 제2 페이지의 데이터들에 대해 소거 상태에 속하는 메모리 셀들의 개수를 세어, 에러 비트의 개수를 판단할 수 있다. 도 1에서 컨트롤러(200)는 선택된 페이지의 메모리 셀들의 문턱전압이 고르게 분포될 수 있게 데이터를 디코딩하여 입력할 수 있다. 예를 들어, 제2 페이지의 메모리 셀들이 4K 바이트가 연결되어 있고, 제2 페이지의 프로그램 동작이 완료된 결과 메모리 셀들의 문턱전압 분포가 4개로 만들어진다고 가정할 때, 컨트롤러(200)는 각각의 문턱전압 분포(S0, S1, S2, S3)마다 1K 바이트의 메모리 셀들이 포함되게 데이터를 디코딩하여 입력할 수 있다. 이에 따라, 선택된 페이지의 메모리 셀들의 문턱전압이 고르게 만들어질 수 있다. 이를 이용하여 상기의 에러 비트를 확인할 수 있다. 도 8에 나타난 바와 같이, 메모리 셀들의 문턱 전압이 4개의 문턱전압 분포(S0, S1, S2, S3)로 나타나는 경우, 제1 리드 전압(Vr1)을 이용하여 데이터를 독출하는 경우, 프로그램이 된 셀('0'으로 독출되는 셀)이 3K이고, 프로그램이 되지 않은 셀('1'로 독출되는 셀)이 1K가 되도록 메모리 셀들의 문턱전압이 고르게 분포된다. 제 1 리드 전압(Vr1)을 이용하여 독출한 데이터들 중 '1'의 개수를 카운팅한 값이 3K보다 작은 값이라면, 3K에서 모자란 만큼 에러 비트가 발생되었다고 판단할 수 있다. 즉, 도 10에 도시된 것과 같이 제1 리드 전압(Vr1)만을 인가하여 LSB 데이터만을 판독하는 경우에도 에러 비트의 발생 추이를 검출할 수 있다. 또한, 다른 실시예에서, 복수의 리드 전압들을 인가하여 데이터를 판독하고, 에러 비트가 발생한 메모리 셀들의 개수를 검출할 수 있다. 예를 들어, 도 8에 도시된 제1 내지 제3 리드 전압들(Vr1, Vr2, Vr3)을 모두 인가하여 에러 비트가 발생한 메모리 셀들의 개수를 검출할 수도 있다.제2 페이지에 대해 체크된 에러 비트의 개수가 정정 가능한 비트 수보다 많은 경우, 해당 페이지 데이터에 대해서는 ECC 페일이 발생하고, 이 데이터는 복구할 수 없다. 본 발명의 경우, 제2 페이지에 대해 체크된 에러 비트의 개수가 일정 수준을 넘는 경우 ECC 페일이 발생할 가능성이 높은 것으로 판단하여 해당 제2 페이지 데이터에 대해 백업 동작을 수행하도록 한다.
예를 들어, 제2 페이지에 대해 체크된 에러 비트의 개수가 NE, ECC 검사에 의해 정정 가능한 최대 비트 수가 NC, 데이터 백업 동작을 위한 에러 임계값을 NT라고 정의한다. 여기서, NT는 NE보다 작은 정수이다(NT < NC). 이 경우, 아래 관계식 1을 만족하는 경우, 제2 페이지 데이터에 대한 백업 동작을 수행한다.
[관계식 1]
NT < NE < NC
제1 리드 전압(Vr)을 인가한 결과 위의 관계식 1을 만족하는 경우, 아직 ECC 검사에 의해 데이터의 복구가 가능하지만, 추후에 프로그램 디스터브 등에 의한 영향으로 곧 에러 비트의 개수가 NC를 초과할 가능성이 높다. 따라서 위 관계식 1을 만족하는 경우에 미리 페이지 데이터에 대한 백업 동작을 수행함으로써, 선제적으로 ECC 에러가 발생할 가능성을 줄일 수 있다.
한편, 아래 관계식 2를 만족하는 경우, 제2 페이지 데이터에 대한 백업 동작을 수행하지 않는다.
[관계식 2]
NE < NT < NC
즉, 상기 관계식 2는 아직 제2 페이지의 데이터에 대해 오류가 적게 발생한 상황을 의미하며, 문턱전압의 변동 폭이 심하지 않음을 의미한다. 따라서 상기 관계식 2를 만족하는 상태에서, 제1 페이지에 속하는 메모리 셀들(MC11'~MC1m')의 프로그램 동작이 재개되며, 16회 째의 프로그램 펄스(Vpgmt+1)가 워드 라인(WL1)을 통해 메모리 셀들(MC11'~MC1m')로 인가된다. 이후에 다시 인접한 제2 페이지에 대한 에러 비트 체크가 수행된다.
만약 위와 같이 제1 페이지에 대한 프로그램 펄스 인가 및 제2 페이지에 대한 에러 비트 체크가 반복되는 도중에 상기 관계식 1을 만족하는 에러 비트 수가 검출되는 경우, 제2 페이지 데이터가 다른 위치로 옮겨질 것이다.
도 10을 참조하면, 위와 같은 방식으로 18회째의 프로그램 펄스(Vpgmt+3)가 인가되고 프로그램 동작이 완료되는 것으로 도시되어 있다. 상술한 예시에서, 제2 임계값은 20이므로, 만약 20회째의 프로그램 펄스가 인가되었음에도 불구하고 프로그램 동작이 완료되지 않는 경우, 프로그램 페일로 최종 처리될 것이다. 한편 도 10에서는 제2 페이지에 대한 에러 비트 체크시 제1 리드 전압(Vr1)만을 인가하는 것으로 도시되어 있는데, 이는 제1 페이지에 대한 프로그램 펄스의 반복적 인가 시, 제2 페이지에 속하는 메모리 셀들(MC11~MC1m) 중 소거 상태(S0)의 메모리 셀들의 문턱전압 변경 폭이 가장 크므로, 에러 비트가 발생할 확률도 가장 높기 때문이다. 다만 실시예에 따라 제2 리드 전압(Vr2), 제3 리드 전압(Vr3) 또는 이들의 조합을 이용하여 에러 비트 체크가 수행될 수도 있다. 예를 들어, 제2 페이지에 대한 에러 비트 체크 시, 제1 리드 전압(Vr1)은 물론 제2 리드 전압(Vr2), 제3 리드 전압(Vr3)이 모두 인가되어 에러 비트 체크가 수행될 수도 있다.
한편, 도 10에 도시된 실시예에 의하면, 제1 페이지에 대한 프로그램 펄스 인가 횟수가 제1 임계값을 초과하는 경우, 제1 페이지에 속하는 메모리 셀들(MC11'~MC1m')에 프로그램 펄스가 인가될 때마다 인접한 제2 페이지에 속하는 메모리 셀들(MC11~MC1m) 에 제1 리드 전압(Vr1)이 인가되어 에러 비트 체크가 수행된다. 그러나, 도 10에 도시된 실시예는 예시적인 것으로서, 에러 비트 체크가 수행되는 횟수 및 시점은 다양하게 변경될 수 있다. 예를 들어, 일 실시예에서, 제1 페이지에 대한 프로그램 펄스 인가 횟수가 제1 임계값을 초과하는 경우, 단지 1회의 에러 비트 체크만이 수행될 수 있다. 이 경우, 도 10에서 18회째의 프로그램 펄스(Vpgmt+3)가 인가되고 프로그램 동작이 완료되는 경우, 제1 페이지에 대한 프로그램 동작 완료 시에만 제2 페이지에 속하는 메모리 셀들에 제1 리드 전압(Vr1)이 인가되어 에러 비트 체크가 수행될 수 있다. 또다른 예에서, 제1 페이지에 대한 프로그램 펄스 인가 횟수가 제1 임계값을 초과하는 경우, 제1 페이지에 프로그램 펄스가 2회 인가될 때마다 제2 페이지에 대해 1회의 에러 비트 체크가 수행되도록 구성할 수도 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 반도체 메모리 장치의 제1 페이지에 대한 프로그램 펄스를 인가한다(S110). 즉, 컨트롤러(200)가 반도체 메모리 장치(100)로 프로그램 커맨드 및 프로그램 어드레스를 전달하고, 반도체 메모리 장치(100)가 상기 프로그램 커맨드 및 프로그램 어드레스에 대응하여 단계(S110)를 수행할 수 있다. 한편 반도체 메모리 장치(100)는 프로그램 펄스를 인가한 이후에, 프로그램 펄스 인가 횟수가 제1 임계값을 초과하였는지 여부를 판단한다(S120). 단계(S120)는 반도체 메모리 장치(100)의 제어 로직(130)에 의해 수행될 수 있다. 즉, 펄스 카운터(131)가 제1 페이지의 프로그램을 위한 프로그램 펄스의 인가 횟수를 카운트하고, 상기 카운트 결과를 펄스 인가 임계치 저장부(135)에 저장된 제1 임계값과 비교할 수 있다. 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하지 않는 경우, 단계(S130)으로 진행하여 제1 페이지 데이터의 프로그램이 완료되었는지 판단한다. 제1 페이지 데이터의 프로그램이 완료된 경우, 프로그램 동작이 종료 된다. 제1 페이지 데이터의 프로그램이 완료되지 않는 경우, 단계(S110)로 진행하여, 다시 프로그램 펄스를 인가하게 된다. 즉, 단계들(S110, S120, S130)은 메모리 시스템(50)의 반도체 메모리 장치(100)에 의해 수행될 수 있다.
단계(S120)의 판단 결과 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하는 경우, 단계(S140)로 진행하여 제2 페이지에 대한 에러 비트를 체크한다. 도 7을 참조하여 전술한 바와 같이, 상기 제2 페이지는 이미 프로그램이 완료된 페이지로서, 상기 제1 페이지와 동일한 워드 라인에 연결된 페이지를 의미한다. 도 10에 도시된 바와 같이 단계(S140)에서는 리드 전압(Vr1)을 인가함으로써 제2 페이지에 대한 에러 비트를 체크하게 된다. 단계(S140)는 메모리 시스템(50)의 반도체 메모리 장치(100) 및 컨트롤러(200)에 의해 수행될 수 있다. 단계(S140)의 보다 자세한 실시 예에 대해서는 도 12를 참조하여 후술하기로 한다.
도 12는 도 11의 에러 비트 체크 단계를 보다 상세히 나타내는 순서도이다.
도 12를 참조하면, 제2 페이지에 대한 에러 비트 체크를 위해, 제2 페이지에 리드 전압(S210)이 인가되고, 리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하며(S220), 검출된 메모리 개수가 미리 결정된 에러 임계값을 초과하는지 여부가 판단되고(S230), 초과하는 경우, 제2 페이지를 불량 처리하고, 프로그램 어드레스를 변경하게 된다.
단계(S210)에서, 반도체 메모리 장치(100)의 제2 페이지에 리드 전압이 인가된다. 이를 위해, 먼저 컨트롤러(200)가 리드 전압 인가를 위한 커맨드들을 반도체 메모리 장치(100)로 전달할 수 있다. 상기 커맨드들에 응답하여 반도체 메모리 장치(100)가 제2 페이지에 속하는 메모리 셀들(MC11~MC1m)에 도 10에 도시된 것과 같은 리드 전압(Vr1)을 인가할 수 있다. 한편, 리드된 데이터는 반도체 메모리 장치(100)에서 컨트롤러(200)로 전달된다.
단계(S220)에서, 컨트롤러(200)로 전달된 리드 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수(NE)를 검출한다. 전술한 바와 같이, 에러가 발생한 메모리 셀의 개수는 ECC 동작에 의해 검출될 수 있다.
단계(S230)에서, 검출된 메모리 셀(NE)의 개수가, 미리 결정된 에러 임계값(NT)을 초과하는지 여부를 판단한다. 관계식 1과 같이 검출된 메모리 셀(NE)의 개수가 미리 결정된 에러 임계값(NT)을 초과하는 경우, 해당 제2 페이지를 불량 처리하고, 프로그램 어드레스를 변경한다(S220). 단계(S220)의 자세한 실시예에 대해서는 도 13을 참조하여 후술하기로 한다.
도 13은 도 12의 불량 처리 및 프로그램 어드레스를 변경하는 단계의 일 예를 나타내는 순서도이다.
도 13을 참조하면, 컨트롤러(200)에 의해, 반도체 메모리 장치(100)로 프로그램 중단 커맨드가 전달될 수 있다(S310). 상기 프로그램 중단 커맨드에 의해, 반도체 메모리 장치(100)는 제1 페이지 데이터의 프로그램 동작을 중단할 것이다.
단계(S320)에서, 컨트롤러(200)에 의해, 제2 페이지의 데이터 백업을 위한 커맨드들이 반도체 메모리 장치(100)로 전달된다. 상기 커맨드들에 의하여, 반도체 메모리 장치(100)는 제2 페이지의 데이터를 다른 물리 위치로 백업할 것이다. 일 실시예에서, 컨트롤러(200)는 에러가 검출된 메모리 셀(NE)의 개수가 미리 결정된 에러 임계값(NT)을 초과하는 제2 페이지의 데이터만을 다른 물리 위치로 백업하도록 하는 커맨드들을 반도체 메모리 장치(100)로 전달할 수 있다. 또다른 실시예에서, 컨트롤러(200)는 상기 제2 페이지를 포함하는 메모리 블록(BLK1)의 전체 데이터를 다른 메모리 블록으로 백업하도록 하는 커맨드들을 반도체 메모리 장치(100)로 전달할 수도 있다.
단계(S330)에서, 컨트롤러(200)에 의해 데이터 백업이 완료된 제2 페이지의 물리 주소가 폐기된다. 컨트롤러(200)는 맵테이블(Map Table)에 포함되는 논리 어드레스와 물리 어드레스의 관계를 업데이트 함으로써 단계(S330)를 수행할 수 있다. 단계(S320)에서 제2 페이지의 데이터만이 다른 물리 위치로 백업되는 경우, 단계(S330)에서 컨트롤러(200)는 제2 페이지의 논리 어드레스에 상응하는 물리 어드레스를, 제2 페이지의 데이터가 백업되는 물리 위치로 업데이트 할 수 있다. 단계(S320)에서 제2 페이지를 포함하는 메모리 블록의 전체 데이터가 다른 메모리 블록으로 백업되는 경우, 단계(S330)에서 컨트롤러(200)는 백업되는 데이터들에 대응하는 논리 어드레스에 상응하는 물리 어드레스를, 상기 새로운 메모리 블록에 대응하는 물리 위치로 업데이트 할 수 있다.
도 14는 메모리 셀 어레이의 예시적인 실시예를 나타내는 회로도이다.
도 14를 참조하면, 각 메모리 블록들에 열 방향(+Y 방향)으로 4개의 셀 스트링이 포함된 메모리 셀 어레이의 일부가 도시되어 있다. 즉, 도 13에 따른 메모리 셀 어레이의 메모리 블록은 제1 스트링 그룹, 제2 스트링 그룹, 제3 스트링 그룹 및 제4 스트링 그룹을 포함한다. 제1 스트링 그룹은 메모리 스트링(CS11') 및 다른 복수의 메모리 스트링들을 포함할 것이다. 제2 스트링 그룹은 메모리 스트링(CS21') 및 다른 복수의 메모리 스트링들을 포함할 것이다. 제3 스트링 그룹은 메모리 스트링(CS31') 및 다른 복수의 메모리 스트링들을 포함할 것이다. 제4 스트링 그룹은 메모리 스트링(CS41') 및 다른 복수의 메모리 스트링들을 포함할 것이다. 즉, 도 16에서는 제1 내지 제4 스트링 그룹에 속하는 메모리 스트링들 중 각각 하나의 메모리 스트링(CS11', CS21', CS31', CS41')만이 도시되어 있으나, 도 4 또는 도 5에 도시된 것과 유사하게, +X 방향으로 제1 내지 제4 스트링 그룹에 속하는 메모리 스트링들이 존재한다.
도 15는 도 14의 셀 스트링과 페이지의 관계를 보다 상세히 나타내기 위한 도면이다. 도 15를 참조하면, 도 14의 메모리 셀 어레이 구조에서, +Z 방향으로 바라본 페이지가 도시되어 있다. 도 14 및 도 15를 함께 참조하면, 제1 워드 라인(WL1)에 연결된 페이지들이 도시되었다. 도 15에 도시된 바와 같이, 네 개의 페이지들이 동일한 제1 워드 라인(WL1)에 연결된다.
메모리 셀 어레이의 프로그램 동작시, 메모리 셀(MC11)을 포함하는 제1 페이지가 가장 먼저 프로그램 되고, 메모리 셀(MC21)을 포함하는 제2 페이지가 그 다음으로 프로그램 되며, 이후에 메모리 셀(MC31)을 포함하는 제3 페이지가 프로그램되며, 마지막으로 메모리 셀(MC41)을 포함하는 제4 페이지가 프로그램될 수 있다.
메모리 셀(MC21)을 포함하는 제2 페이지가 프로그램 되는 경우, 제1 페이지에 대한 에러 비트 체크가 수행될 수 있다. 메모리 셀(MC31)을 포함하는 제3 페이지가 프로그램 되는 경우, 제1 페이지 또는 제2 페이지에 대한 에러 비트 체크가 수행될 수 있다. 한편, 메모리 셀(MC41)을 포함하는 제4 페이지가 프로그램 되는 경우, 제1 페이지, 제2 페이지 또는 제3 페이지에 대한 에러 비트 체크가 수행될 수 있다.
한편, 제4 페이지가 프로그램 되는 경우에, 제1 내지 제3 페이지 모두에 대하여 에러 비트 체크가 수행될 수 있다. 다만, 프로그램 펄스에 의한 영향은 제1 페이지가 가장 많이 받을 수 있다. 따라서 예시적으로, 제4 페이지가 프로그램 되는 경우에, 제1 페이지에 대하여만 에러 비트 체크가 수행될 수도 있다.
본 발명에 의하면, 제1 임계값은 실험적으로 결정된 고정값일 수 있다. 예를 들어, 프로그램 펄스를 15회 정도 인가하였을 때부터 인접 페이지에 리드 페일이 다수 발생한다는 것을 실험적으로 인지한 경우, 제1 임계값을 15회로 결정할 수 있다. 다른 실시예에서, 제1 임계값은 인접 페이지의의 프로그램 동작시, 프로그램 완료까지 인가된 전체 프로그램 펄스 인가 횟수로 결정될 수 있다. 예를 들어, 도 15에서 제1 페이지의 프로그램 시 전체 13회의 펄스를 인가하여 프로그램이 완료되었다면, 제2 페이지의 프로그램 시 사용하게 될 제1 임계값을 13회로 결정할 수 있다. 한편, 제2 페이지의 프로그램 동작이 완료된 경우, 인가된 프로그램 펄스의 횟수를 제1 임계값으로서 갱신하여 제3 페이지의 프로그램 시 이용할 수 있다. 이 경우 갱신된 제1 임계값이 도 9의 펄스 인가 임계치 저장부(135)에 저장될 것이다.
도 14 및 도 15에 도시된 실시예에서는, 제1 스트링 그룹에 속하는 메모리 스트링(CS11'), 제2 스트링 그룹에 속하는 메모리 스트링(CS21'), 제3 스트링 그룹에 속하는 메모리 스트링(CS31') 및 제4 스트링 그룹에 속하는 메모리 스트링(CS41')의 드레인 선택 트랜지스터들(DST1, DST2, DST3, DST4)이 동일한 비트 라인(BL1)에 연결되어 있다. 다만, 이는 본 발명의 일 실시예이며, 실시예에 따라 제1 스트링 그룹 ?T지 제4 스트링 그룹에 속하는 메모리 스트링들이 서로 다른 비트 라인들에 각각 연결될 수 있다. 예를 들어, 메모리 스트링들(CS11', CS21', CS31', CS41')이 서로 다른 네 개의 비트 라인에 각각 연결될 수도 있다. 이 경우, 제1 스트링 그룹 내지 제4 스트링 그룹에 속하는 메모리 스트링들에 각각 연결된 서로 다른 비트 라인들을 독립적으로 구동할 수 있으며, 개별적인 비트 라인 제어가 가능하다.
도 3 내지 도 7, 도 14 도 15를 참조하면, 메모리 셀 어레이(110) 내 복수의 메모리 블록들(BLK1~BLKz)이 3차원 구조인 실시예가 도시되어 있다. 그러나 이는 예시적인 것으로서, 2차원 구조의 메모리 블록에 대하여도 본 발명이 적용될 수 있음을 알 수 있을 것이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 과정을 설명하기 위한 도면이다. 도 17의 설명에 있어서, 도 10의 설명과 중복되는 내용은 생략하기로 한다.
도 16을 참조하면, 인접 페이지의 에러 비트 체크시, 도 10과는 달리 제1 리드 전압(Vr1) 및 제2 리드 전압(Vr2)을 인가하게 된다. 이에 따라, 소거 상태(S0) 뿐만 아니라 제1 프로그램 상태(S1)에 해당하는 메모리 셀들의 문턱 전압 변동에 따른 에러 비트 체크까지 수행할 수 있다. 실시예에 따라, 인접한 페이지의 에러 비트 체크시, 제1 리드 전압(Vr1), 제2 리드 전압(Vr2) 및 제3 리드 전압(Vr3) 모두를 인가할 수도 있다. 이 경우, 소거 상태(S0), 제1 프로그램 상태(S1) 및 제2 프로그램 상태(S2)에 해당하는 메모리 셀들의 문턱 전압 변동에 따른 리드 페일 가능성을 체크할 수 있다.
도 17은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 주변 회로
130: 제어 로직 140: 인터페이스
200: 컨트롤러

Claims (19)

  1. 반도체 메모리 장치에 포함된 제1 페이지의 데이터를 프로그램하기 위한 프로그램 펄스를 인가하는 단계;
    상기 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하는지 여부를 판단하는 단계; 및
    상기 제1 임계값의 초과 여부에 대한 판단 결과에 기초하여, 상기 제1 페이지와 동일한 워드 라인으로 연결되는 제2 페이지에 대해 에러 비트 체크를 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 프로그램 펄스의 인가 횟수가 제1 임계값을 초과하지 않는 경우,
    상기 제1 페이지 데이터의 프로그램이 완료되었는지 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. 제2 항에 있어서,
    상기 제1 페이지 데이터의 프로그램이 완료되지 않은 경우,
    반복적으로 상기 제1 페이지의 데이터를 프로그램하기 위한 프로그램 펄스를 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 제2 페이지에 대한 에러 비트를 체크하는 단계는:
    상기 제2 페이지에 리드 전압을 인가하는 단계;
    리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하는 단계;
    검출된 메모리 셀의 개수가 미리 결정된 에러 임계값을 초과하는지 여부를 판단하는 단계; 및
    상기 에러 임계값의 초과 여부에 대한 판단 결과에 기초하여, 상기 제2 페이지에 대한 불량 처리 및 프로그램 어드레스를 변경하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  5. 제4 항에 있어서, 상기 불량 처리 및 프로그램 어드레스를 변경하는 단계는,
    상기 검출된 메모리 셀의 개수가 상기 에러 임계값을 초과하는 경우,
    상기 반도체 메모리 장치로 프로그램 중단 커맨드를 전달하는 단계;
    상기 반도체 메모리 장치로 상기 제2 페이지의 데이터 백업 동작을 위한 커맨드들을 전달하는 단계; 및
    상기 제2 페이지의 물리 주소를 폐기하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  6. 제5 항에 있어서, 상기 반도체 메모리 장치로 상기 제2 페이지의 데이터 백업 동작을 위핸 커맨드들을 전달하는 단계에서는, 상기 제2 페이지와 연결된 메모리 셀들에 저장된 데이터들이 다른 페이지로 백업되고,
    상기 제2 페이지의 물리 주소를 폐기하는 단계에서는, 상기 제2 페이지와 연결된 워드 라인의 물리 주소를 폐기하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 제5 항에 있어서, 상기 반도체 메모리 장치로 상기 제2 페이지의 데이터 백업 동작을 위핸 커맨드들을 전달하는 단계에서는, 상기 제2 페이지가 포함된 메모리 블록에 저장된 데이터들이 다른 메모리 블록으로 백업되고,
    상기 제2 페이지의 물리 주소를 폐기하는 단계에서는, 상기 제2 페이지를 포함하는 메모리 블록의 물리 주소를 폐기하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제4 항에 있어서, 상기 제2 페이지에 리드 전압을 인가하는 단계에서는, 하나의 리드 전압이 상기 제2 페이지에 속하는 메모리 셀들에 인가되고,
    리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하는 단계에서는, 상기 하나의 리드 전압에 의해 소거 상태의 메모리 셀들 중 에러가 발생한 메모리 셀의 개수가 검출되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하는 단계에서는, 랜더마이즈 된 데이터에 기초하여 상기 에러가 발생한 메모리 셀의 개수가 검출되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제4 항에 있어서, 상기 제2 페이지에 리드 전압을 인가하는 단계에서는, 복수의 리드 전압들이 상기 제2 페이지에 속하는 메모리 셀들에 인가되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 리드된 데이터를 검사하여, 에러가 발생한 메모리 셀의 개수를 검출하는 단계에서는, ECC 동작에 의해 에러가 발생한 메모리 셀의 개수가 검출되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제4 항에 있어서, 상기 에러 임계값은 상기 제2 페이지의 프로그램 동작시 인가되었던 프로그램 펄스의 인가 횟수에 기초하여 결정되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 페이지의 프로그램 동작이 완료되는 경우,
    상기 제1 페이지의 프로그램 동작시 인가된 프로그램 펄스의 인가 횟수로 상기 에러 임계값을 갱신하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제1 워드 라인에 연결되는 제1 페이지, 및 상기 제1 워드 라인에 연결되는 제2 페이지를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하도록 구성되는 컨트롤러를 포함하는 메모리 시스템에 있어서,
    상기 제1 페이지의 프로그램 동작 동안, 상기 제1 페이지의 프로그램을 위한 프로그램 펄스의 인가 횟수가 미리 결정된 제1 임계값을 초과하는 경우, 상기 컨트롤러는 상기 제2 페이지에 대해 에러 비트 체크를 수행하도록 상기 반도체 메모리를 제어하는, 메모리 시스템.
  15. 제14 항에 있어서, 상기 반도체 메모리 장치는 상태 레지스터를 더 포함하고,
    상기 메모리 컨트롤러는 상기 제1 페이지의 프로그램을 위한 프로그램 커맨드를 상기 반도체 메모리 장치로 전달하며,
    상기 반도체 메모리 장치는 상기 프로그램 커맨드에 대응하여 상기 제1 페이지에 프로그램 펄스를 인가하되, 상기 프로그램 펄스의 인가 횟수가 상기 제1 임계값을 초과하는 경우, 상기 상태 레지스터를 업데이트 하는 것을 특징으로 하는, 메모리 시스템.
  16. 제15 항에 있어서,
    상기 상태 레지스터의 업데이트에 응답하여, 상기 컨트롤러는 상기 제2 페이지에 대한 에러 비트 체크를 위한 커맨드들을 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 메모리 시스템.
  17. 제16 항에 있어서, 상기 에러 비트 체크를 위한 커맨드들에 응답하여, 상기 반도체 메모리 장치는 상기 제2 페이지의 데이터를 판독하여 상기 컨트롤러로 전달하는 것을 특징으로 하는, 메모리 시스템.
  18. 제17 항에 있어서, 상기 컨트롤러는 상기 판독된 제2 페이지의 데이터를 분석하여 에러가 발생한 메모리 셀들의 개수를 검출하고,
    상기 검출된 메모리 셀들의 개수가 미리 결정된 에러 임계값을 초과하는 경우, 상기 컨트롤러는 상기 제2 페이지의 데이터 백업 동작을 위한 커맨드들을 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 메모리 시스템.
  19. 제18 항에 있어서, 상기 제2 페이지의 데이터 백업 동작을 위한 커맨드들을 상기 반도체 메모리 장치로 전달하는 것과 병행하여,
    상기 컨트롤러는 상기 제2 페이지의 물리 주소를 폐기하는 것을 특징으로 하는, 메모리 시스템.
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