KR101038991B1 - 메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템및 그 제어 방법 - Google Patents

메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템및 그 제어 방법 Download PDF

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Abstract

메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템 및 그 제어 방법을 개시한다. 개시된 본 발명의 반도체 스토리지 시스템은, 복수의 페이지를 포함하며, 상기 각 페이지에 대한 프로그램 관련 정보를 저장하는 메모리 영역 및 상기 프로그램 관련 정보에 따라 각 페이지의 프로그램 여부를 결정하는 메인 메모리 컨트롤러를 포함한다.
페이지, 웨어 레벨링, 메모리 영역

Description

메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템 및 그 제어 방법{Solid State Storage System For Even Using Of Memory Area and Controlling Method thereof}
본 발명은 반도체 스토리지 시스템에 관한 것으로서, 보다 구체적으로는 메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템 및 그 제어 방법에 관한 것이다.
일반적으로 비휘발성 메모리를 많은 휴대용 정보 기기의 저장용 메모리로 사용하고 있다. 더 나아가, 최근에는 PC(Personal Computer)에서 HDD(Hard Disk Drive)를 대신하여 낸드(NAND) 플래시 메모리를 사용한 SSD(Solid State Drive)가 출시되고 있어 급속도로 HDD 시장을 잠식할 것으로 전망되고 있다.
이러한 낸드 플래시 메모리를 이용하는 반도체 스토리지 시스템은 다수의 페이지를 포함하는 다수의 블록으로 구성된 메모리 영역을 포함한다. 낸드 플래시 메모리의 특징으로 인하여 데이터를 프로그램(program)하는 것은 페이지 단위로 수행하되, 그 데이터를 갱신(update)하거나 삭제(erase)하는 것은 블록 단위로 수행한다. 즉, 어떤 데이터가 저장된 페이지의 내용을 갱신하려면, 해당 페이지가 포함된 블록 전체를 우선 삭제한 후, 다시 페이지 단위로 프로그램해야 한다. 그리하여, 통상 플래시 메모리의 수명(life time)은 블록의 사용 빈도, 예컨대, 삭제 주기(erase cycle) 또는 삭제 횟수(erase count)에 의해 제한된다고 알려져 있다.
도 1a 및 도 1b는, 종래의 반도체 스토리지 시스템의 특정 블록 또는 특정 영역이 과도하게 사용된 예시적 그래프이다. 그래프의 X축은 어드레스를 나타내고, Y축은 삭제 횟수를 나타낸다.
도 1a의 그래프를 참조하면, 어드레스 1500-2000번지 사이의 메모리 영역이 다른 메모리 영역보다 과도하게 사용된 용례를 나타낸다. 또한, 도 1b의 그래프를 참조하면, 다른 어드레스의 영역들은 아직 신선한(fresh) 메모리 상태를 가짐에도 불구하고, 특정 번지(편의상, a번지와 b번지)에서 과도하게 사용됨으로써 반도체 스토리지 시스템내 불량이 발생한 경우를 나타낸다.
공지된 바로는, 플래시 메모리를 구성하는 셀의 종류, 즉 SLC(Single Level Cell)의 경우에는 대략 100,000번 정도, MLC(Multi Level Cell)의 경우에는 대략 5000 ~10,000번 정도 삭제하면 그 수명이 다하는 것으로 알려져 있다. 따라서 SSD를 효율적으로 사용하기 위해서는 플래시 메모리의 모든 영역이 균등하게 사용되도록 관리하는 것이 매우 중요하게 되었다.
이를 위해, 반도체 스토리지 시스템의 메인 컨트롤러(main controller)가 블록 단위로 웨어 레벨링(wear-leveling)을 수행하여 메모리 영역의 전체 블록의 사용 빈도를 적절히 관리하고 균등하게 사용하도록 제어하도록 하고 있다. 하지만, 이로 인해 메인 컨트롤러의 부하(load)는 더욱 증가하므로, 오히려 반도체 스토리 지 시스템 전체의 성능을 저하시킬 수 있는 요인이 되고 있다.
본 발명의 기술적 과제는 메모리 영역을 균등하게 사용하도록 제어하는 반도체 스토리지 시스템을 제공하는 것이다.
본 발명의 기술적 과제는 메모리 영역을 균등하게 사용하도록 제어하는 반도체 스토리지 시스템의 제어 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 반도체 스토리지 시스템은, 복수의 페이지를 포함하며, 상기 각 페이지에 대한 프로그램 완료 시점의 프로그램 펄스 인가 횟수를 누적 카운팅하여 프로그램 관련 정보로서 저장하는 메모리 영역 및 상기 프로그램 관련 정보에 따라 각 페이지의 프로그램 여부를 결정하는 메인 메모리 컨트롤러를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 다른 실시예에 따른 본 발명의 반도체 스토리지 시스템은, 복수의 칩을 포함하며 상기 각 칩은 복수의 페이지를 포함하며, 상기 페이지에 대한 프로그램 완료 시점의 프로그램 펄스 인가 횟수를 누적 카운팅하여 프로그램 빈도로서 저장하는 수명 관리부를 포함하는 메모리 영역 및 상기 메모리 영역으로부터 해당 페이지의 상기 프로그램 빈도를 수신하여 상기 해당 페이지의 프로그램 여부를 결정하는 메인 메모리 컨트롤러를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 반도체 스토리지 시스템의 제어 방법은, 외부 프로그램 명령에 응답하여, 메모리 영역의 해당 페이지에 프로그램 펄스를 소정 전압 크기만큼 증가시키며 인가하는 단계, 상기 프로그램 완료 시점의 상기 프로그램 펄스 인가 횟수를 누적 카운팅하여 상기 메모리 영역내에 저장하는 단계 및 메인 메모리 컨트롤러가 상기 메모리 영역내 저장된 상기 누적 카운팅 값을 이용하여 해당 페이지의 프로그램 여부를 결정하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 스토리지 시스템은 메인 메모리 컨트롤러의 부하를 감소시키면서도, 메모리 영역의 균등한 사용을 제어할 수 있다. 또한, 메인 메모리 컨트롤러의 작업 수행에 대한 부하가 감소됨으로써 반도체 스토리지 시스템의 속도 및 성능을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 스토리지 시스템에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 스토리지 시스템의 블록도이다.
도 2를 참조하면, 반도체 스토리지 시스템은 호스트 인터페이스(110), 메인 메모리 컨트롤러(120), MCU(Micro Control Unit) 및 메모리 영역(140)을 포함한다.
우선, 호스트 인터페이스(110)는 메인 메모리 컨트롤러(120)와 연결되며, 외부 호스트 (미도시)와 메모리 컨트롤러(120)간에 제어 명령, 어드레스 신호 및 데이터 신호를 송수신한다. 호스트 인터페이스(110)와 외부 호스트 (미도시)간의 인터페이스 방식은 직렬 ATA(Serial Advanced Technology Attachment;SATA), 병렬 ATA(Parallel Advanced Technology attachment;PATA), SCSI, 익스프레스 카 드(Express Card) 및 피시아이-익스프레스(PCI-Express) 방식 중 어느 하나일 수 있으며 제한되지 않는다.
메인 메모리 컨트롤러(120)는 메인 메모리 셀 어레이(140)의 복수개의 낸드 플래시 메모리 소자 중 소정 낸드 플래시 메모리 소자(미도시)를 선택하고, 프로그램, 삭제 또는 리드 명령을 제공한다. 또한, 본 발명의 일 실시예에 따르면, 메인 메모리 컨트롤러(120)는 메모리 영역(140)으로부터의 프로그램 펄스 인가 횟수 정보를 이용하여 메모리 영역(140)의 균등한 사용을 제어할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
MCU(130)는 메인 메모리 컨트롤러(120)와 제어 명령, 어드레스 신호 및 데이터 신호등을 서로 송수신하거나, 정보등을 일부 저장한다. 이러한 MCU(130)내에는 통상 SRAM(Static Random Access Memory)과 같은 버퍼가 구비될 수 있다.
메모리 영역(140)은 복수의 낸드 플래시 소자(미도시) 및 수명 관리부(148)를 포함한다. 메모리 영역(140)은 메인 메모리 컨트롤러(120)에 제어되어 복수의 낸드 플래시 소자를 통해 데이터의 프로그램, 삭제 및 리드 동작이 수행된다. 한편, 본 발명의 일 실시예에 따른 메모리 영역(140)은 수명 관리부(148)를 구비하여, 낸드 플래시 소자(미도시)의 프로그램 펄스 인가 횟수를 저장할 수 있다.
보다 구체적으로, 수명 관리부(148)는 데이터의 프로그램시 사용되는 프로그램 펄스의 횟수를 저장함으로써, 메모리 영역(140)에서 낸드 플래시 소자의 사용 빈도수를 간접적으로 체크할 수 있도록 한다. 즉, 메모리 영역(140)이 프로그램 펄스의 횟수를 메인 메모리 컨트롤러(120)에 제공하면, 메인 메모리 컨트롤러(120)는 프로그램 펄스의 횟수가 임계치인지 판단하여 임계치의 해당 페이지대신 다른 페이지에서 프로그램이 수행되도록 제어할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 메모리 영역(140)이 낸드 플래시 소자내 페이지의 사용 빈도가 되는 프로그램 펄스 인가 횟수를 저장하고, 메인 메모리 컨트롤러(120)에서 이러한 정보를 이용하도록 한다. 환언하면, 종래와 같이, 메인 메모리 컨트롤러(120)가 직접 메모리 영역(140)에 대해 웨어 레벨링을 수행하는 것은 많은 시간이 소요될 뿐 아니라, 웨어 레벨링 수행 시간동안 메인 메모리 컨트롤러(120)는 다른 작업을 처리하기 어려웠다. 하지만, 본 발명의 일 실시예에 따르면, 메인 메모리 컨트롤러(120)의 웨어 레벨링에 대한 작업 수행의 부담을 줄이면서도 균등한 메모리 영역(140)의 사용을 유도할 수 있다.
이에 대한 설명은 다음의 도면들을 참조하여 상세히 설명하기로 한다.
도 3은 수명 관리부(148)의 개념적인 블록도이다.
수명 관리부(148)는 프로그램 제어부(142) 및 레지스터(146)를 포함한다.
프로그램 제어부(142)는 외부 명령어에 응답하여 소정 전압의 프로그램 펄스(VPGM)를 낸드 플래시 소자(점선으로 표시)의 해당 페이지에 제공한다. 당업자라면 이미 잘 알고 있는 바와 같이, 낸드 플래시 소자의 프로그램은 페이지 단위로 수행되며, 해당 페이지의 워드라인에 고전압, 예컨대 18-20V의 전압을 인가하여 F-N 터널링 효과에 의해 전하가 플로팅 게이트에 축적되도록 하는 것이다.
이때, 프로그램 전압 인가 방법은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP)방식을 이용하는 것으로 예시하나, 이에 제한되지 않는다. 우선, 프로그램 명령에 응답하여 소정 전압의 프로그램 펄스(VPGM)를 일단 인가하고 매 펄스 인가시마다 프로그램 성공 여부를 검증(verify)하면서 점차적으로 프로그램 펄스(VPGM)의 전압을 소정 전압만큼 증가시키는 방식이다. 따라서, 프로그램이 완성이 되기까지, 프로그램 제어부(142)는 소정 횟수 이상의 프로그램 펄스(VPGM)를 인가해야 하며, 프로그램이 성공하는 시점까지 프로그램 펄스 인가 횟수(PCNT)를 계속 카운팅하도록 한다. 여기서의 프로그램 제어부(142)는 도시하지 않았으나 카운터를 포함하는 통상의 ISPP 방식의 프로그램 제어부로 예시하였다.
레지스터(146)는 프로그램이 성공된 시점의 카운팅된 프로그램 펄스 인가 횟수(PCNT)를 저장한다.
즉, 본 발명의 일 실시예에 따른 레지스터(146)는 페이지마다 프로그램 펄스 인가 횟수(PCNT)를 저장하여, 메인 메모리 컨트롤러(120)에 제공하고, 이러한 과정을 반복하면서 페이지마다의 프로그램 펄스 인가 횟수(PCNT)를 누적한다. 그리하여, 메인 메모리 컨트롤러(120)는 해당 페이지의 저장된 프로그램 펄스 인가 횟수가 기 설정된 임계치인지 판단하여 임계치이면 해당 페이지의 수명 한계를 감지한다. 이에 따라, 메인 메모리 컨트롤러(120)는 해당 페이지에 추가의 프로그램이 수행되지 않도록 하고, 다음의 프로그램 명령에 응답하여 다른 페이지에서 수행되도록 제어할 수 있다.
이로써, 본 발명의 일 실시예에 따르면, 수명 관리부(148)의 정보를 이용하 여 메모리 영역(140)의 수명 관리를 하는 것이 용이해질 수 있다. 한편, 설명의 편의상, 여기서는 낸드 플래시 소자가 블록당 128 페이지를 포함하는 것으로 예시한다.
다시 말하면, 특정 페이지가 빈번하게 프로그램된다면, 누적된 프로그램 펄스 인가 횟수(PCNT)도 상당히 크고 상기 특정 페이지는 마모(wear-out)가 심할 것이다. 따라서, 이러한 경우, 상기 특정 페이지에는 추가의 프로그램이 수행되지 않도록 제어할 필요가 있다. 본 발명의 일 실시예에서는 메인 메모리 컨트롤러(120)가 레지스터(146)의 저장된 프로그램 펄스 인가 횟수(PCNT)를 수신하여, 해당 페이지의 프로그램 여부만 제어함으로써, 메인 메모리 컨트롤러(120)의 작업 수행 부담이 경감될 수 있다.
도 4는 도 1에 따른 반도체 스토리지 시스템의 제어 방법을 나타낸 순서도이다.
다시 도 1 내지 도 4를 참조하면, 외부로부터 프로그램 명령어가 입력된다(S10).
그리하여, 프로그램 제어부(142)에서 우선 소정 전압을 갖는 프로그램 펄스를 인가한다(S20).
프로그램 펄스(VPGM) 인가 후, 프로그램이 성공했는지 검증을 한다(S30).
미처 프로그램되지 못했다면, 프로그램 펄스(VPGM)의 전압 크기를 기 설정된 전압 스텝(ΔV)만큼 증가시켜(S40), 이전 단계보다 높아진 전압을 갖는 프로그램 펄스를 다시 인가한다(S20).
상기의 과정을 반복하여 프로그램이 성공했다면, 프로그램 펄스 스텝의 수를 카운팅하여 해당 페이지에 프로그램 펄스가 인가된 횟수를 레지스터(146)에 저장한 후, 메인 메모리 컨트롤러(120)에 제공한다(S50).
메인 메모리 컨트롤러(120)는 프로그램 펄스 인가 횟수가 임계치인지 판단한다(S60).
그리하여, 해당 페이지의 프로그램 펄스 인가 횟수가 임계치이면 불량 페이지 처리하여, 해당 페이지가 억세스되지 않도록 제어한다(S70).
하지만, 해당 페이지의 프로그램 펄스 인가 횟수가 임계치를 초과하지 않으면 해당 페이지에서 계속 추가의 프로그램 명령이 수행되는 것을 허용한다(S80).
이상과 같이, 본 발명의 일 실시예에 따른 반도체 스토리지 시스템은 페이지 단위로 프로그램 펄스 인가 횟수를 카운팅하고, 이를 이용함으로써 전 메모리 영역(140)의 균등한 사용을 제어할 수 있다. 또한, 이러한 프로그램 펄스 인가 횟수를 메모리 영역(140)내에 저장함으로써 메인 메모리 컨트롤러(120)의 작업 수행에 대한 부하를 경감시킬 수 있다. 더 나아가, 프로그램 펄스 인가 횟수(PCNT)를 웨어 레벨링의 기준으로 이용함으로써, 블록 단위로 제어하는 종래의 수명 관리 방법보다 미세한 페이지 단위로 제어함으로써 메모리 영역(140)을 보다 효율적으로 관리할 수 있다. 이뿐 아니라, 웨어 레벨링의 기준이 되는 횟수에 대한 카운팅 및 저장의 작업이 메모리 영역(140)에 의해 수행하는 것이 가능해짐으로써, 메모리 영역(140)을 제어하는 다양한 컨트롤 유닛 또는 다양한 컨트롤러에 대해 보다 자유롭게 적용시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 및 도 1b는 종래의 불균등한 메모리 영역의 용례를 나타내는 그래프,
도 2는 본 발명의 일 실시예에 따른 반도체 스토리지 시스템의 블록도,
도 3은 도 2에 따른 수명 관리부의 개념적인 블록도, 및
도 4는 도 2에 따른 반도체 스토리지 시스템의 제어 방법을 나타낸 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 호스트 인터페이스 120: 메인 메모리 컨트롤러
130: MCU 140: 메모리 영역
142: 프로그램 제어부 146: 레지스터
148: 수명 관리부

Claims (15)

  1. 복수의 페이지를 포함하며, 상기 각 페이지에 대한 프로그램 완료 시점의 프로그램 펄스 인가 횟수를 누적 카운팅하여 프로그램 관련 정보로서 저장하는 메모리 영역; 및
    상기 프로그램 관련 정보에 따라 각 페이지의 프로그램 여부를 결정하는 메인 메모리 컨트롤러를 포함하는 반도체 스토리지 시스템.
  2. 제 1항에 있어서,
    상기 메모리 영역은,
    프로그램시 해당 페이지에 프로그램이 완료되기까지 소정의 전압 크기로 증가된 프로그램 펄스가 인가되는 반도체 스토리지 시스템.
  3. 삭제
  4. 제 1항에 있어서,
    상기 컨트롤러는,
    상기 프로그램 관련 정보를 수신하여 해당 페이지의 프로그램 펄스 인가 횟수의 누적 카운팅 값이 기 설정된 임계치를 초과하는지 판단함으로써 해당 페이지의 프로그램 여부를 결정하는 반도체 스토리지 시스템.
  5. 제 1항에 있어서,
    상기 메모리 영역은 복수의 낸드 플래시 소자를 포함하는 반도체 스토리지 시스템.
  6. 복수의 칩을 포함하며 상기 각 칩은 복수의 페이지를 포함하며, 상기 페이지에 대한 프로그램 완료 시점의 프로그램 펄스 인가 횟수를 누적 카운팅하여 프로그램 빈도로서 저장하는 수명 관리부를 포함하는 메모리 영역; 및
    상기 메모리 영역으로부터 해당 페이지의 상기 프로그램 빈도를 수신하여 상기 해당 페이지의 프로그램 여부를 결정하는 메인 메모리 컨트롤러를 포함하는 반도체 스토리지 시스템.
  7. 제 6항에 있어서,
    상기 수명 관리부는,
    프로그램 명령에 응답하여 소정 전압의 프로그램 펄스를 해당 페이지에 증가형 스텝 펄스 프로그램(ISPP; Incremental Step Pulse Programming) 방식으로 제공하고, 상기 페이지에 대한 프로그램 완료 시점의 프로그램 펄스 인가 횟수를 누적 카운팅하여 레지스터로 제공하는 프로그램 제어부; 및
    상기 프로그램 제어부로부터 상기 누적 카운팅값을 수신하여 상기 프로그램 빈도로서 저장하는 상기 레지스터를 포함하는 반도체 스토리지 시스템.
  8. 제 7항에 있어서,
    상기 프로그램 제어부는,
    매 펄스 인가시마다 프로그램 성공 여부를 검증하면서 소정 전압크기만큼 상기 프로그램 펄스의 전압을 증가시키는 반도체 스토리지 시스템.
  9. 제 7항에 있어서,
    상기 레지스터는 상기 누적 카운팅값을 상기 메인 메모리 컨트롤러에 제공하는 반도체 스토리지 시스템.
  10. 제 9항에 있어서,
    상기 컨트롤러는,
    상기 누적 카운팅값을 상기 프로그램 빈도로서 수신하여 해당 페이지의 누적 카운팅값이 기 설정된 임계치를 초과하면, 이후의 프로그램 명령에 응답하여 해당 페이지대신 다른 페이지에 프로그램이 수행되도록 제어하는 반도체 스토리지 시스템.
  11. 제 6항에 있어서,
    상기 메모리 영역내 상기 칩은 낸드 플래시 소자인 반도체 스토리지 시스템.
  12. 외부 프로그램 명령에 응답하여, 메모리 영역의 해당 페이지에 프로그램 펄스를 소정 전압 크기만큼 증가시키며 인가하는 단계;
    상기 프로그램 완료 시점의 상기 프로그램 펄스 인가 횟수를 누적 카운팅하여 상기 메모리 영역내에 저장하는 단계;
    메인 메모리 컨트롤러가 상기 메모리 영역내 저장된 상기 누적 카운팅 값을 이용하여 해당 페이지의 프로그램 여부를 결정하는 단계를 포함하는 반도체 스토리지 시스템의 제어 방법.
  13. 제 12항에 있어서,
    상기 프로그램 펄스를 인가하는 단계는,
    상기 프로그램 펄스의 전압을 증가시킬 때, 매 펄스 인가시마다 프로그램 성공 여부를 검증하는 것을 더 포함하는 반도체 스토리지 시스템의 제어 방법.
  14. 제 12항에 있어서,
    상기 프로그램 여부를 결정하는 단계는,
    상기 해당 페이지의 상기 누적 카운팅 값이 임계치를 초과하면 불량 페이지처리하여 이후의 프로그램 명령에 응답하여 상기 해당 페이지에 프로그램이 수행되지 않도록 하는 반도체 스토리지 시스템의 제어 방법.
  15. 제 14항에 있어서,
    상기 해당 페이지가 불량 페이지로 처리되면, 이후의 프로그램 명령에 응답하여 상기 해당 페이지대신 다른 페이지에 프로그램 명령이 수행되도록 제어하는 반도체 스토리지 시스템의 제어 방법.
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