KR101413736B1 - 향상된 신뢰성을 갖는 메모리 시스템 및 그것의웨어-레벨링 기법 - Google Patents

향상된 신뢰성을 갖는 메모리 시스템 및 그것의웨어-레벨링 기법 Download PDF

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Abstract

본 발명의 예시적인 실시예들은 메모리 유니트들을 갖는 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 소거 이벤트 정보 및 이씨씨 이벤트 정보에 의거하여 상기 메모리 유니트들에 대한 웨어-레벨링 동작을 수행하는 메모리 시스템을 제공한다.

Description

향상된 신뢰성을 갖는 메모리 시스템 및 그것의 웨어-레벨링 기법{MEMORY SYSTEM WITH IMPROVED RELIABILITY AND WEAR-LEVELING TECHNIQUE THEREOF}
본 발명은 저장 시스템에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치를 이용한 메모리 시스템에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징 들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, 노어 플래시 메모리 장치와 낸드 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
플로팅 게이트 기술들을 이용하는 플래시 메모리 장치에 있어서, 데이터 보유 특성(data-retention characteristics) 및 질적 저하없는 프로그램/소거 사이클 수(또는 내구성)은 가장 중요한 신뢰성 관심사이다. 저장된 전하(또는 전자들)는 결함 인터폴리 절연막을 통한 열이온 방출 및 전하 확산, 이온 불순물, 프로그램 디스터브 스트레스, 등과 같은 다양한 페일 메카니즘들을 통해 플로팅 게이트로부터 누설될 수 있다. 이는 문턱 전압의 감소를 야기할 것이다. 제어 게이트가 전원 전압으로 유지된 상태에서 플로팅 게이트가 서서히 전하들을 얻을 때 전하 획득의 반대 효과가 생길 수 있다. 이는 문턱 전압의 증가를 야기한다. 반복적인 프로그램/소거 사이클들은 메모리 트랜지스터 산화막들을 스트레스 받게하며, 이는 플래시 메모리 장치에 대한 터널 산화막 브레이크다운과 같은 페일을 야기할 수 있다.
플래시 메모리 장치는 10K의 프로그램/소거 사이클 수만큼 프로그램/소거되면 노화/열화 현상에 의해 배드 블럭이 발생할 가능성이 증가된다. 따라서 플래시 메모리 장치의 메모리 블록들 전체를 균일하게 사용하기 위해 다양한 웨어-레벨링 기법이 사용되고 있다. 예시적인 웨어-레벨링 기법에 의하면, 물리적인 섹터/메모리 블록에 맵핑되는 논리적인 섹터/메모리 블록 번호를 변경함으로써 웨어-레벨링을 구현하는 것이 가능하다. 메모리 블록들이 모두 사용된 후 첫번째 메모리 블럭부터 다시 사용하는 방법은 완벽한 웨어 레벨링을 구현할 수는 있으나 블럭 이동과 소거로 인해 유효한 데이터의 블럭 이동이 빈번해지고 결과적으로 시스템의 성능을 저하시키는 단점이 있다. 따라서 메모리 블럭마다 소거 횟수를 관리하면서 현재 유효한 데이터가 가장 적은 블럭을 최우선 소거 대상 블럭으로 선택하는 방법이 웨어 레벨링과 성능을 모두 만족시킬 수 있는 최선의 방법이다.
본 발명의 목적은 신뢰성을 향상킬 수 있는 메모리 시스템 및 그것의 웨어-레벨링 기법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 각각이 복수의 메모리 셀들로 구성된 메모리 유니트들 갖는 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 소거 이벤트 정보 및 이씨씨 이벤트 정보에 의거하여 상기 메모리 유니트들에 대한 웨어-레벨링 동작을 수행하는 메모리 시스템을 제공한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 각 메모리 유니트의 에러 비트 값들을 포함한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 초기 상태에서 가장 높은 우선순위의 제 1 그룹으로 상기 메모리 유니트들을 설정하고, 상기 에러 비트 값들은 2-비트 에러의 이벤트 횟수를 나타내는 제 1 에러 비트 값과 3-비트 에러의 이벤트 횟수를 나타내는 제 2 에러 비트 값을 포함한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 제 1 에러 비트 값이 제 1 이씨씨 임계값보다 클 때 낮은 우선순위의 제 2 그룹으로 상기 각 메모리 유니트를 설정한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 상기 각 메모리 유니트의 소거 이벤트 횟수에 관계없이 가장 낮은 우선순위의 제 3 그룹으로 상기 각 메모리 유니트를 설정한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 제 2 에러 비트 값이 상기 제 2 이씨씨 임계값보다 클 때 상기 제 2 그룹에 속하는 각 메모리 유니트를 상기 제 3 그룹으로 설정한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 각 메모리 유니트의 소거 이벤트 값이 소거 임계값보다 클 때 상기 제 2 그룹으로 상기 각 메모리 유니트를 설정한다.
예시적인 실시예에 있어서, 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 메모리 카드 및 에스에스디 중 어느 하나를 구성한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 프로세싱 유니트와; 상기 플래시 메모리 장치의 선택된 메모리 유니트으로부터 읽혀진 데이터를 임시 저장하는 버퍼 메모리와; 그리고 상기 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행하는 이씨씨 블록을 포함하며, 상기 이씨씨 블록은 에러 검출시 에러 비트 수를 나타내는 이씨씨 이벤트 정보를 상기 프로세싱 유니트로 전송하고, 상기 프로세싱 유니트는 상기 이씨씨 이벤트 정보에 따라 상기 선택된 메모리 유니트의 에러 비트 값을 갱신한다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트는 소거 단위를 구성한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 메모리 유니트들 중 하나 또는 그 보다 많은 유니트들의 에러 비트 값들을 포함한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 각 메모리 유니트의 메모리 셀들로 구성된 행들 중 하나 또는 그 보다 많은 행들의 에러 비트 값들을 포함한다.
본 발명의 다른 예시적인 실시예들은 메모리 유니트들을 갖는 플래시 메모리 장치를 포함한 메모리 시스템의 웨어-레벨링 방법을 제공하며, 이 방법은 프로그램/소거 사이클링에 따른 상기 각 메모리 유니트의 소거 이벤트 정보 및 이씨씨 이벤트 정보를 웨어-레벨링 테이블에 저장하고, 상기 웨어-레벨링 테이블에 저장된 상기 각 메모리 유니트의 소거 이벤트 정보 및 이씨씨 이벤트 정보에 의거하여 상기 각 메모리 유니트에 대한 웨어-레벨링 동작을 수행하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 각 메모리 유니트의 에러 비트 값들을 포함한다.
예시적인 실시예에 있어서, 상기 메모리 유니트들은 초기 상태에서 가장 높은 우선순위의 제 1 그룹으로 설정되고, 상기 에러 비트 값들은 2-비트 에러의 이벤트 횟수를 나타내는 제 1 에러 비트 값과 3-비트 에러의 이벤트 횟수를 나타내는 제 2 에러 비트 값을 포함한다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트은 상기 각 메모리 유니트의 제 1 에러 비트 값이 제 1 이씨씨 임계값보다 클 때 낮은 우선순위의 제 2 그룹으로 설정된다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 상기 각 메모리 유니트의 소거 이벤트 횟수에 관계없이 가장 낮은 우선순위의 제 3 그룹으로 상기 각 메모리 유니트가 설정된다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트의 제 2 에러 비트 값이 상기 제 2 이씨씨 임계값보다 클 때 상기 제 2 그룹에 속하는 각 메모리 유니트가 상기 제 3 그룹으로 설정된다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트의 소거 이벤트 값이 소거 임계값보다 클 때 상기 각 메모리 유니트가 상기 제 2 그룹으로 설정된다.
예시적인 실시예에 있어서, 상기 각 메모리 유니트는 소거 단위를 구성한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 메모리 유니트들 중 하나 또는 그 보다 많은 유니트들의 에러 비트 값들을 포함한다.
예시적인 실시예에 있어서, 상기 소거 이벤트 정보는 상기 각 메모리 유니트의 소거 이벤트 횟수를 포함하고, 상기 이씨씨 이벤트 정보는 상기 각 메모리 유니트의 메모리 셀들로 구성된 행들 중 하나 또는 그 보다 많은 행들의 에러 비트 값들을 포함한다.
본 발명의 메모리 시스템에 따르면, 플래시 메모리 장치의 전체적인 신뢰성을 향상시킬 수 있다.
본 발명에 있어서, "메모리 유니트"라는 용어는 "메모리 블록", "섹터", 등과 동일한 의미로 사용될 것이다. 메모리 유니트는 복수의 메모리 셀들을 포함하며, 소거 단위를 구성할 것이다. 설명의 편의상, 본 발명의 예시적인 실시예들은 메모리 블록이라는 용어를 사용하여 설명될 것이다. 하지만, 메모리 블록이라는 용어가 특정 메모리 분야에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1은 본 발명의 예시적인 실시예들에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 메모리 시스템(100)은 메모리 컨트롤러(120)와 플래시 메모리 장치(140)를 포함할 것이다. 메모리 컨트롤러(120)는 외부(예를 들면, 호스트)로부터의 요청에 응답하여 플래시 메모리 장치(140)를 제어할 것이다. 메모리 컨트롤러(120)는 프로세싱 유니트(122), 에러 검사 정정(Error Checking and Correction) 블록(이하, ECC 블록이라 칭함) (124), 그리고 버퍼 메모리(126)를 포함할 것이다. 프로세싱 유니트(122)는 메모리 컨트롤러(120)의 전반적인 동작을 제어하도록 구성될 것이다. ECC 블록(124)은 플래시 메모리 장치(140)에 저장될 데이터로부터 ECC 데이터를 생성하도록 구성될 것이다. ECC 블록(124)은 플래시 메모리 장치(140)로부터 읽혀진 데이터가 에러가 있는 지의 여부를 판별하 도록 구성될 것이다. 에러가 검출될 때, ECC 블록(124)은 에러가 검출되었음을 그리고 N-비트 에러가 발생하였음을 알리는 정보를 프로세싱 유니트(122)로 제공할 것이다. 버퍼 메모리(126)는 플래시 메모리 장치(140)에 저장될 데이터를 임시 저장하는 데 그리고 플래시 메모리 장치(140)로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 버퍼 메모리(126)에는 플래시 메모리 장치(140)를 관리하는 데 필요한 프로그램 및 맵핑 테이블들이 저장될 것이다.
플래시 메모리 장치(140)는 메모리 블록들(BLK0∼BLKm-1)의 어레이(142)와 읽기/쓰기 회로(144)를 포함할 것이다. 읽기/쓰기 회로(144)는 메모리 컨트롤러(120)로부터의 요청에 응답하여 선택된 메모리 블록(들)에 대한 읽기/쓰기 동작을 수행하도록 구성될 것이다. 여기서, 쓰기 동작은 프로그램 동작과 소거 동작을 포함할 것이다. 메모리 블록들(BLK0∼BLKm-1) 각각은, 비록 도면에는 도시되지 않았지만, 행들과 열들로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 전하를 저장하는 트랜지스터 구조로 구성될 것이다.
본 발명에 따른 메모리 시스템(100)은 플래시 메모리 장치(140)의 메모리 블록들(BLK0∼BLKm-1)이 균등하게 사용되도록(또는, 플래시 메모리 장치(140)의 메모리 블록들(BLK0∼BLKm-1)에 대한 소거 이벤트(erase event)가 평균화되도록) 균등 사용 기법(wear-leveling technique)을 사용할 것이다. 특히, 본 발명에 따른 메모리 시스템(100)은 각 메모리 블록의 소거 이벤트 정보 뿐만 아니라 각 메모리 블록의 ECC 이벤트 정보에 의거한 균등 사용 기법을 사용할 것이다. 소거 이벤트 정보에 의거하여 각 메모리 블록에 대한 P/E 사이클링(Program/Erase cycleing)을 관리 하는 경우, 각 메모리 블록의 실질적인 열화 정도를 정확하게 반영하는 것이 어렵다. 좀 더 구체적으로 설명하면 다음과 같다.
예를 들면, 2개의 메모리 블록들의 소거 이벤트 횟수가 동일하더라도, 어느 하나의 메모리 블록(이하, 제 1 메모리 블록이라 칭함)에 속하는 메모리 셀들은 다른 하나의 메모리 블록(이하, 제 2 메모리 블록이라 칭함)에 속하는 메모리 셀들과 다른 특성을 가질 수 있다. 다시 말해서, 제 1 메모리 블록의 메모리 셀들의 소거 및 프로그램 특성들이 제 2 메모리 블록의 메모리 셀들의 소거 및 프로그램 특성들과 다를 것이다. 2개의 메모리 블록들의 소거 이벤트 횟수가 동일하더라도, 소거 및 프로그램 특성들이 다르기 때문에, 제 1 메모리 블록의 열화 정도는 제 2 메모리 블록의 열화 정도와 실질적으로 다를 것이다. 이는 소거 이벤트 횟수만을 이용하여 각 메모리 블록에 대한 P/E 사이클링(Program/Erase cycling)을 관리할 때 각 메모리 블록에 대한 열화 정도를 평균화시키는 것이 어렵다는 것을 의미한다. 따라서, 본 발명의 메모리 시스템(100)은 소거 이벤트 횟수 뿐만 아니라 각 메모리 블록의 열화 정도를 평균화시키기 위해서 소거 이벤트 정보와 함께 각 메모리 블록의 ECC 이벤트 정보를 이용하여 각 메모리 블록에 대한 P/E 사이클링을 관리할 것이다. 이는 이하 상세히 설명될 것이다.
본 발명에 따른 웨어-레벨링 기법에 의하면, 플래시 메모리 장치(140)의 메모리 블록들(BLK0∼BLKm-1)은 소거 이벤트 정보 및 ECC 이벤트 정보에 따라 복수의, 예를 들면, 3개의 그룹들(이하, "제 1 내지 제 3 그룹들"이라 칭함)으로 할당될 것이다. 여기서, 소거 이벤트 정보는 각 메모리 블록의 소거 이벤트 횟 수(ERS_CNT)를 포함할 것이다. 소거 이벤트 횟수(ERS_CNT)는 각 메모리 블록이 소거될 때 증가될 것이다. ECC 이벤트 정보는 각 메모리 블록의 에러 비트 값들을 포함할 것이다. 예시적인 실시예에 있어서, ECC 블록(124)이 4-비트 에러를 검출 및 정정할 수 있다고 가정하면, ECC 이벤트 정보는 각 메모리 블록에 대한 제 1 및 제 2 에러 비트 값들을 포함할 것이다. 제 1 에러 비트 값(EBN_2)은 ECC 이벤트가 생길 때 2개의 비트들이 정정됨을 나타내며, 각 메모리 블록에서 2-비트 에러가 정정될 때 증가될 것이다. 제 2 에러 비트 값(EBN_3)은 ECC 이벤트가 생길 때 3개의 비트들이 정정됨을 나타내며, 각 메모리 블록에서 3-비트 에러가 정정될 때 증가될 것이다. 이러한 조건들을 기준으로 메모리 블록들이 아래와 같이 제 1 내지 제 3 그룹들로 할당될 것이다. 이후 설명된 바와 같이, 제 1 그룹은 가장 높은 우선순위를 가지고, 제 3 그룹은 가장 낮은 우선선위를 가지며, 제 2 그룹은 제 1 그룹보다 낮은 우선순위를 갖는다.
설명에 앞서, 상술한 소거 이벤트 횟수(ERS_CNT)와 제 1 및 제 2 에러 비트 값들(EBN_2, EBN_3)은 테이블 형태(이하, 웨어-레벨링 테이블이라 칭함)로 프로세싱 유니트(122)에 의해서 관리될 것이다. 웨어-레벨링 테이블은 플래시 메모리 장치(140)에 저장되며, 파워-온시 버퍼 메모리(126)로 로드될 것이다. 선택된 메모리 블록에 대해서 소거 이벤트가 발생할 때, 프로세싱 유니트(122)는 선택된 메모리 블록에 대한 소거 이벤트 횟수가 증가하도록 웨어-레벨링 테이블을 갱신할 것이다. 선택된 메모리 블록으로부터 읽혀진 데이터로부터 에러가 검출될 때, ECC 블록(124)은 읽혀진 데이터의 에러를 정정하고 에러 비트 수를 프로세싱 유니트(122) 에 제공할 것이다. 프로세싱 유니트(122)는 제공된 에러 비트 수에 따라 선택된 메모리 블록에 대한 제 1 에러 비트 값(EBN_2) 또는 제 2 에러 비트 값(EBN_3)이 증가되도록 웨어-레벨링 테이블을 갱신할 것이다. 이러한 방식으로 소거 이벤트 횟수(ERS_CNT)와 제 1 및 제 2 에러 비트 값들(EBN_2, EBN_3)이 프로세싱 유니트(122)의 제어하에 관리될 것이다.
초기 상태에서는, 도 2에 도시된 바와 같이, 모든 메모리 블록들(BLK0∼BLKm-1)이 제 1 그룹(201)으로 할당될 것이다. 읽기, 소거, 그리고 프로그램 동작들이 수행됨에 따라, 각 메모리 블록에 대한 소거 이벤트 횟수(ERS_CNT)와 제 1 및 제 2 에러 비트 값들(EBN_2, EBN_3)이 증가될 것이다. 각 메모리 블록에 대한 소거 이벤트 횟수(ERS_CNT)와 제 1 및 제 2 에러 비트 값들(EBN_2, EBN_3)이 증가됨에 따라, 메모리 블록들(BLK0∼BLKm-1)은 선택적으로 제 2 그룹(202) 또는 제 3 그룹(203)으로 할당될 것이다. 제 1 그룹(201)에 속하는 메모리 블록들을 제 2 그룹(202)과 제 3 그룹(203)으로 할당하는 기준은 다음과 같다.
소거 이벤트 횟수(ERS_CNT)가 소거 임계값(T_ERS)을 초과하거나, 제 1 에러 비트 값(EBN_2)이 제 1 ECC 임계값(T_ECC1)을 초과할 때, 제 1 그룹(201)에 속하는 메모리 블록은 제 2 그룹(202)으로 할당될 것이다. 또는, 소거 이벤트 횟수(ERS_CNT)가 소거 임계값(T_ERS)을 초과하고 제 1 에러 비트 값(EBN_2)이 제 1 ECC 임계값(T_ECC1)을 초과할 때, 제 1 그룹(201)에 속하는 메모리 블록은 제 2 그룹(202)으로 할당될 수도 있다. 제 2 에러 비트 값(EBN_3)이 제 2 ECC 임계값(T_ECC2)을 초과할 때, 제 1 그룹(201)에 속하는 메모리 블록은 제 3 그룹(203) 으로 할당될 것이다. 제 2 에러 비트 값(EBN_3)이 제 2 ECC 임계값(T_ECC2)을 초과할 때, 제 2 그룹(202)에 속하는 메모리 블록은 제 3 그룹(203)으로 할당될 것이다. 외부(예를 들면, 호스트)로부터 프로그램 동작이 요청될 때, 제 2 및 제 3 그룹들(202, 203)에 할당된 메모리 블록들보다 제 1 그룹(201)에 속하는 메모리 블록들이 프로그램 동작을 위해서 선택될 것이다. 이러한 웨어-레벨링 방식을 통해 각 메모리 블록의 실질적인 열화 정보(또는 셀 특성)을 고려하여 소거 이벤트 횟수를 평준화시키는 것이 가능하다.
P/E 사이클링이 진행됨에 따라 선택된 메모리 블록에서 정정되어야 할 에러 비트들의 수가 증가한다는 것은 선택된 메모리 블록의 메모리 셀들의 열화 정도가 상대적으로 크다는 것을 의미한다. 그러한 까닭에, 제 3 그룹(203)에 속하는 메모리 블록들은 소거 이벤트 횟수가 최소화되도록 관리되어야 한다. 이를 통해서, 정정되어야 할 에러 비트들의 수가 많은 특정 메모리 블록이 빨리 마모되는 현상을 억제하는 것이 가능하다. 따라서, 플래시 메모리 장치(또는 메모리 시스템)의 전체적인 신뢰성을 향상시킬 수 있다. 또한, 특정 메모리 블록이 빨리 마모되는 현상을 억제하는 것이 가능하기 때문에, 특정 메모리 블록들이 빨리 마모될 때 대체될 메모리 블록들(여분의 메모리 블록들)의 수를 줄이는 것이 가능하다. 이는 실질적으로 사용되는 플래시 메모리 장치(140) (또는, 메모리 시스템)의 메모리 용량이 증가됨을 의미한다.
메모리 블록들이 3개의 그룹들로 할당되는 예를 이용하여 본 발명에 따른 메모리 시스템의 웨어-레벨링 기술이 설명되었다. 하지만, 그룹들의 수는 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, ECC 블록(124)의 에러 정정 능력에 따라 에러 비트 값들의 수를 증가시키고 증가된 수에 대응하도록 그룹들을 결정하는 것이 가능하다.
예시적인 실시예에 있어서, 소거 이벤트 정보는 각 메모리 블록의 소거 이벤트 횟수를 포함하고, 이씨씨 이벤트 정보는 메모리 블록들 중 하나 또는 그 보다 많은 메모리 블록들의 에러 비트 값들을 포함할 수도 있다. 또는, 이씨씨 이벤트 정보는 각 메모리 블록의 메모리 셀들로 구성된 행들 중 하나 또는 그 보다 많은 행들의 에러 비트 값들을 포함할 수도 있다. 여기서, 각 행은 페이지, 페이지들, 워드 라인, 등을 포함할 것이다.
도 3은 본 발명에 따른 메모리 시스템의 웨어 레벨링 방법을 개략적으로 설명하기 위한 흐름도이다.
본 발명에 따른 메모리 시스템은 소거 단위를 구성하는 메모리 유니트로서 메모리 블록들을 갖는 플래시 메모리 장치를 포함하며, 프로그램/소거 사이클링에 따른 각 메모리 유니트/블록의 소거 이벤트 정보 및 이씨씨 이벤트 정보를 웨어-레벨링 테이블에 저장하는 단계(301)와; 그리고 웨어-레벨링 테이블에 저장된 각 메모리 유니트/블록의 소거 이벤트 정보 및 이씨씨 이벤트 정보에 의거하여 각 메모리 유니트/블록에 대한 웨어-레벨링 동작을 수행하는 단계(302)를 포함하는 웨어 레벨링 방법을 수행하도록 구성될 것이다.
이러한 웨어 레벨링 방법에 의하면, 소거 이벤트 정보는 각 메모리 유니트/블록의 소거 이벤트 횟수를 포함하고, 이씨씨 이벤트 정보는 각 메모리 유니트/블 록의 에러 비트 값들을 포함한다. 메모리 유니트들/블록들은 초기 상태에서 가장 높은 우선순위의 제 1 그룹으로 설정되고, 에러 비트 값들은 2-비트 에러의 이벤트 횟수를 나타내는 제 1 에러 비트 값과 3-비트 에러의 이벤트 횟수를 나타내는 제 2 에러 비트 값을 포함할 것이다. 각 메모리 유니트/블록은 각 메모리 유니트/블록의 제 1 에러 비트 값이 제 1 이씨씨 임계값보다 클 때 낮은 우선순위의 제 2 그룹으로 설정될 것이다. 각 메모리 유니트/블록의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 각 메모리 유니트/블록의 소거 이벤트 횟수에 관계없이 가장 낮은 우선순위의 제 3 그룹으로 각 메모리 유니트/블록이 설정될 것이다. 각 메모리 유니트/블록의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 제 2 그룹에 속하는 각 메모리 유니트/블록이 제 3 그룹으로 설정될 것이다. 각 메모리 유니트/블록의 소거 이벤트 값이 소거 임계값보다 클 때 각 메모리 유니트/블록이 제 2 그룹으로 설정될 것이다.
본 발명의 웨어 레벨링 방법의 또 다른 예시적인 실시예에 있어서, 소거 이벤트 정보는 각 메모리 유니트/블록의 소거 이벤트 횟수를 포함하고, 이씨씨 이벤트 정보는 메모리 유니트들/블록들 중 하나 또는 그 보다 많은 유니트들/블록들의 에러 비트 값들을 포함할 것이다. 본 발명의 웨어 레벨링 방법의 또 다른 예시적인 실시예에 있어서, 소거 이벤트 정보는 각 메모리 유니트/블록의 소거 이벤트 횟수를 포함하고, 이씨씨 이벤트 정보는 각 메모리 유니트/블록의 메모리 셀들로 구성된 행들 중 하나 또는 그 보다 많은 행들의 에러 비트 값들을 포함할 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 4에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 컨트롤러(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 메모리 컨트롤러(2400)와 플래시 메모리 장치(2500)는 메모리 시스템을 구성하며, 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2300)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리 장치와 메모리 컨트롤러가 메모리 시스템으로서 메모리 카드 형태로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또는, 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들 면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명에 따른 웨어-레벨링 기법을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 메모리 시스템의 웨어 레벨링 방법을 개략적으로 설명하기 위한 흐름도이다.
도 4는 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (22)

  1. 각각이 복수의 메모리 셀들로 구성된 메모리 유니트들을 갖는 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 각 메모리 유니트의 소거 이벤트 횟수 및 에러 비트 값에 의거하여 상기 메모리 유니트들에 대한 웨어-레벨링 동작을 수행하되,
    상기 에러 비트 값들은 2-비트 에러의 이벤트 횟수를 나타내는 제 1 에러 비트 값과, 3-비트 에러의 이벤트 횟수를 나타내는 제 2 에러 비트 값을 포함하고,
    상기 메모리 컨트롤러는 초기 상태에서 가장 높은 우선순위의 제 1 그룹으로 상기 메모리 유니트들을 설정하고, 상기 각 메모리 유니트의 제 1 에러 비트 값이 제 1 이씨씨 임계값보다 클 때 상기 제 1 그룹보다 낮은 우선순위의 제 2 그룹으로 상기 각 메모리 유니트를 설정하는 메모리 시스템.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 각 메모리 유니트의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 상기 각 메모리 유니트의 소거 이벤트 횟수에 관계없이 가장 낮은 우선순위의 제 3 그룹으로 상기 각 메모리 유니트를 설정하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 상기 각 메모리 유니트의 제 2 에러 비트 값이 상기 제 2 이씨씨 임계값보다 클 때 상기 제 2 그룹에 속하는 각 메모리 유니트를 상기 제 3 그룹으로 설정하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 각 메모리 유니트의 소거 이벤트 값이 소거 임계값보다 클 때 상기 제 2 그룹으로 상기 각 메모리 유니트를 설정하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 메모리 카드 및 에스에스디 중 어느 하나를 구성하는 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    프로세싱 유니트와;
    상기 플래시 메모리 장치의 선택된 메모리 유니트로부터 읽혀진 데이터를 임시 저장하는 버퍼 메모리와; 그리고
    상기 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행하는 이씨씨 블록을 포함하며,
    상기 이씨씨 블록은 에러 검출시 에러 비트 값을 상기 프로세싱 유니트로 전송하고, 상기 프로세싱 유니트는 상기 에러 비트 값에 따라 상기 선택된 메모리 유니트의 에러 비트 값을 갱신하는 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 각 메모리 유니트는 소거 단위를 구성하는 메모리 시스템.
  11. 제 1 항에 있어서,
    상기 에러 비트 값은 상기 메모리 유니트들 중 하나 또는 그 보다 많은 유니트들의 에러 비트 값들을 포함하는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 에러 비트 값은 상기 각 메모리 유니트의 메모리 셀들로 구성된 행들 중 하나 또는 그 보다 많은 행들의 에러 비트 값들을 포함하는 메모리 시스템.
  13. 메모리 유니트들을 갖는 플래시 메모리 장치를 포함한 메모리 시스템의 웨어-레벨링 방법에 있어서:
    프로그램/소거 사이클링에 따른 상기 각 메모리 유니트의 소거 이벤트 횟수 및 에러 비트 값을 웨어-레벨링 테이블에 저장하고,
    상기 웨어-레벨링 테이블에 저장된 상기 각 메모리 유니트의 소거 이벤트 횟수 및 에러 비트 값에 의거하여 상기 각 메모리 유니트에 대한 웨어-레벨링 동작을 수행하는 것을 포함하되,
    상기 메모리 유니트들은 초기 상태에서 가장 높은 우선순위의 제 1 그룹으로 설정되고, 상기 에러 비트 값들은 2-비트 에러의 이벤트 횟수를 나타내는 제 1 에러 비트 값과 3-비트 에러의 이벤트 횟수를 나타내는 제 2 에러 비트 값을 포함하고, 상기 각 메모리 유니트들는 상기 각 메모리 유니트의 제 1 에러 비트 값이 제 1 이씨씨 임계값보다 클 때 낮은 우선순위의 제 2 그룹으로 설정되는 것을 특징으로 하는 메모리 시스템의 웨어-레벨링 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 13 항에 있어서,
    상기 각 메모리 유니트의 제 2 에러 비트 값이 제 2 이씨씨 임계값보다 클 때 상기 각 메모리 유니트의 소거 이벤트 횟수에 관계없이 가장 낮은 우선순위의 제 3 그룹으로 상기 각 메모리 유니트가 설정되는 것을 특징으로 하는 메모리 시스템의 웨어-레벨링 방법.
  18. 제 17 항에 있어서,
    상기 각 메모리 유니트의 제 2 에러 비트 값이 상기 제 2 이씨씨 임계값보다 클 때 상기 제 2 그룹에 속하는 각 메모리 유니트가 상기 제 3 그룹으로 설정되는 것을 특징으로 하는 메모리 시스템의 웨어-레벨링 방법.
  19. 제 13 항에 있어서,
    상기 각 메모리 유니트의 소거 이벤트 횟수가 소거 임계값보다 클 때 상기 각 메모리 유니트가 상기 제 2 그룹으로 설정되는 것을 특징으로 하는 메모리 시스템의 웨어-레벨링 방법.
  20. 제 13 항에 있어서,
    상기 각 메모리 유니트는 소거 단위를 구성하는 것을 특징으로 하는 메모리 시스템의 웨어-레벨링 방법.
  21. 삭제
  22. 삭제
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