KR101731408B1 - 플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리 - Google Patents

플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리 Download PDF

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Abstract

본 발명은 플래시 메모리에 데이터를 기록하는 방법으로서, 플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이고, 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되며, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하고, 상기 플래시 메모리에 데이터를 기록하는 방법은, 의사-랜덤 비트열(pseudo-random bit sequence)을 생성하도록 데이터 비트를 조절하는 단계; 및 상기 여덟 개의 기록 전압 레벨 중 특정한 두 개의 전압 레벨만을 이용하여 상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계를 포함하는, 플래시 메모리에 데이터를 기록하는 방법을 제공한다.

Description

플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리{METHOD FOR WRITING DATA INTO FLASH MEMORY AND ASSOCIATED MEMORY DEVICE AND FLASH MEMORY}
본 발명은 플래시 메모리에 관한 것으로서, 보다 상세하게는, 플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리에 관한 것이다.
플래시 메모리는 데이터 저장을 위해 전기적으로 삭제 및 프로그래밍될 수 있다. 플래시 메모리는 메모리 카드, SSD(solid-state drive), 휴대용 멀티미디어 플레이어 등에 폭넓게 적용된다. 플래시 메모리는 비휘발성 메모리이기 때문에, 플래시 메모리에 저장된 정보를 유지하기 위한 전력은 필요하지 않다. 또한, 플래시 메모리는 빠른 판독 접근(read access) 및 보다 나은 충격 저항성(shock resistance)을 제공한다. 이러한 특성들이 플래시 메모리의 인기의 이유이다.
플래시 메모리는 NOR-타입 플래시 메모리와 NAND-타입 플래시 메모리로 구분할 수 있다. NAND 플래시 메모리에 관하여, 이는 삭제 및 프로그래밍 시간을 줄이고 보다 셀마다 보다 작은 칩 영역을 필요로 하기 때문에, NOR 플래시 메모리보다 저장 밀도는 더 크고 비트당 비용(cost)은 적게 될 수 있다. 일반적으로, 플래시 메모리는 플로팅-게이트 트랜지스터(floating-gate transistors)로 이루어지는 일련의 메모리 셀에 데이터를 저장한다. 각각의 메모리 셀은 그것의 플로팅 게이트 상의 전기적 전하의 수를 적절하게 조절하여 플로팅-게이트 트랜지스터로 이루어진 메모리 셀이 턴온(turn on)되기 위해 필요한 문턱 전압을 설정함으로써(configure) 정보의 1비트 또는 정보의 1 이상의 비트를 저장할 수 있다. 이와 같이 하나 이상의 미리 결정된 제어 게이트 전압(control gate voltages)이 플로팅-게이트 트랜지스터에 인가되면, 플로팅-게이트 트랜지스터의 전도 상태(conductive status)는 플로팅-게이트 트랜지스터에 의해 기록된 이진 숫자(들)을 나타낼 수 있다.
이하에서는 ISP 코드라고 불리울 In-System Programming 코드는 일반적으로 플래시 메모리의 첫 번째 블록의 한 페이지에 기록되며, ISP 코드는, 브랜드 명칭, 플래시 메모리의 종류(예를 들어, SLC(Single-Level Cell), MLC(Multiple-Level Cell) 또는 TLC(Triple-Level Cell)) 등의 몇몇 기본 정보를 저장하기 위해 배열된다(arranged). 플래시 메모리 컨트롤러는 ISP 코드를 판독하여 먼저 필요한 정보를 획득한 후에, 판독하거나 또는 플래시 메모리 컨트롤러가 처음으로 플래시 메모리를 판독한 때에 그 플래시 메모리에 기록하는 등의 동작을 수행한다.
그러나, 플래시 메모리의 패키징(packaging) 절차에 있어서, 특히 TLC 플래시 메모리의 경우, 플래시 메모리의 메모리 셀의 문턱 전압 분배가 온도 또는 다른 요인들로 인해 변하기 때문에, 플래시 메모리에 기록된 ISP 코드가 변경될 수 있고, 따라서 메모리 셀에서 기록된 비트를 판독하기 위해 원래의 제어 게이트 전압 설정(즉, 문턱 전압 설정)을 사용하는 것으로는 변화된 문턱 전압 분배 때문에 올바른 기록 정보를 얻지 못할 수가 있다. 이와 같이 플래시 메모리 컨트롤러가 ISP 코드를 제대로 판독할 수 없게 되면, 이로 인해 플래시 메모리를 사용할 수 없게 되는 것이다.
본 발명의 목적 중 하나는 상술한 문제점을 해결하기 위해 기록된 데이터가 보다 나은 노이즈 마진(noise margin)을 가지는 방법을 제공하는 것이다.
본 발명은 본 발명의 일 실시예에 따라 플래시 메모리에 데이터를 기록하는 방법을 제공하며, 이 때 플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이다. 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되며, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하고, 상기 플래시 메모리에 데이터를 기록하는 방법은, 의사-랜덤 비트열(pseudo-random bit sequence)을 생성하도록 데이터 비트를 조절하는 단계; 및 상기 여덟 개의 기록 전압 레벨 중 특정한 두 개의 전압 레벨만을 이용하여 상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계를 포함한다.
일 실시예에서, 상기 의사-랜덤 비트열은 상기 플래시 메모리의 블록의 LSB(least significant bit, 최하위 비트) 페이지에 기록되고, 상기 특정한 두 개의 전압 레벨 중 적어도 하나는, 상기 LSB 페이지를 판독하도록 배열된 적어도 하나의 문턱 전압에 가장 가까운 것이 아니며, 또한, 일 실시예에서, 상기 여덟 개의 기록 전압 레벨은 순차적으로 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨이다. 상기 제1 전압 레벨에 대응하는, 이하에서는 MSB라 일컬을 최상위 비트(most significant bit), 이하에서는 CSB라 일컬을 센트럴 유효 비트(central significant bit) 및 LSB는 각각 (1, 1, 1)이다. 제2 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 1, 0)이다. 제3 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 0, 0)이다. 제4 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 0, 0)이다. 제5 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 1, 0)이다. 제6 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 1, 1)이다. 제7 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 0, 1)이다. 제8 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 0, 1)이며, 상기 특정한 두 개의 전압 레벨은 각각 상기 제1 전압 레벨과 상기 제4 전압 레벨이다.
본 발명의 다른 실시예에 따르면, 메모리 장치는 TLC 플래시 메모리인 플래시 메모리 및 메모리 컨트롤러를 포함한다. 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되고, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하며, 상기 플래시 메모리는 하나의 데이터를 저장하고; 상기 메모리 컨트롤러는 상기 플래시 메모리에 액세스하도록 배열되며, 또한, 상기 메모리 컨트롤러가 처음으로 플래시 메모리를 판독하기 전에, 상기 플래시 메모리 내의 데이터가 상기 여덟 개의 기록 전압 레벨 중 특정한 두 전압 레벨만으로 저장된다.
본 발명의 또 다른 일 실시예에 따르면, 플래시 메모리로서, 상기 플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이며, 상기 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되고, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하며, 상기 플래시 메모리는 데이터를 저장하고; 상기 플래시 메모리가 메모리 컨트롤러에 의해 처음으로 판독되기 전에, 상기 플래시 메모리 내의 데이터가 상기 여덟 개의 기록 전압 레벨 중 특정한 두 전압 레벨만으로 저장되는, 플래시 메모리를 개시한다.
본 발명의 이러한 목적 및 다른 목즉은 다양한 그림 및 도시로 설명되는 바람직한 실시예에 대한 이하의 상세한 설명들을 읽은 후 통상의 기술자에게 분명히 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 플래시 메모리의 블록을 나타낸 도면이다.
도 3은 복수의 기록 전압 레벨과 페이지의 복수의 문턱 전압을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리에 ISP 코드를 기록하는 방법을 나타낸 흐름도이다.
도 5는 ISP 코드에 따라 의사-랜덤 비트열(pseudo-random bit sequence)를 생성하는 랜덤 데이터 생성기를 나타낸 도면이다.
도 6은 오직 특정한 두 전압 레벨 L1 및 L4로만 프로그래밍된 플로팅-게이트 트랜지스터를 나타낸 도면이다.
본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면인 도 1을 참조하면, 본 발명의 메모리 장치(memory device)(100)는 특히 휴대용 저장 장치(portable memory device)일 수 있다(예를 들어, SD/MMC, CF, MS 또는 XD 표준에 따르는 메모리 카드). 메모리 장(100)는 플래시 메모리(flash memory)(120)와, 메모리 컨트롤러(memory controller)(110)로서 플래시 메모리(120)에 액세스하도록 배열될 수 있는 컨트롤러를 포함한다. 본 실시예에 따르면, 메모리 컨트롤러(110)는 마이크로프로세서(microprocessor)(112), ROM(read only memory)(112M), 컨트롤 로직(control logic)(114), 버퍼 메모리(buffer memory)(116) 및 인터페이스 로직(interface logic)(118)을 포함한다. ROM(112M)은 프로그램 코드(program code)(112C)를 기록하도록 배열되고, 마이크로프로세서(112)는 프로그램 코드(112C)를 실행하여 플래시 메모리(120)로의 접속을 제어하도록 배열된다.
일반적인 상황에서, 플래시 메모리(120)는 복수의 블록을 포함하며, 컨트롤러(예를 들어, 마이크로프로세서(112)를 통해 코드(112C)를 실행하는 메모리 컨트롤러(110))는, 블록 단위로 복제(copying), 삭제(erasure) 및 결합(combining)함으로써 플래시 메모리(120) 상에서 데이터 복제, 삭제 및 결합 동작을 수행한다. 또한, 블록은 페이지의 특정한 숫자를 기록할 수 있으며, 컨트롤러(예를 들어, 마이크로프로세서(112)를 통해 코드(112C)를 실행하는 메모리 컨트롤러(110))는 페이지 단위로 기록/프로그래밍함으로써 플래시 메모리(120) 상에서 데이터 기록 동작을 수행한다.
실제로, 마이크로프로세서(112)를 통해 코드(112C)를 수행하는 메모리 컨트롤러(110)는 내부 요소들을 사용함으로써 많은 제어 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는, 컨트롤 로직(114)을 이용하여 플래시 메모리(120)로의 액세스(특히 적어도 하나의 블록 또는 적어도 하나의 페이지로의 액세스)를 제어하고, 버퍼 메모리(116)를 이용하여 필요한 버퍼링 프로세스를 수행하며, 인터페이스 로직(118)을 이용하여 호스트 장치와 통신한다.
본 발명의 일 실시예에 따른 플래시 메모리(120)의 블록(200)을 나타낸 도면인 도 2를 참조한다. 도 2에 도시된 바와 같이, 블록(200)은 TLC 구조(architecture)로서, 블록(200)은 N개의 워드라인(word line) WL0 내지 WLN을 포함하고, 각각의 워드라인은 3개의 페이지로 구성되며, 이로써 블록(200)은 총 3*N 개의 페이지를 포함한다(P0 내지 P(3N-1)). 도 2의 저장 유닛 각각은(즉, 각각의 플로팅-게이트 트랜지스터(202)) 3비트, 즉, LSB(least significant bit, 최하위 비트), CSB(central significant bit) 및 MSB(most significant bit, 최상위 비트)를 포함하는 3비트를 저장할 수 있다. 각각의 워드라인 WL0 내지 WLN의 복수의 저장 유닛에 저장된 LSB는 워드라인에 대응하는 제1 페이지를 구성한다. 저장된 CSB는 워드라인에 대응하는 제2 페이지를 구성하며 저장된 MSB는 워드라인에 대응하는 제3 페이지를 구성한다.
구체적으로, 복수의 기록 전압 레벨 L1 내지 L8 및 페이지(P0 내지 P(3N-1))의 복수의 문턱 전압 Vt1 내지 Vt7를 나타낸 도면인 도 3을 참조한다. 도 3에 도시된 바와 같이, 각각의 플로팅-게이트 트랜지스터(202)는, 전압 레벨 L1 (즉, (MSB, CSB, LSB) = (1, 1, 1)), 전압 레벨 L2 (즉, (MSB, CSB, LSB) = (1, 1, 0)), 전압 레벨 L3 (즉, (MSB, CSB, LSB) = (1, 0, 0)), 전압 레벨 L4 (즉, (MSB, CSB, LSB) = (0, 0, 0)), 전압 레벨 L5 (즉, (MSB, CSB, LSB) = (0, 1, 0)), 전압 레벨 L6 (즉, (MSB, CSB, LSB) = (0, 1, 1)), 전압 레벨 L7 (즉, (MSB, CSB, LSB) = (0, 0, 1)) 또는 전압 레벨 L8 (즉, (MSB, CSB, LSB) = (1, 0, 1))을 가지도록 프로그래밍될 수 있다.
메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 LSB를 판독해야 하는 경우, 메모리 컨트롤러(110)는 문턱 전압 Vt1 및 Vt5를 사용하여 플로팅-게이트 트랜지스터(202)를 판독하고, 플로팅-게이트 트랜지스터(202)의 전도 상태에 따라(전류가 있는지 또는 없는지) LSB가 ‘1’ 또는 ‘0’인 것으로 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt5를 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되고, 및/또는, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt1를 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되며, 이 경우 LSB는 ‘1’이고; 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt5를 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되고, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt1를 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되며, 이 경우 LSB는 ‘0’이다.
메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 CSB를 판독해야 하는 경우, 메모리 컨트롤러(110)는 문턱 전압 Vt2, Vt4 및 Vt6를 사용하여 플로팅-게이트 트랜지스터(202)를 판독하고, 플로팅-게이트 트랜지스터(202)의 전도 상태(전류가 있는지 또는 없는지)에 따라 CSB가 ‘1’ 또는 ‘0’인 것으로 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt2를 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되고, 이 경우 CBS는 ‘1’이며; 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt4를 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되나, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt2를 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되며, 이 경우 CBS는 ‘1’이고; 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt6을 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되나, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt4를 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되며, 이 경우 CBS는 ‘1’이고; 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt6을 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되고, 이 경우 CBS는 ‘0’이다.
메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 MSB를 판독해야 하는 경우, 메모리 컨트롤러(110)는 문턱 전압 Vt3 및 Vt7을 사용하여 플로팅-게이트 트랜지스터를 판독하고, 플로팅-게이트 트랜지스터(202)의 전도 상태(전류가 있는지 또는 없는지)에 따라 MSB가 ‘1’ 또는 ‘0’인 것으로 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt7을 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되고, 및/또는, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt3을 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되며, 이 경우 MSB는 ‘1’이고; 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt7을 인가하면 플로팅-게이트 트랜지스터(202)가 턴온되고, 메모리 컨트롤러(110)가 플로팅-게이트 트랜지스터(202)의 게이트 단말에 문턱 전압 Vt3을 인가하면 플로팅-게이트 트랜지스터(202)가 턴오프되며, 이 경우 MSB는 ‘0’이다.
플래시 메모리(120)가 메모리 장치(100)로 제조되기 전에, 플래시 메모리의 공급자는 먼저 ISP 코드를 플래시 메모리의 제1 페이지에 기록하며, 이러한 ISP 코드는, 기본 정보, 예를 들어, 브랜드 명칭, 플래시 메모리의 종류(SLC, MLC 또는 TLC) 등을 기록하도록 배열된다. 메모리 컨트롤러가 처음으로 플래시 메모리(120)를 판독했을 때, 메모리 컨트롤러(110)는 필요한 정보를 획득하기 위해 먼저 ISP 코드를 판독해야 하며, 그 후에 플래시 메모리(120) 상에서 데이터 판독/기록 동작이 수행될 수 있다.
플래시 메모리(120)에 ISP 코드를 기록하는 방법을 나타낸 흐름도인 도 4를 참조한다. 도 4의 흐름은 웨이퍼 스테이지(wafer stage)에서 수행될 수 있는데, 이는 즉, 웨이퍼가 플래시 메모리 다이(die)로 절단되기 전에 수행되는 것, 또는 패키징 과정(packaging stage)에서 이루어지는 것일 수 있다. 이하에서는 도 4를 참조하여 절차를 설명한다.
단계 400: 절차가 시작된다. 단계 402에서, 랜덤 데이터 생성기(random data generator)는, 의사-랜덤 비트열(pseudo-random bit sequence)을 생성하기 위해 플래시 메모리칩 내에 비트마다 기록될 데이터를 조절하는 데에 사용되며(데이터가 ISP 코드인 본 실시예에서는, 이하 ISP 코드를 예시로 사용하여 설명함), 여기서 랜덤 데이터 생성기는 하드웨어 또는 소프트웨어에 의해 구현될 수 있다. 이와 같은 실시예에서는, 플래시 메모리칩(120)의 제1 블록의 제1 페이지의 LSB 페이지(예를 들어, 도 2의 워드라인 WL0의 플로팅-게이트 트랜지스터의 LSB 페이지)에 의사-랜덤 비트열이 기록될 것이다.
그 다음, 단계 404에서, 의사-랜덤 비트열의 각각의 비트에 따라 대응하는 LSB, CSB 및 MSB가 생성되고, 생성된 LSB, CSB 및 MSB는 도 2의 워드라인 WL0에 기록된다. 본 실시예에서, 의사-랜덤 비트열의 각각의 비트에 있어서, 각 비트는 대응하는 LSB, CSB 및 MSB를 동시에 서빙하며(serve), 이후에 LSB, CSB 및 MSB는 도 2의 워드라인 WL0에 기록된다. 구체적으로, 도 5 및 도 6을 참조하면, 랜덤 데이터 생성기(510)는 ISP 코드를 수신하여 의사-랜덤 비트열을 생성하며, 의사-랜덤 비트열의 각 비트는 동시에 LSB, CSB 및 MSB가 될 것이다. LSB, CSB 및 MSB가 동일한 값을 가지기 때문에, 워드 라인 WL0의 모든 플로팅-게이트 트랜지스터는, 전압 레벨 L1(즉, (MSB, CSB, LSB) = (1, 1, 1)) 또는 전압 레벨 L4 (즉, (MSB, CSB, LSB) = (0, 0, 0))를 가지도록 프로그래밍될 것이며, 다른 전압 레벨을 가지도록 프로그래밍되지 않을 것이다.
즉 도 4의 흐름도를 설명하자면, 전술한 도 4의 흐름은 랜덤 데이터 생성기(510)가 ISP 코드를 수신함으로써 의사-랜덤 비트열을 생성한 후에 LSB 페이지 내에 ISP 코드를 저장하는 것으로 간주될 수 있으며, 특정한 두 전압(즉, 전술한 L1 및 L4)으로 의사-랜덤 비트열을 LSB 페이지에 기록하기 위해, 의사-랜덤 비트열의 각 비트에 대해서는, 도 2의 워드라인 WL0의 플로팅-게이트 트랜지스터에 데이터를 올바르게 기록하도록 CSB 및 MSB를 생성할 필요가 더 있다. 더 구체적으로는, 의사-랜덤 비트열이 ‘11011…’인 것으로 가정한 다음, 랜덤 데이터 생성기(510)는, LSB, CSB 및 MSB가 (1, 1, 1)인 데이터를 생성하며, 도 2의 워드라인 WL0의 제1 플로팅 게이트-트랜지스터를 프로그래밍하여 전압 레벨이 L1이 되도록 하고; 그 다음, 랜덤 데이터 생성기(510)는 LSB, CSB 및 MSB가 (1, 1, 1)인 데이터를 생성하며, 도 2의 워드라인 WL0의 제2 플로팅 게이트-트랜지스터를 프로그래밍하여 전압 레벨이 L1이 되도록 하고; 그 다음, 랜덤 데이터 생성기(510)는 LSB, CSB 및 MSB가 (0, 0, 0)인 데이터를 생성하며, 도 2의 워드라인 WL0의 제3 플로팅 게이트-트랜지스터를 프로그래밍하여 전압 레벨이 L4가 되도록 하고; 그 다음, 랜덤 데이터 생성기(510)는 LSB, CSB 및 MSB가 (0, 0, 0)인 데이터를 생성하며, 도 2의 워드라인 WL0의 제4 플로팅 게이트-트랜지스터를 프로그래밍하여 전압 레벨이 L4가 되도록 하고; 그 다음, 랜덤 데이터 생성기(510)는 LSB, CSB 및 MSB가 (1, 1, 1)인 데이터를 생성하며, 도 2의 워드라인 WL0의 제5 플로팅 게이트-트랜지스터를 프로그래밍하여 전압 레벨이 L1이 되도록 하는 등, 모든 의사-랜덤 비트열이 플래시 메모리(120)에 기록될 때까지 이와 같이 한다.
도 6에 도시된 바와 같이, 도 2의 워드라인 WL0의 모든 플로팅-게이트 트랜지스터(202)는 오직 전압 레벨 L1(즉, (MSB, CSB, LSB) = (1, 1, 1)) 또는 전압 레벨 L4를 가지도록 프로그래밍된다. 따라서, 플래시 메모리(120)가 패키징되고 메모리 장치(110)로 조립된 후에, 메모리 컨트롤러(110)가 문턱 전압 Vt1 및 Vt5를 사용하여 워드라인 WL0의 플로팅-게이트 트랜지스터를 판독할 때 전압 레벨 L4이 시프트(shift)를 일으키고 곧바로 전압 레벨 L5로 시프팅하더라도 판독 에러가 발생하지 않을 것이다.
종래 기술에서 L1 내지 L8 중 임의의 전압 레벨로 프로그래밍될 수 있는 플로팅 ?게이트 트랜지스터와 비교하여, 본 발명은 ISP 코드를 플로팅-게이트 트랜지스터에 기록할 때 특정한 두 전압 레벨 L1 및 L4만을 사용하며, 이렇게 함으로써 플래시 메모리(120)에 기록된 ISP 코드는 보다 나은 노이즈 마진을 가지며, 메모리 컨트롤러(110)에 의해 판독되는 ISP 코드를 향상된 정확성을 갖는다.
또한, 도 5 및 도 6의 기재는 설명적 목적을 위한 것이지, 본 발명을 제한하는 것이 아니다. 본 발명의 다른 실시예에서, 전압 레벨 L1 내지 L8로의 LSB, CSB 및 MSB에 대응하는 인코딩 스킴(scheme)은 임의의 적절한 인코딩 스킴으로 대체될 수 있으며, 플로팅-게이트 트랜지스터가 ISP 코드를 기록하는 프로세스 중에서 오직 특정한 두 전압 레벨로 프로그래밍되고, 특정한 두 전압 레벨 중 적어도 하나가 문턱 전압에 가장 가까운 것이 아닌 한, 플로팅-게이트 트랜지스터가 프로그래밍될 특정한 두 전압 레벨은 반드시 L1 및 L4일 필요는 없다. 본 발명의 사상에 반하지 않는 한, ISP 코드는 다른 방식으로 플래시 메모리(120)에 기록될 수 있으며(예를 들어, 특정한 두 전압 레벨은 L1 및 L3이 될 수 있음), 이러한 설계 변경은 본 발명의 보호 범위 내에 속할 것이다.
또한, 메모리 컨트롤러(110)가 플래시 메모리(120)의 ISP 코드를 판독하고 초기화를 수행한 후에, 플래시 메모리(120)의 페이지에 저장된 데이터(예를 들면 ISP 데이터)는 삭제될 수 있으며, 페이지 상의 플로팅-게이트 트랜지스터는 L1 내지 L8 중 임의의 전압 레벨을 갖도록 프로그래밍될 수 있다.
간단하게 요약하자면, 본 발명의 플래시 메모리에 데이터를 기록하는 방법은, 플래시 메모리의 플로팅-게이트 트랜지스터가 오직 특정한 두 전압 레벨로만 프로그래밍될 수 있고, 특정한 두 전압 레벨 중 적어도 하나는 문턱 전압에 가장 가까운 것이 아니다. 이에 따라, 기록된 데이터는 보다 나은 노이즈 마진을 가지며, 메모리 컨트롤러(110)에 의해 판독되는 데이터는 향상된 정확성을 갖는다.
통상의 기술자는 본 발명의 사상을 유지하면서 본 장치 및 방법에 수많은 변경 및 개조가 가해질 수 있음을 용이하게 알 수 있을 것이다. 이에 따라 전술한 내용은 첨부된 청구범위의 경계에 의해서만 제한되어 해석될 것이다.

Claims (14)

  1. 플래시 메모리에 데이터를 기록하는 방법에 있어서,
    플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이고, 상기 플래시 메모리의 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되며, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하고,
    상기 플래시 메모리에 데이터를 기록하는 방법은,
    의사-랜덤 비트열(pseudo-random bit sequence)을 생성하도록 데이터 비트를 조절하는 단계; 및
    상기 여덟 개의 기록 전압 레벨 중 특정한 두 개의 전압 레벨만을 이용하여 상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계
    를 포함하고,
    상기 의사-랜덤 비트열은 상기 플래시 메모리의 블록의 LSB(least significant bit, 최하위 비트) 페이지에 기록되며,
    상기 여덟 개의 기록 전압 레벨 중에서, 문턱 전압에 가장 가까운 전압 레벨은, 상기 특정한 두 개의 전압 레벨을 제외한 다른 여섯 개의 전압 레벨 중 하나이고,
    상기 문턱 전압은, 상기 LSB 페이지를 판독하도록 인가된 복수의 문턱 전압들 중 하나인,
    플래시 메모리에 데이터를 기록하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 여덟 개의 기록 전압 레벨은 순차적으로 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨이고,
    상기 제1 전압 레벨에 대응하는 MSB(most significant bit, 최상위 비트), CSB(central significant bit) 및 LSB(least significant bit)는 각각 (1, 1, 1)이며, 상기 제2 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 1, 0)이며, 상기 제3 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 0, 0)이며, 상기 제4 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 0, 0)이며, 상기 제5 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 1, 0)이며, 상기 제6 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 1, 1)이며, 상기 제7 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (0, 0, 1)이며, 상기 제8 전압 레벨에 대응하는 MSB, CSB 및 LSB는 각각 (1, 0, 1)이고,
    상기 특정한 두 개의 전압 레벨은 각각 상기 제1 전압 레벨과 상기 제4 전압 레벨인,
    플래시 메모리에 데이터를 기록하는 방법.
  4. 제1항에 있어서,
    상기 플래시 메모리에 데이터를 기록하는 방법은
    상기 의사-랜덤 비트열의 각 비트열을 이용하여, 대응하는 LSB(least significant bit), 대응하는 CSB(central significant bit) 및 대응하는 MSB(most significant bit)를 생성하는 단계 - 상기 대응하는 LSB, 상기 대응하는 CSB 및 상기 대응하는 MSB는 상기 의사 랜덤-비트열의 각 비트열에 대응됨 - 를 더 포함하며,
    상기 여덟 개의 기록 전압 레벨 중 특정한 두 개의 전압 레벨만을 이용하여 상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계가,
    상기 의사-랜덤 비트열의 각 비트에 의해 생성된 상기 대응하는 LSB, 상기 대응하는 CSB 및 상기 대응하는 MSB에 따라, 상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 것을 포함하는,
    플래시 메모리에 데이터를 기록하는 방법.
  5. 제4항에 있어서,
    상기 의사-랜덤 비트열의 각 비트열을 이용하여, 대응하는 LSB, 대응하는 CSB 및 대응하는 MSB를 생성하는 단계가,
    상기 대응하는 LSB, 상기 대응하는 CSB 및 상기 대응하는 MSB로서 상기 의사-랜덤 비트열의 각 비트를 직접 사용하는 것을 포함하는,
    플래시 메모리에 데이터를 기록하는 방법.
  6. 제5항에 있어서,
    상기 여덟 개의 기록 전압 레벨은 순차적으로 각각 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨이고,
    상기 제1 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 1, 1)이며, 상기 제2 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 1, 0)이며, 상기 제3 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 0)이며, 상기 제4 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 0)이며, 상기 제5 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 0)이며, 상기 제6 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 1)이며, 상기 제7 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 1)이며, 상기 제8 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 1)이고,
    상기 특정한 두 전압 레벨은 각각 상기 제1 전압 레벨과 상기 제4 전압 레벨인,
    플래시 메모리에 데이터를 기록하는 방법.
  7. 제1항에 있어서,
    상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계가 웨이퍼 스테이지(wafer stage)에서 수행되는,
    플래시 메모리에 데이터를 기록하는 방법.
  8. 제1항에 있어서,
    상기 플래시 메모리에 상기 의사-랜덤 비트열을 기록하는 단계가 패키징 과정에서 이루어지는,
    플래시 메모리에 데이터를 기록하는 방법.
  9. 메모리 장치에 있어서,
    플래시 메모리로서; 및
    상기 플래시 메모리에 액세스하도록 배열된 메모리 컨트롤러
    를 포함하고,
    상기 플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이며, 상기 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되고, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하며, 상기 플래시 메모리는 하나의 데이터를 저장하고,
    상기 메모리 컨트롤러가 처음으로 플래시 메모리를 판독하기 전에, 상기 플래시 메모리 내의 데이터가 상기 여덟 개의 기록 전압 레벨 중 특정한 두 전압 레벨만으로 저장되고,
    상기 여덟 개의 기록 전압 레벨 중에서, 문턱 전압에 가장 가까운 전압 레벨은, 상기 특정한 두 개의 전압 레벨을 제외한 다른 여섯 개의 전압 레벨 중 하나이고,
    상기 문턱 전압은, 의사-랜덤 비트열이 기록되는 상기 플래시 메모리의 블록의 LSB(least significant bit, 최하위 비트) 페이지를 판독하도록 인가된 복수의 문턱 전압들 중 하나인,
    메모리 장치.
  10. 제9항에 있어서,
    상기 데이터는 ISP(In-System Programming) 코드인, 메모리 장치.
  11. 제9항에 있어서,
    상기 여덟 개의 기록 전압 레벨은 순차적으로 각각 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨이고,
    상기 제1 전압 레벨에 대응하는 MSB(most significant bit), CSB(central significant bit) 및 LSB(least significant bit)는 각각 (1, 1, 1)이며, 상기 제2 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 1, 0)이며, 상기 제3 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 0)이며, 상기 제4 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 0)이며, 상기 제5 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 0)이며, 상기 제6 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 1)이며, 상기 제7 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 1)이며, 상기 제8 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 1)이고,
    상기 특정한 두 개의 전압 레벨은 각각 상기 제1 전압 레벨과 상기 제4 전압 레벨인,
    메모리 장치.
  12. 플래시 메모리로서,
    상기 플래시 메모리는 TLC(Triple-Level Cell) 플래시 메모리이며, 상기 플래시 메모리의 각 스토리지 유닛은 플로팅-게이트 트랜지스터에 의해 구현되고, 각 스토리지 유닛은 여덟 개의 기록 전압 레벨을 지원하며, 상기 플래시 메모리는 데이터를 저장하고;
    상기 플래시 메모리가 메모리 컨트롤러에 의해 처음으로 판독되기 전에, 상기 플래시 메모리 내의 데이터가 상기 여덟 개의 기록 전압 레벨 중 특정한 두 전압 레벨만으로 저장되고,
    상기 여덟 개의 기록 전압 레벨 중에서, 문턱 전압에 가장 가까운 전압 레벨은, 상기 특정한 두 개의 전압 레벨을 제외한 다른 여섯 개의 전압 레벨 중 하나이고,
    상기 문턱 전압은, 의사-랜덤 비트열이 기록되는 상기 플래시 메모리의 블록의 LSB(least significant bit, 최하위 비트) 페이지를 판독하도록 인가된 복수의 문턱 전압들 중 하나인,
    플래시 메모리.
  13. 제12항에 있어서,
    상기 데이터는 ISP(In-System Programming) 코드인, 플래시 메모리.
  14. 제12항에 있어서,
    상기 여덟 개의 기록 전압 레벨은 순차적으로 각각 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨이고,
    상기 제1 전압 레벨에 대응하는 MSB(most significant bit), CSB(central significant bit) 및 LSB(least significant bit)는 각각 (1, 1, 1)이며, 상기 제2 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 1, 0)이며, 상기 제3 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 0)이며, 상기 제4 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 0)이며, 상기 제5 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 0)이며, 상기 제6 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 1, 1)이며, 상기 제7 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (0, 0, 1)이며, 상기 제8 전압 레벨에 대응되는 MSB, CSB 및 LSB는 각각 (1, 0, 1)이고,
    상기 특정한 두 개의 전압 레벨은 각각 상기 제1 전압 레벨과 상기 제4 전압 레벨인,
    플래시 메모리.
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