TW201532050A - 將資料寫入至快閃記憶體的方法及相關的記憶裝置與快閃記憶體 - Google Patents

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Abstract

本發明提供一種將一資料寫入至一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，且該方法包含有：逐位元地調整該資料以產生一虛擬亂碼位元序列；以及僅以該八個寫入電壓位準中的兩個特定電壓位準將該虛擬亂碼位元序列寫入至該快閃記憶體中。

Description

將資料寫入至快閃記憶體的方法及相關的記憶裝置與快閃記 憶體
本發明係有關於快閃記憶體，尤指一種將資料寫入至快閃記憶體的方法及相關的記憶裝置與快閃記憶體。
快閃記憶體可透過電子式的抹除(erase)與寫入/程式化(program)以進行資料儲存，並且廣泛地應用於記憶卡(memory card)、固態硬碟(solid-state drive)與可攜式多媒體播放器等等。由於快閃記憶體係為非揮發性(non-volatile)記憶體，因此，不需要額外電力來維持快閃記憶體所儲存的資訊，此外，快閃記憶體可提供快速的資料讀取與較佳的抗震能力，而這些特性也說明了快閃記憶體為何會如此普及的原因。
快閃記憶體可區分為NOR型快閃記憶體與NAND型快閃記憶體。對於NAND型快閃記憶體來說，其具有較短的抹除及寫入時間且每一記憶體單元需要較少的晶片面積，因而相較於NOR型快閃記憶體，NAND型快閃記憶體會允許較高的儲存密度以及較低之每一儲存位元的成本。一般來說，快閃記憶體係以記憶體單元陣列的方式來儲存資料，而記憶體單元是由一浮動閘極電晶體(floating-gate transistor)來加以實作，且每一記憶體單元可透過適當地控制浮動閘極電晶體之浮動閘極上的電荷個數來設定導通該浮動閘極電晶體所實作之該記憶體單元的所需臨界電壓，進而儲存單一個位元 的資訊或者一個位元以上的資訊，如此一來，當一或多個預定控制閘極電壓施加於浮動閘極電晶體的控制閘極之上，則浮動閘極電晶體的導通狀態便會指示出浮動閘極電晶體中所儲存的一或多個二進位數字(binary digit)。
在快閃記憶體中的第一個區塊的一資料頁中，通常會儲存一個系 統內部程式碼(In-System Programming code)，這個ISP碼是用來儲存快閃記憶體的一些基本資訊，例如廠商名稱、快閃記憶體格式(例如單層式儲存(Single-Level Cell，SLC)、多層式儲存(Multiple-Level Cell，MLC)或是三層式儲存(Triple-Level Cell，TLC))...等等。當快閃記憶體控制器第一次讀取此快閃記憶體時，快閃記憶體控制器會先讀取此ISP碼以獲得所需的資訊，之後才能對快閃記憶體進行讀取寫入等操作。
然而，在快閃記憶體的封裝過程中，特別是三層式儲存(TLC) 架構的快閃記憶體，快閃記憶體中所儲存的ISP碼可能會因為溫度或是其他原因而使得快閃記憶體單元中的記憶體單元的臨界電壓分佈(threshold voltage distribution)有所改變，因此，使用原本的控制閘極電壓設定(亦即臨界電壓設定)來讀取記憶體單元中所儲存的資訊可能會因為改變後的臨界變壓分佈而無法正確地獲得所儲存的資訊。如此一來，快閃記憶體控制器有可能無法正確地讀取ISP碼，因而造成快閃記憶體無法使用的問題。
因此，本發明的目的之一在於提供一種快閃記憶體的寫入方法，其寫入的資料具有較佳的雜訊邊限(noise margin)，以解決習知技術的問題。
依據本發明一實施例，本發明提供一種將一資料寫入至一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八 個寫入電壓位準，且該方法包含有：逐位元地調整該資料以產生一虛擬亂碼位元序列；以及僅以該八個寫入電壓位準中的兩個特定電壓位準將該虛擬亂碼位元序列寫入至該快閃記憶體中。
於一實施例中，該虛擬亂碼位元序列係寫入至該快閃記憶體中一區塊的一最低有效位元資料頁中，且該兩個特定的電壓位準中至少其一不是最接近用來讀取該最低有效位元資料頁中的至少一臨界電壓的電壓位準；另外，於一實施例中，該八個寫入電壓位準依序分別為一第一電壓位準、一第二電壓位準、一第三電壓位準、一第四電壓位準、一第五電壓位準、一第六電壓位準、一第七電壓位準、一第八電壓位準，該第一電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,1)、該第二電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,0)、該第三電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,0)、該第四電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,0)、該第五電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,0)、該第六電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,1)、該第七電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,1)、該第八電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,1)，且該兩個特定的電壓位準分別是第一電壓位準以及第四電壓位準。
依據本發明另一實施例，一種記憶裝置包含有一快閃記憶體以及一控制器，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，且該快閃記體中儲存一資料；該控制器則是用以存取該快閃記憶體；另外，在該控制器第一次讀取該快閃記憶體之前，該快閃記憶體中 的該資料僅以該八個寫入電壓位準中的兩個特定電壓位儲存在該快閃記憶體中。
依據本發明另一實施例，揭露一種快閃記憶體，其中該快閃記憶 體為一三層式儲存快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，且該快閃記體中儲存一資料；其中在該快閃記憶體第一次被一記憶體控制器讀取之前，該快閃記憶體中的該資料僅以該八個寫入電壓位準中的兩個特定電壓位儲存在該快閃記憶體中。
100‧‧‧記憶裝置
110‧‧‧記憶體控制器
112‧‧‧微處理器
112C‧‧‧程式碼
112M‧‧‧唯讀記憶體
114‧‧‧控制邏輯
116‧‧‧緩衝記憶體
118‧‧‧介面邏輯
120‧‧‧快閃記憶體
200‧‧‧區塊
202‧‧‧浮動閘極電晶體
510‧‧‧隨機資料產生器
P0~P(3N-1)‧‧‧資料頁
WL0~WLN‧‧‧字元線
400~404‧‧‧步驟
第1圖為依據本發明一實施例之一種記憶裝置的示意圖。
第2圖為依據本發明一實施例之快閃記憶體中一區塊的示意圖。
第3圖為資料頁中多個寫入電壓位準以及多個臨界電壓的示意圖。
第4圖為依據本發明一實施例之將ISP碼寫入至快閃記憶體的方法的流程圖。
第5圖為隨機資料產生器依據ISP碼產生一組虛擬亂碼位元序列的示意圖。
第6圖所示為浮動閘極電晶體只會被程式化為兩個特定的電壓位準L1與L4的示意圖。
請參考第1圖，第1圖為依據本發明一實施例之一種記憶裝置100的示意圖，其中本實施例之記憶裝置100尤其係為可攜式記憶裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡)。記憶裝置100包含有一快閃記憶體(Flash Memory)120以及一控制器，該控制器可為一記憶體控制器 110，且係用來存取快閃記憶體120。依據本實施例，記憶體控制器110包含一微處理器112、一唯讀記憶體(Read Only Memory,ROM)112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體120之存取(Access)。
於典型狀況下，快閃記憶體120包含複數個區塊(Block)，而該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行複製、抹除、合併資料等運作係以區塊為單位來進行複製、抹除、合併資料。另外，一區塊可記錄特定數量的資料頁(Page)，其中該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行寫入資料之運作係以資料頁為單位來進行寫入。
實作上，透過微處理器112執行程式碼112C之記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)溝通。
請參考第2圖，第2圖為依據本發明一實施例之快閃記憶體120中一區塊200的示意圖。如第2圖所示，區塊200係為三層式儲存(TLC)架構，亦即區塊200具有N條字元線WL0~WLN，每一條字元線可構成三個資料頁，故區塊200共包含有3*N個資料頁(P0~P(3N-1))。第2圖中的每一個儲存單元(亦即每一個浮動閘極電晶體202)可以儲存三個位元，亦即包含最低有效位元(least significant bit,LSB)、中間有效位元(central significant bit,CSB)與最高有效位元(most significant bit,MSB)的三個位元；而每一 條字元線WL0~WLN上的多個儲存單元所儲存的最低有效位元構成了該字元線對應的第一個資料頁、所儲存的中間有效位元構成了該字元線對應的第二個資料頁、以及所儲存的最高有效位元構成了該字元線對應的第三個資料頁。
詳細來說，請參考第3圖，第3圖為資料頁(P0~P(3N-1))中多 個寫入電壓位準L1~L8以及多個臨界電壓Vt1~Vt7的示意圖。如第3圖所示，每個浮動閘極電晶體202可以被程式化(programmed)為具有電壓位準L1(亦即(MSB,CSB,LSB)=(1,1,1))、電壓位準L2(亦即(MSB,CSB,LSB)=(1,1,0)、電壓位準L3(亦即(MSB,CSB,LSB)=(1,0,0)、電壓位準L4(亦即(MSB,CSB,LSB)=(0,0,0)、電壓位準L5(亦即(MSB,CSB,LSB)=(0,1,0)、電壓位準L6(亦即(MSB,CSB,LSB)=(0,1,1)、電壓位準L7(亦即(MSB,CSB,LSB)=(0,0,1)或是電壓位準L8(亦即(MSB,CSB,LSB)=(1,0,1))。
當記憶體控制器110需要讀取浮動閘極電晶體202中的最低有效 位元(LSB)時，記憶體控制器110會使用臨界電壓Vt1與Vt5去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷最低有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt5施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通，且/或當記憶體控制器110使用臨界電壓Vt1施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示最低有效位元是“1”；而當記憶體控制器110使用臨界電壓Vt5施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt1施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示最低有效位元是“0”。
當記憶體控制器110需要讀取浮動閘極電晶體202中的中間有效 位元(CSB)時，記憶體控制器110會使用臨界電壓Vt2、Vt4與Vt6去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷中間有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt2施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示中間有效位元是“1”；當記憶體控制器110使用臨界電壓Vt4施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt2施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元是“0”；當記憶體控制器110使用臨界電壓Vt6施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt4施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元也是“1”；當記憶體控制器110使用臨界電壓Vt6施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元是“0”。
當記憶體控制器110需要讀取浮動閘極電晶體202中的最高有效位元(MSB)時，記憶體控制器110會使用臨界電壓Vt3與Vt7去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷最高有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt7施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通，且/或當記憶體控制器110使用臨界電壓Vt3施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示最高有效位元是“1”；而當記憶體控制器110使用臨界電壓Vt7施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt3施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示最高有效位元是“0”。
在快閃記憶體120被製作於記憶裝置100之前，快閃記憶體供應 商會先將ISP碼寫入至快閃記憶體120的第一個資料頁中，此ISP碼是用來儲存快閃記憶體的一些基本資訊，例如廠商名稱、快閃記憶體格式(例如單層式儲存、多層式儲存或是三層式儲存)...等等，而當記憶體控制器110第一次讀取快閃記憶體120時，記憶體控制器110會先讀取此ISP碼以獲得所需的資訊，之後才能對快閃記憶體120進行讀取寫入等操作。
請參考第4圖，第4圖為依據本發明一實施例之將ISP碼寫入至快閃記憶體120的方法的流程圖。第4圖的流程可以在晶圓階段(wafer stage)執行，亦即在晶圓切割成快閃記憶體晶片之前執行，或是在封裝階段執行。參考第4圖，流程敘述如下。
於步驟400，流程開始。於步驟402中，使用一隨機資料產生器來逐位元地調整欲寫入快閃記憶體晶片120的資料(於本實施例為ISP碼，以下敘述均以ISP碼為例說明)以產生一虛擬亂碼位元序列，其中該隨機資料產生器可以使用硬體或是軟體來實作。於本實施例中，該虛擬亂碼位元序列是準備寫入到快閃記憶體晶片120的第一個區塊的第一個資料頁中最低有效位元頁(LSB page)中(例如位於第2圖所示之字元線WL0上的浮動閘極電晶體的最低有效位元頁)。
接著，在步驟404中，根據該虛擬亂碼位元序列中的每一個位元來產生相對應的最低有效位元、中間有效位元以及最高有效位元，並將所產生的多個最低有效位元、中間有效位元以及最高有效位元寫入至第2圖所示之字元線WL0。於本實施例中，係將該虛擬亂碼位元序列中的每一個位元同時作為最低有效位元、中間有效位元以及最高有效位元，並寫入至第2圖所示之字元線WL0。具體來說，請參考第5圖以及第6圖，ISP碼經由隨機資 料產生器510後產生一組虛擬亂碼位元序列，而這一組虛擬亂碼位元序列的每一個位元會同時作為最低有效位元、中間有效位元以及最高有效位元，而由於最低有效位元、中間有效位元以及最高有效位元這三者是相同的數值，因此，第2圖所示之字元線WL0上的每個浮動閘極電晶體202只會被程式化為具有電壓位準L1(亦即(MSB,CSB,LSB)=(1,1,1))或是具有電壓位準L4(亦即(MSB,CSB,LSB)=(0,0,0))，而不會被程式化為具有其他的電壓位準。
換句話來說明以上第4圖所示的流程圖，上述第4圖的流程可視為將ISP碼經由隨機資料產生器510後產生一組虛擬亂碼位元序列後儲存在最低有效位元頁中，而為了將虛擬亂碼位元序列以特定的兩個電壓位準(亦即上述的L1與L4)寫入到最低有效位元頁中，針對虛擬亂碼位元序列的每一個位元，需要另外產生中間有效位元以及最高有效位元，以正確地寫入至第2圖所示之字元線WL0上的每個浮動閘極電晶體中。更詳細來說，假設虛擬亂碼位元序列為“11001...”，則隨機資料產生器510會先產生最低有效位元、中間有效位元以及最高有效位元為(1,1,1)的資料，並將第2圖所示之字元線WL0上的第一個浮動閘極電晶體程式化為具有電壓位準L1；接著，隨機資料產生器510會先產生最低有效位元、中間有效位元以及最高有效位元為(1,1,1)的資料，並將第2圖所示之字元線WL0上的第二個浮動閘極電晶體程式化為具有電壓位準L1；接著，隨機資料產生器510會先產生最低有效位元、中間有效位元以及最高有效位元為(0,0,0)的資料，並將第2圖所示之字元線WL0上的第三個浮動閘極電晶體程式化為具有電壓位準L4；接著，隨機資料產生器510會先產生最低有效位元、中間有效位元以及最高有效位元為(0,0,0)的資料，並將第2圖所示之字元線WL0上的第四個浮動閘極電晶體程式化為具有電壓位準L4；接著，隨機資料產生器510會先產生最低有效位元、中間有效位元以及最高有效位元為(1,1,1)的資料，並將第2圖所示之字元線WL0上的第五個浮動閘極電晶體程式化為具有電壓位準L1...以此 類推，直到虛擬亂碼位元序列全部寫入至快閃記憶體120中為止。
如6圖所示，由於第2圖所示之字元線WL0上的每個浮動閘極電 晶體202只會被程式化為具有電壓位準L1(亦即(MSB,CSB,LSB)=(1,1,1))或是具有電壓位準L4，因此，當後續快閃記憶體120被封裝並組裝成記憶裝置100之後，即使電壓位準L4發生漂移現象而往右漂移到電壓位準L5，記憶體控制器110使用臨界電壓Vt1與Vt5來讀取字元線WL0上的浮動閘極電晶體時也不會發生讀取錯誤。
如上所述，相較於習知技術中浮動閘極電晶體可被程式化為任一 個電壓位準L1~L8，本發明在將ISP碼寫入至浮動閘極電晶體時只會使用兩個特定電壓位準L1與L4，如此一來，寫入至快閃記憶體120的ISP碼具有較佳的雜訊邊限，而使得後續記憶體控制器110在讀取快閃記憶體120的ISP碼時具有較佳的正確性。
此外，上述第5~6圖所描述的僅為一範例說明，而並非是本發明 的限制，於本發明之其他實施例中，最低有效位元、中間有效位元以及最高有效位元相對應於電壓位準L1~L8的編碼方式可以採用其他任意適合的編碼方式，且浮動閘極電晶體被程式化的兩個特定電壓位準也不一定是L1與L4，只要在寫入ISP碼的過程中浮動閘極電晶體只會被程式化為兩個特定的電壓位準，且這兩個特定的電壓位準中至少其一並不是最接近臨界電壓的電壓位準，在不違背本發明的精神下，ISP碼可以由其他方式寫入至快閃記憶體120中(例如兩個特定電壓位準可以是L1與L3)，而這些變化均應隸屬於本發明的範疇。
此外，在記憶體控制器110在讀取快閃記憶體120的ISP碼並進 行初始化之後，快閃記憶體120中用來儲存ISP碼的資料頁可以被抹除，而其上的浮動閘極電晶體可以重新被程式化為具有任一個電壓位準L1~L8。
簡要歸納本發明，於本發明之將資料寫入至快閃記憶體的方法 中，由於快閃記憶體中的浮動閘極電晶體只會被程式化為兩個特定的電壓位準，且這兩個特定的電壓位準中至少其一並不是最接近臨界電壓的電壓位準，因此，所寫入的資料會具有較佳的雜訊邊限，而使得後續記憶體控制器110在讀取快閃記憶體120的資料時具有較佳的正確性。
400~404‧‧‧步驟

Claims (14)

  1. 一種將一資料寫入至一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，該方法包含有：逐位元地調整該資料以產生一虛擬亂碼位元序列；以及僅以該八個寫入電壓位準中的兩個特定電壓位準將該虛擬亂碼位元序列寫入至該快閃記憶體中。
  2. 如申請專利範圍第1項所述的方法，其中該虛擬亂碼位元序列係寫入至該快閃記憶體中一區塊的一最低有效位元資料頁中，且該兩個特定的電壓位準中至少其一不是最接近用來讀取該最低有效位元資料頁中的至少一臨界電壓的電壓位準。
  3. 如申請專利範圍第2項所述的方法，其中該八個寫入電壓位準依序分別為一第一電壓位準、一第二電壓位準、一第三電壓位準、一第四電壓位準、一第五電壓位準、一第六電壓位準、一第七電壓位準、一第八電壓位準，該第一電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,1)、該第二電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,0)、該第三電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,0)、該第四電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,0)、該第五電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,0)、該第六電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,1)、該第七電壓位準對應的最高有效位元、 中間有效位元以及最低有效位元分別為(0,0,1)、該第八電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,1)，且該兩個特定的電壓位準分別是第一電壓位準以及第四電壓位準。
  4. 如申請專利範圍第1項所述的方法，另包含有：根據該虛擬亂碼位元序列中的每一個位元來產生相對應的一最低有效位元、一中間有效位元以及一最高有效位元；以及僅以該八個寫入電壓位準中的該兩個特定電壓位準將該虛擬亂碼位元序列寫入至該快閃記憶體中的步驟包含有：根據該虛擬亂碼位元序列中的每一個位元所產生之相對應的該最低有效位元、該中間有效位元以及該最高有效位元，以將該虛擬亂碼位元序列寫入至該快閃記憶體中。
  5. 如申請專利範圍第4項所述的方法，其中根據該虛擬亂碼位元序列中的每一個位元來產生相對應的該最低有效位元、該中間有效位元以及該最高有效位元的步驟包含有：直接以該虛擬亂碼位元序列中的每一個位元來作為相對應的該最低有效位元、該中間有效位元以及該最高有效位元。
  6. 如申請專利範圍第5項所述的方法，其中該八個寫入電壓位準依序分別為一第一電壓位準、一第二電壓位準、一第三電壓位準、一第四電壓位準、一第五電壓位準、一第六電壓位準、一第七電壓位準、一第八電壓位準，該第一電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,1)、該第二電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,0)、該第三電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,0)、該第四電壓位準 對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,0)、該第五電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,0)、該第六電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,1)、該第七電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,1)、該第八電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,1)，且該兩個特定的電壓位準分別是第一電壓位準以及第四電壓位準。
  7. 如申請專利範圍第1項所述的方法，其中將該虛擬亂碼位元序列寫入至該快閃記憶體的步驟係在一晶圓階段(wafer stage)進行。
  8. 如申請專利範圍第1項所述的方法，其中將該虛擬亂碼位元序列寫入至該快閃記憶體的步驟係在一封裝階段進行。
  9. 一種記憶裝置，其包含有：一快閃記憶體(Flash Memory)，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，且該快閃記體中儲存一資料；以及一記憶體控制器，用以存取該快閃記憶體；其中在該記憶體控制器第一次讀取該快閃記憶體之前，該快閃記憶體中的該資料僅以該八個寫入電壓位準中的兩個特定電壓位儲存在該快閃記憶體中。
  10. 如申請專利範圍第9項所述的記憶裝置，其中該資料係為一系統內部程式碼(In-System Programming code)。
  11. 如申請專利範圍第9項所述的記憶裝置，其中該八個寫入電壓位準依序分別為一第一電壓位準、一第二電壓位準、一第三電壓位準、一第四電壓位準、一第五電壓位準、一第六電壓位準、一第七電壓位準、一第八電壓位準，該第一電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,1)、該第二電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,0)、該第三電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,0)、該第四電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,0)、該第五電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,0)、該第六電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,1)、該第七電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,1)、該第八電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,1)，且該兩個特定的電壓位準分別是第一電壓位準以及第四電壓位準。
  12. 一種快閃記憶體(Flash Memory)，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援八個寫入電壓位準，且該快閃記體中儲存一資料；其中在該快閃記憶體第一次被一記憶體控制器讀取之前，該快閃記憶體中的該資料僅以該八個寫入電壓位準中的兩個特定電壓位儲存在該快閃記憶體中。
  13. 如申請專利範圍第12項所述的記憶裝置，其中該資料係為一系統內部程式碼(In-System Programming code)。
  14. 如申請專利範圍第12項所述的記憶裝置，其中該八個寫入電壓位準依序分別為一第一電壓位準、一第二電壓位準、一第三電壓位準、一第四電壓位準、一第五電壓位準、一第六電壓位準、一第七電壓位準、一第八電壓位準，該第一電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,1)、該第二電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,1,0)、該第三電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,0)、該第四電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,0)、該第五電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,0)、該第六電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,1,1)、該第七電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(0,0,1)、該第八電壓位準對應的最高有效位元、中間有效位元以及最低有效位元分別為(1,0,1)，且該兩個特定的電壓位準分別是第一電壓位準以及第四電壓位準。
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