TWI718640B - 抹除具有極少程式化頁面的區塊的系統與方法 - Google Patents

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Abstract

提供用於有效地抹除具有極少程式化頁面的區塊的方法、系統以及設備。在一個態樣中,系統包含記憶體及耦接至記憶體的控制器。記憶體包含各自具有頁面的區塊。控制器經組態以判定記憶體的區塊中具有特定頁碼的臨限值頁面是否經程式化,以回應於判定臨限值頁面經程式化而根據正常抹除動作抹除區塊,且以回應於判定臨限值頁面未經程式化而根據特定抹除動作抹除區塊,特定抹除動作經組態以比正常抹除動作更深地抹除區塊。特定抹除動作可包括:在抹除區塊之前預程式化區塊;在抹除區塊之前降低抹除驗證電壓;或添加具有新抹除電壓的一或多個抹除脈衝。

Description

抹除具有極少程式化頁面的區塊的系統與方法
本發明是有關於一種記憶體裝置,且特別是有關於一種抹除具有極少程式化頁面的區塊的系統與方法。
諸如NAND快閃記憶體的記憶體裝置或系統於現代生活中廣泛使用。由於藉由技術擴張實現的更高儲存容量及更低成本,記憶體裝置或系統已應用於數位靜態攝影機、通用串列匯流排(Universal Serial Bus,USB)記憶體、記憶卡、媒體播放器、包含智慧型電話的蜂巢式電話、迷你筆記型電腦等等。在一些情況下,使用者可頻繁寫入及抹除佔用記憶體裝置或系統的極小區域的短句,此可在抹除記憶體區塊中引發問題。
本揭露內容描述用於有效地抹除具有極少程式化頁面的區塊的系統及技術。
本揭露內容的一個態樣之特徵在於一種抹除記憶體中的區塊系統,所述系統包含記憶體及控制器,所述記憶體包括各自具有多個頁面的區塊,所述控制器耦接至記憶體且經組態以:判 定所述記憶體的區塊中具有特定頁碼的臨限值頁面是否經程式化;回應於判定臨限值頁面經程式化,根據正常抹除動作抹除區塊;以及回應於判定臨限值頁面未經程式化,根據特定抹除動作抹除區塊,所述特定抹除動作經組態以比正常抹除動作更深地抹除區塊。可藉由實驗結果預先判定特定頁碼。
控制器可經組態以藉由判定臨限值頁面的旗標是否等同於設定值來判定臨限值頁面是否經程式化。在一些情況下,控制器經組態以:在臨限值頁面的旗標不等同於設定值時判定臨限值頁面經程式化;以及在臨限值頁面的旗標等同於設定值時判定臨限值頁面未經程式化。在一些情況下,控制器經組態以自記憶體讀取臨限值頁面的旗標。
在一些實施方案中,控制器經組態以藉由以下來根據正常抹除動作抹除區塊:執行第一抹除驗證循環,包含對區塊施加具有正常抹除電壓的抹除脈衝以及藉由驗證具有不小於正常抹除驗證電壓的臨限電壓的記憶胞的數目是否小於臨限數目而執行抹除驗證測試;回應於判定記憶胞的數目小於臨限數目,判定區塊通過抹除驗證測試且不進一步執行抹除;以及回應於判定記憶胞的數目不小於臨限數目,執行一或多個次抹除驗證循環直至區塊通過抹除驗證測試為止,其中正常抹除電壓每循環增大一步級電壓。每一循環的步級電壓可固定。
在一些情況下,控制器經組態以藉由以下來根據特定抹除動作抹除區塊:根據正常抹除動作抹除區塊;以及隨後對區塊執行額外抹除。控制器可經組態以藉由以特定抹除電壓對區塊施加額外抹除脈衝來對區塊執行額外抹除,其中特定抹除電壓高於 由額外電壓施加在區塊上的前述抹除電壓。額外電壓可與臨限值頁面的特定頁碼相關聯。可基於實驗結果預先判定額外電壓。額外電壓可不同於步級電壓。
在一些情況下,控制器經組態以藉由對區塊施加一或多個抹除脈衝來對區塊執行額外抹除,且抹除脈衝中的每一者中的抹除電壓高於由步級電壓施加在區塊上的前述抹除電壓。一或多次抹除發射(shot)的數目可與臨限值頁面的特定頁碼相關聯。可藉由實驗結果預先判定一或多次抹除發射的數目。
在一些情況下,控制器經組態以藉由以下來根據特定抹除動作抹除區塊:藉由額外驗證電壓將正常抹除驗證電壓降低至新抹除驗證電壓;以及使用新抹除驗證電壓來對區塊執行抹除驗證循環。額外驗證電壓可與臨限值頁面的特定頁碼相關聯且基於實驗結果而經預先判定。
在一些情況下,控制器經組態以藉由以下來根據特定抹除動作抹除區塊:預程式化區塊;以及隨後根據正常抹除動作對區塊執行抹除驗證循環。控制器可經組態以藉由使用正常抹除電壓、步級電壓以及正常抹除驗證電壓來對區塊執行抹除驗證循環。
控制器可經組態以藉由將程式化電壓施加在區塊的頁面上來預程式化區塊,使得區塊中的程式化頁面的數目大於特定頁碼。控制器可經組態以藉由預程式化區塊中的所有頁面來預程式化區塊。可基於實驗結果預先判定程式化電壓。控制器可經組態以在不驗證區塊中的記憶胞的程式化狀態的情況下預程式化區塊。
在一些實施方案中,控制器經組態以:在抹除區塊之後, 程式化區塊;讀取區塊以判定程式化區塊中的記憶胞的臨限電壓的分佈;以及基於程式化區塊中的記憶胞的臨限電壓的經判定分佈的結果來判定區塊是否呈現淺抹除的效果。
在一些實施方案中,控制器經組態以:判定區塊中具有第一頁碼的第一臨限值頁面是否經程式化;回應於判定第一臨限值頁面經程式化,根據正常抹除動作抹除區塊;回應於判定第一臨限值頁面未經程式化,判定區塊中具有第二頁碼的第二臨限值頁面是否經程式化,所述第二頁碼小於所述第一頁碼;回應於判定第二臨限值頁面經程式化,根據第一抹除動作抹除區塊,所述第一抹除動作經組態以比正常抹除動作更深地抹除區塊;以及回應於判定第二臨限值頁面未經程式化,根據第二抹除動作抹除區塊,所述第二抹除動作經組態以比第一抹除動作更深地抹除區塊。
本揭露內容的另一態樣之特徵在於一種抹除記憶體中的區塊的方法。方法包含:判定記憶體的特定區塊中具有特定頁碼的臨限值頁面是否經程式化;以及回應於判定臨限值頁面未經程式化,根據特定抹除動作抹除區塊,所述特定抹除動作經組態以比正常抹除動作更深地抹除區塊。正常抹除動作應用於具有多個程式化頁面的區塊,多個程式化頁面的數目大於特定頁碼。
特定抹除動作可包含下述者中的至少一者:在抹除區塊之前預程式化區塊;在抹除區塊之前降低抹除驗證電壓;或添加具有新抹除電壓的一或多個抹除脈衝。
本揭露內容中實施的技術可應用於各種記憶體類型,諸如單位準胞(single-level cell;SLC)裝置;多位準胞(multi-level cell;MLC)裝置,例如2位準胞裝置、三位準胞(triple-level cell; MLC)裝置或四位準胞(quad-level cell;QLC)裝置。技術可應用於記憶體系統的各種尺寸,諸如二維(two-dimensional;2D)記憶體系統或三維(three-dimensional;3D)記憶體系統。技術可應用於各種類型之非揮發性記憶體系統,諸如NAND快閃記憶體、NOR快閃記憶體等等。另外或替代地,技術可應用於各種類型之裝置及系統,諸如安全數位(secure digital;SD)卡、嵌入式多媒體卡(embedded multimedia card;eMMC)或固態磁碟機(solid-state drive;SSD)、嵌入式系統、媒體播放器、行動裝置等等。
在以下隨附圖式及描述中闡述一或多個所揭露實施方案的細節。其他特徵、態樣以及優點將自描述、附圖以及申請專利範圍變得顯而易見。
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
118:區塊
120:主機裝置
140:二維記憶體區塊
141、157:記憶胞
142、152:胞元頁面
143:串選擇電晶體
144、154:胞元串
145:接地選擇電晶體
146、156:串選擇線
148、158:接地選擇線
149、159:共同源極線
150:三維記憶體區塊
160:記憶體層
202、202'、204、252、254:曲線
300、330、350:流程
302、304、306、308、312、314、320、322、322a、332、352:步驟
310:新抹除動作
314:正常讀取動作
BL0、BL1、...、BLn-1、BLn、BL<n>、BL<n+1>:位元線
E、E':抹除狀態
P:程式化狀態
V0、V1、Vl0、Vl0'、Vh0、Vh0'、Vl1、Vh1:臨限電壓
Vlast:最末抹除電壓
Vnew:新抹除電壓
VE:抹除驗證電壓
VRd:讀取電壓
WL0、WL1、...、WLn-1、WLn:字元線
△V:額外電壓
圖1A說明根據一或多個實施方案的包含記憶體元件的系統的實例。
圖1B說明根據一或多個實施方案的包含記憶體區塊的記憶體的實例。
圖1C說明根據一或多個實施方案的二維(2D)記憶體的實例區塊。
圖1D說明根據一或多個實施方案的三維(3D)記憶體的實例區塊。
圖2A說明根據一或多個實施方案的在正常抹除及淺抹除之 後經程式化的記憶胞的臨限電壓分佈的實例。
圖2B說明根據一或多個實施方案的在正常抹除及淺抹除中的記憶胞的臨限電壓分佈的實例。
圖3A為根據一或多個實施方案的使用預讀取及額外抹除動作有效地抹除具有程式化頁面的區塊的流程的流程圖。
圖3B為根據一或多個實施方案的使用預讀取且改變抹除驗證深度動作來有效地抹除具有程式化頁面的區塊的流程的流程圖。
圖3C為根據一或多個實施方案的使用預讀取及預程式化動作有效地抹除具有程式化頁面的區塊的流程的流程圖。
在某些情形下,使用者可程式化記憶體的區塊中的極少頁面且隨後抹除整個區塊。然而,由於區塊中的極少頁面的位元量較低,區塊可極易於通過抹除驗證測試。此可引發淺抹除問題,其中區塊中的記憶胞在正常抹除狀態中並未經充分抹除。
本揭露內容的實施方案提供解決具有極少程式化頁面的區塊中的淺抹除問題的系統及技術。特定言之,可使用新抹除流程,且所述新抹除流程可包含判定區塊中具有特定頁碼的臨限值頁面是否在抹除之前經程式化。舉例而言,可預讀取臨限值頁面的旗標,例如抹除旗標。若旗標為設定值,例如0,則其指示臨限值頁面經程式化,且區塊具有足夠的程式化頁面並將不遭受淺抹除問題,且可執行包含抹除驗證的正常區塊抹除動作(或操作)。相反地,若臨限值頁面的旗標不為設定值,例如諸如1的不同值, 則其指示臨限值頁面未經程式化,且區塊具有極少程式化頁面且在執行正常區塊抹除動作的情況下可遭受淺抹除問題。因此,可對區塊執行新抹除動作以在區塊中抹除得更深。
在一些實施方案中,新抹除動作包含正常區塊抹除操作之後的具有特定抹除電壓的一或多個額外抹除脈衝。特定抹除電壓可具有特定增大的步級電壓,不同於用於正常區塊抹除操作的步級電壓。特定抹除電壓可例如基於實驗結果而經預先判定。特定抹除電壓可隨臨限值頁面的頁碼而變化。在一些實施方案中,新抹除動作包含正常區塊抹除操作之後的多個額外抹除脈衝。額外抹除脈衝具有由正常步級電壓增大的抹除電壓。
在一些實施方案中,新抹除動作包含在利用抹除驗證執行正常區塊抹除之前改變抹除電壓設定以供用於深抹除。舉例而言,新抹除動作中的抹除驗證電壓可設定為比正常抹除驗證電壓更低的電壓。可基於實驗結果來判定新抹除驗證電壓。新抹除驗證電壓可隨臨限值頁碼而變化。在一些實施方案中,新抹除動作包含在正常區塊抹除動作之前預程式化區塊(例如區塊中的所有頁面),使得待抹除的位元計數的量更大以足以解決淺抹除問題。以此方式,可藉由具有正常抹除驗證電壓的正常抹除來控制區塊的抹除深度。可選擇預程式化電壓使得記憶胞經程式化為具有高於抹除狀態的臨限電壓的臨限電壓。不需要程式化驗證來驗證記憶胞處於特定程式化狀態。
利用技術,可能不存在額外持久性損失,此是因為新抹除動作不在規則情況中執行,而是僅在當例如藉由檢查臨限值頁面的旗標判定區塊具有極少程式化頁面時的情況中執行,以。此 外,新抹除動作使用額外抹除脈衝或較低抹除驗證電壓來使得極少經程式化記憶胞經抹除以得到正常抹除深度,而不過度抹除。因此,不存在額外抹除損傷或抹除性能損失。
圖1A說明用於抹除及/或程式化資料的系統100的實例。系統100包含裝置110及主機裝置120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。
在一些實施方案中,裝置110為儲存裝置。舉例而言,裝置110可以是嵌入式多媒體卡(eMMC)、安全數位(SD)卡、固態磁碟機(SSD)或一些其他合適儲存器。在一些實施方案中,裝置110為智慧型腕錶、數位攝影機或媒體播放器。在一些實施方案中,裝置110為耦接至主機裝置120的用戶端裝置。舉例而言,裝置110是作為主機裝置120的數位攝影機或媒體播放器中的SD卡。
裝置控制器112為通用微處理器或特殊應用微控制器。在一些實施方案中,裝置控制器112為針對裝置110的記憶體控制器。以下章節描述基於裝置控制器112為記憶體控制器的實施方案的各種技術。然而,以下章節中所描述的技術亦適用於裝置控制器112為不同於記憶體控制器的另一類型的控制器的實施方案中。
處理器113經組態以執行指令且處理資料。指令包含分別作為韌體碼及/或其他程式碼儲存於輔助記憶體中的韌體指令及/或其他程式指令。資料包含對應於由處理器執行的韌體及/或其他程式的程式資料以及其他合適的資料。在一些實施方案中,處理 器113為通用微處理器或特殊應用微控制器。處理器113亦稱作中央處理單元(central processing unit;CPU)。
處理器113自內部記憶體114存取指令及資料。在一些實施方案中,內部記憶體114為靜態隨機存取記憶體(Static Random Access Memory;SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory;DRAM)。舉例而言,在一些實施方案中,當裝置110為eMMC、SD卡或智慧型腕錶時,內部記憶體114為SRAM。在一些實施方案中,當裝置110為數位攝影機或媒體播放器時,內部記憶體114為DRAM。
在一些實施方案中,內部記憶體為包含於裝置控制器112中的快取記憶體,如圖1A中所展示。內部記憶體114儲存對應於由處理器113執行的指令的指令碼,及/或在運行時間期間由處理器113請求的資料。
裝置控制器112將來自記憶體116的指令碼及/或資料轉移至內部記憶體114。在一些實施方案中,記憶體116為經組態以長期儲存指令及/或資料的非揮發性記憶體,例如NAND快閃記憶體裝置或一些其他合適的非揮發性記憶體裝置。在記憶體116為NAND快閃記憶體的實施方案中,裝置110為例如快閃記憶體卡的快閃記憶體裝置,且裝置控制器112為NAND快閃控制器。舉例而言,在一些實施方案中,當裝置110為eMMC或SD卡時,記憶體116為NAND快閃;在一些實施方案中,當裝置110為數位攝影機時,記憶體116為SD卡;以及在一些實施方案中,當裝置110為媒體播放器時,記憶體116為硬碟。僅出於說明目的,以下描述使用NAND快閃記憶體作為記憶體116的實例。
圖1B說明包含多個區塊118的記憶體116的實例組態。記憶體116可以是二維(2D)記憶體或三維(3D)記憶體。
圖1C說明當記憶體116為2D記憶體時的二維(2D)記憶體區塊140的實例組態。區塊140可以是區塊118。區塊140包含串聯耦接至行位元線BL0、行位元線BL1、...、行位元線BLn-1以及行位元線BLn以形成多個胞元串144且串聯耦接至列字元線WL0、列字元線WL1、...、列字元線WLn-1以及列字元線WLn以形成多個胞元頁面142的記憶胞141。胞元串144可包含多個記憶胞141、串選擇電晶體(string select transistor;SST)143以及接地選擇電晶體(ground select transistor;GST)145,其皆串聯連接。SST 143的閘極連接至串選擇線(string select line;SSL)146。不同串中的SST的閘極亦連接至相同SSL。記憶胞141的閘極分別連接至字元線WL0、字元線WL1、...、字元線WLn-1、字元線WLn。記憶胞141經由GST 145連接至共同源極線(common source line;CSL)149。GST 145的閘極連接至接地選擇線(ground select line;GSL)148。不同串中的GST的閘極亦連接至相同GSL。胞元頁面142可包含多個記憶胞141。胞元頁面142中的記憶胞141的閘極串聯耦接至對應的字元線(WL)。當將輸入電壓施加至字元線時,輸入電壓亦施加至胞元頁面142中的記憶胞141的閘極。為在讀取操作中讀取區塊140中的特定胞元頁面142,將更低電壓施加至對應於特定胞元頁面142的字元線上。同時,將更高電壓施加至區塊140中的其他胞元頁面上。
裝置110可包含快閃轉譯層(Flash Translation Layer;FTL)以管理讀取、寫入以及抹除操作。FTL可儲存於例如內部記 憶體114中的裝置控制器112中。FTL使用邏輯至實體(logical-to-physical;L2P)位址映射表,其儲存自邏輯區塊中的邏輯頁面至實體區塊中的實體頁面的映射。
圖1D說明當記憶體116為3D記憶體時的實例3D記憶體區塊150。記憶體區塊150可以是區塊118。記憶胞157配置在三維中(例如在XYZ座標系統中),且耦接至多個字元線以形成多個胞元頁面152且耦接至多個位元線以形成多個胞元串154。胞元串154包含串聯連接的多個記憶胞157,其中串聯連接的多個記憶胞157可經組態為耦接至串選擇線(SSL)156的SST,且串聯連接的多個記憶胞157可經組態為耦接至接地選擇線(GSL)158的GST。串聯連接的多個記憶胞157經由GST連接至共同源極線(CSL)159。
記憶體區塊150可包含例如沿Z方向豎直地堆疊在一起的多個記憶體層160。每一記憶體層160可以是例如X-Y平面中的二維平面層,含有多個胞元頁面152。每一胞元頁面152可單獨地讀取及/或經程式化。為在讀取操作中讀取記憶體層160中的特定胞元頁面152,將更低電壓施加至對應於特定胞元頁面152的字元線上。更低電壓亦施加至記憶體層160中的其他胞元頁面152上。同時,將更高電壓施加至區塊150中的其他記憶體層上。
記憶胞可處於程式化狀態中或抹除狀態中。舉例而言,若記憶胞為SLC,則記憶胞可經程式化為程式化狀態「0」且經抹除為抹除狀態「1」。若記憶胞為可儲存兩位元資料的MLC。記憶胞可經程式化為程式化狀態(0,1)、(0,0)以及(1,0)中的任一者或經抹除為抹除狀態(1,1)。僅用於說明,SLC用作記憶胞。
一旦經程式化或經抹除,記憶胞即具有相對應的臨限電壓。臨限電壓為記憶胞之特徵。當將等於或大於臨限電壓的讀取電壓施加至記憶胞的閘極時,記憶胞可被開啟。當將低於臨限電壓的讀取電壓施加至記憶胞的閘極時,記憶胞可關閉。讀取動作不為程式化動作或抹除動作且並不意欲改變記憶胞的狀態。
對應於相同狀態(例如抹除狀態或程式化狀態)的區塊中的多個記憶胞的臨限電壓可具有例如在下限電壓與上限電壓之間的範圍的分佈。將具有所述範圍內的臨限電壓的記憶胞視為處於相對應的狀態中。換言之,處於狀態中的記憶胞具有所述範圍內的臨限電壓。舉例而言,如圖2A中所說明,若記憶胞具有Vl0與Vh0之間的臨限電壓,則記憶胞處於抹除狀態E中;若記憶胞具有Vl1與Vh1之間的臨限電壓,則記憶胞處於程式化狀態P中。曲線202及曲線204分別展示記憶胞的對應狀態E及狀態P的臨限電壓分佈。
在正常程式化操作期間,藉由對記憶胞施加程式化電壓且驗證程式化記憶胞是否處於程式化狀態中來使記憶胞自例如抹除狀態E的抹除狀態經程式化為例如程式化狀態P的程式化狀態。驗證動作可使用驗證電壓,例如程式化狀態的臨限電壓(例如針對程式化狀態P的Vl1)來驗證記憶胞是否經程式化為程式化狀態。程式化/驗證循環可重複多次直至記憶胞經程式化及驗證為處於程式化狀態下為止。
在正常讀取操作期間,讀取電壓可施加於耦接至記憶胞的閘極的字元線以判定所選擇的記憶胞是處於開啟狀態還是處於關閉狀態。在施加大於抹除狀態E的臨限電壓但小於程式化狀態 P的臨限電壓的讀取電壓VRd時,記憶胞在其具有抹除狀態時開啟且在其具有程式化狀態時關閉。
在正常抹除操作期間,抹除例如區塊或其他單元中的記憶胞。在一些實施方案中,在正常抹除操作中藉由以下來抹除記憶胞:將記憶胞的p井區升高至抹除電壓持續一段時間,且使所選擇的區塊或單元的字元線(其連接至記憶胞的閘極)接地,同時源極及位元線為浮動(float)的。抹除電壓可高於用於記憶胞的臨限電壓。在不選擇抹除的區塊或單元中,字元線浮動。歸因於電容耦合,未經選擇的字元線、位元線、選擇線以及共同源極線亦升高至顯著分率的抹除電壓,進而阻礙不選擇抹除的區塊上的抹除。在選擇抹除的區塊中,將強電場施加至所選擇的記憶胞的隧穿氧化物層,且隨著例如藉由富雷一諾特海姆穿隧機制(Fowler-Nordheim tunneling mechanism)將浮動閘極的電子發射至基板側,所選擇的記憶胞經抹除。隨著電子自浮動閘極轉移至p井區,所選擇的單元的臨限電壓減小。
在施加抹除電壓以抹除記憶胞之後,區塊或單元中的記憶胞可處於抹除狀態中或仍處於程式化狀態中。記憶胞的臨限電壓可具有分佈,如圖2B的曲線252或曲線254所說明。例如圖1A的裝置控制器112的控制器可隨後執行抹除驗證操作,例如藉由施加抹除驗證電壓VE來驗證經抹除記憶胞是否處於抹除狀態中。若給定記憶胞的臨限電壓低於VE,則控制器可判定記憶胞經恰當地抹除為處於抹除狀態中。若控制器判定具有大於VE的臨限電壓的多個記憶胞(或位元的計數或串的計數)低於臨限數目(例如3、4或5),則控制器判定區塊通過抹除驗證測試且所述區塊不 再需要抹除。
若控制器判定具有大於VE的臨限電壓的記憶胞的數目等同於或高於臨限數目,則控制器判定區塊未通過抹除驗證測試且需要更多抹除。在正常抹除操作中,控制器可利用步級電壓使抹除電壓增大且施加增大的抹除電壓以抹除記憶胞並再次驗證。步級電壓可為固定的,例如1伏特(V)。在正常抹除操作中,抹除驗證循環可重複多次(例如3次、4次或5次)直至具有高於VE的臨限電壓的記憶胞的數目低於臨限數目為止。
圖2B中的曲線252展示正常抹除操作之後區塊中的記憶胞的臨限電壓的分佈。區塊具有足夠數目的程式化頁面,使得具有高於VE的臨限電壓的記憶胞的數目低於臨限數目且區塊通過抹除驗證,且記憶胞經抹除為具有中心處於V0處的臨限電壓分佈的正常抹除狀態。
圖2B中的曲線254展示正常抹除操作之後具有極少程式化頁面(例如小於5個頁面)的區塊中的記憶胞的臨限電壓的分佈。由於所述區塊中經程式化的記憶胞的數目少於具有足夠的程式化頁面的區塊中經程式化的記憶胞的數目,因此對於所述區塊而言,在具有高於VE的臨限電壓的區塊中具有的記憶胞的數目低於臨限數目以及通過抹除驗證的機率更大。然而,曲線254中的中心臨限電壓V1大於曲線252中的中心臨限電壓V0,且曲線254中的臨限電壓的分佈偏移至比曲線252中的臨限電壓的分佈更高的位準。亦即,區塊中的記憶胞可遭受淺抹除且並不處於正常抹除狀態中。當區塊經重新程式化及重新讀取時,經淺抹除的記憶胞可具有藉由圖2A中的曲線202'及曲線204展示的臨限電壓分 佈。淺抹除狀態E'中的記憶胞可具有偏移至Vl0'的下臨限電壓以及偏移至Vh0'的上臨限電壓。
在一些情況下,控制器可在抹除之前預程式化區塊。然而,區塊可具有足夠的程式化頁面,且不需要預程式化區塊來避免淺抹除問題。因此,預程式化會不必要地劣化區塊的持久性。
在一些情況下,控制器可將抹除驗證電壓改變至較低位準以抹除任何區塊。然而,對於具有足夠的程式化頁面的區塊,區塊可遭受更深抹除。因此,改變抹除驗證電壓亦可由於寫入抹除循環的額外電壓施壓而劣化區塊的持久性。
當區塊經程式化時,區塊中的頁面依序經程式化。舉例而言,區塊具有N個頁面。資料可依序程式化至頁面0、頁面1、頁面2、...以及頁面X中,其中X為整數且0<=X<=N-1。當頁面經程式化時,指示頁面經程式化的旗標可與在頁面中經程式化的資料一起寫入於記憶體中。舉例而言,旗標可儲存於頁面的冗餘區域中或記憶體中。旗標可以是抹除旗標。當抹除旗標具有例如0的第一值時,其指示頁面已經程式化;當抹除旗標具有例如1的第二值時,其指示頁面尚未經程式化或頁面待經程式化,所述第二值不同於所述第一值。
本發明的實施方案能夠藉由檢查區塊中的具有特定頁碼X的預先判定臨限值頁面是否經程式化而判定區塊是否具有極少程式化頁面且可遭受淺抹除問題。舉例而言,控制器可檢查預先判定臨限值頁面的抹除旗標。若抹除旗標為0,則其指示臨限值頁面已經程式化,且存在至少X+1個已經程式化的頁面。控制器可判定區塊具有足夠的程式化頁面且若利用正常抹除動作抹除區 塊,可避免淺抹除問題。若抹除旗標為1,則其指示臨限值頁面未經程式化,且存在至多X個已經程式化的頁面。控制器可判定區塊具有極少程式化頁面且若利用正常抹除動作抹除區塊,可能遭受淺抹除問題。因此,控制器可執行新抹除動作以抹除區塊。新抹除動作經組態以比正常抹除動作更深地抹除區塊,使得區塊並不具有淺抹除問題。
圖3A至圖3C展示根據一或多個實施方案的用於抹除具有程式化頁面的區塊的抹除動作的實例。可藉由控制器執行抹除動作,所述控制器例如圖1A的裝置控制器112或圖1A的主機裝置120中的控制器。控制器可接收用於區塊的通用抹除指令。控制器藉由判定區塊是否具有極少程式化頁面來判定是在區塊上使用正常抹除動作還是在區塊上使用新抹除動作。當判定區塊具有足夠的程式化頁面時,控制器可判定利用正常抹除動作抹除區塊。當判定區塊具有極少程式化頁面時,控制器可判定利用新抹除動作抹除區塊。
圖3A為根據一或多個實施方案的使用預讀取及額外抹除動作有效地抹除具有程式化頁面的區塊的流程300的流程圖。
區塊中的頁面經程式化(302)。每一頁面具有區塊中的對應頁碼。資料在區塊中的頁面中依序經程式化。如上文所提及,若區塊具有具備自0至63的頁號的64個頁面,則資料依序經程式化至頁面0、頁面1、頁面2、...以及頁面P中,其中0<=P<=63。
預讀取臨限值頁面的抹除旗標(304)。臨限值頁面具有頁碼X。頁碼X可例如基於實驗結果而經預先判定。舉例而言,在利用正常抹除動作抹除具有X個程式化頁面(具有自0至X-1 的頁碼)的區塊之後,區塊呈現淺抹除效果,例如圖2A中的曲線202'所說明。相反地,具有X+1個程式化頁面(具有自0至X的頁碼)的區塊在正常抹除動作之後並不呈現淺抹除效果。因此,可判定頁碼X為臨限數目,且具有頁碼X的頁面為區塊中的臨限值頁面。
控制器判定抹除旗標是否等同於1(306)。如上文所提及,若抹除旗標不等同於1(亦即,等同於0),則其指示臨限值頁面已經程式化。因此,控制器判定區塊具有足夠的程式化頁面,以供用於利用具有低風險的淺抹除問題的正常抹除動作抹除區塊。
回應於判定抹除旗標不等同於1,控制器繼續進行至利用包含抹除驗證的正常抹除動作抹除區塊(308)。如上文所提及,在正常抹除動作中,藉由以下來抹除區塊:重複抹除及驗證循環直至各自具有不小於正常抹除驗證電壓EV的臨限電壓的記憶胞的數目(或位元的計數)小於預定數目為止。在多個循環中,抹除脈衝(或發射)的抹除電壓以固定的步級電壓增大,例如每循環1伏特,且抹除驗證電壓EV為固定的。
若抹除旗標等同於1,則其指示臨限值頁面未經程式化,且存在至多X個在區塊中已經程式化的頁面。亦即,控制器判定區塊具有極少程式化頁面,且若是利用正常抹除動作抹除區塊,則將存在淺抹除問題的風險。因此,控制器可判定以執行新抹除動作310。
在新抹除動作310中,控制器首先利用包含抹除驗證的正常抹除動作抹除區塊(320)。步驟320可與步驟308一致。在 步驟320之後,控制器可添加具有新抹除電壓的額外抹除脈衝(322)。新抹除電壓Vnew可比正常抹除動作中的最末抹除電壓Vlast大一額外電壓△V,亦即,Vnew=Vlast+△V。額外電壓△V可等同於或不同於正常抹除動作中的固定步級電壓。額外電壓△V可與臨限值頁面的頁碼X有關。可基於實驗結果判定額外電壓△V。舉例而言,首先利用正常抹除動作抹除且隨後利用新抹除電壓Vnew抹除具有X個程式化頁面的多個區塊中的每一者。額外電壓△V可經調整直至區塊不呈現淺抹除問題為止。在一些情況下,控制器可添加具有變化的額外電壓△V的兩個或大於兩個額外抹除脈衝。
替代地,在步驟320之後,控制器可添加額外多次發射(322a)。在一些情況下,每一額外發射(或脈衝)具有自前述抹除電壓增大正常抹除操作中的固定步級電壓(例如1伏特)的抹除電壓。亦即,額外發射繼續具有相同抹除設定的正常抹除操作,所述相同抹除設定包含每循環的固定步級電壓。多次發射的數目與臨限值頁面的頁碼X有關,且可基於實驗結果而判定。舉例而言,首先利用正常抹除動作抹除且隨後利用額外發射抹除具有X個程式化頁面的區塊。額外發射的數目可經調整直至區塊不呈現淺抹除問題為止。
在步驟320中,在正常抹除操作之後,區塊通過抹除驗證。在步驟322或步驟322a中,不執行抹除驗證。亦不必要執行抹除驗證測試,此是因為區塊經進一步抹除,且具有大於抹除驗證電壓VE的臨限電壓的記憶胞的數目亦減小。在步驟322或步驟322a中,區塊必然能夠在額外抹除之後通過抹除驗證測試。
在步驟308或步驟310之後,流程300繼續進行至步驟312,其中根據正常程式化動作程式化區塊。隨後根據正常讀取動作(314)讀取區塊。在一些情況下,可自讀取動作獲得區塊中的記憶胞(或位元)的臨限電壓的分佈,例如圖2A中所說明。可基於區塊中的記憶胞的臨限電壓的所獲得分佈來判定區塊是否呈現淺抹除效果的問題。
圖3B為根據一或多個實施方案的使用預讀取且改變抹除驗證深度動作來有效地抹除具有程式化頁面的區塊的另一流程330的流程圖。流程330中的步驟類似於圖3A的流程300中的步驟,不同之處在於步驟332。
回應於判定臨限值頁面的抹除旗標等同於1,在執行抹除步驟308之前,控制器將用於抹除驗證操作的抹除驗證電壓自預定電壓改變至經修改的(例如更低)電壓。舉例而言,若抹除驗證電壓VE偏移至更低(或更深)位準,例如自0.3伏特至0.2伏特,則通過具有例如0.3伏特的更高抹除驗證電壓的抹除驗證的區塊無法通過具有例如0.2伏特的更低抹除驗證電壓的抹除驗證。因此,在步驟308中,區塊必須經一次或多次抹除直至區塊可通過具有更低抹除驗證電壓的抹除驗證為止。以此方式,對區塊執行額外抹除以消除淺抹除問題。相反地,若未執行步驟332,則在步驟308中,預定電壓用於抹除驗證電壓。
改變的抹除驗證電壓可與臨限值頁面的頁碼X有關。可基於實驗結果判定改變的抹除驗證電壓。舉例而言,在具有改變的抹除驗證電壓的正常抹除操作中抹除具有X個程式化頁面的區塊。抹除驗證電壓數目可經調整直至區塊不呈現淺抹除問題為止。
圖3C為根據一或多個實施方案的使用預讀取及預程式化動作有效地抹除具有程式化頁面的區塊的又一流程350的流程圖。流程350中的步驟類似於圖3A的流程300中的步驟,不同之處在於步驟352。
回應於判定臨限值頁面的抹除旗標等同於1,控制器在執行抹除步驟308之前對區塊執行預程式化。舉例而言,區塊可藉由施加具有程式化電壓的程式化脈衝來經預程式化。區塊中的所有頁面可在步驟352中經預程式化,使得區塊在抹除之前具有足夠的程式化頁面或程式化位元。步驟352並不包含驗證記憶胞是否經程式化為特定程式化狀態。實際上,僅將程式化脈衝施加至區塊上。程式化電壓可與臨限電壓的頁碼X有關。可基於實驗結果判定程式化電壓。
在一些實施方案中,針對區塊預先判定兩個或大於兩個預先判定的臨限值頁面。舉例而言,區塊具有64個頁面,且頁面5及頁面10可判定為臨限值頁面。控制器可首先預讀取具有更大頁碼的第一臨限值頁面(例如頁面10)的抹除旗標。若第一臨限值頁面的抹除旗標不為1,則控制器判定可利用正常抹除動作抹除具有足夠的程式化頁面的區塊。若第一臨限值頁面的抹除旗標為1,則控制器可繼續預讀取具有較小頁碼的第二臨限值頁面(例如頁面5)的抹除旗標。
若第二臨限值頁面的抹除旗標不為1,則控制器判定區塊具有在較小頁碼與較大頁碼之間的多個程式化頁面,例如6至10程式化頁面。可利用不同於正常抹除動作的第一抹除動作抹除區塊。如圖3A至圖3C中所說明,第一抹除動作可包含添加具有變 化的額外電壓的額外脈衝或額外多次發射,或改變抹除驗證電壓,或預程式化區塊。可基於實驗結果判定第一抹除動作,例如上文所述的方法。
若第二臨限值頁面的抹除旗標為1,則控制器判定區塊具有極少程式化頁面,例如至多5個程式化頁面。可利用不同於第一抹除動作及正常抹除動作的第二抹除動作抹除區塊。如圖3A至圖3C中所說明,第一抹除動作可包含添加具有變化的額外電壓的額外脈衝或額外多次發射,或改變抹除驗證電壓,或預程式化區塊。可基於實驗結果判定第二抹除動作,例如上文所述的方法。由於程式化頁面的數目較小,因此第二抹除動作比第一抹除動作更深地抹除區塊。
所揭露及其他的實例可實施為一或多個電腦程式產品,例如在電腦可讀媒體上編碼的電腦程式指令的一或多個模組,所述一或多個模組藉由資料處理設備執行或控制資料處理設備的操作。電腦可讀媒體可為機器可讀儲存裝置、機器可讀儲存基板、記憶體裝置或其中之一或多者的組合。術語「資料處理設備」涵蓋用於處理資料之所有設備、裝置以及機器,包含例如可程式化處理器、電腦或多個處理器或電腦。除了硬體之外,設備可包含為所討論之電腦程式創建執行環境的代碼,例如構成下述者的代碼:處理器韌體、協定堆疊、資料庫管理系統、操作系統或其中之一或多者的組合。
系統可涵蓋用於處理資料之所有設備、裝置以及機器,包含例如可程式化處理器、電腦或多個處理器或電腦。除了硬體之外,系統可包含為所討論之電腦程式創建執行環境的代碼,例 如構成下述者的代碼:處理器韌體、協定堆疊、資料庫管理系統、操作系統或其中之一或多者的組合。
電腦程式(亦稱為程式、軟體、軟體應用程式、指令碼或代碼)可以程式化語言的任何形式寫入,包含編譯或解譯語言,且其可以任何形式部署,包含作為獨立程式或作為模組、組件、次常式或適用於計算環境的其他單元。電腦程式未必對應於檔案系統中之檔案。程式可儲存於保持其他程式或資料(例如儲存於標示語言文件中之一或多個指令碼)的檔案的一部分中、儲存於專用於所討論之程式的單個檔案中,或儲存於多個經協調檔案(例如儲存一或多個模組、子程式或部分代碼的檔案)中。電腦程式可經部署以在一個電腦上執行或在定位於一個位點或跨越多個位點分佈且由通信網路互連的多個電腦上執行。
本文中描述的流程及邏輯流程可由一或多個可程式化處理器執行,所述可程式化處理器執行一或多個電腦程式從而執行本文中所描述的功能。流程及邏輯流程亦可由例如場可程式化閘陣列(field programmable gate array;FPGA)或特殊應用積體電路(application specific integrated circuit;ASIC)的專用邏輯電路執行,且設備亦可實施為所述專用邏輯電路。
適用於執行電腦程式的處理器包含例如通用微處理器及專用微處理器兩者,以及任何種類的數位電腦的任何一或多個處理器。通常,處理器將自唯讀記憶體或隨機存取記憶體或兩者接收指令及資料。電腦的基本元件可包含用於執行指令之處理器及用於儲存指令及資料之一或多個記憶體裝置。通常,電腦亦可包含用於儲存資料之一或多個大容量儲存裝置,例如磁碟、磁光碟 或光碟,或可操作地耦合至所述一或多個大容量儲存裝置以自其接收資料,或將資料轉移至所述一或多個大容量儲存裝置,或二者皆有。然而,電腦無需具有此類裝置。適用於儲存電腦程式指令及資料的電腦可讀媒體可包含所有形式的非揮發性記憶體、媒體以及記憶體裝置,包含例如半導體記憶體裝置,例如EPROM、EEPROM以及快閃記憶體裝置;磁碟。處理器及記憶體可由專用邏輯電路補充或併入於專用邏輯電路中。
雖然本文可描述任何特性,但此等不應解釋為對本發明的所主張或可主張的範疇的限制,而是解釋為描述特定於特定實施例的特徵。在獨立實施例之上下文中描述於本文中之某些特徵亦可在單個實施例中以組合方式實施。相反地,在單個實施例的上下文中描述的各種特徵亦可在多個實施例中分離地實施或以任何適合的子組合來實施。此外,儘管上文可將特徵描述為以某些組合起作用且甚至最初按此來主張,但來自所主張之組合的一或多個特徵在一些情況下可自所述組合刪除,且所主張之組合可針對子組合或子組合的變型。類似地,儘管在圖式中以特定次序來描繪操作,但不應將此理解為需要以所展示的特定次序或以順序次序執行此等操作,或執行所有所說明操作以達成所需結果。
僅揭露少許實例及實施方案。對所描述實例及實施方案以及其他實施方案的變化、修改及增強可基於所揭露之內容進行。
100:系統 110:裝置 112:裝置控制器 113:處理器 114:內部記憶體 116:記憶體 120:主機裝置

Claims (16)

  1. 一種抹除記憶體中的區塊系統,包括:一記憶體,包括各自具有多個頁面的複數個區塊;以及一控制器,耦接至所述記憶體且經組態以:判定所述記憶體的一區塊中具有特定頁碼的一臨限值頁面是否經程式化;回應於判定所述臨限值頁面如經程式化,根據一第一抹除動作抹除所述區塊;以及回應於判定所述臨限值頁面如未經程式化,根據一第二抹除動作抹除所述區塊,所述第二抹除動作比所述第一抹除動作更深地抹除所述區塊。
  2. 如申請專利範圍第1項所述抹除記憶體中的區塊系統,其中所述控制器用以判定所述臨限值頁面的旗標是否等同於設定值來判定所述臨限值頁面是否經程式化。
  3. 如申請專利範圍第2項所述抹除記憶體中的區塊系統,其中所述控制器用以:自所述記憶體讀取所述臨限值頁面的所述旗標。
  4. 如申請專利範圍第1項所述抹除記憶體中的區塊系統,其中所述控制器根據所述第一抹除動作抹除所述區塊:執行一第一抹除驗證循環,包括:對所述區塊施加具有一第一抹除電壓的抹除脈衝;以及藉由驗證具有不小於一第一抹除驗證電壓的臨限電壓的記憶胞的數目是否小於臨限數目而執行一抹除驗證測試;回應於判定記憶胞的所述數目小於所述臨限數目,判定所述 區塊通過所述抹除驗證測試且不進一步執行抹除;以及回應於判定記憶胞的所述數目不小於所述臨限數目,執行一或多次抹除驗證循環直至所述區塊通過所述抹除驗證測試為止,其中所述第一抹除電壓每循環增大一步級電壓。
  5. 如申請專利範圍第4項所述抹除記憶體中的區塊系統,其中所述控制器根據所述第二抹除動作抹除所述區塊包括:根據所述第一抹除動作抹除所述區塊,以及隨後對所述區塊執行額外抹除。
  6. 如申請專利範圍第5項所述抹除記憶體中的區塊系統,其中所述控制器根據以下來對所述區塊執行額外抹除包括:以一第二抹除電壓對所述區塊施加額外抹除脈衝,其中所述第二抹除電壓高於由額外多次抹除脈衝施加在所述區塊上的前述第一抹除電壓。
  7. 如申請專利範圍第6項所述抹除記憶體中的區塊系統,其中所述第二抹除電壓與所述臨限值頁面的所述特定頁碼相關聯。
  8. 如申請專利範圍第5項所述抹除記憶體中的區塊系統,其中所述控制器藉由對所述區塊施加一或多個抹除脈衝來對所述區塊執行所述額外抹除,以及其中所述一或多個抹除脈衝中的每一者中的抹除電壓高於由所述步級電壓施加在所述區塊上的前述第一抹除電壓。
  9. 如申請專利範圍第5項所述抹除記憶體中的區塊系統,其中一或多次抹除脈衝的數目與所述臨限值頁面的所述特定頁碼相關聯。
  10. 如申請專利範圍第4項所述抹除記憶體中的區塊系統,其中所述控制器經組態以藉由以下來根據所述特定抹除動作抹除所述區塊包括:藉由額外驗證電壓將所述第一抹除驗證電壓降低至新抹除驗證電壓,以及使用所述新抹除驗證電壓來對所述區塊執行所述第一抹除驗證循環。
  11. 如申請專利範圍第10項所述抹除記憶體中的區塊系統,其中所述額外驗證電壓與所述臨限值頁面的所述特定頁碼相關聯且基於實驗結果而經預先判定。
  12. 如申請專利範圍第4項所述抹除記憶體中的區塊系統,其中所述控制器根據所述第二抹除動作抹除所述區塊包括:預程式化所述區塊,以及隨後根據所述第一抹除動作對所述區塊執行所述第一抹除驗證循環。
  13. 如申請專利範圍第12項所述抹除記憶體中的區塊系統,其中所述控制器藉由將程式化電壓施加在所述區塊的頁面上來預程式化所述區塊,使得所述區塊中的程式化頁面的數目大於所述特定頁碼。
  14. 如申請專利範圍第1項所述抹除記憶體中的區塊系統,其中所述控制器經組態以:判定所述區塊中具有一第一頁碼的一第一臨限值頁面是否經程式化;回應於判定所述第一臨限值頁面經程式化,根據所述第一抹 除動作抹除所述區塊;回應於判定所述第一臨限值頁面未經程式化,判定所述區塊中具有第二頁碼的第二臨限值頁面是否經程式化,所述第二頁碼小於所述第一頁碼;回應於判定所述第二臨限值頁面經程式化,根據第二抹除動作抹除所述區塊,所述第二抹除動作比所述第一抹除動作更深地抹除所述區塊;以及回應於判定所述第二臨限值頁面未經程式化,根據一第三抹除動作抹除所述區塊,所述第三抹除動作經組態以比所述第一抹除動作更深地抹除所述區塊。
  15. 一種抹除記憶體中的區塊的方法,所述方法包括:判定所述記憶體的特定區塊中具有特定頁碼的臨限值頁面是否經程式化;以及回應於判定所述臨限值頁面未經程式化,根據特定抹除動作抹除所述區塊,所述特定抹除動作經組態以比一正常抹除動作更深地抹除所述區塊,其中所述正常抹除動作應用於具有多個程式化頁面的區塊,所述多個程式化頁面的數目大於所述特定頁碼。
  16. 如申請專利範圍第15項所述的抹除記憶體中的區塊的方法,其中所述特定抹除動作包括下述者中的至少一者:在抹除所述區塊之前預程式化所述區塊,在抹除所述區塊之前降低抹除驗證電壓,或施加具有新抹除電壓的一或多個抹除脈衝。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210000409A (ko) 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN111191613A (zh) * 2020-01-02 2020-05-22 京东方科技集团股份有限公司 指纹识别结构、指纹识别显示基板及其制作方法
CN113821156A (zh) * 2020-06-18 2021-12-21 桑迪士克科技有限责任公司 前瞻识别潜在不可校正的误差校正存储器单元和现场对策
CN112786097B (zh) * 2021-01-29 2024-04-09 山东华芯半导体有限公司 一种基于擦除时间判断NAND Flash对浅擦除处理的方法
US20240112742A1 (en) * 2022-09-22 2024-04-04 Yangtze Memory Technologies Co., Ltd. Erasing and erasing verification for three-dimensional nand memory
CN115509468B (zh) * 2022-11-23 2023-03-24 四川省华存智谷科技有限责任公司 一种提高ssd生命周期的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643184B2 (en) * 2001-02-05 2003-11-04 Stmicroelectronics S.R.L. Method of erasing a flash memory
TWI287191B (en) * 2003-12-30 2007-09-21 Sandisk Corp Method of programming, writing, and updating data in a non-volatile memory system and a memory system
US20090109755A1 (en) * 2007-10-24 2009-04-30 Mori Edan Neighbor block refresh for non-volatile memory
US20140297921A1 (en) * 2013-03-26 2014-10-02 Skymedi Corporation Method of Partitioning Physical Block and Memory System Thereof
US9361989B1 (en) * 2014-12-16 2016-06-07 Macronix International Co., Ltd. Memory device and data erasing method thereof
US20180232154A1 (en) * 2017-02-15 2018-08-16 Microsoft Technology Licensing, Llc Append Only Streams For Storing Data On A Solid State Device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673170B1 (ko) * 2005-03-10 2007-01-22 주식회사 하이닉스반도체 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US7907449B2 (en) * 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US8130551B2 (en) * 2010-03-31 2012-03-06 Sandisk Technologies Inc. Extra dummy erase pulses after shallow erase-verify to avoid sensing deep erased threshold voltage
KR20120092911A (ko) * 2011-02-14 2012-08-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 소거 방법
JP5583185B2 (ja) 2012-10-12 2014-09-03 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
US9214240B2 (en) * 2013-03-04 2015-12-15 Sandisk Technologies Inc. Dynamic erase depth for improved endurance of non-volatile memory
KR102327076B1 (ko) * 2014-12-18 2021-11-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20160108659A (ko) * 2015-03-04 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치를 포함하는 메모리 시스템
US9679658B2 (en) * 2015-06-26 2017-06-13 Intel Corporation Method and apparatus for reducing read latency for a block erasable non-volatile memory
JP2017045288A (ja) * 2015-08-27 2017-03-02 株式会社東芝 メモリシステム
US9830963B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Word line-dependent and temperature-dependent erase depth
US10403369B2 (en) * 2016-10-17 2019-09-03 SK Hynix Inc. Memory system with file level secure erase and operating method thereof
KR20190016633A (ko) * 2017-08-08 2019-02-19 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2019053805A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム
US10998064B2 (en) * 2018-03-05 2021-05-04 Crossbar, Inc. Resistive random access memory program and erase techniques and apparatus

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643184B2 (en) * 2001-02-05 2003-11-04 Stmicroelectronics S.R.L. Method of erasing a flash memory
TWI287191B (en) * 2003-12-30 2007-09-21 Sandisk Corp Method of programming, writing, and updating data in a non-volatile memory system and a memory system
US8504798B2 (en) * 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US8745322B2 (en) * 2003-12-30 2014-06-03 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US20090109755A1 (en) * 2007-10-24 2009-04-30 Mori Edan Neighbor block refresh for non-volatile memory
US20140297921A1 (en) * 2013-03-26 2014-10-02 Skymedi Corporation Method of Partitioning Physical Block and Memory System Thereof
US9361989B1 (en) * 2014-12-16 2016-06-07 Macronix International Co., Ltd. Memory device and data erasing method thereof
US20180232154A1 (en) * 2017-02-15 2018-08-16 Microsoft Technology Licensing, Llc Append Only Streams For Storing Data On A Solid State Device

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