TWI462104B - 資料寫入方法及資料儲存裝置 - Google Patents

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Description

資料寫入方法及資料儲存裝置
本發明係有關於快閃記憶體，特別是有關於快閃記憶體之資料寫入。
快閃記憶體包括單層單元(single level cell,SLC)快閃記憶體，多層單元(multi level cell,MLC)快閃記憶體，以及三層單元(triple level cell,TLC)快閃記憶體。單層單元快閃記憶體的一個記憶單元可儲存一個資料位元，因此單層單元快閃記憶體之記憶單元所儲存的資料型式有兩種，分別為位元0以及位元1。多層單元快閃記憶體的一個記憶單元可儲存兩個資料位元，因此多層單元快閃記憶體之記憶單元所儲存的資料型式(data pattern)有四種，分別為資料組合00、01、10以及11。三層單元快閃記憶體的一個記憶單元可儲存三個資料位元，因此三層單元快閃記憶體之記憶單元所儲存的資料型式有八種，分別為資料組合000、001、010、011、100、101、110、以及111。
快閃記憶體之記憶單元的電壓係表示其儲存的資料位元或資料組合，該電壓稱之寫入電壓(programming voltage)。因此，單層單元快閃記憶體之記憶單元的寫入電壓值有兩種狀態，多層單元快閃記憶體之記憶單元的寫入電壓值有四種狀態，而三層單元快閃記憶體之記憶單元的寫入電壓值有八種狀態。當控制器欲將資料寫入至快閃記憶體的一記憶單元時，快閃記憶體會依據欲寫入的資料組合將記憶單元的電壓設定為多個寫入電壓值其中之一。當控制器欲將資料由快閃記憶體的一記憶單元讀出時，快閃記憶體會量測該記憶單元的電壓，並將電壓與多個寫入電壓值比對，以決定該記憶單元儲存的資料組合。
以三層單元快閃記憶體為例。第1圖為將資料寫入一三層單元快閃記憶體的一記憶單元的過程之示意圖。三層單元快閃記憶體的記憶單元可儲存三個資料位元，分別為最低有效位元(LSB)、中間有效位元(CSB)、以及最高有效位元(MSB)，因此快閃記憶體係依序將最低有效位元、中間有效位元、以及最高有效位元依序寫入該記憶單元。首先，快閃記憶體依據LSB位元為0或1，以決定將記憶單元的電壓調整到第1圖中121或122的層級。接著，快閃記憶體依據CSB位元為0或1，以決定將記憶單元的電壓繼續調整到第1圖中111、112、113、或114的層級，其中各電壓層級111、112、113、114分別表示記憶單元儲存了資料11、01、00、以及10。最後，快閃記憶體依據MSB位元為0或1，以決定將記憶單元的電壓繼續調整到第1圖中101、102、103、104、105、106、107、或108的層級，其中各電壓層級101、102、103、104、105、106、107、108分別表示記憶單元儲存了資料111、011、001、101、100、000、010、以及110。
一般而言，寫入電壓值差距愈大，快閃記憶體愈能夠精確地辨別記憶單元的資料值，而使讀取資料的錯誤率降低。由第1圖中可見，寫入電壓層級101、102、103、104、105、106、107、108彼此間大致距離相等。這是為了在快閃記憶體之記憶單元有限的儲存電壓範圍內，使快閃記憶體在辨別記憶單元中儲存的資料時具有較低的錯誤率。然而，上述的資料寫入過程卻有缺點存在。由第1圖中可見，寫入電壓值101與102所對應的資料組合間的差異位元為MSB位元，寫入電壓值102與103所對應的資料組合間的差異位元為CSB位元。同樣的，寫入電壓值103與104所對應的資料組合間的差異位元為MSB位元，寫入電壓值104與105所對應的資料組合間的差異位元為LSB位元，寫入電壓值105與106所對應的資料組合間的差異位元為MSB位元，寫入電壓值106與107所對應的資料組合間的差異位元為CSB位元，寫入電壓值107與108所對應的資料組合間的差異位元為MSB位元。亦即，差異位元為MSB位元的情況有4次，差異位元為CSB位元的情況有2次，而差異位元為LSB位元的情況有1次。因此，MSB位元有較高的讀取錯誤率，CSB位元有中等的讀取錯誤率，而LSB位元有最低的讀取錯誤率。這樣使得快閃記憶體讀取資料時，MSB位元、LSB位元、及CSB位元的資料錯誤率會不均等，而錯誤資料會集中在MSB位元，導致MSB位元易發生錯誤修正碼(error correction code)無法修正的錯誤。因此，需要有一種資料寫入方法，能夠調整寫入電壓值以降低MSB位元的資料讀取錯誤率，以提升快閃記憶體的整體效能。
有鑑於此，本發明之目的在於提供一種資料寫入方法，以解決習知技術存在之問題。於一實施例中，一資料儲存裝置包括一快閃記憶體，該快閃記憶體具有多個記憶單元(memory cell)，且每一該等記憶單元包括多個資料位元。首先，調整供該快閃記憶體編程該等資料位元中之一最高有效位元(Most significant bit,MSB)的多個寫入電壓值。接著，自一主機接收一寫入資料。接著，使該快閃記憶體依據該等調整後寫入電壓值編程該寫入資料。
本發明提供一種資料儲存裝置。於一實施例中，該資料儲存裝置耦接至一主機，包括一快閃記憶體以及一控制器。該快閃記憶體具有多個記憶單元(memory cell)，且每一該等記憶單元包括多個資料位元。該控制器調整供該快閃記憶體編程該等資料位元中之一最高有效位元(Most significant bit,MSB)的多個寫入電壓值，自該主機接收一寫入資料，以及使該快閃記憶體依據該等調整後寫入電壓值編程該寫入資料。
本發明提供一種資料寫入方法。於一實施例中，一資料儲存裝置包括一快閃記憶體。首先，當該資料儲存裝置啟動後，指示該快閃記憶體讀取供編程資料的多個寫入電壓預設值。當自該快閃記憶體接收該等寫入電壓預設值後，依據該等寫入電壓預設值所對應之多個寫入資料間之多個差異位元調整該等寫入電壓預設值，以得到多個寫入電壓調整值。接著，向該快閃記憶體傳送該等寫入電壓調整值。最後，使該快閃記憶體依據該等寫入電壓調整值進行資料寫入。其中，相較於依據該等寫入電壓預設值所儲存的資料，該快閃記憶體依據該等寫入電壓調整值所儲存的資料具有較低的讀取錯誤位元率。
本發明提供一種資料儲存裝置。於一實施例中，該資料儲存裝置包括一控制器以及一快閃記憶體。當該資料儲存裝置啟動後，該控制器指示一快閃記憶體讀取供編程資料的多個寫入電壓預設值，依據該等寫入電壓預設值所對應之多個寫入資料間之多個差異位元調整該等寫入電壓預設值以得到多個寫入電壓調整值，以及向該快閃記憶體傳送該等寫入電壓調整值。該快閃記憶體接著依據該等寫入電壓調整值進行資料寫入。其中，相較於依據該等寫入電壓預設值所儲存的資料，該快閃記憶體依據該等寫入電壓調整值所儲存的資料具有較低的讀取錯誤位元率。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
第2圖為依據本發明之資料儲存裝置204的區塊圖。資料儲存裝置204耦接至一主機202。於一實施例中，資料儲存裝置204包括一控制器212以及一快閃記憶體214。控制器212依據主機202發送的命令將資料寫入快閃記憶體214，以及自快閃記憶體214讀取資料。快閃記憶體214包括多個區塊221~22K，以供儲存資料。快閃記憶體214可為多層單元(multi level cell,MLC)快閃記憶體，或三層單元(triple level cell,TLC)快閃記憶體。快閃記憶體214更包括一寫入電壓值暫存器230，以供儲存多個寫入電壓值。當控制器212向快閃記憶體214發送寫入命令及寫入資料後，快閃記憶體214便會依據寫入資料的內容，將儲存寫入資料的區塊之記憶單元的電壓編程為寫入電壓值暫存器230中所儲存的寫入電壓值。因此，控制器212可藉調整寫入電壓值暫存器230中所儲存的寫入電壓值，以更改快閃記憶體214之所有區塊的記憶單元的寫入電壓值。
第3圖為依據本發明之將資料寫入快閃記憶體214的方法300的流程圖。首先，資料儲存裝置204啟動(步驟302)。接著，控制器212指示快閃記憶體214自寫入電壓值暫存器230讀取供編程資料的多個寫入電壓預設值(步驟304)。接著，快閃記憶體214依據控制器212的指示自寫入電壓值暫存器230讀取該等寫入電壓預設值，並向控制器212傳送該等寫入電壓預設值(步驟306)。接著，控制器212調整該等寫入電壓預設值，以得到多個寫入電壓調整值(步驟308)。此時，控制器212係依據該等寫入電壓預設值所對應之寫入資料彼此間之差異位元，以調整該等寫入電壓預設值。以第1圖的實施例為例，快閃記憶體214為三層單元快閃記憶體，寫入電壓預設值102、103、104、105、106、107、108分別對應至寫入資料011、001、101、100、000、010、以及110，而控制器212係分析寫入資料011、001、101、100、000、010、以及110兩兩間的差異位元為MSB位元、CSB位元、或LSB位元，以進行該等寫入電壓預設值的調整。當快閃記憶體214為多層單元快閃記憶體時，控制器212係分析寫入資料01、00、10、11兩兩間的差異位元為MSB位元或LSB位元，以進行該等寫入電壓預設值的調整。
寫入電壓預設值之調整的詳細步驟，將分別以第4圖與第8圖進行說明。接著，控制器212向快閃記憶體214傳送該等寫入電壓調整值(步驟310)。接著，快閃記憶體214將該等寫入電壓調整值儲存至該寫入電壓值暫存器230(步驟312)。接著，快閃記憶體214依據寫入電壓值暫存器230中儲存的該等寫入電壓調整值進行資料寫入(步驟314)。亦即，當快閃記憶體214由控制器212收到寫入資料，快閃記憶體214會依據寫入資料的內容，將儲存寫入資料之區塊的記憶單元之電壓改變為該等寫入電壓調整值。
第4圖為依據本發明之寫入電壓預設值之調整方法400的流程圖。首先，控制器212決定多個寫入電壓預設值所對應的多個寫入資料中寫入資料對，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰(步驟402)。以第1圖的實施例為例，寫入資料對包括(A)寫入資料111及011，其對應的寫入電壓預設值101、102彼此相鄰，(B)寫入資料011及001，其對應的寫入電壓預設值102、103彼此相鄰，(C)寫入資料001及101，其對應的寫入電壓預設值103、104彼此相鄰，(D)寫入資料101及100，其對應的寫入電壓預設值104、105彼此相鄰，(E)寫入資料100及000，其對應的寫入電壓預設值105、106彼此相鄰，(F)寫入資料000及010，其對應的寫入電壓預設值106、107彼此相鄰，以及(G)寫入資料010及110，其對應的寫入電壓預設值107、108彼此相鄰。
接著，控制器212決定該等相鄰的寫入資料對的差異位元(步驟404)。例如，寫入資料對(A)111及011的差異位元為MSB位元，寫入資料對(B)011及001的差異位元為CSB位元，寫入資料對(C)001及101的差異位元為MSB位元，寫入資料對(D)101及100的差異位元為LSB位元，寫入資料對(E)100及000的差異位元為MSB位元，寫入資料對(F)000及010的差異位元為CSB位元，而寫入資料對(G)010及110的差異位元為MSB位元。接著，控制器212決定該等差異位元中頻率最高的一目標差異位元(步驟406)。由上述多個差異位元中，出現頻率由高而低分別為MSB位元(4次)、CSB位元(2次)、LSB位元(1次)，因此控制器212選取MSB位元為目標差異位元。接著，控制器212調整該等寫入電壓預設值，以使該目標差異位元所對應的寫入資料對所對應的寫入電壓調整值之差距增加(步驟408)。第5圖為依據本發明所產生之寫入電壓調整值的示意圖。於第1圖中差異位元為MSB位元的寫入資料對為(A)111及011、(C)001及101、(E)100及000、(G)010及110，因此，於第5圖中控制器212將增加寫入資料對(A)對應的寫入電壓調整值501與502的差距、寫入資料對(C)對應的寫入電壓調整值503與504的差距、寫入資料對(A)對應的寫入電壓調整值505與506的差距、以及寫入資料對(A)對應的寫入電壓調整值507與508的差距。最後，控制器212向快閃記憶體214傳送該等寫入電壓調整值(步驟410)。
依據方法400，控制器212會增加出現頻率最高的差異位元所對應的寫入資料對的寫入電壓值之差距。這是因為出現頻率最高的目標差異位元的資料讀取錯誤率較高，而增加目標差異位元對應的寫入資料對的寫入電壓值之差距可降低目標差異位元的資料讀取錯誤率，從而提升快閃記憶體214之資料讀取的正確率，並提高資料儲存裝置204的效能。第6圖為第1圖與第5圖之寫入電壓值調整前後的比較示意圖。差異位元為MSB位元的寫入資料對，於第1圖中對應的調整前寫入電壓值為(-1V,0.7V)、(1.5V,2.3V)、(2.9V,3.7V)、(4.4V,5.2V)，因此調整前寫入電壓值差距分別為1.7V，0.8V、0.8V、0.7V。差異位元為MSB位元的寫入資料對，於第5圖中對應的調整後寫入電壓值為(-1V,0.7V)、(1.2V,2.3V)、(2.7V,3.7V)、(4.1V,5.2V)，因此調整後寫入電壓值差距分別為1.7V，1.1V、1.0V、1.1V。因此，大部份差異位元為MSB位元的寫入資料對的調整後寫入電壓值差距都較調整前寫入電壓值差距為增加。
第7A圖顯示依據第1圖中調整前的寫入電壓預設值所編程的資料之讀取錯誤位元數分佈。一般而言，MSB位元、CSB位元、以及LSB位元係分別儲存於三層單元快閃記憶體的最弱分頁(very weak page)、弱分頁(weak page)、以及強分頁(strong page)。由第7A圖中可見，當對快閃記憶體進行資料讀取時，快閃記憶體之各頁的錯誤位元數並不均等，且具有高錯誤位元數目的頁係集中於儲存MSB位元的最弱分頁。此外，儲存MSB位元的最弱分頁的錯誤位元數目非常高，許多頁的錯誤位元數目均超過30位元，可能導致錯誤更正碼無法修正資料的後果。第7B圖顯示依據第5圖中調整後的寫入電壓調整值所編程的資料之讀取錯誤位元數分佈。由第7B圖中可見，當對快閃記憶體進行資料讀取時，快閃記憶體之各頁的錯誤位元數較為平均，且具有高錯誤位元數目的頁係分散於儲存LSB位元的強分頁、儲存CSB位元的弱分頁、以及儲存MSB位元的最弱分頁。此外，幾乎所有頁的錯誤位元數目均低於30位元，而可被錯誤更正碼修正，而產生正確的資料。因此，依據寫入電壓調整值編程寫入資料的快閃記憶體214具有較習知技術為高的資料正確性及效能。
第8圖為依據本發明之寫入電壓預設值之調整方法800的另一實施例的流程圖。除了步驟805、806外，方法800與第4圖之方法400大致相同，皆為供實施第3圖之步驟308的詳細流程。首先，控制器212決定多個寫入電壓預設值所對應的多個寫入資料中寫入資料對，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰(步驟802)。接著，控制器212決定該等相鄰的寫入資料對的差異位元(步驟804)。接著，控制器212取得該等差異位元之讀取錯誤位元率(步驟805)。例如，該等差異位元可為MSB位元、CSB位元、以及LSB位元，而依據第7A圖可知儲存MSB位元的頁之讀取錯誤位元率較儲存CSB位元以及LSB位元的頁之讀取錯誤位元率為高。接著，控制器212決定該等差異位元中讀取錯誤位元率最高的一目標差異位元(步驟806)。因此，控制器212決定目標差異位元為具有最高讀取錯誤率的MSB位元。接著，控制器212調整該等寫入電壓預設值，以使該目標差異位元所對應的寫入資料對所對應的寫入電壓調整值之差距增加(步驟808)。因此依據方法800所產生的寫入電壓調整值與依據方法400所產生的寫入電壓調整值相同。最後，控制器212向快閃記憶體214傳送該等寫入電壓調整值(步驟810)。
第9A圖為快閃記憶體依據第1圖中調整前的寫入電壓預設值進行多次寫入的每1KB資料的讀取錯誤位元數目的示意圖。資料的讀取錯誤位元數目會隨著資料寫入快閃記憶體的次數增加而升高。假設錯誤更正碼的更正能力為每1KB資料更正24位元，則大約在資料寫入次數達到4000次後，資料的讀取錯誤位元數目會無法被錯誤更正碼更正。因此，依據調整前的寫入電壓預設值進行寫入的快閃記憶體之壽命(block endurance)約為4000次。第9B圖為快閃記憶體依據第5圖中調整後的寫入電壓調整值進行多次寫入的每1KB資料的讀取錯誤位元數目的示意圖。假設錯誤更正碼的更正能力同樣為每1KB資料更正24位元，則大約在資料寫入次數達到8000次後，資料的讀取錯誤位元數目才會無法被錯誤更正碼更正。因此，依據調整前的寫入電壓預設值進行寫入的快閃記憶體之壽命(block endurance)約為8000次，較寫入電壓值調整前約提高了一倍。因此，依據寫入電壓調整值編程寫入資料的快閃記憶體214具有較習知技術為長的記憶體壽命及效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 (第2圖)
202．．．主機
204．．．資料儲存裝置
212．．．控制器
214．．．快閃記憶體
221,222,...,22K．．．區塊
230．．．寫入電壓值暫存器
第1圖為將資料寫入一三層單元快閃記憶體的一記憶單元的過程之示意圖；
第2圖為依據本發明之資料儲存裝置的區塊圖；
第3圖為依據本發明之將資料寫入快閃記憶體的方法的流程圖；
第4圖為依據本發明之寫入電壓預設值之調整方法的流程圖；
第5圖為依據本發明所產生之寫入電壓調整值的示意圖；
第6圖為第1圖與第5圖之寫入電壓值調整前後的比較示意圖；
第7A圖顯示依據第1圖中調整前的寫入電壓預設值所編程的資料之讀取錯誤位元數分佈；
第7B圖顯示依據第5圖中調整後的寫入電壓調整值所編程的資料之讀取錯誤位元數分佈；
第8圖為依據本發明之寫入電壓預設值之調整方法的另一實施例的流程圖；
第9A圖為快閃記憶體依據第1圖中調整前的寫入電壓預設值進行多次寫入的每1KB資料的讀取錯誤位元數目的示意圖；以及
第9B圖為快閃記憶體依據第5圖中調整後的寫入電壓調整值進行多次寫入的每1KB資料的讀取錯誤位元數目的示意圖。

Claims (22)

  1. 一種資料寫入方法，其中一資料儲存裝置包括一快閃記憶體，該快閃記憶體具有多個記憶單元(memory cell)，且每一該等記憶單元包括多個資料位元，該方法包括下列步驟：調整供該快閃記憶體編程該等資料位元中之一最高有效位元(Most significant bit,MSB)的多個寫入電壓值；自一主機接收一寫入資料；以及使該快閃記憶體依據該等調整後寫入電壓值編程該寫入資料，其中該等寫入電壓值分別對應於該等資料位元之多個資料組合，且該等寫入電壓值之調整使得一差異位元為該最高有效位元的該等資料組合所對應之該等調整後寫入電壓值間的差距較該差異位元為該最高有效位元的該等資料組合所對應之該等寫入電壓值間的差距為大。
  2. 如申請專利範圍第1項所述之資料寫入方法，其中該等寫入電壓值之調整包括：自該快閃記憶體之一暫存器讀取該等寫入電壓值；以及傳送該等調整後寫入電壓值至該快閃記憶體以儲存至該暫存器。
  3. 如申請專利範圍第1項所述之資料寫入方法，其中該等寫入電壓值之調整包括：由該等寫入電壓值所對應的該等資料組合中決定多個寫入資料對，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰； 決定該等寫入資料對的多個差異位元；以及調整該等寫入電壓預設值，以使該等差異位元為該最高有效位元的該等寫入資料對所對應的該等調整後寫入電壓值之差距增加。
  4. 如申請專利範圍第1項所述之資料寫入方法，其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等資料位元包括一最低有效位元(LSB)、一中間有效位元(CSB)、以及該最高有效位元(MSB)。
  5. 一種資料儲存裝置，耦接至一主機，包括：一快閃記憶體，具有多個記憶單元(memory cell)，且每一該等記憶單元包括多個資料位元；以及一控制器，調整供該快閃記憶體編程該等資料位元中之一最高有效位元(Most significant bit,MSB)的多個寫入電壓值，自該主機接收一寫入資料，以及使該快閃記憶體依據該等調整後寫入電壓值編程該寫入資料，其中該等寫入電壓值分別對應於該等資料位元之多個資料組合，且一差異位元為該最高有效位元的該等資料組合所對應之該等調整後寫入電壓值間的差距較該差異位元為該最高有效位元的該等資料組合所對應之該等寫入電壓值間的差距為大。
  6. 如申請專利範圍第5項所述之資料儲存裝置，其中該控制器自該快閃記憶體之一暫存器讀取該等寫入電壓值，以及於調整該等寫入電壓值後傳送該等調整後寫入電壓值至該快閃記憶體以儲存至該暫存器。
  7. 如申請專利範圍第5項所述之資料儲存裝置，其中 當該控制器調整該等寫入電壓值時，該控制器由該等寫入電壓值所對應的該等資料組合中決定多個寫入資料對，決定該等寫入資料對的多個差異位元，以及調整該等寫入電壓預設值以使該等差異位元為該最高有效位元的該等寫入資料對所對應的該等調整後寫入電壓值之差距較該等調整前寫入電壓值之差距增加，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰。
  8. 如申請專利範圍第5項所述之資料儲存裝置，其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等資料位元包括一最低有效位元(LSB)、一中間有效位元(CSB)、以及該最高有效位元(MSB)。
  9. 一種資料寫入方法，其中一資料儲存裝置包括一快閃記憶體，該方法包括下列步驟：當該資料儲存裝置啟動後，指示該快閃記憶體讀取供編程資料的多個寫入電壓預設值；當自該快閃記憶體接收該等寫入電壓預設值後，依據該等寫入電壓預設值所對應之多個寫入資料間之多個差異位元調整該等寫入電壓預設值，以得到多個寫入電壓調整值；向該快閃記憶體傳送該等寫入電壓調整值；以及使該快閃記憶體依據該等寫入電壓調整值進行資料寫入；其中，相較於依據該等寫入電壓預設值所儲存的資料，該快閃記憶體依據該等寫入電壓調整值所儲存的資料具有較低的讀取錯誤位元率。
  10. 如申請專利範圍第9項所述之資料寫入方法，其中該等寫入電壓預設值之調整步驟更包括：由該等寫入電壓預設值所對應的該等寫入資料中決定多個寫入資料對，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰；決定該等寫入資料對的該等差異位元；累計該等差異位元的頻率，並自該等差異位元中選取具有最高頻率的一目標差異位元；以及調整該等寫入電壓預設值，以使該目標差異位元所對應的該等寫入資料對所對應的該等寫入電壓調整值之差距增加。
  11. 如申請專利範圍第10項所述之資料寫入方法，其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)、一中間有效位元(CSB)、以及一最高有效位元(MSB)。
  12. 如申請專利範圍第11項所述之資料寫入方法，其中該目標差異位元為該最高有效位元，且該等寫入電壓調整值為供編程該最高有效位元之寫入電壓值。
  13. 如申請專利範圍第9項所述之資料寫入方法，其中該等寫入電壓預設值之調整步驟更包括：由該等寫入電壓預設值所對應的該等寫入資料中決定多個寫入資料對，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰；決定該等寫入資料對的該等差異位元； 取得該等差異位元之讀取錯誤位元率；自該等差異位元中選取具有最高讀取錯誤位元率的一目標差異位元；以及調整該等寫入電壓預設值，以使該目標差異位元所對應的該等寫入資料對所對應的該等寫入電壓調整值之差距增加。
  14. 如申請專利範圍第13項所述之資料寫入方法，其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)、一中間有效位元(CSB)、以及一最高有效位元(MSB)。
  15. 如申請專利範圍第14項所述之資料寫入方法，其中該目標差異位元為該最高有效位元，且該等寫入電壓調整值為供編程該最高有效位元之寫入電壓值。
  16. 如申請專利範圍第9項所述之資料寫入方法，其中該快閃記憶體為一多層單元(multi level cell,MLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)以及一最高有效位元(MSB)。
  17. 一種資料儲存裝置，包括：一控制器，當該資料儲存裝置啟動後，指示一快閃記憶體讀取供編程資料的多個寫入電壓預設值，依據該等寫入電壓預設值所對應之多個寫入資料間之多個差異位元調整該等寫入電壓預設值以得到多個寫入電壓調整值，以及向該快閃記憶體傳送該等寫入電壓調整值；以及 該快閃記憶體，耦接至該控制器，依據該等寫入電壓調整值進行資料寫入；其中，相較於依據該等寫入電壓預設值所儲存的資料，該快閃記憶體依據該等寫入電壓調整值所儲存的資料具有較低的讀取錯誤位元率。
  18. 如申請專利範圍第17項所述之資料儲存裝置，其中當該控制器調整該等寫入電壓預設值時，該控制器由該等寫入電壓預設值所對應的該等寫入資料中決定多個寫入資料對，決定該等寫入資料對的該等差異位元，累計該等差異位元的頻率，自該等差異位元中選取具有最高頻率的一目標差異位元，以及調整該等寫入電壓預設值以使該目標差異位元所對應的該等寫入資料對所對應的該等寫入電壓調整值之差距增加，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰。
  19. 如申請專利範圍第18項所述之資料儲存裝置，其中其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)、一中間有效位元(CSB)、以及一最高有效位元(MSB)。
  20. 如申請專利範圍第17項所述之資料儲存裝置，其中當該控制器調整該等寫入電壓預設值時，該控制器由該等寫入電壓預設值所對應的該等寫入資料中決定多個寫入資料對，決定該等寫入資料對的該等差異位元，取得該等差異位元之讀取錯誤位元率，自該等差異位元中選取具有最高讀取錯誤位元率的一目標差異位元，以及調整該等寫 入電壓預設值以使該目標差異位元所對應的該等寫入資料對所對應的該等寫入電壓調整值之差距增加，其中該等寫入資料對之寫入資料所對應的寫入電壓預設值彼此相鄰。
  21. 如申請專利範圍第20項所述之資料儲存裝置，其中該快閃記憶體為一三層單元(triple level cell,TLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)、一中間有效位元(CSB)、以及一最高有效位元(MSB)。
  22. 如申請專利範圍第17項所述之資料儲存裝置，其中該快閃記憶體為一多層單元(multi level cell,MLC)快閃記憶體，且該等差異位元包括該快閃記憶體之一記憶單元(memory cell)所包含的一最低有效位元(LSB)以及一最高有效位元(MSB)。
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