CN109584915B - 将数据写入至闪存的方法及相关的记忆装置与闪存 - Google Patents

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Abstract

本发明公开了一种将一数据写入至一闪存的方法及相关的记忆装置与闪存，其中所述闪存为一三层式储存闪存，所述闪存中的每一个储存单元以一浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述方法包含：逐位地调整所述数据以产生一虚拟乱码位序列；以及仅以所述八个写入电压位准中的两个特定电压位准将所述虚拟乱码位序列写入至所述闪存中。本发明可以使得写入的数据具有较佳的噪声边限。

Description

将数据写入至闪存的方法及相关的记忆装置与闪存
本发明要求中华人民共和国申请号201410174843.3(申请日2014年04月28日，标题为“将数据写入至闪存的方法及相关的记忆装置与闪存”)的优先权，以上申请案的所有内容以引用方式纳入。
技术领域
本发明涉及闪存，尤其涉及一种将数据写入至闪存的方法及相关的记忆装置与闪存。
背景技术
闪存可通过电子式的抹除(erase)与写入/程序化(program)以进行数据储存，并且广泛地应用于记忆卡(memory card)、固态硬盘(solid-state drive)与可携式多媒体播放器等等。由于闪存为非挥发性(non-volatile)内存，因此，不需要额外电力来维持闪存所储存的信息，此外，闪存可提供快速的数据读取与较佳的抗震能力，而这些特性也说明了闪存为何会如此普及的原因。
闪存可区分为NOR型闪存与NAND型闪存。对于NAND型闪存来说，其具有较短的抹除及写入时间且每一内存单元需要较少的芯片面积，因而相较于NOR型闪存，NAND型闪存会允许较高的储存密度以及较低的每一储存位的成本。一般来说，闪存以内存单元数组的方式来储存数据，而内存单元是由一浮栅晶体管(floating-gate transistor)来加以实现，且每一内存单元可通过适当地控制浮栅晶体管的浮动闸极上的电荷个数来设定导通所述浮栅晶体管所实现的所述内存单元的所需临界电压，进而储存单一个位的信息或者一个位以上的信息，如此一来，当一或多个预定控制栅极电压施加于浮栅晶体管的控制栅极之上，则浮栅晶体管的导通状态便会指示出浮栅晶体管中所储存的一或多个二进制数(binarydigit)。
在闪存中的第一个区块的一数据页中，通常会储存一个系统内部程序代码(In-System Programming code)，这个ISP码是用来储存闪存的一些基本信息，例如厂商名称、闪存格式(例如单层式储存(Single-Level Cell，SLC)、多层式储存(Multiple-LevelCell，MLC)或是三层式储存(Triple-Level Cell，TLC))…等等。当闪存控制器第一次读取此闪存时，闪存控制器会先读取此ISP码以获得所需的信息，之后才能对闪存进行读取写入等操作。
然而，在闪存的封装过程中，特别是三层式储存(TLC)架构的闪存，闪存中所储存的ISP码可能会因为温度或是其他原因而使得闪存单元中的内存单元的临界电压分布(threshold voltage distribution)有所改变，因此，使用原本的控制栅极电压设定(亦即临界电压设定)来读取内存单元中所储存的信息可能会因为改变后的临界变压分布而无法正确地获得所储存的信息。如此一来，闪存控制器有可能无法正确地读取ISP码，因而造成闪存无法使用的问题。
发明内容
因此，本发明的目的在于公开一种闪存的写入方法及相关的记忆装置与闪存，其写入的数据具有较佳的噪声边限(noise margin)，以解决现有技术的问题。
根据本发明一实施例，本发明公开一种将一数据写入至一闪存的方法，其中所述闪存为一三层式储存闪存，所述闪存中的每一个储存单元以一浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述方法包含：逐位地调整所述数据以产生一虚拟乱码位序列；以及仅以所述八个写入电压位准中的两个特定电压位准将所述虚拟乱码位序列写入至所述闪存中。
于一实施例中，所述虚拟乱码位序列写入至所述闪存中一区块的一最低有效位数据页中，且所述两个特定的电压位准中至少其一不是最接近用来读取所述最低有效位数据页中的至少一临界电压的电压位准；另外，于一实施例中，所述八个写入电压位准依序分别为一第一电压位准、一第二电压位准、一第三电压位准、一第四电压位准、一第五电压位准、一第六电压位准、一第七电压位准、一第八电压位准，所述第一电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,1)、所述第二电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,0)、所述第三电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,0)、所述第四电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,0)、所述第五电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,0)、所述第六电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,1)、所述第七电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,1)、所述第八电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,1)，且所述两个特定的电压位准分别是第一电压位准以及第四电压位准。
根据本发明另一实施例，一种记忆装置包含一闪存以及一控制器，其中所述闪存为一三层式储存闪存，所述闪存中的每一个储存单元以一浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述闪存中储存一数据；所述控制器则是用以存取所述闪存；另外，在所述控制器第一次读取所述闪存之前，所述闪存中的所述数据仅以所述八个写入电压位准中的两个特定电压位储存在所述闪存中。
根据本发明另一实施例，公开一种闪存，其中所述闪存为一三层式储存闪存，所述闪存中的每一个储存单元以一浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述闪存中储存一数据；其中在所述闪存第一次被一内存控制器读取之前，所述闪存中的所述数据仅以所述八个写入电压位准中的两个特定电压位储存在所述闪存中。
附图说明
图1为根据本发明的第一实施例的一种记忆装置100的示意图。
图2为根据本发明的第二实施例的闪存120中一区块的示意图。
图3为数据页(P0～P(3N-1))中多个写入电压位准L1～L8以及多个临界电压Vt1～Vt7的示意图。
图4为根据本发明的第三实施例将ISP码写入至闪存120的方法的流程图。
图5为随机数据产生器510根据ISP码产生一组虚拟乱码位序列的示意图。
图6所示为浮栅晶体管只会被程序化为两个特定的电压位准L1与L4的示意图。
其中，附图标记说明如下：
100 记忆装置
110 内存控制器
112 微处理器
112C 程序代码
112M 只读存储器
114 控制逻辑
116 缓冲存储器
118 接口逻辑
120 闪存
200 区块
202 浮栅晶体管
510 随机数据产生器
P0～P(3N-1) 数据页
WL0～WLN 字符线
400～404 步骤
L1～L8 电压位准
Vt1～Vt7 临界电压
具体实施方式
请参考图1，图1为依据本发明的第一实施例的一种记忆装置100的示意图，其中本实施例的记忆装置100尤其为可携式记忆装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)。记忆装置100包含一闪存(Flash Memory)120以及一控制器，所述控制器可为一内存控制器110，且用来存取闪存120。根据本实施例，内存控制器110包含一微处理器112、一只读存储器(Read Only Memory,ROM)112M、一控制逻辑114、一缓冲存储器116、与一接口逻辑118。只读存储器用来储存一程序代码112C，而微处理器112则用来执行程序代码112C以控制对闪存120的存取(Access)。
在典型状况下，闪存120包含多个区块(Block)，而所述控制器(例如：通过微处理器112执行程序代码112C的内存控制器110)对闪存120进行复制、抹除、合并数据等运作以区块为单位来进行复制、抹除、合并数据。另外，一区块可记录特定数量的数据页(Page)，其中所述控制器(例如：通过微处理器112执行程序代码112C的内存控制器110)对闪存120进行写入数据的运作是以数据页为单位来进行写入。
实作上，通过微处理器112执行程序代码112C的内存控制器110可利用其本身内部的组件来进行诸多控制运作，例如：利用控制逻辑114来控制闪存120的存取运作(尤其是对至少一区块或至少一数据页的存取运作)、利用缓冲存储器116进行所需的缓冲处理、以及利用接口逻辑118来与一主装置(Host Device)沟通。
请参考图2，图2为根据本发明的第二实施例的闪存120中一区块200的示意图。如图2所示，区块200为三层式储存(TLC)架构，亦即区块200具有N条字符线WL0～WLN，每一条字符线可构成三个数据页，故区块200共包含有3*N个数据页(P0～P(3N-1))。图2中的每一个储存单元(亦即每一个浮栅晶体管202)可以储存三个位，即包含最低有效位(leastsignificant bit,LSB)、中间有效位(central significant bit,CSB)与最高有效位(mostsignificant bit,MSB)的三个位；而每一条字符线WL0～WLN上的多个储存单元所储存的最低有效位构成了所述字符线对应的第一个数据页、所储存的中间有效位构成了所述字符线对应的第二个数据页、以及所储存的最高有效位构成了所述字符线对应的第三个数据页。
详细来说，请参考图3，图3为数据页(P0～P(3N-1))中多个写入电压位准L1～L8以及多个临界电压Vt1～Vt7的示意图。如图3所示，每个浮栅晶体管202可以被程序化(programmed)为具有电压位准L1(亦即(MSB,CSB,LSB)＝(1,1,1))、电压位准L2(亦即(MSB,CSB,LSB)＝(1,1,0)、电压位准L3(亦即(MSB,CSB,LSB)＝(1,0,0)、电压位准L4(亦即(MSB,CSB,LSB)＝(0,0,0)、电压位准L5(亦即(MSB,CSB,LSB)＝(0,1,0)、电压位准L6(亦即(MSB,CSB,LSB)＝(0,1,1)、电压位准L7(亦即(MSB,CSB,LSB)＝(0,0,1)或是电压位准L8(亦即(MSB,CSB,LSB)＝(1,0,1))。
当内存控制器110需要读取浮栅晶体管202中的最低有效位(LSB)时，内存控制器110会使用临界电压Vt1与Vt5去读取浮栅晶体管202，并根据浮栅晶体管202的导通状态(是否有电流产生)来判断最低有效位是“1”或是“0”。在本实施例中，当内存控制器110使用临界电压Vt5施加在浮栅晶体管202的栅极时浮栅晶体管202会导通，且/或当内存控制器110使用临界电压Vt1施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通时，则表示最低有效位是“1”；而当内存控制器110使用临界电压Vt5施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通，但是当内存控制器110使用临界电压Vt1施加在浮栅晶体管202的栅极时浮栅晶体管202会导通时，则表示最低有效位是“0”。
当内存控制器110需要读取浮栅晶体管202中的中间有效位(CSB)时，内存控制器110会使用临界电压Vt2、Vt4与Vt6去读取浮栅晶体管202，并根据浮栅晶体管202的导通状态(是否有电流产生)来判断中间有效位是“1”或是“0”。在本实施例中，当内存控制器110使用临界电压Vt2施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通时，则表示中间有效位是“1”；当内存控制器110使用临界电压Vt4施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通，但是当内存控制器110使用临界电压Vt2施加在浮栅晶体管202的栅极时浮栅晶体管202会导通时，则表示中间有效位是“0”；当内存控制器110使用临界电压Vt6施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通，但是当内存控制器110使用临界电压Vt4施加在浮栅晶体管202的栅极时浮栅晶体管202会导通时，则表示中间有效位也是“1”；当内存控制器110使用临界电压Vt6施加在浮栅晶体管202的栅极时浮栅晶体管202会导通时，则表示中间有效位是“0”。
当内存控制器110需要读取浮栅晶体管202中的最高有效位(MSB)时，内存控制器110会使用临界电压Vt3与Vt7去读取浮栅晶体管202，并根据浮栅晶体管202的导通状态(是否有电流产生)来判断最高有效位是“1”或是“0”。在本实施例中，当内存控制器110使用临界电压Vt7施加在浮栅晶体管202的栅极时浮栅晶体管202会导通，且/或当内存控制器110使用临界电压Vt3施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通时，则表示最高有效位是“1”；而当内存控制器110使用临界电压Vt7施加在浮栅晶体管202的栅极时浮栅晶体管202不会导通，但是当内存控制器110使用临界电压Vt3施加在浮栅晶体管202的栅极时浮栅晶体管202会导通时，则表示最高有效位是“0”。
在闪存120被制作于记忆装置100之前，闪存供货商会先将ISP码写入至闪存120的第一个数据页中，此ISP码是用来储存闪存的一些基本信息，例如厂商名称、闪存格式(例如单层式储存、多层式储存或是三层式储存)…等等，而当内存控制器110第一次读取闪存120时，内存控制器110会先读取此ISP码以获得所需的信息，之后才能对闪存120进行读取写入等操作。
请参考图4，图4为根据本发明的第三实施例将ISP码写入至闪存120的方法的流程图。图4的流程可以在晶圆阶段(wafer stage)执行，亦即在晶圆切割成闪存芯片之前执行，或是在封装阶段执行。参考图4，流程叙述如下。
在步骤400，流程开始。在步骤402中，使用一随机数据产生器来逐位地调整欲写入闪存120的数据(在本实施例为ISP码，以下叙述均以ISP码为例说明)以产生一虚拟乱码位序列，其中所述随机数据产生器可以使用硬件或是软件来实现。在本实施例中，所述虚拟乱码位序列是准备写入到闪存120的第一个区块的第一个数据页中最低有效位页(LSB page)中(例如位于图2所示的字符线WL0上的浮栅晶体管的最低有效位页)。
接着，在步骤404中，根据所述虚拟乱码位序列中的每一个位来产生相对应的最低有效位、中间有效位以及最高有效位，并将所产生的多个最低有效位、中间有效位以及最高有效位写入至图2所示的字符线WL0。在本实施例中，是将所述虚拟乱码位序列中的每一个位同时作为最低有效位、中间有效位以及最高有效位，并写入至图2所示的字符线WL0。具体来说，请参考图5以及图6，ISP码经由随机数据产生器510后产生一组虚拟乱码位序列，而这一组虚拟乱码位序列的每一个位会同时作为最低有效位、中间有效位以及最高有效位，而由于最低有效位、中间有效位以及最高有效位这三者是相同的数值，因此，图2所示的字符线WL0上的每个浮栅晶体管202只会被程序化为具有电压位准L1(亦即(MSB,CSB,LSB)＝(1,1,1))或是具有电压位准L4(亦即(MSB,CSB,LSB)＝(0,0,0))，而不会被程序化为具有其他的电压位准。
换句话来说明以上图4所示的流程图，上述图4的流程可视为将ISP码经由随机数据产生器510后产生一组虚拟乱码位序列后储存在最低有效位页中，而为了将虚拟乱码位序列以特定的两个电压位准(亦即上述的L1与L4)写入到最低有效位页中，针对虚拟乱码位序列的每一个位，需要另外产生中间有效位以及最高有效位，以正确地写入至图2所示的字符线WL0上的每个浮栅晶体管中。更详细来说，假设虚拟乱码位序列为“11001…”，则随机数据产生器510会先产生最低有效位、中间有效位以及最高有效位为(1,1,1)的数据，并将图2所示的字符线WL0上的第一个浮栅晶体管程序化为具有电压位准L1；接着，随机数据产生器510会先产生最低有效位、中间有效位以及最高有效位为(1,1,1)的数据，并将图2所示的字符线WL0上的第二个浮栅晶体管程序化为具有电压位准L1；接着，随机数据产生器510会先产生最低有效位、中间有效位以及最高有效位为(0,0,0)的数据，并将图2所示的字符线WL0上的第三个浮栅晶体管程序化为具有电压位准L4；接着，随机数据产生器510会先产生最低有效位、中间有效位以及最高有效位为(0,0,0)的数据，并将图2所示的字符线WL0上的第四个浮栅晶体管程序化为具有电压位准L4；接着，随机数据产生器510会先产生最低有效位、中间有效位以及最高有效位为(1,1,1)的数据，并将图2所示的字符线WL0上的第五个浮栅晶体管程序化为具有电压位准L1…以此类推，直到虚拟乱码位序列全部写入至闪存120中为止。
如图6所示，由于图2所示的字符线WL0上的每个浮栅晶体管202只会被程序化为具有电压位准L1(亦即(MSB,CSB,LSB)＝(1,1,1))或是具有电压位准L4，因此，当后续闪存120被封装并组装成记忆装置100之后，即使电压位准L4发生漂移现象而往右漂移到电压位准L5，内存控制器110使用临界电压Vt1与Vt5来读取字符线WL0上的浮栅晶体管时也不会发生读取错误。
如上所述，相较于现有技术中浮栅晶体管可被程序化为任一个电压位准L1～L8，本发明在将ISP码写入至浮栅晶体管时只会使用两个特定电压位准L1与L4，如此一来，写入至闪存120的ISP码具有较佳的噪声边限，而使得后续内存控制器110在读取闪存120的ISP码时具有较佳的正确性。
此外，上述图5及图6所描述的仅为一范例说明，而并非是本发明的限制，在本发明的其他实施例中，最低有效位、中间有效位以及最高有效位相对应于电压位准L1～L8的编码方式可以采用其他任意适合的编码方式，且浮栅晶体管被程序化的两个特定电压位准也不一定是L1与L4，只要在写入ISP码的过程中浮栅晶体管只会被程序化为两个特定的电压位准，且这两个特定的电压位准中至少其一并不是最接近临界电压的电压位准，在不违背本发明的精神下，ISP码可以由其他方式写入至闪存120中(例如两个特定电压位准可以是L1与L3)，而这些变化均应属于本发明的范畴。
此外，在内存控制器110在读取闪存120的ISP码并进行初始化之后，闪存120中用来储存ISP码的数据页可以被抹除，而其上的浮栅晶体管可以重新被程序化为具有任一个电压位准L1～L8。
简要归纳本发明，在本发明所公开的将数据写入至闪存的方法中，由于闪存中的浮栅晶体管只会被程序化为两个特定的电压位准，且这两个特定的电压位准中至少其一并不是最接近临界电压的电压位准，因此，所写入的数据会具有较佳的噪声边限，而使得后续内存控制器110在读取闪存120的数据时具有较佳的正确性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种将数据写入至闪存的方法，其特征在于，所述闪存为三层式储存闪存，所述闪存中的每一个储存单元以一个浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，所述方法包含：
逐位地调整一系统内部程序代码以产生虚拟乱码位序列；
根据所述虚拟乱码位序列中的每一个位来产生相对应的一最低有效位、一中间有效位以及一最高有效位；以及
根据所述虚拟乱码位序列中的每一个位所产生的相对应的所述最低有效位、所述中间有效位以及所述最高有效位，并仅以所述八个写入电压位准中的两个特定电压位准将所述虚拟乱码位序列写入至所述闪存中。
2.如权利要求1所述的将数据写入至闪存的方法，其特征在于，所述虚拟乱码位序列被写入至所述闪存中一区块的一最低有效位数据页中，且所述两个特定的电压位准中至少其一不是最接近用来读取所述最低有效位数据页中的至少一临界电压的电压位准。
3.如权利要求2所述的将数据写入至闪存的方法，其特征在于，所述八个写入电压位准依序分别为第一电压位准、第二电压位准、第三电压位准、第四电压位准、第五电压位准、第六电压位准、第七电压位准、第八电压位准，所述第一电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,1)、所述第二电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,0)、所述第三电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,0)、所述第四电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,0)、所述第五电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,0)、所述第六电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,1)、所述第七电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,1)、所述第八电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,1)，且所述两个特定的电压位准分别是第一电压位准以及第四电压位准。
4.如权利要求1所述的将数据写入至闪存的方法，其特征在于，根据所述虚拟乱码位序列中的每一个位来产生相对应的所述最低有效位、所述中间有效位以及所述最高有效位的步骤包含：
直接以所述虚拟乱码位序列中的每一个位来作为相对应的所述最低有效位、所述中间有效位以及所述最高有效位。
5.如权利要求4所述的将数据写入至闪存的方法，其特征在于，所述八个写入电压位准依序分别为第一电压位准、第二电压位准、第三电压位准、第四电压位准、第五电压位准、第六电压位准、第七电压位准、第八电压位准，所述第一电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,1)、所述第二电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,0)、所述第三电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,0)、所述第四电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,0)、所述第五电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,0)、所述第六电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,1)、所述第七电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,1)、所述第八电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,1)，且所述两个特定的电压位准分别是第一电压位准以及第四电压位准。
6.如权利要求1所述的将数据写入至闪存的方法，其特征在于，将所述虚拟乱码位序列写入至所述闪存的步骤是在晶圆阶段或是封装阶段进行。
7.一种记忆装置，其特征在于，包含：
一闪存，其中所述闪存为三层式储存闪存，所述闪存中的每一个储存单元以一个浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述闪存中储存一数据；以及
一内存控制器，用以存取所述闪存；
其中所述闪存中的所述数据仅以所述八个写入电压位准中的两个特定电压位准储存在所述闪存中；
其中所述八个写入电压位准依序分别为第一电压位准、第二电压位准、第三电压位准、第四电压位准、第五电压位准、第六电压位准、第七电压位准、第八电压位准，所述第一电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,1)、所述第二电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,0)、所述第三电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,0)、所述第四电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,0)、所述第五电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,0)、所述第六电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,1)、所述第七电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,1)、所述第八电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,1)，且所述两个特定的电压位准分别是第一电压位准以及第四电压位准。
8.一种闪存，其特征在于，所述闪存为三层式储存闪存，所述闪存中的每一个储存单元以一个浮栅晶体管来实现，每一个储存单元支持八个写入电压位准，且所述闪存中储存一数据；其中所述闪存中的所述数据仅以所述八个写入电压位准中的两个特定电压位准储存在所述闪存中；其中
所述八个写入电压位准依序分别为第一电压位准、第二电压位准、第三电压位准、第四电压位准、第五电压位准、第六电压位准、第七电压位准、第八电压位准，所述第一电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,1)、所述第二电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,1,0)、所述第三电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,0)、所述第四电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,0)、所述第五电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,0)、所述第六电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,1,1)、所述第七电压位准对应的最高有效位、中间有效位以及最低有效位分别为(0,0,1)、所述第八电压位准对应的最高有效位、中间有效位以及最低有效位分别为(1,0,1)，且所述两个特定的电压位准分别是第一电压位准以及第四电压位准。
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