KR20170083386A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

데이터 저장 장치의 동작 방법은 리드 바이어스들에 근거하여 타겟 워드라인에 연결된 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하는 단계, 판별 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하는 단계, 상기 복수의 데이터 청크들 및 상기 판별 데이터에 근거하여, 상기 복수의 데이터 청크들 중 타겟 데이터 청크에서 불확실한 비트를 결정하는 단계 및 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 데이터 신뢰성이 향상된 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 리드 바이어스들에 근거하여 타겟 워드라인에 연결된 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하는 단계, 판별 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하는 단계, 상기 복수의 데이터 청크들 및 상기 판별 데이터에 근거하여, 상기 복수의 데이터 청크들 중 타겟 데이터 청크에서 불확실한 비트를 결정하는 단계 및 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 리드 바이어스들에 근거하여 타겟 메모리 셀로부터 복수의 비트들을 리드하는 단계, 판별 바이어스들에 근거하여 상기 타겟 메모리 셀에 대응하는 판별 값을 획득하는 단계, 상기 복수의 비트들 및 상기 판별 값에 근거하여, 상기 복수의 비트들 중 불확실한 비트를 판단하는 단계 및 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 타겟 워드라인에 연결된 타겟 메모리 셀들을 포함하는 비휘발성 메모리 장치 및 리드 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하고, 판별 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하고, 상기 복수의 데이터 청크들 및 상기 판별 데이터에 근거하여 상기 복수의 데이터 청크들 중 타겟 데이터 청크에서 불확실한 비트를 결정하고, 상기 불확실한 비트가 에러 비트인지 여부를 판단하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 향상된 데이터 신뢰성을 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도2는 도1의 비휘발성 메모리 장치의 세부적인 구성을 예시적으로 도시한 블록도,
도3은 메모리 블록을 세부적으로 도시한 도면,
도4a는 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면
도4b는 변화된 문턱 전압 분포들을 예시적으로 도시하는 도면,
도5는 패리티 데이터를 사용하여 에러 비트를 정정하는 방법을 설명하기 위한 도면,
도6 및 도7은 패리티 데이터를 생성하기 위해 그룹지어진 데이터 청크들을 도시하는 도면들,
도8은 메모리 셀에 저장된 비트들 중에서 불확실한 비트를 결정하는 방법을 예시적으로 도시하는 도면,
도9a 및 도9b는 메모리 셀이 위치한 세부 구간에 따라 불확실한 비트를 결정하는 방법을 상세하게 도시하는 도면들,
도10a 내지 도10c는 페이지 종류에 따라 불확실한 구간에 근거하여 데이터 청크에서 불확실한 비트를 결정하는 방법을 설명하는 도면들,
도11은 도1의 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도,
도12는 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도13은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 도시한 블록도이다.
데이터 저장 장치(10)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 프로세서(110), 메모리(120) 및 ECC부(130)를 포함할 수 있다.
프로세서(110)는 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 프로세서(110)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(200)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(200)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
프로세서(110)는 비휘발성 메모리 장치(200)의 타겟 워드라인에 연결된 타겟 메모리 셀들로부터 타겟 데이터 청크를 리드하고, 타겟 데이터 청크에 대해 패턴 기반 에러 정정 동작을 수행할 수 있다. 실시 예에 따라, 프로세서(110)는 타겟 데이터 청크에 대해 ECC부(130)의 ECC 알고리즘에 따른 에러 정정 동작이 실패할 때, 타겟 데이터 청크에 대해 패턴 기반 에러 정정 동작을 수행할 수 있다.
구체적으로, 패턴 기반 에러 정정 동작을 수행할 때, 프로세서(110)는 리드 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하고, 판별 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하고, 복수의 데이터 청크들 및 판별 데이터에 근거하여, 타겟 데이터 청크에서 불확실한 비트를 결정할 수 있다.
리드 바이어스들 및 판별 바이어스들은 메모리 셀의 문턱 전압의 구간들을 구분짓고, 불확실한 비트는, 문턱 전압의 구간들 중 불확실한 구간에 대응하는 타겟 메모리 셀로부터 리드된 것일 수 있다. 불확실한 구간은 타겟 데이터 청크를 리드하기 위해 사용되는 리드 바이어스를 기준으로 소정 범위를 포함할 수 있다. 한편, 문턱 전압의 구간들이 데이터 패턴들에 대응할 때, 불확실한 비트는, 타겟 메모리 셀로부터 리드된 복수의 비트들에 대응하는 데이터 패턴에서 인접 데이터 패턴과 불일치하는 비트일 수 있다.
프로세서(110)는 상술한 방법에 따라 결정된 불확실한 비트가 에러 비트인지 여부를 판단할 수 있다. 상술한 방법에 따라 결정된 불확실한 비트는 에러 비트일 가능성이 높을 수 있고, 따라서, 프로세서(110)는 불확실한 비트가 에러 비트인지 여부를 최종적으로 판단할 수 있다. 구체적으로, 프로세서(110)는 타겟 데이터 청크와 그룹지어진 데이터 청크들 및 패리티 데이터를 획득하고, 그룹지어진 데이터 청크들과 패리티 데이터에 근거하여 불확실한 비트가 에러 비트인지 여부를 판단할 수 있다. 한편, 그룹지어진 데이터 청크들은 공통의 패리티 데이터에 대응하는 데이터 청크들을 의미할 수 있다.
그룹지어진 데이터 청크들 중 적어도 하나는 타겟 메모리 셀들에 대응하는 페이지들로부터 리드된 데이터 청크들에 포함될 수 있다. 이러한 경우, 프로세서(110)는 불확실한 비트를 결정하기 위해 타겟 메모리 셀들에 대응하는 페이지들로부터 이미 리드된 데이터 청크들로부터 그룹지어진 데이터 청크를 획득하여 사용할 수 있다.
메모리(120)는 프로세서(110)의 동작 메모리, 버퍼 메모리 또는 캐시 메모리 등의 기능을 수행할 수 있다. 메모리(120)는 동작 메모리로서 프로세서(110)에 의해 구동되는 소프트웨어 프로그램 및 각종 프로그램 데이터를 저장할 수 있다. 메모리(120)는 버퍼 메모리로서 외부 장치 및 저장 매체 간에 전송되는 데이터를 버퍼링할 수 있다. 메모리(120)는 캐시 메모리로서 캐시 데이터를 임시 저장할 수 있다.
ECC부(130)는 ECC 알고리즘에 따라 비휘발성 메모리 장치(200)에 저장될 데이터를 인코딩하고, 비휘발성 메모리 장치(200)로부터 리드된 데이터를 디코딩함으로써 에러 정정 동작을 수행할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다. 비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 리드 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하고 컨트롤러(100)로 전송할 수 있다. 비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 판별 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하여 컨트롤러(100)로 전송할 수 있다.
비휘발성 메모리 장치(200)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도2는 도1의 비휘발성 메모리 장치(200)의 세부적인 구성을 예시적으로 도시한 블록도이다.
비휘발성 메모리 장치(200)는 제어 로직(210), 전압 공급부(220), 인터페이스부(230), 어드레스 디코더(240), 데이터 입출력부(250) 및 메모리 영역(260)을 포함할 수 있다.
제어 로직(210)은 컨트롤러(100)의 제어에 따라 비휘발성 메모리 장치(200)의 제반 동작들을 제어할 수 있다. 제어 로직(210)은 컨트롤러(100)로부터 전송된 커맨드를 인터페이스로부터 전송받고, 커맨드에 응답하여 제어 신호들을 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
전압 공급부(220)는 제어 로직(210)의 제어에 따라, 비휘발성 메모리 장치(200)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 전압 공급부(220)는, 예를 들어, 리드 바이어스들 및 판별 바이어스들을 어드레스 디코더(240)로 공급할 수 있다.
인터페이스부(230)는 컨트롤러(100)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(230)는 입력된 각종 제어 신호들 및 데이터를 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(240)는 메모리 영역(260)에서 액세스될 부분을 선택하기 위해 어드레스를 디코딩할 수 있다. 어드레스 디코더(240)는 디코딩 결과에 따라 워드라인들(WL)을 선택적으로 구동하고, 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(250)를 제어할 수 있다.
데이터 입출력부(250)는 인터페이스부(230)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 영역(260)으로 전송할 수 있다. 데이터 입출력부(250)는 메모리 영역(260)으로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(230)로 전송할 수 있다. 데이터 입출력부(250)는 메모리 영역(260)에 포함된 메모리 셀이 리드 바이어스에 응답하여 턴온/턴오프됨에 따라 형성된 커런트를 센싱하고, 센싱 결과에 따라 메모리 셀로부터 리드된 데이터를 획득할 수 있다.
메모리 영역(260)은 워드라인들(WL)을 통해 어드레스 디코더(240)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(250)와 연결될 수 있다. 메모리 영역(260)은 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치되고 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 영역(260)은 2차원 또는 3차원 구조의 메모리 셀 어레이를 포함할 수 있다.
메모리 영역(260)은 복수의 메모리 블록들(BK0~BKj)을 포함할 수 있다. 메모리 블록들(BK0~BKj) 각각은 복수의 페이지들(P0~Pk)을 포함할 수 있다.
도3은 메모리 블록(BK)을 세부적으로 도시한 도면이다. 도2에 도시된 메모리 블록들(BK0~BKj) 각각은 메모리 블록(BK)과 실질적으로 동일하게 구성될 수 있다.
도3을 참조하면, 메모리 블록(BK)은 스트링들(STR0~STRm)을 포함할 수 있다. 스트링들(STR0~STRm) 각각은 소스라인(SL)과 대응하는 비트라인 사이에 연결될 수 있다. 예를 들어, 스트링(STR0)은 소스라인(SL)과 비트라인(BL0) 사이에 연결될 수 있다.
스트링들(STR0~STRm)은 스트링(STR0)과 실질적으로 동일하게 구성될 수 있고, 따라서 스트링(STR0)이 예시적으로 설명될 것이다. 스트링(STR0)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC00~MCn0) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST)의 드레인은 비트라인(BL0)에 연결되고 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 소스는 소스라인(SL)에 연결되고 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC00~MCn0)은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC00~MCn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결될 수 있다.
워드라인들(WL0~WLn) 각각은 스트링들(STR0~STRm)에서 대응하는 메모리 셀들에 연결될 수 있다. 예를 들어, 워드라인(WL1)은 스트링들(STR0~STRn)에 각각 포함된 메모리 셀들(MC10~MC1m)에 연결될 수 있다. 메모리 셀은 라이트 동작 시 대응하는 워드라인이 선택될 때 라이트될 수 있다. 메모리 셀들(MC10~MC1m)은 라이트 동작 시 워드라인(WL1)이 선택되면, 동시에 라이트될 수 있다.
메모리 셀 당 저장되는 데이터 비트들의 개수에 따라 워드라인 또는 워드라인에 연결된 메모리 셀들은 복수의 페이지들에 대응할 수 있다. 예를 들어, 메모리 셀 당 3비트, 즉, 최하위 비트(이하, LSB), 중위 비트(이하, CSB) 및 최상위 비트(이하, MSB)가 저장될 때, 워드라인은 LSB, CSB 및 MSB가 각각 저장되는 LSB, CSB 및 MSB 페이지들에 대응할 수 있다. 이하에서, 메모리 셀 당 3비트가 저장되는 경우가 예시적으로 설명될 것이지만, 본 발명의 실시 예는 이에 제한되지 않는다.
도4a는 메모리 셀들의 문턱 전압 분포들(VD1~VD8)을 예시적으로 도시하는 도면이다. 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(#)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다.
도4a를 참조하면, 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(VD1~VD8)을 형성할 수 있다. 메모리 셀은 저장된 3비트의 데이터에 따라 8개의 문턱 전압 분포들(VD1~VD8) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, 데이터 "111"이 저장된 메모리 셀은 문턱 전압 분포(VD1)에 대응하는 문턱 전압을 가질 수 있다.
메모리 셀은, 대응하는 워드라인을 통해 소정의 리드 바이어스가 인가될 때, 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 리드 바이어스가 인가되면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 리드 바이어스가 인가되면 턴오프될 수 있다. 메모리 셀이 턴온/턴오프될 때 형성되는 커런트를 센싱함으로써 메모리 셀에 대응하는 문턱 전압 분포가 판단될 수 있고, 문턱 전압 분포에 대응하는 데이터가 리드될 수 있다.
메모리 셀에 저장된 데이터를 리드하기 위해, 문턱 전압 분포들(VD1~VD8)을 구별할 수 있는 리드 바이어스들(R1~R7)이 사용될 수 있다. 리드 바이어스들(R1~R7)은 문턱 전압의 구간들(AREA1~AREA8)을 구분짓고, 구간들(AREA1~AREA8)은 문턱 전압 분포들(VD1~VD8)을 각각 포함할 수 있다.
리드 바이어스들(R3, R7)이 메모리 셀로 인가될 때 메모리 셀의 문턱 전압에 따라 LSB 값이 달라지므로, 리드 바이어스들(R3, R7)은 LSB 페이지에 저장된 데이터 청크를 리드하기 위해서 사용될 수 있다. 리드 바이어스들(R2, R4, R6)이 메모리 셀로 인가될 때 메모리 셀의 문턱 전압에 따라 CSB 값이 달라지므로, 리드 바이어스들(R2, R4, R6)은 CSB 페이지에 저장된 데이터 청크를 리드하기 위해서 사용될 수 있다. 리드 바이어스들(R1, R5)이 메모리 셀로 인가될 때 메모리 셀의 문턱 전압에 따라 MSB 값이 달라지므로, 리드 바이어스들(R1, R5)은 MSB 페이지에 저장된 데이터 청크를 리드하기 위해서 사용될 수 있다.
도4b는 변화된 문턱 전압 분포들(VD1'~VD8')을 예시적으로 도시하는 도면이다.
도4b를 참조하면, 메모리 셀은 인접하는 메모리 셀들 간의 간섭이나 시간의 경과에 따른 방전 등의 다양한 이유로 변경된 문턱 전압을 가질 수 있다. 따라서, 도4a의 문턱 전압 분포들(VD1~VD8)이 문턱 전압 분포들(VD1'~VD8')로 변화할 수 있고, 리드 바이어스들(R1~R7)은 서로 겹쳐지는 문턱 전압 분포들(VD1'~VD8') 상에 위치할 수 있다. 문턱 전압 분포들(VD1'~VD8')이 서로 겹쳐지는 부분에 대응하는 메모리 셀은 에러 비트를 출력할 수 있다. 예를 들어, 리드 바이어스들(R1~R7)에 근거하여 문턱 전압의 구간(AREA3)에 위치하는 것으로 판단되는 메모리 셀은, 문턱 전압 분포(VD3)를 형성하거나, 또는 문턱 전압 분포(VD2)를 형성하지만 리드 바이어스(R2)보다 높아진 문턱 전압을 가지거나, 또는 문턱 전압 분포(VD4)를 형성하지만 리드 바이어스(R3)보다 낮아진 문턱 전압을 가질 수 있다. 그러나, 어느 케이스이든지, 메모리 셀은 데이터 "001"을 출력할 것이다. 결과적으로, 메모리 셀은 마지막 두 케이스에서, 초기에 저장된 데이터와 다른 데이터를 출력할 수 있다.
한편, 실시 예에 따라, 컨트롤러(100)는 변화된 문턱 전압 분포들(VD1'~VD8')에 대해 최적 리드 바이어스들을 추정할 수 있다. 최적 리드 바이어스들은 메모리 셀들로부터 리드된 에러 비트들을 최소화할 수 있는 바이어스들일 수 있다. 최적 리드 바이어스들은 문턱 전압 분포들(VD1'~VD8') 사이의 골짜기에 위치할 수 있다. 컨트롤러(100)는 추정된 최적 리드 바이어스들을 메모리 셀들에 저장된 데이터를 리드하기 위해 사용할 수 있다.
도5는 패리티 데이터(PD)를 사용하여 에러 비트를 정정하는 방법을 설명하기 위한 도면이다.
데이터 청크들(DCK1, DCK2, DCK3)은 패리티 데이터(PD)를 생성하기 위해 그룹지어질 수 있다. 도5는 3개의 데이터 청크들(DCK1, DCK2, DCK3)이 그룹지어진 것으로 도시하나, 그룹지어지는 데이터 청크들의 개수는 이에 제한되지 않는다.
패리티 데이터(PD)는 그룹지어진 데이터 청크들(DCK1, DCK2, DCK3)에 근거하여 생성될 수 있다. 예를 들어, 패리티 데이터(PD)는 데이터 청크들(DCK1, DCK2, DCK3)의 배타적 오어 연산에 의해 생성될 수 있다. 예를 들어, 패리티 비트(P1)는 데이터 청크들(DCK1, DCK2, DCK3)에서 그룹지어진 비트들(B11, B21, B31)의 배타적 오어 연산에 의해 생성될 수 있다.
패리티 데이터(PD)는 데이터 청크들(DCK1, DCK2, DCK3)에 추후 발생된 에러 비트를 정정하기 위해서 사용될 수 있다. 예를 들어, 데이터 청크(DCK1)가 에러 비트를 포함한다고 판단될 때, 데이터 청크(DCK1)와 그룹지어진 나머지 데이터 청크들(DCK2, DCK3)과 패리티 데이터(PD)에 근거하여 데이터 청크(DCK1)에 대한 에러 정정 동작이 수행될 수 있다. 예를 들어, 비트(B11)는 그룹지어진 나머지 비트들(B21, B31)과 패리티 비트(P1)의 배타적 오어 연산된 값과 일치할 수 있고, 따라서, 정상 비트라고 결정될 수 있다. 예를 들어, 비트(B12)는 그룹지어진 나머지 비트들(B22, B32)과 패리티 비트(P2)의 배타적 오어 연산된 값과 다를 수 있고, 따라서, 에러 비트라고 결정되고 플립될 수 있다.
다만, 도5에 도시된 바와 같이, 데이터 청크(DCK2)도 에러 비트(B23)를 포함할 때, 데이터 청크(DCK1)에 대한 에러 정정 동작은 실패할 수 있다. 즉, 비트(B13)는 정상 비트임에도 불구하고, 에러 비트(B23)를 포함하여 배타적 오어 연산이 수행되기 때문에 에러 비트라고 결정되고 플립될 수 있다. 정리하면, 그룹지어진 데이터 청크들 중 둘 이상이 에러 비트를 각각 포함할 때, 패리티 데이터(PD)를 이용한 상술된 에러 정정 동작은 실패할 수 있다.
도6 및 도7은 패리티 데이터(PD)를 생성하기 위해 그룹지어진 데이터 청크들을 도시하는 도면들이다.
도6을 참조하면, 단일의 워드라인(WL1)에 대응하는 LSB, CSB 및 MSB 페이지들에 저장된 데이터 청크들(DCK1, DCK2, DCK3)이 그룹지어지고, 패리티 데이터(PD)는 그룹지어진 데이터 청크들(DCK1, DCK2, DCK3)에 대해 생성될 수 있다.
한편, 비휘발성 메모리 장치(200)의 물리적 및 동작 특성에 따라, 단일의 워드라인에 대응하는 페이지들에 저장된 데이터 청크들 각각은 에러 비트를 동시에 포함하기 쉽다. 예를 들어, 데이터 청크들(DCK1, DCK2)이 각각 에러 비트를 동시에 포함할 때, 도5에 도시된 바와 같은 상황이 발생할 수 있다. 정리하면, 단일의 워드라인에 대응하는 서로 다른 페이지들에 저장된 데이터 청크들이 그룹지어질 때, 일단 도5에 도시된 바와 같은 에러 정정 동작은 실패 확률이 높을 수 있다.
도7을 참조하면, 복수의 워드라인들(WL1~WL3)에서 동일한 종류의 페이지들에 저장된 데이터 청크들이 그룹지어질 수 있다. 예를 들어, 워드라인들(WL1~WL3)의 LSB 페이지들에 저장된 데이터 청크들(DCK11, DCK12, DCK13)이 그룹지어지고, 페리티 데이터(PD1)는 그룹지어진 데이터 청크들(DCK11, DCK12, DCK13)에 대해 생성될 수 있다.
이러한 경우, 적어도 페이지 종류의 개수만큼 패리티 데이터가 생성되고, 따라서, 패리티 데이터의 관리에 대한 오버헤드가 존재할 수 있다. 뿐만 아니라, 도7과 같이 그룹짓는 방식에서도, 함께 그룹지어진 데이터 청크들 각각이 에러 비트를 동시에 포함할 가능성은 여전히 존재할 수 있고, 따라서 도5에 도시된 바와 같은 에러 정정 동작은 여전히 불완전할 수 있다.
도5에 도시된 바와 같은 에러 정정 동작은 데이터 청크(DCK1)에서 어떤 비트가 에러 비트인지 알 수 없는 상태에서 시작되므로, 데이터 청크(DCK1)의 모든 비트들 각각에 대해 에러 비트인지 여부가 판단되는 데 근본적인 문제점이 있다. 즉, 비트(B13)는 정상 비트임에도 에러 비트(B23)를 사용하여 에러 정정 동작이 수행됨으로써, 새로운 에러 비트가 유발되는 것이다.
후술될 바와 같이, 본 발명의 실시 예에 따르면, 데이터 청크(DCK1)에서 불확실한 비트가 우선적으로 선별될 수 있다. 그리고, 선별된 불확실한 비트가 에러 비트 인지 여부가 판단될 수 있다. 예를 들어, 정상 비트(B13)는 불확실한 비트로 결정되지 않을 수 있고, 따라서, 에러 비트(B23)를 사용한 정상 비트(B13)에 대한 에러 정정 동작은 미연에 차단될 수 있다. 특히, 정상 비트(B13)는 도6에 도시된 바와 같이 데이터 청크들(DCK11, DCK12, DCK13)이 동일한 워드라인에 대응하는 서로 다른 페이지들에 저장될 때 불확실한 비트로 결정되지 않을 수 있다. 따라서, 도6에 도시된 바와 같이 데이터 청크들이 그룹지어지더라도 에러 정정 동작은 성공할 수 있다.
도8은 본 발명의 실시 예에 따라, 메모리 셀에 저장된 비트들 중에서 불확실한 비트를 결정하는 방법을 예시적으로 도시하는 도면이다.
우선, 단일의 워드라인에 대응하는 LSB, CSB 및 MSB 페이지들에 저장된 데이터 청크들이 리드되고, 대응하는 메모리 셀들의 판별 데이터가 획득될 수 있다.
LSB, CSB 및 MSB 데이터 청크들은 리드 바이어스들(R1~R7)이 메모리 셀들로 인가됨으로써 리드될 수 있다. 리드 바이어스들(R1~R7)은 메모리 셀의 문턱 전압의 구간들(AREA1~AREA8)을 구분지을 수 있다. LSB, CSB 및 MSB 데이터 청크들이 리드되면, 메모리 셀들 각각에 저장된 비트들이 획득될 수 있고, 구간들(AREA1~AREA8) 중 메모리 셀들 각각이 위치한 구간이 결정될 수 있다.
판별 데이터는 판별 바이어스들(SR1~SR6)에 근거하여 획득될 수 있다. 판별 데이터는 판별 바이어스들(SR1~SR6)이 메모리 셀들로 인가됨으로써 메모리 셀들로부터 리드된 데이터일 수 있다. 판별 데이터는 메모리 셀들 각각에 대응하는 판별 값(SRV)을 포함할 수 있다. 도8은 판별 바이어스들(SR1~SR6)에 대한 "1" 또는 "0"의 판별 값(SRV)이 예시적으로 도시된다. 예를 들어, 판별 바이어스(SR1)보다 낮은 문턱 전압을 가진 메모리 셀은 판별 값(SRV) "1"에 대응되고, 판별 바이어스들(SR1, SR2) 사이의 문턱 전압을 가진 메모리 셀은 판별 값(SRV) "0"에 대응될 수 있다. 판별 바이어스들(SR1~SR6)은 문턱 전압의 구간들(AREA1~AREA8)을 더 세부적으로 분할할 수 있다.
데이터 청크들 및 판별 데이터에 근거하여 메모리 셀에 저장된 비트들 중에서 불확실한 비트가 결정될 수 있다. 예를 들어, 데이터 "011" 및 판별 값(SRV) "1"에 대응하는 메모리 셀에서, 불확실한 비트는 MSB일 수 있다. 데이터 "011" 및 판별 값(SRV) "0"에 대응하는 메모리 셀에서, 불확실한 비트는 CSB일 수 있다. 데이터 "001" 및 판별 값(SRV) "0"에 대응하는 메모리 셀에서, 불확실한 비트는 CSB일 수 있다. 불확실한 비트가 결정되는 원리는 도9a 및 도9b를 참조하여 상세하게 설명될 것이다.
도9a 및 도9b는 메모리 셀이 위치한 세부 구간에 따라 불확실한 비트를 결정하는 방법을 보다 상세하게 도시하는 도면들이다.
도9a를 참조하면, 우선, 리드 바이어스들(R1~R8)을 메모리 셀로 인가함으로써 메모리 셀에 저장된 데이터 "000"이 리드될 수 있고, 메모리 셀은 구간(AREA4)에 위치한다고 판단될 수 있다. 이러한 경우, 메모리 셀은 문턱 전압 분포(VD4')를 형성하거나, 문턱 전압 분포(VD3')를 형성하되 리드 바이어스(R3)보다 높아진 문턱 전압을 가지거나, 문턱 전압 분포(VD5')를 형성하되 리드 바이어스(R4)보다 낮아진 문턱 전압을 가진다고 추정될 수 있다.
그리고, 메모리 셀이 판별 바이어스(SR3)보다 큰 문턱 전압을 가질 때, 메모리 셀의 판별 값(SRV) "0"이 추가적으로 획득될 수 있다. 따라서, 메모리 셀은 도시된 세부 구간에 위치한다고 판단될 수 있다. 다른 말로 하면, 판별 값(SRV) "0"에 근거하여 메모리 셀이 구간(AREA3)보다 구간(AREA5)에 더 인접하게 위치한 것으로 결정될 수 있다.
따라서, 메모리 셀은 문턱 전압 분포(VD3')를 형성하기 보다, 문턱 전압 분포(VD4')를 형성하거나 문턱 전압 분포(VD5')를 형성할 가능성이 높다고 판단될 수 있다. 이러한 경우, 메모리 셀에 저장된 복수의 비트들 "000"에서 인접 구간(AREA5)에 대응하는 인접 데이터 패턴 "010"과 일치하는 비트, 즉, LSB "0"과 MSB "0"은 메모리 셀이 문턱 전압 분포(VD4')를 형성하는지 또는 문턱 전압 분포(VD5')를 형성하는지에 상관없이 일정한 값이므로, 신뢰할 수 있는 비트일 것이다. 그러나, 메모리 셀에 저장된 복수의 비트들 "000"에서 인접 데이터 패턴 "010"과 불일치하는 비트, 즉, CSB "0"은 신뢰할 수 없다고 판단될 수 있다. 즉, 메모리 셀로부터 리드된 CSB "0"은 메모리 셀이 문턱 전압 분포(VD4')를 형성할 때 정상 비트일 것이고, 메모리 셀이 문턱 전압 분포(VD5')를 형성할 때 에러 비트일 것이다.
상술한 원리에 근거하여, 다시 도8을 참조하면, 구간(AREA4)에 위치하는 메모리 셀이 판별 값(SRV) "0"에 대응될 때, 불확실한 비트는 CSB임을 확인할 수 있다.
도9b를 참조하면, 도9a와 달리, 메모리 셀이 판별 바이어스(SR3)보다 작은 문턱 전압을 가질 때, 메모리 셀의 판별 값(SRV) "1"이 획득될 수 있다. 판별 값(SRV) "1"에 근거하여, 메모리 셀은 도시된 세부 구간에 위치한다고 판단될 수 있다. 따라서, 메모리 셀은 문턱 전압 분포(VD3')를 형성하거나 문턱 전압 분포(VD4')를 형성할 가능성이 높다고 판단될 수 있다.
이러한 경우, 메모리 셀에 저장된 복수의 비트들 "000" 중에서 인접 구간(AREA3)에 대응하는 인접 데이터 패턴 "001"과 일치하는 비트, 즉, CSB "0"과 MSB "0"은 메모리 셀이 문턱 전압 분포(VD3')를 형성하는지 또는 문턱 전압 분포(VD4')를 형성하는지에 상관없이 일정한 값이므로, 신뢰할 수 있는 비트일 것이다. 그러나, 메모리 셀에 저장된 복수의 비트들 "000" 중에서 인접 데이터 패턴 "001"과 불일치하는 비트, 즉, LSB "0"은 신뢰할 수 없다고 판단될 수 있다.
도8 내지 도9b를 참조하여 설명된 바와 같이, 메모리 셀이 대응하는 문턱 전압 구간에서 판별 바이어스를 기준으로 좌측 또는 우측의 어느 세부 구간에 위치하는지에 따라, 불확실한 비트가 결정될 수 있다. 즉, 메모리 셀이 위치하는 세부 구간과 불확실한 비트의 종류, 즉, LSB, CSB 또는 MSB는 서로 대응될 수 있다. 다른 말로 하면, 불확실한 비트가 LSB, CSB 또는 MSB 인지에 따라, 메모리 셀이 위치하는 세부 구간이 특정될 수 있다. 따라서, 후술될 바와 같이, LSB, CSB 또는 MSB의 페이지 종류에 따라 "불확실한 구간"을 정의할 수 있다.
도10a 내지 도10c는 페이지 종류에 따라 불확실한 구간에 근거하여 데이터 청크에서 불확실한 비트를 결정하는 방법을 설명하는 도면들이다. 도10a 내지 도10c 각각은 LSB, CSB 또는 MSB의 페이지의 불확실한 구간들을 도시한다.
도10a를 참조하면, LSB 데이터 청크에서, 도시된 불확실한 구간에 대응하는 메모리 셀로부터 리드된 비트는 불확실한 비트로 판단될 수 있다. 불확실한 구간은 LSB 데이터 청크를 리드하기 위한 리드 바이어스들(R3, R7)을 기준으로, 인접한 판별 바이어스들에 의해 제한되는 소정 범위를 포함할 수 있다. 예를 들어, 불확실한 구간은 리드 바이어스(R3)을 기준으로 판별 바이어스들(SR2, SR3)에 의해 제한되는 소정 범위를 포함하고, 리드 바이어스(R7)을 기준으로 판별 바이어스(SR6)에 의해 제한되는 소정 범위를 포함할 수 있다.
도10b를 참조하면, CSB 데이터 청크에서, 도시된 불확실한 구간에 대응하는 메모리 셀로부터 리드된 비트는 불확실한 비트로 판단될 수 있다. 불확실한 구간은 CSB 데이터 청크를 리드하기 위한 리드 바이어스들(R2, R4, R6)을 기준으로, 인접한 판별 바이어스들에 의해 제한되는 소정 범위를 포함할 수 있다. 예를 들어, 불확실한 구간은 리드 바이어스(R2)을 기준으로 판별 바이어스들(SR1, SR2)에 의해 제한되는 소정 범위를 포함하고, 리드 바이어스(R4)을 기준으로 판별 바이어스들(SR3, SR4)에 의해 제한되는 소정 범위를 포함하고, 리드 바이어스(R6)을 기준으로 판별 바이어스(SR5, SR6)에 의해 제한되는 소정 범위를 포함할 수 있다.
도10c를 참조하면, MSB 데이터 청크에서, 도시된 불확실한 구간에 대응하는 메모리 셀로부터 리드된 비트는 불확실한 비트로 판단될 수 있다. 불확실한 구간은 MSB 데이터 청크를 리드하기 위한 리드 바이어스들(R1, R5)을 기준으로, 인접한 판별 바이어스들에 의해 제한되는 소정 범위를 포함할 수 있다. 예를 들어, 불확실한 구간은 리드 바이어스(R1)을 기준으로 판별 바이어스들(SR1)에 의해 제한되는 소정 범위를 포함하고, 리드 바이어스(R5)을 기준으로 판별 바이어스(SR4, SR5)에 의해 제한되는 소정 범위를 포함할 수 있다.
정리하면, 본 발명의 실시 예에 따라, 메모리 셀로부터 리드된 복수의 비트들 및 메모리 셀의 판별 값에 근거하여, 메모리 셀에 대응하는 세부 구간이 결정될 수 있고, 복수의 비트들 중 어떤 비트가 불확실한 비트인지 여부가 결정될 수 있다. 다른 말로 하면, 어떤 페이지로부터 리드된 데이터 청크에서 어떤 비트가 불확실한 비트인지를 결정하는 것은 대응하는 메모리 셀이 페이지 종류에 따라 특정된 불확실한 구간에 대응하는지를 판단함으로써 수행될 수 있다.
데이터 청크에서 불확실한 비트가 결정되면, 패리티 비트를 생성하기 위해서 함께 그룹지어진 나머지 비트들과 패리티 비트에 근거하여 불확실한 비트가 에러 비트인지 여부가 판단될 수 있다. 즉, 불확실한 비트는, 그룹지어진 나머지 비트들과 패리티 비트를 배타적 오어 연산한 값이 불확실한 비트와 일치할 때 정상 비트라고 판단되고, 불일치할 때 에러 비트라고 판단될 수 있다.
다시 도5를 참조하면, 종래, 데이터 청크(DCK1)에서 정확히 어떤 비트가 에러 비트인지 판단할 수 없었으므로, 정상 비트(B13)에 대한 에러 정정 동작이 에러 비트(B23)를 사용하여 수행됨으로써, 새로운 에러 비트가 유발되었었다. 그러나, 본 발명의 실시 예에 따르면, 만일, 데이터 청크들(DCK1~DCK3)이 동일한 워드라인의 서로 다른 페이지들에 저장된다면, 정상 비트(B13)는 불확실한 비트로 결정되지 않을 수 있다. 왜냐하면, 도9a 및 도9b를 참조하여 살펴본 바와 같이, 메모리 셀에 저장된 복수의 비트들 중 어느 하나만이 불확실한 비트로 결정되므로, 에러 비트(B23)만이 불확실한 비트로 결정될 것이기 때문이다. 따라서, 정상 비트(B13)는 불확실한 비트로 결정되지 않고, 정상 비트(B13)에 대한 에러 정정 동작은 수행되지 않을 것이다.
도11은 도1의 데이터 저장 장치(10)의 동작 방법을 예시적으로 도시하는 순서도이다. 도11을 참조하면, 컨트롤러(100)가 비휘발성 메모리 장치(200)의 타겟 메모리 셀들로부터 리드한 타겟 데이터 청크에 대해 패턴 기반 에러 정정 동작을 수행하는 방법이 도시된다.
단계(S110)에서, 컨트롤러(100)는 리드 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드할 수 있다.
단계(S120)에서, 컨트롤러(100)는 판별 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 판별 데이터를 획득할 수 있다. 판별 바이어스들은 리드 바이어스들의 사이에 각각 교대로 위치할 수 있다.
단계(S130)에서, 컨트롤러(100)는 복수의 데이터 청크들 및 판별 데이터에 근거하여 타겟 데이터 청크에서 불확실한 비트를 결정할 수 있다. 리드 바이어스들이 메모리 셀의 문턱 전압의 구간들을 구분짓고, 상기 구간들은 데이터 패턴들에 대응할 때, 불확실한 비트는 타겟 메모리 셀로부터 리드된 복수의 비트들에 대응하는 데이터 패턴에서 인접 데이터 패턴과 불일치하는 비트일 수 있다. 불확실한 비트는, 문턱 전압의 구간들 중 불확실한 구간에 대응하는 타겟 메모리 셀로부터 리드되는 비트일 수 있다. 불확실한 구간은 타겟 데이터 청크를 리드하기 위해 사용되는 리드 바이어스를 기준으로, 인접한 판별 바이어스들에 의해 제한되는 소정 범위를 포함할 수 있다.
단계(S140)에서, 컨트롤러(100)는 불확실한 비트가 에러 비트인지 여부를 판단할 수 있다. 구체적으로, 컨트롤러(100)는 타겟 데이터 청크와 그룹지어진 데이터 청크들 및 패리티 데이터를 획득하고, 그룹지어진 데이터 청크들과 패리티 데이터에 근거하여 불확실한 비트가 에러 비트인지 여부를 판단할 수 있다.
단계(S150)에서, 컨트롤러(100)는 판단 결과에 따라, 에러 비트를 정정할 수 있다.
도12는 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
또한, 프로세서(1110)는 도1에 도시된 프로세서(100)과 실질적으로 유사하게 동작할 수 있다. 프로세서(1110)는 리드 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하고, 판별 바이어스들에 근거하여 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하고, 복수의 데이터 청크들 및 판별 데이터에 근거하여, 타겟 데이터 청크에서 불확실한 비트를 결정할 수 있다. 프로세서(1110)는 타겟 데이터 청크와 그룹지어진 데이터 청크들 및 패리티 데이터를 획득하고, 그룹지어진 데이터 청크들과 패리티 데이터에 근거하여 불확실한 비트가 에러 비트인지 여부를 판단할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도13은 본 발명의 실시 예에 따른 데이터 저장 장치(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도1의 데이터 저장 장치(10)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치
100: 컨트롤러
110: 프로세서
120: 메모리
130: ECC부
200: 비휘발성 메모리 장치

Claims (17)

  1. 리드 바이어스들에 근거하여 타겟 워드라인에 연결된 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하는 단계;
    판별 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하는 단계;
    상기 복수의 데이터 청크들 및 상기 판별 데이터에 근거하여, 상기 복수의 데이터 청크들 중 타겟 데이터 청크에서 불확실한 비트를 결정하는 단계; 및
    상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 리드 바이어스들은 메모리 셀의 문턱 전압의 구간들을 구분짓고,
    상기 불확실한 비트는, 상기 문턱 전압의 구간들 중 불확실한 구간에 대응하는 타겟 메모리 셀로부터 리드되는 데이터 저장 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 불확실한 구간은 상기 타겟 데이터 청크를 리드하기 위해 사용되는 리드 바이어스를 기준으로, 인접한 판별 바이어스들에 의해 제한되는 소정 범위를 포함하는 데이터 저장 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 에러 비트인지 여부를 판단하는 단계는,
    상기 타겟 데이터 청크와 그룹지어진 데이터 청크들 및 패리티 데이터를 획득하는 단계; 및
    상기 그룹지어진 데이터 청크들과 상기 패리티 데이터에 근거하여 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 그룹지어진 데이터 청크들 중 적어도 하나는 상기 복수의 데이터 청크들에 포함되는, 데이터 저장 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 판별 바이어스들은 상기 리드 바이어스들의 사이에 각각 교대로 위치하는 데이터 저장 장치의 동작 방법.
  7. 리드 바이어스들에 근거하여 타겟 메모리 셀로부터 복수의 비트들을 리드하는 단계;
    판별 바이어스들에 근거하여 상기 타겟 메모리 셀에 대응하는 판별 값을 획득하는 단계;
    상기 복수의 비트들 및 상기 판별 값에 근거하여, 상기 복수의 비트들 중 불확실한 비트를 판단하는 단계; 및
    상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 리드 바이어스들은 메모리 셀의 문턱 전압의 구간들을 구분짓고, 상기 구간들은 데이터 패턴들에 대응하고,
    상기 불확실한 비트는, 상기 복수의 비트들에 대응하는 데이터 패턴에서 인접 데이터 패턴과 불일치하는 비트인 데이터 저장 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 에러 비트인지 여부를 판단하는 단계는,
    상기 불확실한 비트와 그룹지어진 비트들 및 패리티 비트를 획득하는 단계; 및
    상기 그룹지어진 비트들과 상기 패리티 비트에 근거하여 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 그룹지어진 비트들 중 적어도 하나는 상기 복수의 비트들에 포함되는 데이터 저장 장치의 동작 방법.
  11. 제7항에 있어서,
    상기 판별 바이어스들은 상기 리드 바이어스들의 사이에 각각 교대로 위치하는 데이터 저장 장치의 동작 방법.
  12. 타겟 워드라인에 연결된 타겟 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및
    리드 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 복수의 페이지들로부터 복수의 데이터 청크들을 리드하고, 판별 바이어스들에 근거하여 상기 타겟 메모리 셀들에 대응하는 판별 데이터를 획득하고, 상기 복수의 데이터 청크들 및 상기 판별 데이터에 근거하여 상기 복수의 데이터 청크들 중 타겟 데이터 청크에서 불확실한 비트를 결정하고, 상기 불확실한 비트가 에러 비트인지 여부를 판단하도록 구성된 컨트롤러를 포함하는 데이터 저장 장치.
  13. 제12항에 있어서,
    상기 리드 바이어스들은 메모리 셀의 문턱 전압의 구간들을 구분짓고,
    상기 불확실한 비트는, 상기 문턱 전압의 구간들 중 불확실한 구간에 대응하는 타겟 메모리 셀로부터 리드되는 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 불확실한 구간은 상기 타겟 데이터 청크를 리드하기 위해 사용되는 리드 바이어스를 기준으로, 인접한 판별 바이어스들에 제한되는 소정 범위를 포함하는 데이터 저장 장치.
  15. 제12항에 있어서,
    상기 컨트롤러는, 상기 타겟 데이터 청크와 그룹지어진 데이터 청크들 및 패리티 데이터를 획득하고, 상기 그룹지어진 데이터 청크들과 상기 패리티 데이터에 근거하여 상기 불확실한 비트가 에러 비트인지 여부를 판단하는 데이터 저장 장치.
  16. 제15항에 있어서,
    상기 그룹지어진 데이터 청크들 중 적어도 하나는 상기 복수의 데이터 청크들에 포함되는, 데이터 저장 장치.
  17. 제12항에 있어서,
    상기 판별 바이어스들은 상기 리드 바이어스들의 사이에 각각 교대로 위치하는 데이터 저장 장치.
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