KR20150029400A - 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법 - Google Patents

반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법 Download PDF

Info

Publication number
KR20150029400A
KR20150029400A KR20130108567A KR20130108567A KR20150029400A KR 20150029400 A KR20150029400 A KR 20150029400A KR 20130108567 A KR20130108567 A KR 20130108567A KR 20130108567 A KR20130108567 A KR 20130108567A KR 20150029400 A KR20150029400 A KR 20150029400A
Authority
KR
South Korea
Prior art keywords
data
page
pages
bad block
read
Prior art date
Application number
KR20130108567A
Other languages
English (en)
Inventor
김현욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR20130108567A priority Critical patent/KR20150029400A/ko
Publication of KR20150029400A publication Critical patent/KR20150029400A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Abstract

데이터 저장 시스템 및 데이터 저장 방법은 데이터 저장 블록으로 사용되지 않던 배드 블록에 데이터를 프로그램한다. 프로그램 동작 시 1페이지 데이터를 배드 블록의 n개의 페이지에 프로그램하고, 리드 동작 시 배드 블록의 n개의 페이지에 저장된 데이터를 리드한다. 이렇게 출력된 n 페이지 데이터를 1페이지 데이터로 연산하고 연산된 1페이지 데이터에 에러 정정 동작을 수행한다. 따라서 배드 블록을 메모리 블록으로서 재사용할 수 있다. 따라서 데이터 용량을 증가시킬 수 있다.

Description

반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법{Semiconductor apparatus, data storage system and data storing method}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법에 관한 것이다.
반도체 장치 중 하나인 반도체 메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
다양한 원인들로 인해, 데이터의 용량이 부족해진다.
반도체 메모리 장치가 높은 데이터 용량을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 데이터 용량을 증가시킬 수 있는 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법을 제공한다.
본 발명의 실시예에 따른 데이터 저장 시스템은 메모리 블록들 중 배드 블록에 데이터를 프로그램하는 경우 제1 커맨드, 어드레스 및 1페이지 데이터를 출력하고, 상기 메모리 블록들 중 배드 블록으로부터 데이터를 리드하는 경우 제2 커맨드 및 어드레스를 출력하도록 구성된 컨트롤러, 및 상기 제1 커맨드 및 어드레스에 응답하여 상기 1페이지 데이터를 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 상기 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 구성된 반도체 장치를 포함하고, 상기 컨트롤러는 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력하도록 구성될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 각각이 다수의 페이지들을 포함하는 메모리 블록들을 포함하는 메모리 어레이, 제1 커맨드 및 어드레스에 응답하여 1페이지 데이터를 상기 메모리 블록들 중 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 구성된 주변회로, 및 상기 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력하도록 구성된 연산부를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 방법은 쓰기 요청에 응답하여 메모리 블록들 중 배드 블록에 데이터를 프로그램하는 경우, 1페이지 데이터를 상기 배드 블록의 n (n은 정수, n>1)개의 페이지에 각각 프로그램하는 단계, 읽기 요청에 응답하여 상기 메모리 블록들 중 배드 블록으로부터 데이터를 리드하는 경우 같은 데이터가 저장된 n개의 페이지들로부터 상기 데이터를 리드하는 단계, 및 상기 같은 데이터가 저장된 n개의 페이지들로부터 리드된 데이터에 기반하여 1페이지 데이터를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 종래에는 데이터 저장 블록으로 사용되지 않던 배드 블록에 데이터를 프로그램한다. 프로그램 동작 시 1페이지 데이터를 배드 블록의 n개의 페이지에 프로그램하고, 리드 동작 시 배드 블록의 n개의 페이지에 저장된 데이터를 리드한다. 이렇게 출력된 n 페이지 데이터를 1페이지 데이터로 연산하고 연산된 1페이지 데이터에 에러 정정 동작을 수행한다. 따라서 배드 블록을 메모리 블록으로서 재사용할 수 있다. 따라서 데이터 용량을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 연산부의 동작을 설명하기 위한 도면이다.
도 4는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 5는 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 반도체 장치의 다른 실시예를 설명하기 위한 블록도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 데이터 저장 방법을 설명하기 위한 흐름도이다.
도 9는 도 8에 도시된 단계 440을 설명하기 위한 흐름도이다.
도 10은 도 8에 도시된 데이터 저장 방법을 설명하기 위한 흐름도이다.
도 11은 도 10에 도시된 에러 정정 동작을 설명하기 위한 흐름도이다.
도 12는 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 저장 시스템(100)은 반도체 장치(110) 및 컨트롤러(120)를 포함한다.
컨트롤러(120)는 호스트의 요청에 응답하여 커맨드(CMD), 어드레스(ADD), 및 데이터를 반도체 장치(110)로 출력한다. 컨트롤러(120)는 메모리 블록들 중 배드 블록에 데이터를 프로그램하는 경우 제1 커맨드, 어드레스 및 1페이지 데이터(1 PAGE DATA)를 반도체 장치(110)로 출력하고, 메모리 블록들 중 배드 블록으로부터 데이터를 리드하는 경우 제2 커맨드 및 어드레스를 반도체 장치(110)로 출력한다.
반도체 장치(110)는 제1 커맨드 및 어드레스에 응답하여 1페이지 데이터(1 PAGE DATA)를 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드한다. 반도체 장치(110)는 리드된 n 개의 페이지 데이터(n PAGE DATA)를 컨트롤러(120)로 출력한다.
컨트롤러(120)는 반도체 장치(110)로부터 출력된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력한다.
컨트롤러(120)는 반도체 장치(110)가 배드 블록의 n개의 페이지에 각각 1페이지 데이터를 프로그램하고, 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 반도체 장치에 어드레스를 출력할 수 있다.
도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 2를 참조하면, 컨트롤러(120)는 에러 정정부(122) 및 연산부(124)를 포함한다.
연산부(124)는 반도체 장치(110)로부터 출력된 n개의 페이지 데이터를 연산하여 1 페이지 데이터를 출력한다.
에러 정정부(122)는 연산부(124)로부터 출력된 1페이지 데이터의 에러를 정정한다. 에러 정정부(122)는 호스트로부터 입력되는 배드 블록에 프로그램할 1페이지 데이터(Data )에 패리티 비트(parity bits)를 에러 정정 코드로서 추가한다. 에러 정정부(122)는 연산부(124)로부터 출력된 1페이지 데이터의 패리티 비트(parity bits'')를 비교하여 비교 결과에 따라 1페이지 데이터의 에러를 정정한다. 에러 정정부(122)는 정정된 데이터를 호스트로 출력한다.
도 3은 도 2에 도시된 연산부의 동작을 설명하기 위한 도면이다.
도 2에서 설명한 바와 같이, 연산부(124)는 반도체 장치(110)로부터 출력된 n개의 페이지 데이터를 연산하여 1 페이지 데이터를 출력한다. 설명의 편의를 위해 연산부(124)가 3개의 페이지 데이터를 연산하여 1 페이지 데이터를 출력하는 경우를 예로 들어 설명한다.
도 3을 참조하면, 배드 블록의 각 페이지에 프로그램된 데이터(010011…1010)는 리드되었을 때 각각 다른 에러 비트를 포함할 수 있다. 같은 데이터(010011…1010)가 배드 블록의 제1 내지 제3 페이지에 프로그램되었더라도 제1 내지 제3 페이지로부터 리드된 데이터(011001…1010, 110011…1110, 010101…1110)는 각각 다를 수 있다.
연산부(124)는 제1 내지 제3 페이지로부터 리드된 데이터(011001…1010, 110011…1110, 010101…1110)의 대응되는 비트를 비교한다. 연산부(124)는 더 많은 수의 비트 값을 해당 비트의 비트 값으로 결정한다. 즉, 제1 내지 제3 페이지로부터 리드된 데이터의 제1 비트는 각각 '0', '1', '0' 이므로, 제1 비트는 '0'으로 결정된다. 제1 내지 제3 페이지로부터 리드된 데이터의 제2 비트는 각각 '1', '1', '1' 이므로, 제2 비트는 '1'로 결정된다. 제1 내지 제3 페이지로부터 리드된 데이터의 제3 비트는 각각 '1', '0', '0' 이므로, 제3 비트는 '0'으로 결정된다. 이와 같은 방식으로 모든 비트 값을 결정함으로써 연산부(124)는 제1 내지 제3 페이지로부터 리드된 데이터에서 1페이지 데이터(010001…1110)를 생성하여 출력한다.
이와 같이 연산부(124)로부터 출력된 1페이지 데이터(010001…1110)는 배드 블록의 각 페이지에 프로그램된 데이터(010011…1010)와 비교하여 에러 비트가 2비트에 불과하므로 에러 정정부(122)는 연산부(124)로부터 출력된 1페이지 데이터(010001…1110)의 에러를 정정할 수 있다.
연산부(124)가 상기 설명한 방식의 연산을 수행하여 1페이지 데이터를 출력하기 위해서 같은 데이터가 프로그램되는 페이지의 개수 즉, n은 홀수인 것이 바람직하다. 도 3에서는 n이 3인 경우를 예로 들어 설명하였지만 n이 5 또는 7인 경우에도 동일한 방식의 적용이 가능하다.
다만, n이 3, 5 또는 7인 경우에 반도체 장치는 프로그램 및 리드 동작을 3, 5, 7회 수행하여야 한다. 일 실시예로서, 컨트롤러는 성능 저하를 방지하기 위해, 메모리 블록들 중 배드 블록의 개수를 파악하고, 배드 블록의 개수가 임계치 이상인 경우에 배드 블록에 데이터를 프로그램하도록 반도체 장치를 제어할 수 있다. 다른 실시예로서, 컨트롤러는 메모리 블록들 중 정상 블록의 개수를 파악하고, 정상 블록의 개수가 임계치 이하인 경우에 배드 블록에 데이터를 프로그램하도록 반도체 장치를 제어할 수 있다.
도 4는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 4를 참조하면, 컨트롤러(120)는 복사부(126)를 더 포함할 수 있다. 도 1 및 도 2에서는 컨트롤러(120)가 1페이지 데이터를 출력하고 반도체 장치가 1페이지 데이터를 배드 블록의 n개의 페이지에 프로그램하는 것을 설명하였다. 복사부(126)는 호스트로부터 입력되는 1페이지 데이터를 복사하여 n 페이지 데이터를 생성할 수 있다. n 페이지 데이터는 반도체 장치로 입력되고 배드 블록의 n개의 페이지에 1 페이지 데이터 단위로 프로그램될 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 종래에는 데이터 저장 블록으로 사용되지 않던 배드 블록에 데이터를 프로그램한다. 프로그램 동작 시 1페이지 데이터를 배드 블록의 n개의 페이지에 프로그램하고, 리드 동작 시 배드 블록의 n개의 페이지에 저장된 데이터를 리드한다. 이렇게 출력된 n 페이지 데이터를 1페이지 데이터로 연산하고 연산된 1페이지 데이터에 에러 정정 동작을 수행한다. 따라서 배드 블록을 메모리 블록으로서 재사용할 수 있다. 따라서 데이터 용량을 증가시킬 수 있다.
도 5는 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(210), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다.
메모리 어레이(210)는 메모리 셀들을 포함하는 일반적인 메모리 어레이와 그 구조가 동일하다.
메모리 블록에 포함된 메모리 셀들은 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 하나의 페이지를 구성한다. 페이지는 물리적 페이지와 논리적 페이지로 구분된다. 하나의 워드라인에 다수의 물리적 페이지(예: 이븐 페이지, 오드 페이지)가 존재할 수 있다. 또는 하나의 워드라인에 다수의 논리적 페이지(예: LSB 페이지, MSB 페이지)가 존재할 수 있다. 이러한 물리적 페이지와 논리적 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
주변회로(PERI)는 제1 커맨드 및 어드레스에 응답하여 1페이지 데이터를 상기 메모리 블록들 중 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드한다.
실시예로서, 주변회로(PERI)는 제1 커맨드 및 어드레스에 응답하여 1페이지 데이터를 상기 메모리 블록들 중 2개 이상의 배드 블록의 n 개의 페이지에 프로그램하고, 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 2 개 이상의 배드 블록의 n개의 페이지로부터 데이터를 리드할 수 있다. 즉, 여러 개의 배들 블록들에 같은 데이터를 프로그램하고, 여러 개의 배드 블록들로부터 같은 데이터를 리드할 수 있다.
실시예로서, n 개의 페이지는 다수의 물리적 페이지 또는 논리적 페이지를 포함할 수 있다. 즉, 1페이지 데이터를 n개의 페이지에 프로그램하고 같은 데이터가 저장된 n 개의 페이지로부터 데이터를 리드하는 경우, n개의 물리적 페이지에 1페이지 데이터를 프로그램하고 같은 데이터가 저장된 n 개의 물리적 페이지로부터 데이터를 리드할 수 있다. n개의 논리적 페이지에 1페이지 데이터를 프로그램하고 같은 데이터가 저장된 n 개의 논리적 페이지로부터 데이터를 리드할 수 있다. 또한 1페이지 데이터를 다수의 물리적 페이지 및 논리적 페이지에 프로그램하고 같은 데이터가 저장된 다수의 물리적 페이지 및 논리적 페이지로부터 데이터를 리드할 수도 있다.
주변회로(PERI)는 제어회로(220), 전압 공급 회로(230), 페이지 버퍼 그룹(240), 컬럼 디코더(250) 및 입출력 회로(260)를 포함한다.
제어 회로(220)는 외부로부터 입출력 회로(260)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(220)는 입출력 회로(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 즉, 제어 회로(220)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 1페이지 데이터를 메모리 블록들(MB1~MBm) 중 배드 블록의 n개의 페이지에 프로그램하고 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 전압 제어 신호(VCON), PB 제어 신호(PBCON), 로우 어드레스 신호(RADD), 및 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(230)는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(230)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 제어 회로(220)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(250)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(260)는 배드 블록의 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 1페이지 데이터(1 PAGE DATA)를 페이지 버퍼 그룹(240)으로 입력하기 위하여 제어 회로(220)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달한다. 컬럼 디코더(250)는 입출력 회로(260)로부터 전달된 1페이지 데이터(1 PAGE DATA)를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 배드 블록의 리드 동작 시 입출력 회로(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 n페이지 데이터(n PAGE DATA)를 외부로 출력한다.
도 6은 도 5에 도시된 반도체 장치의 다른 실시예를 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 장치는 도 5에 도시된 메모리 어레이(210) 및 주변회로(PERI) 외에 연산부(270)을 더 포함한다.
연산부(270)는 주변회로(PERI)로부터 같은 데이터가 저장된 배드 블록의 n개의 페이지 데이터(n PAGE DATA)가 입력되면 n개의 페이지 데이터(n PAGE DATA)에 기반하여 1페이지 데이터(1 PAGE DATA)를 출력한다.
연산부(270)는 도 3에서 설명한 연산을 통해 n개의 페이지 데이터(n PAGE DATA)로부터 1페이지 데이터(1 PAGE DATA)를 출력한다.
도 7 및 도 8은 본 발명의 실시예에 따른 데이터 저장 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 호스트로부터 쓰기 요청이 입력된다(S310).
데이터를 배드 블록에 프로그램할 것인지 정상 블록에 프로그램할 것인지를 결정한다(S320).
배드 블록에 데이터를 프로그램하는 경우에는 입력되는 1페이지 데이터를 배드 블록의 n (n은 정수 n>1)개의 페이지에 각각 프로그램한다(S330). 배드 블록이 아닌 정상 블록에 데이터를 프로그램하는 경우에는 1페이지 데이터를 정상 블록의 1개의 페이지에 프로그램한다(S340).
프로그램 동작이 종료되었는지 즉, 모든 데이터가 프로그램되었는지를 확인한다(S350). 아직 프로그램할 데이터가 남은 경우에는 단계 320을 수행한다.
도 8을 참조하면, 호스트로부터 읽기 요청이 입력된다(S410).
배드 블록에 저장된 데이터를 리드할 것인지 정상 블록에 저장된 데이터를 리드할 것인지를 결정한다(S420).
배드 블록에 저장된 데이터를 리드하는 경우에는 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 각각 리드한다(S430). 그리고 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력한다(S440).
배드 블록이 아닌 정상 블록에 저장된 데이터를 리드하는 경우에는 정상 블록의 1개의 페이지로부터 데이터를 리드한다(S450).
리드 동작이 종료되었는지 즉, 모든 데이터가 리드되었는지를 확인한다(S460). 아직 리드할 데이터가 남은 경우에는 단계 420을 수행하고, 모든 데이터가 리드된 경우에는 동작을 종료한다.
도 9는 도 8에 도시된 단계 440을 설명하기 위한 흐름도이다.
도 9를 참조하면, 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력하는 단계(S440)에서는 n개의 페이지 데이터의 대응되는 각 비트를 비교하여 더 많은 수의 비트 값을 해당 비트의 비트 값으로 결정한다(S442).
모든 비트의 비트 값이 결정되면 결정에 따라 생성된 1페이지 데이터를 출력한다(S444).
도 10은 도 8에 도시된 데이터 저장 방법을 설명하기 위한 흐름도이다. 도 11은 도 10에 도시된 에러 정정 동작을 설명하기 위한 흐름도이다.
도 10을 참조하면, 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력(S440)한 후에, 출력된 1페이지 데이터에 대해 에러 정정 동작을 수행한다(S450).
도 11을 참조하면, 에러 정정 동작을 수행하기 위해서, 우선 배드 블록에 데이터를 프로그램하기로 결정(S320)되면 배드 블록에 프로그램할 1페이지 데이터에 패리티 비트를 에러 정정 코드로서 추가한다(S512).
그리고 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력(S440)한 후에, 출력된 1페이지 데이터의 패리티 비트와 배드 블록에 프로그램할 1페이지 데이터에 추가된 패리티 비트를 비교하여 데이터의 에러를 정정한다(S514).
이와 같이, 본 발명의 실시예에 따른 데이터 저장 방법은 종래에는 데이터 저장 블록으로 사용되지 않던 배드 블록에 데이터를 프로그램한다. 프로그램 동작 시 1페이지 데이터를 배드 블록의 n개의 페이지에 프로그램하고, 리드 동작 시 배드 블록의 n개의 페이지에 저장된 데이터를 리드한다. 이렇게 출력된 n 페이지 데이터를 1페이지 데이터로 연산하고 연산된 1페이지 데이터에 에러 정정 동작을 수행한다. 따라서 배드 블록을 메모리 블록으로서 재사용할 수 있다. 따라서 데이터 용량을 증가시킬 수 있다.
도 12는 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 1에 도시된 데이터 저장 시스템(100)은 반도체 장치(110)와 컨트롤러(120)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 12를 참조하면, 컨트롤러(120)는 SRAM(121), 프로세싱 유닛 (123), 호스트 인터페이스(125), 에러 정정부(122) 및 메모리 인터페이스(127)를 포함한다. SRAM(121)은 프로세싱 유닛(123)의 동작 메모리로써 사용된다. 호스트 인터페이스(125)는 데이터 저장 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정부(122)는 도 2에서 설명한 바와 같이 반도체 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(127)는 본 발명의 반도체 장치(110)와 인터페이싱 한다. 프로세싱 유닛(123)은 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 장치(110)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 데이터 저장 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 데이터 저장 시스템에서 본 발명의 반도체 장치가 구비될 수 있다. 이 경우, 컨트롤러(120)는 eMMC, UFS, USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작 및 리드 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청 및 읽기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램 및 리드하게 된다.
도 14에는 본 발명에 따른 반도체 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 데이터 저장 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 저장 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 데이터 저장 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
210: 메모리 어레이 MB1~MBm: 메모리 블록
220: 제어 회로 230: 전압 공급 회로
240: 페이지 버퍼 그룹 250: 컬럼 디코더
260: 입출력 회로

Claims (20)

  1. 메모리 블록들 중 배드 블록에 데이터를 프로그램하는 경우 제1 커맨드, 어드레스 및 1페이지 데이터를 출력하고, 상기 메모리 블록들 중 배드 블록으로부터 데이터를 리드하는 경우 제2 커맨드 및 어드레스를 출력하도록 구성된 컨트롤러; 및
    상기 제1 커맨드 및 어드레스에 응답하여 상기 1페이지 데이터를 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 상기 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 구성된 반도체 장치를 포함하고,
    상기 컨트롤러는 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력하도록 구성된 데이터 저장 시스템.
  2. 제1항에 있어서, 상기 컨트롤러는
    상기 반도체 장치가 상기 배드 블록의 n개의 페이지에 1페이지 데이터를 프로그램하고, 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 상기 반도체 장치에 상기 어드레스를 출력하는 것을 특징으로 하는 데이터 저장 시스템.
  3. 제1항에 있어서, 상기 컨트롤러는
    상기 n개의 페이지로부터 리드한 데이터를 연산하여 1 페이지 데이터를 출력하도록 구성된 연산부를 포함하되,
    상기 연산부는 데이터의 대응되는 각 비트의 비트 값을 비교하고 더 많은 수의 비트 값을 해당 비트의 비트 값으로 결정하여 생성된 1페이지 데이터를 출력하는 것을 특징으로 하는 데이터 저장 시스템.
  4. 제3항에 있어서, 상기 컨트롤러는
    상기 연산부로부터 출력된 1페이지 데이터의 에러를 정정하기 위한 에러 정정부를 더 포함하는 데이터 저장 시스템.
  5. 제4항에 있어서, 상기 에러 정정부는
    상기 배드 블록에 프로그램할 1페이지 데이터에 패리티 비트를 에러 정정 코드로서 추가하고, 상기 연산부로부터 출력된 1페이지 데이터의 패리티 비트와 상기 추가된 패리티 비트를 비교하여 데이터의 에러를 정정하는 것을 특징으로 하는 데이터 저장 시스템.
  6. 제1항에 있어서, 상기 컨트롤러는
    상기 메모리 블록들 중 정상 블록의 개수가 임계치 이하인 경우에 상기 배드 블록에 데이터를 프로그램하도록 하는 것을 특징으로 하는 데이터 저장 시스템.
  7. 제1항에 있어서, 상기 컨트롤러는
    상기 배드 블록의 개수가 임계치 이상인 경우에 상기 배드 블록에 데이터를 프로그램하도록 하는 것을 특징으로 하는 데이터 저장 시스템.
  8. 제1항에 있어서, n은 홀수인 것을 특징으로 하는 데이터 저장 시스템.
  9. 각각이 다수의 페이지들을 포함하는 메모리 블록들을 포함하는 메모리 어레이;
    제1 커맨드 및 어드레스에 응답하여 1페이지 데이터를 상기 메모리 블록들 중 배드 블록의 n (n은 정수, n>1)개의 페이지에 프로그램하고, 제2 커맨드 및 어드레스에 응답하여 같은 데이터가 저장된 배드 블록의 n개의 페이지로부터 데이터를 리드하도록 구성된 주변회로; 및
    상기 리드된 n개의 페이지 데이터에 기반하여 1페이지 데이터를 출력하도록 구성된 연산부를 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 연산부는
    상기 데이터의 대응되는 각 비트의 비트 값을 비교하고 더 많은 수의 비트 값을 해당 비트의 비트 값으로 결정하여 생성된 1페이지 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 연산부로부터 출력된 1페이지 데이터는
    에러 정정 동작이 수행되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 배드 블록에 프로그램할 1페이지 데이터는 패리티 비트가 에러 정정 코드로서 추가되고, 상기 연산부로부터 출력된 1페이지 데이터의 패리티 비트와 상기 추가된 패리티 비트의 비교에 의해 데이터의 에러가 정정되는 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서, 상기 주변회로는
    상기 메모리 블록들 중 정상 블록의 개수가 임계치 이하인 경우에 상기 배드 블록에 데이터를 프로그램하도록 하는 것을 특징으로 하는 반도체 장치.
  14. 제9항에 있어서, 상기 주변회로는
    상기 배드 블록의 개수가 임계치 이상인 경우에 상기 배드 블록에 데이터를 프로그램하도록 하는 것을 특징으로 하는 반도체 장치.
  15. 쓰기 요청에 응답하여 메모리 블록들 중 배드 블록에 데이터를 프로그램하는 경우, 1페이지 데이터를 상기 배드 블록의 n (n은 정수, n>1)개의 페이지에 각각 프로그램하는 단계;
    읽기 요청에 응답하여 상기 메모리 블록들 중 배드 블록으로부터 데이터를 리드하는 경우 같은 데이터가 저장된 n개의 페이지들로부터 상기 데이터를 리드하는 단계; 및
    상기 같은 데이터가 저장된 n개의 페이지들로부터 리드된 데이터에 기반하여 1페이지 데이터를 출력하는 단계를 포함하는 데이터 저장 방법.
  16. 제15항에 있어서, 상기 같은 데이터가 저장된 n개의 페이지들로부터 리드된 데이터에 기반하여 1페이지 데이터를 출력하는 단계는,
    상기 데이터의 대응되는 각 비트의 비트 값을 비교하여 더 많은 수의 비트 값을 해당 비트의 비트값으로 결정하는 단계; 및
    상기 결정에 따라 생성된 1페이지 데이터를 출력하는 단계를 포함하는 데이터 저장 방법.
  17. 제15항에 있어서,
    상기 같은 데이터가 저장된 n개의 페이지들로부터 리드된 데이터에 기반하여 출력된 1페이지 데이터에 대해 에러 정정 동작을 수행하는 단계를 더 포함하는 데이터 저장 방법.
  18. 제17항에 있어서, 상기 에러 정정 동작은
    상기 배드 블록에 프로그램할 1페이지 데이터에 패리티 비트를 에러 정정 코드로서 추가하고, 상기 같은 데이터가 저장된 n개의 페이지들로부터 리드된 데이터에 기반하여 출력된 1페이지 데이터의 패리티 비트와 상기 추가된 패리티 비트를 비교하여 데이터의 에러를 정정하는 것을 특징으로 하는 데이터 저장 방법.
  19. 제15항에 있어서,
    상기 메모리 블록들 중 정상 블록의 개수가 임계치 이하인 경우에 상기 배드 블록에 데이터를 프로그램하는 것을 특징으로 하는 데이터 저장 방법.
  20. 제15항에 있어서,
    상기 배드 블록의 개수가 임계치 이상인 경우에 상기 배드 블록에 데이터를 프로그램하는 것을 특징으로 하는 데이터 저장 방법.
KR20130108567A 2013-09-10 2013-09-10 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법 KR20150029400A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130108567A KR20150029400A (ko) 2013-09-10 2013-09-10 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130108567A KR20150029400A (ko) 2013-09-10 2013-09-10 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법

Publications (1)

Publication Number Publication Date
KR20150029400A true KR20150029400A (ko) 2015-03-18

Family

ID=53023907

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130108567A KR20150029400A (ko) 2013-09-10 2013-09-10 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법

Country Status (1)

Country Link
KR (1) KR20150029400A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380418B2 (en) 2019-09-20 2022-07-05 Samsung Electronics Co., Ltd. Memory controllers, storage devices, and operating methods of the storage devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380418B2 (en) 2019-09-20 2022-07-05 Samsung Electronics Co., Ltd. Memory controllers, storage devices, and operating methods of the storage devices

Similar Documents

Publication Publication Date Title
KR102114234B1 (ko) 데이터 저장 시스템 및 그것의 동작 방법
US9367417B2 (en) Nonvolatile memory device including dummy wordline, memory system, and method of operating memory system
US8621266B2 (en) Nonvolatile memory system and related method of performing erase refresh operation
EP2106587B1 (en) Programming management data for nand memories
US20150127887A1 (en) Data storage system and operating method thereof
US9575839B2 (en) Data storage device and operating method thereof
US9263155B2 (en) Data storing system and operating method thereof
US20150113237A1 (en) Data storing system and operating method thereof
US20100241929A1 (en) Semiconductor Memory Device for Performing Additional ECC Correction According to Cell Pattern and Electronic System Including the Same
JP6164712B1 (ja) フラッシュメモリ
US10902924B2 (en) Memory system varying pass voltage based on erase count of target memory block and operating method thereof
CN104143357B (zh) 存储系统、半导体存储器件及其操作方法
US20170228159A1 (en) Memory system and controlling method
TWI679641B (zh) 非揮發性記憶體裝置和操作方法及包括其的資料存儲裝置
US9159429B2 (en) Data storage system and method of operating the same
KR20150042041A (ko) 전압발생기, 집적회로 및 전압 발생 방법
US20160322087A1 (en) Data storage device and operating method thereof
KR20140065935A (ko) 반도체 장치 및 이의 동작 방법
KR20150029400A (ko) 반도체 장치, 데이터 저장 시스템 및 데이터 저장 방법
KR20200101884A (ko) 데이터 저장 시스템 및 그것의 동작 방법
CN111798913A (zh) 存储器系统、存储器控制器及其操作方法
CN111752470A (zh) 存储器控制器及其操作方法
US20240012569A1 (en) Storage controller receiving read data and distribution information, method of operating the same, and method of operating storage device including the same
US11854659B2 (en) Memory system and operating method determining target status read check period in thermal throttling mode
US10990476B2 (en) Memory controller and method of operating the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination