JP2010079774A - 半導体記憶システム - Google Patents

Abstract

【課題】ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。
【解決手段】メモリセルアレイは、１つのメモリセルＭＣ中に３ビットの情報を記憶することが可能に構成されている。ＥＣＣ回路は、メモリセルアレイから読み出されたデータを冗長データに基づいて訂正する。１つのワード線ＷＬを共有し一度に書き込み又は読み出しが可能なメモリセルＭＣの数が２のべき乗である。また各メモリセルＭＣがそれぞれ複数ページのデータを格納する。複数ページＵＰＰＥＲ，ＭＩＤＤＬＥ、ＬＯＷＥＲに格納される実効データの合計のデータ量が２のべき乗のビット数に設定され、複数ページの残余の部分に冗長データが格納される。
【選択図】図８

Description

本発明は、不揮発性半導体記憶システムに関するものであり、特に１つのメモリセルに複数ビットを記憶することが可能な不揮発性半導体装置に関するものである。

不揮発性半導体記憶システムの一つとして、ＮＡＮＤセル型フラッシュメモリが知られている。このＮＡＮＤセル型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されているメモリセルアレイを有している。このＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタにより構成されている。

メモリセルは消去状態においては、閾値電圧が負となる「１」データを保持しており、データの書き込み時においては、フローティングゲートに電子が注入され、閾値電圧が正となる「０」データに書き換えられる。ＮＡＮＤセル型フラッシュメモリでは、データの書き込み時においては、閾値電圧を低い方から高い方へ移動させることのみ可能であり、逆の移動（閾値電圧の高い方から低い方）は、ブロック単位での消去動作によってのみ行うことができる。

近年メモリ容量の増加を目的として、１つのメモリセルに２ビット以上の情報を記憶するいわゆる多値ＮＡＮＤセル型フラッシュメモリの開発がなされている。たとえば、１つのメモリセルに３ビットを記憶する場合には、１つのメモリセルが２^３＝８通りの閾値電圧分布を有する（例えば、特許文献１参照）。

ところで、ＮＡＮＤセル型フラッシュメモリは、２のべき乗のデータ単位毎に管理されることが一般的であるため、ＮＡＮＤセル型フラッシュメモリを利用するホスト機器においても、そのような２のべき乗のデータ単位毎の管理を想定して設計されている。

一方、１つのメモリセルに３ビットを記憶するＮＡＮＤセル型フラッシュメモリでは、例えばデータ消去単位（ブロック）のビット数が２のべき乗となっていない。このため、ホスト機器の論理ブロックサイズと、ＮＡＮＤセル型フラッシュメモリのデータ消去単位との間でミスマッチ（不一致）が生じ得る。この結果、システム内部でデータのコピー動作が必要となるケースが頻繁に生じ、システムにおけるオーバーヘッドが生じ、例えば動画記録のように継続してデータ書き込み／読み出しを行う必要のあるアプリケーションでは正常な動作が困難になる虞がある。このような問題は、３ビット／セルの多値記憶を行う場合のみならず、Ｎビット／セル（ただし、Ｎは２のべき乗でない３以上の自然数）の多値記憶を行う場合にも生じ得る。
特開２００８０−７７８１０号公報

本発明は、ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供することを目的とする。

本発明の一態様に係る半導体記憶システムは、１つのメモリセル中にＮビット（ただし、Ｎは２のべき乗でない３以上の自然数）の情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と、前記メモリセルアレイから読み出されたデータを冗長データに基づいて訂正するＥＣＣ回路と
を含み、１つのワード線を共有し一度に書き込み又は読み出しが可能な前記メモリセルが複数ページのデータを格納し、前記複数ページに格納されるデータの合計のデータ量が２のべき乗のビット数に設定され、前記複数ページの残余の部分に前記冗長データが格納されるように構成されたことを特徴とする。

本発明によれば、ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供することができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係る不揮発性メモリシステムを、図１等を参照して説明する。

［システムの全体構成］
図１は、第１の実施の形態による不揮発性メモリシステムであるメモリカード２０の全体構成を示すブロック図である。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。
フラッシュメモリチップ２１は、複数のメモリチップの場合もある。図１では二つのメモリチップｃｈｉｐ１，ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御の他メモリカード全体の動作制御を行うＭＰＵ２４、ＮＡＮＤ型フラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。

メモリカード２０に電源が投入されると、フラッシュメモリ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタ（バッファＲＡＭ）２６に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。

バッファＲＡＭ２６上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをＲＡＭ２６上に作成したり、ホストからのコマンドを受けて、フラッシュメモリ２１をアクセスしたり、データ転送制御を行う。なお、ＮＡＮＤフラッシュインタフェース２３は、フラッシュメモリチップ２１に格納された実効データを、同じくフラッシュメモリチップ２１に格納された冗長データに基づいて誤り訂正を行うためのＥＣＣ回路を備えている。ＥＣＣ回路は、後述するように、１ページ毎に誤り訂正を実行するのではなく、１ワード線ＷＬに沿って形成されるメモリセルＭＣ（３ビット／セル）に格納される３ページ毎に誤り訂正を実行するように構成されている。

なおメモリチップ２１とコントローラチップ２２とが別チップであることは、このメモリシステムにとって本質的ではない。図２は、図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図３はそのメモリコア部のセルアレイ構成を示している。

メモリセルアレイ１は、図３に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）Ｍ０−Ｍ６３が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。このようなＮＡＮＤセルユニットＮＵが２のべき乗の数＋α、例えば１６ｋ＋α本集まってワード線ＷＬを共有して１つのブロックＢＬＫが形成される。

この１６ｋ＋α本のうち、１６ｋ本のＮＡＮＤセルユニットＮＵは、主に外部のホストデバイスから供給される実効データの格納に用いられ、一方、残るα本のＮＡＮＤセルユニットは、誤り訂正のための冗長データや管理フラグの格納のために設けられている。

１つのブロックＢＬＫは、データ消去動作の一単位を形成する。また、１つのメモリセルＭＣに３ビットのデータが格納される場合（３ビット／セル）、１つのワード線ＷＬに沿って形成されるメモリセルＭＣにより、３ページ（上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥＲ）のデータが格納される。この実施の形態では、１つのワード線ＷＬに沿ったメモリセルＭＣに格納され一度に書き込み又は読み出しが可能な３ページのデータが２のべき乗の実効データとなるよう、１ページに格納する実効データのビット数が制御されている（１ページごとの実効データのビット数は、２のべき乗にならないように制御されている）。詳しくは後述する。

１つのメモリセルアレイ１中の１つのブロック中のワード線ＷＬの数は、６４本であり、1ブロック中のページ数は６４×３＝１９２ページとなる。

１つのワード線ＷＬに沿ったメモリセルＭＣの数（ビット線ＢＬの数）が１６ｋ＋αであるとすると、１つのメモリセルアレイ１中の１ブロックは、６４×１６ｋ×３＝３ＭＢｉｔの容量を有することになる（１メモリセルあたり３ビットを格納する場合）。

なお、この実施の形態のメモリセルアレイ１は、多値データを記憶するための多値メモリ領域（ＭＬＣ）１ａと、２値データを記憶するための２値メモリ領域（ＳＬＣ）１ｂを備えている。ただし、多値メモリ領域１ａのみを形成し、２値メモリ領域１ｂを省略することも可能である。

図３に示すように、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ６３の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ回路３ａが配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２（図３では図示せず）が配置される。

コマンド、アドレス及びデータは、入力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。

制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリカード２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ，Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。

アドレスは、アドレスレジスタ５を介して、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３を介し、コントロール回路６を介してセンスアンプ回路３（センスアンプ３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６を介して、外部に出力される。

各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。

図４及び図５は、メモリセルＭＣ、ならびに選択ゲートＳ１及びＳ２の断面構造を示している。図４はメモリセルＭＣの断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。

選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図６は、メモリセルアレイの１つのＮＡＮＤセルの断面を示している。この例において、１つのＮＡＮＤセルは、図４に示す構成の６４個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルのドレイン側、ソース側には、図５に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられている。

次に、このように構成された本実施の形態に係るＮＡＮＤセル型フラッシュメモリにおける多値記憶について説明する。本発明の実施の形態のＮＡＮＤセル型フラッシュメモリにおいては、１つのメモリセルにおいて閾値電圧の値を８通りに制御して、３ビットのデータを１つのメモリセルに記憶させる。

１つのメモリセルに３ビットの情報を記憶する場合における閾値電圧分布の状態図（閾値電圧Ｖｔｈとセル数との関係図）を図７に示す。３ビットの情報を記憶するためには、「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、「１１０」の８通りの状態に対応して８種類の閾値電圧が設けられ、情報の書き込み及び読み出しを行うものである。この３ビットに対応して３つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥＲの３つである。

そして、この８通りの閾値電圧分布に対応して、リード動作時に選択ワード線に印加される読み出し電圧の電圧値は、各閾値電圧分布の間の電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７（８通り）に設定され得る。なお、リード動作時に非選択メモリセルに印加される電圧Ｖｒｅａｄは、状態「１１０」の閾値電圧分布よりも大きな電圧とされている。

また、情報の書き込み動作の完了を確認するためのベリファイの際の電圧値は、これらよりも大きいＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４、ＶＲ５、ＶＲ６、ＶＲ７に設定され得る。

次に、第１の実施の形態に係るメモリセルアレイ１におけるデータの格納方法につき、図８の模式図を参照して説明する。前述の通り、１つのメモリセルＭＣには、３ビットのデータが格納可能とされており、また、１つのワード線ＷＬに沿って形成されるメモリセルＭＣの数は、一般的に２のべき乗の数、例えば１６ｋ個に冗長データの記憶のためのα個を加えた１６ｋ＋α個である。

ただし、このような１つのワード線ＷＬに沿った１６ｋ＋α個のメモリセルＭＣ毎に３ビットのデータを格納する場合、１つのワード線ＷＬに沿ったメモリセルＭＣに格納可能なデータ数（実効データ）は、１６ｋｂｉｔ×３ｂｉｔ＝４８ｋｂｉｔである。

しかし、この４８ｋｂｉｔは、２のべき乗の数と一致しない。このため、１つのワード線ＷＬに沿ったメモリセルＭＣ（３ビット／セル）に４８ｋｂｉｔのデータを書き込んだ場合には、２のべき乗のデータを一単位として取り扱うホスト機器とのミスマッチを生じる虞がある。

そこで、本実施の形態では、１つのワード線ＷＬを共有し一度に読み出しまたは書き込みが可能なメモリセルＭＣに格納するデータ（３ページのデータ）のビット数を、３２ｋｂｉｔ＋Ａｋｂｉｔに設定する。３２ｋｂｉｔは、４８ｋｂｉｔよりも小さい、２のべき乗のビット数である。Ａｋｂｉｔの部分は、誤り訂正に用いる冗長データ、及び管理フラグのビット数である。誤り訂正が１ワード線ＷＬの３ページ毎に実行される場合、このような設定がなされることにより、外部ホストデバイスとの間でデータ単位を一致させることができる。

一方、１ページあたりの容量（ページサイズ）は、この３２ｋｂｉｔの１／３よりも若干大きい１１ｋｂｉｔ＋αｋｂｉｔに設定されている。ここで、Ａ＝３αｋｂｉｔ＋１ｋｂｉｔである。１１ｋｂｉｔ×３＝３３ｋｂｉｔと３２ｋｂｉｔとの間の差である１ｋｂｉｔは、冗長データの格納に用いられる。すなわち、１ｋｂｉｔ＋３αｋｂｉｔのビット数が、１ワード線ＷＬあたりの冗長データ及び管理フラグのために用意されている。換言するならば、３ページのデータを誤り訂正するための冗長データのデータ量は、この１ｋｂｉｔよりも大きく設定されている。

このように、１つのワード線に沿って形成されたメモリセルＭＣの１ページ毎１１ｋｂｉｔは、２のべき乗ではないが、前述のように、ＥＣＣ回路は３ページのデータ毎に誤り訂正を実行するため、１ページあたりに格納されるデータのビット数が２のべき乗でなくても問題は生じない。１ページ中の残余の部分には、実効データの誤り訂正に用いられる冗長データが格納される。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図９を参照して説明する。

この実施の形態は、半導体記憶装置の全体構成等（図１〜図６）に関しては第１の実施の形態と略同様であり、多値記憶動作の際のデータ転送の手順（手法）において第１の実施の形態と異なっている。従って以下ではこのデータ転送の手順に関し図９を参照しつつ説明し、その他に関しては説明を省略する。

この実施の形態では、外部のホストデバイスから２のべき乗のビット数単位（例えば５１２ｂｉｔ、１Ｋｂｉｔ、２Ｋｂｉｔ・・・）で供給されたデータ（実効データ）は、まず、２値メモリ領域１ｂに書き込まれ、その後、３ぺージのデータに変換して多値メモリ領域１ａに再度書き込む（転送する）点で、第１の実施の形態と異なっている。例えば、８Ｋｂｉｔ単位で実効データを受け取り、αｋｂｉｔの冗長データをこの８ｋｂｉｔの実効データに付加して２値メモリ領域１ｂに書き込む。２値メモリ領域１ｂは、複数のメモリ領域１ｂ−１〜４（単位記憶領域）に分割されている。

２値メモリ領域１ｂ−１〜４に格納された実効データが３２Ｋｂｉｔを超えた場合、２値メモリ領域１ｂ〜４に書き込まれたデータは、再度メモリコントローラ２２中のバッファＲＡＭ２６に転送された後、１ワード線ＷＬに沿った３ぺージ（上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥ）に振り分けられる。

例えば、メモリ領域１ｂ−１に格納されていた８ｋｂｉｔのデータは、下位ページＬＯＷＥＲに全て振り分けられる。下位ページＬＯＷＥＲの残余の部分には、冗長データ及び管理フラグ、並びにメモリ領域１ｂ−２に格納されていた８ビットのデータの一部が振り分けられる。こうして、下位ページＬＯＷＥＲには１１ｋｂｉｔ（この例では、メモリ領域１ｂ−１から８ｋｂｉｔ、１ｂ−２から３ｋｂｉｔ）の実効データと、αｋｂｉｔの冗長データ及び管理フラグが格納される。

また、下位ページＬＯＷＥＲには格納しきらなかったメモリ領域１ｂ−２のデータ（この例では５ｋｂｉｔ）は、中位ページＭＩＤＤＬＥに格納される。さらに、中位ページＭＩＤＤＬＥの残余の部分には、冗長データ及び管理フラグ、並びにメモリ領域１ｂ−３に格納されていた８ビットのデータの一部（ここでは６ｋｂｉｔ）が振り分けられる。こうして、中位ぺージＭＩＤＤＬＥには１１ｋｂｉｔの実効データと、αｋｂｉｔの冗長データ及び管理フラグが格納される。

また、中位ページＭＩＤＤＬＥには格納しきらなかったメモリ領域１ｂ−３のデータ（ここでは２ｋｂｉｔ）は、上位ページＵＰＰＥＲに格納される。さらに、上位ページＵＰＰＥＲの残余の部分には、冗長データ及び管理フラグ、並びにメモリ領域１ｂ−４に格納されていた８ビットのデータが振り分けられる。こうして、上位ぺージＵＰＰＥＲには１０ｋｂｉｔの実効データと、αｋｂｉｔの冗長データ及び管理フラグが格納される。

このように、下位ＬＯＷＥＲ、中位ページＭＩＤＤＬＥ、及び上位ページＵＰＰＥＲのそれぞれは、２のべき乗ではないデータ（１１ｋｂｉｔ、又は１０ｋｂｉｔ）を格納しているが、３ページ全体では３２ｋｂｉｔのデータを格納しており、これは２のべき乗に相当する。したがって、外部のホスト機器のデータ管理単位とのマッチングが図られており、第１の実施の形態と同様の効果を得ることができる。なお、図９では、ホストデバイスから８ｋｂｉｔ単位でデータを受け取る場合を説明したが、その他の２のべき乗のビット数の単位でデータを受け取る場合でも、同一の効果を得ることができる。

なお、上述の実施の形態において、２値メモリ領域１ｂに記憶されている２値データに付加された冗長データは、そのまま多値メモリ領域１ｂに格納され多値データの誤り訂正に用いても良い。あるいは、２値データに付加された冗長データは、２値データの誤り訂正に用い、多値データ用に改めて冗長データをＥＣＣ回路において生成して付加するようにしてもよい。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１０を参照して説明する。この実施の形態は、半導体記憶システムの全体構成等（図１〜図６）に関しては第１の実施の形態と略同様である。また、この実施の形態は、外部のホストデバイスから２のべき乗のビット数単位で供給されたデータを、まず２値メモリ領域１ｂに書き込み、その後、３ぺージのデータに変換して多値メモリ領域１ａに再度書き込む点で第２の実施の形態と同様である。

ただし第３の実施の形態では、２値メモリ領域１ｂ−１にホストデバイスから転送された８ｋｂｉｔの実効データ、並びに冗長データ及び管理フラグを格納した後、２値メモリ領域１ｂ−１の残余の領域に、次に転送された８ｋｂｉｔのデータの一部（または全部）を格納する点で、第２の実施の形態と異なっている。以下、図１０に示すように、ホストデバイスからのデータ転送単位毎に１つの２値メモリ領域１ｂ−ｉ（ｉ＝１，２，３・・）を対応させるのではなく、残余部分も有効に利用する。そして、３ページ分のデータに対応する３２ｋｂｉｔの実効データが２値メモリ領域１ｂ−１〜３に格納されたら、その後は第２の実施の形態と同様に、多値メモリ領域１ａへのデータ転送を行う。この方式の場合、２値メモリ領域１ｂ−１〜３の記憶領域が余剰とならずに有効に利用される。

［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１１、図１２を参照して説明する。この実施の形態は、半導体記憶システムの全体構成等（図１〜図６）に関しては第１の実施の形態と略同様である。また、この実施の形態は、外部のホストデバイスから２のべき乗のビット数単位で供給されたデータを、まず２値メモリ領域１ｂに書き込み、その後、３ぺージのデータに変換して多値メモリ領域１ａに再度書き込む点でも第２及び第３の実施の形態と同様である。

ただし、この実施の形態では、一旦各２値メモリ領域１ｂ−１〜４に格納されたデータを、バッファＲＡＭ２６に読み出した後このバッファＲＡＭ２６上で並び換え、更に多値用の冗長データを付加して多値メモリ領域１ａに格納する点で、前述の実施の形態と異なっている。１つの２値メモリ領域１ｂ−ｉに格納されていたデータは、３つのページＵＰＰＥＲ、ＭＩＤＤＬＥ、ＬＯＷＥＲに分散して格納される。なお、図１１に示した例は、第２の実施の形態と同様の手法で２値メモリ領域１ｂ−１〜４へのデータの書き込みを行っているが、これを図１２に示すような第３の実施の形態と同様の手法を用いてもよいことは言うまでもない。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、１つのメモリセルに３ビットのデータを格納する場合を例として説明したが、本発明はこれに限定されるものではなく、Ｎビット（Ｎは２のべき乗でない３以上の自然数）のデータを１つのメモリセルに格納する場合にも適用され得る。

また、上記実施の形態では、外部から２のべき乗のビット数のデータを一データ単位として外部からデータを書き込む場合、一旦メモリセルアレイ内の２値メモリ領域１ｂに前記データ単位毎に格納し、その後多値メモリ領域１ａに転送する構成としている。しかし、本発明はこれに限定されるものではなく、例えば多値メモリ領域１ａに、直接データを書き込むこととしてもよい。また、メモリセルアレイが複数のメモリチップからなり、一部のチップにより多値メモリ領域１ａが構成され、他のチップにより２値メモリ領域１ｂが構成されるようにしてもよい。

第１の実施の形態による不揮発性メモリシステムであるメモリカード２０の全体構成を示すブロック図である。 図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。 メモリセルアレイ１の具体的な構成を示す回路図である。 メモリセルＭＣの構成を示す断面図である。 選択トランジスタＳ１、Ｓ２の構成を示す断面図である。 ＮＡＮＤセルユニットＮＵの構成を示す断面図である。 １つのメモリセルに３ビットの情報を記憶する場合における閾値電圧分布の状態図（閾値電圧Ｖｔｈとセル数との関係図）である。 第１の実施の形態に係るメモリセルアレイ１におけるデータの格納方法を説明する模式図である。 第２の実施の形態に係るメモリセルアレイ１におけるデータの格納方法を説明する模式図である。 第３の実施の形態に係るメモリセルアレイ１におけるデータの格納方法を説明する模式図である。 第４の実施の形態に係るメモリセルアレイ１におけるデータの格納方法を説明する模式図である。 第４の実施の形態の変形例に係るメモリセルアレイ１におけるデータの格納方法を説明する模式図である。

符号の説明

１・・・メモリセルアレイ、 １ａ・・・多値メモリ領域、 １ｂ・・・２値メモリ領域、 ２・・・ロウデコーダ、 ３・・・センスアンプ回路、 ４・・・カラムデコーダ、 ５・・・アドレスレジスタ、 ６・・・制御回路、 ８・・・コマンドレジスタ、 １０・・・高電圧発生回路、 １１、１２・・・ステータスレジスタ、 １３・・・入出力制御回路、 １４・・・論理回路、 ２０・・・メモリカード、 ２１・・・フラッシュメモリチップ、 ２２・・・メモリコントローラ、 ２３・・・ＮＡＮＤフラッシュインタフェース、 ２４・・・ＭＰＵ、 ２５・・・２５・・・ホストインタフェース、 ２６・・・バッファＲＡＭ、 ２７・・・ハードウェアシーケンサ。

Claims (5)

1. １つのメモリセル中にＮビット（ただし、Ｎは２のべき乗でない３以上の自然数）の情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
   前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と、
   前記メモリセルアレイから読み出されたデータを冗長データに基づいて訂正するＥＣＣ回路と
   を含み、
   １つのワード線を共有し一度に書き込み又は読み出しが可能な前記メモリセルが複数ページのデータを格納し、
   前記複数ページに格納されるデータの合計のデータ量が２のべき乗のビット数に設定され、前記複数ページの残余の部分に前記冗長データが格納されるように構成された
   ことを特徴とする半導体記憶システム。
2. 前記メモリセルアレイは、
   １つの前記メモリセル中に１ビットの情報を格納するように構成された２値メモリ領域と、
   １つの前記メモリセル中に前記Ｎビットの情報を格納するように形成された多値メモリ領域と
   を備え、
   前記制御回路は、
   前記メモリセルアレイに書き込むために２のべき乗のビット数のデータ単位毎に外部から供給されたデータを、前記２値メモリ領域に格納し、次に前記２値メモリ領域に格納されたデータを、順次前記多値メモリ領域に転送する
   ことを特徴とする請求項１に記載の半導体記憶システム。
3. 前記制御回路は、前記２のべき乗のビット数のデータ単位のデータが、前記多値メモリ領域において全てのページに分散して格納させることを特徴とする請求項２に記載の半導体記憶システム。
4. 前記２値メモリ領域は、前記２のべき乗のビット数のデータ単位よりも大きな単位記憶領域を有し、
   前記制御回路は、前記単位記憶領域に１つの前記データ単位のデータを格納した後、その単位記憶領域に残余の領域がある場合、その残余の領域に次の前記データ単位のデータの少なくとも一部を格納する
   ことを特徴とする請求項２記載の半導体記憶システム。
5. 前記複数ページのうちの１つは、２のべき乗のビット数とは異なるビット数のデータが格納されることを特徴とする請求項１記載の半導体記憶システム。

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