JP2009301679A - 不揮発性半導体記憶装置とその書き込み方法 - Google Patents

Abstract

【課題】従来技術に比較して書き込み速度を向上させることができる不揮発性半導体記憶装置とその書き込み方法を提供する。
【解決手段】各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイ１０と、メモリセルアレイへの書き込みを制御する制御回路１９とを備えた不揮発性半導体記憶装置において、制御回路１９は、メモリセルに対してデータを所定の書込電圧を第１の増分で上昇させながら書き込み第１のベリファイ電圧を用いてベリファイを行い、パスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行った後、すべてのメモリセルのベリファイがパスしたときに、メモリセルに対してデータを所定の書込電圧を、第２の増分で上昇させながら書き込み第２のベリファイ電圧を用いてベリファイを行い、パスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う。
【選択図】図７

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその書き込み方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−５参照。）。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

以上のように構成された不揮発性半導体記憶装置において、メモリセルを異なるしきい値電圧に設定することで多値を表現する多値メモリセルの不揮発性半導体記憶装置の場合であって、例えば２ビット／セルのフローティングゲート型フラッシュＥＥＰＲＯＭの場合に、フローティングゲートの電荷の注入量を調節し、異なる４つのしきい値電圧をセットし、各しきい値電圧に対してデータ１１，０１，１０，００を対応させることで、２ビットのデータを各メモリセルに記憶することができる。

しかしながら、各しきい値電圧の間隔は広い方が読み出し時のマージンが向上するためより良好な読み出しを実行できるが、一番高いしきい値電圧にはデータ保持特性などの観点から上限値があり、その上限値よりも上でのしきい値電圧調整が必要となる。

一方、書き込みは一度に多数のメモリセルに対して行うが、書き込み電圧が低くても所望のしきい値電圧まで書き込まれるメモリセル（速い）や書き込み電圧がある程度高くないと前述と同等のしきい値電圧まで書き込まれない特性を持つメモリセル（遅い）も存在し、所望のしきい値電圧に対してある程度のしきい値電圧の確率分布を持つことになるが、一定の書き込み電圧で一度にプログラムを行うと速く書き込まれるメモリセルは所望のしきい値電圧を大幅に飛び出してしまい、誤ったデータとして格納されてしまう可能性がある。

この問題点を回避するために、速く書き込まれるメモリセルが所望のしきい値電圧を超えないように、また遅く書き込まれるメモリセルが所望のしきい値電圧まで到達するように、書き込み電圧を低いレベルから高いレベルに向かって変化しながらかつ同一のベリファイ電圧を用いてベリファイを繰り返しながら、所定の増分で少しずつ書き込み電圧レベルを上昇させていくことで、しきい値電圧分布を狭帯化させながら書き込みを行っている（例えば、非特許文献６参照。）。

特開平９−１４７５８２号公報。 特開２０００−２８５６９２号公報。 特開２００３−３４６４８５号公報。 特開２００１−０２８５７５号公報。 特開２０００−２２７４５９号公報。 特開２００４−０９４９８７号公報。

しかしながら、従来の手法では速く書き込まれるメモリセルのしきい値電圧分布の飛び出しを抑制するため、小さな書き込み電圧レベルの上昇で書き込みを行っており、遅く書き込まれるメモリセルが所望のしきい値電圧レベルまで到達するのに書き込み回数が多数必要となってしまうため、結果的に書き込み速度が遅くなるという問題点があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して書き込み速度を向上させることができる不揮発性半導体記憶装置とその書き込み方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、
上記メモリセルに対してデータを所定の書込電圧を第１の増分で上昇させながら書き込みかつ第１のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第１のプログラム処理と、
上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときに、上記メモリセルに対してデータを所定の書込電圧を、上記第１の増分よりも小さい第２の増分で上昇させながら書き込みかつ、上記第１のベリファイ電圧よりも高い第２のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第２のプログラム処理とを実行することを特徴とする。

上記不揮発性半導体記憶装置において、上記制御回路は、上記第２のプログラム処理において、上記ベリファイしたときに、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする。

また、上記不揮発性半導体記憶装置において、上記制御回路は、上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする。

第２の発明に係る不揮発性半導体記憶装置の書き込み方法は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する不揮発性半導体記憶装置の書き込み方法において、
上記メモリセルに対してデータを所定の書込電圧を第１の増分で上昇させながら書き込みかつ第１のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第１のプログラム処理と、
上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときに、上記メモリセルに対してデータを所定の書込電圧を、上記第１の増分よりも小さい第２の増分で上昇させながら書き込みかつ、上記第１のベリファイ電圧よりも高い第２のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第２のプログラム処理とを実行することを特徴とする。

上記不揮発性半導体記憶装置の書き込み方法において、上記制御回路は、上記第２のプログラム処理において、上記ベリファイしたときに、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする。

また、上記不揮発性半導体記憶装置の書き込み方法において、上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする。

さらに、上記不揮発性半導体記憶装置の書き込み方法において、上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする。

またさらに、上記不揮発性半導体記憶装置の書き込み方法において、上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置とその書き込み方法によれば、上記第１のプログラム処理と上記第２のプログラム処理とを実行することにより、従来技術に比較して書き込み速度を大幅に向上させることができる。

また、上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了するので、１回目の書き込みでしきい値が第２のベリファイ電圧を超えてしまったメモリセルに対して第２のプログラム処理によるしきい値電圧の確率分布（Ｖｔ分布）の飛び出しを防止することができる。

さらに、上記不揮発性半導体記憶装置の書き込み方法において、上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行し、もしくは、上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行する。従って、上記２つのプログラム処理の書き込み回数が多くなることを防止することができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。さらに、図３は図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。そのような機能を実現するための具体的なページバッファ１４Ａ（２本のビットライン分）の詳細構成を図３に示す。

図３において、ページバッファ１４Ａは、２個のインバータ６１，６２にてなるラッチＬ１と、２個のインバータ６３，６４にてなるラッチＬ２と、ベリファイ用キャパシタ７０と、プリチャージ用トランジスタ７１と、ベリファイ用トランジスタ７２乃至７５と、プルアップトランジスタ７６，７７と、カラムゲートトランジスタ８１，８２と、転送スイッチトランジスタ８３乃至８５，８８，８９と、ビットライン選択トランジスタ８６，８７と、ラッチイネーブルトランジスタ９０と、リセットトランジスタ９１とを備えて構成される。

図３において、２本のビット線ＢＬｅ，ＢＬｏがページバッファ１４Ａに選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＳＥ又はＢＬＳＯによって、ビットライン選択トランジスタ８６又は８７を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファ１４Ａに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減することが好ましい。

図３のページバッファ１４Ａは、第１のラッチＬ１と、第２のラッチＬ２とを有する。ページバッファ１４Ａは所定の動作制御によって、主に読み出し、書き込み動作に寄与する。また、第２のラッチＬ２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には当該ページバッファ１４Ａの動作に補助的に寄与して多値動作を実現する。

ラッチＬ１は、クロックト・インバータ６１，６２を逆並列接続して構成されている。メモリセルアレイ１０のビット線ＢＬは、転送スイッチトランジスタ８５を介してセンスノードＮ４に接続され、センスノードＮ４はさらに転送スイッチトランジスタ８３を介してラッチＬ１のデータ保持ノードＮ１に接続されている。センスノードＮ４には、プリチャージ用トランジスタ７１が設けられている。ノードＮ１は、転送スイッチトランジスタ７４，７５を介してノードＮ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。さらに、ノードＮ４には、ビット線に対して電圧Ｖ１をプリチャージするためのプリチャージ用トランジスタ７１も接続されている。ノードＮ４にはレベル保持のためのキャパシタ７０が接続されている。キャパシタ７０の他端は接地される。

第２のラッチＬ２は、第１のラッチＬ１と同様に、クロックト・インバータ６３，６４を逆並列接続して構成されている。ラッチＬ２の２つのデータノードＮ５，Ｎ６は、カラム選択信号ＣＳＬにより制御されるカラムゲートトランジスタ８１，８２を介して、データ入出力バッファ５０に接続されるデータ線５２に接続される。ノードＮ５は、転送スイッチトランジスタ８４を介して、ノードＮ４に接続される。

図３は、メモリセルアレイ１０と、ページバッファ１４と、データ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量（例えば５１２バイト）となっている。８個のデータ入出力端子５２があるため、１つのデータ入出力端子５２に対しては、５１２ビットとなっており、図３ではその５１２ビット分の構成を示している。

データをメモリセルに書き込む場合には、データ信号線５２から書き込みデータを第２のラッチＬ２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチＬ１になければならないので、続いて、ラッチＬ２に保持したデータをラッチ回路Ｌ１に転送する。また、読み出し動作においては、データ入出力端子５１にデータを出力するには、読み出したデータがラッチＬ２になければならないので、ラッチＬ１で読み出したデータをラッチＬ２に転送する必要がある。従って、転送スイッチトランジスタ８３，８４を導通状態にしてラッチＬ１とラッチＬ２の間でデータの転送を行うことが可能なように構成されている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。

なお、図１乃至図３において、メモリセルアレイ１０へのデータの書き込み、消去の基本動作は例えば非特許文献４−５において開示されており周知技術であり、詳細説明を省略する。

図４は図１のフラッシュＥＥＰＲＯＭの各メモリセルにおいて多値データを記憶するときのしきい値電圧の確率分布図である。図４において、しきい値電圧が０Ｖ未満において消去状態（データ“１１”）でプログラムされる一方、しきい値電圧が０Ｖ以上において、データ“０１”、“１０”及び“００”が所定の間隔だけ離隔してかつ並置されてプログラムされる。

図５（ａ）は従来例に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示す書込電圧（実線）及びベリファイ電圧（破線）のタイミングチャートであり、図５（ｂ）は実施形態に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示す書込電圧（実線）及びベリファイ電圧（破線）のタイミングチャートである。また、図６（ａ）は従来例に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示すしきい値電圧の確率分布図であり、図６（ｂ）は実施形態に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示すしきい値電圧の確率分布図である。

図５及び図６から明らかなように、従来例では、書込電圧を所定の増分ΔＶ０で上昇させながらかつ同一のベリファイ電圧Ｖｖ０を用いてベリファイしながらプログラムを行っている。これに対して、本実施形態では、まず、ラフプログラム処理において、書込電圧Ｖ１ｘｙを書込初期電圧Ｖ１０ｘｙに設定し、当該書込電圧Ｖ１ｘｙを所定の第１の増分ΔＶ１（ΔＶ１＞ΔＶ０）で上昇させながら速い速度でかつ第１のベリファイ電圧Ｖｖ１（Ｖｖ１＜Ｖｖ０）を用いてベリファイしながら目標のプログラム電圧値に近づくようにプログラムを行った後、次いで、通常プログラム処理では、次の１回目の書込電圧を直前の書込電圧（ラフプログラム処理の最後の書込電圧：図５（ａ）においてＶ１ｘｙ）よりも低い書込電圧Ｖ２ｘｙ（＝書込初期電圧Ｖ２０ｘｙ）に設定し、当該書込電圧Ｖ２ｘｙを所定の第２の増分ΔＶ２（ΔＶ２＜ΔＶ１かつΔＶ２＝ΔＶ０又はΔＶ２＜ΔＶ０：これは一例である。）で上昇させながらかつ第２のベリファイ電圧Ｖｖ２（Ｖｖ２＞Ｖｖ１かつＶｖ２＝Ｖｖ０又はＶｖ２≒Ｖｖ０：これは一例である。）を用いてベリファイしながら目標のプログラム電圧値に近づくようにプログラムを行うことを特徴としている。なお、通常プログラム処理の１回目の書込電圧を直前の書込電圧（ラフプログラム処理の最後の書込電圧）よりも低い書込電圧に設定することはオプションであって、直前の書込電圧（ラフプログラム処理の最後の書込電圧）よりも若干高い書込電圧に設定してもよい。

以上のように構成することにより、速い書き込み特性を持つメモリセルの所望のしきい値電圧分布から高いしきい値電圧側への飛び出しを防ぎつつ、遅い書き込み特性を持つメモリセルの書き上げを少ない書き込み回数で実現し、一連の書き込み動作の完了時間を高速化することを実現する。図５において、従来例では、書き込み動作時間Ｔｐを要するが、実施形態では、ΔＴｅだけ短縮された書き込み動作時間Ｔｅでプログラムを実行することができる。

以下、図７乃至図１０を参照して、本実施形態に係るプログラム処理について以下に説明する。ここで、各プログラム処理においては、各ビット線毎に、各ビット線に接続された複数のメモリセルに対して、所定のデータｘｙを、ゲート選択により選択的に順次書き込むことによりプログラム処理を実行する。なお、各実施例で用いる電圧値の設定例を以下に示す。

表１の設定例は一例であるが、各電圧値の関係は以下の通りである。

［数１］
Ｖ１ｘｙ＜Ｖ２ｘｙ （１）
［数２］
Ｖｖ１＜Ｖｖ２ （２）
［数３］
ΔＶ１＜ΔＶ２ （３）

本実施形態では、ラフプログラム処理と通常プログラム処理との間で、異なる書込開始電圧Ｖ１ｘｙ，Ｖ２ｘｙを用いること、異なるベリファイ電圧Ｖｖ１，Ｖｖ２を用いること、異なる増分電圧ΔＶ１，ΔＶ２を用いることを特徴としている。

図７は本発明の実施例１に係るプログラム処理のフローチャートである。

図７において、ステップＳ１でデータｘｙを書き込むための書込電圧Ｖ１ｘｙに書込初期電圧Ｖ１０ｘｙをセットし、ステップＳ２において上記セットされた書込電圧Ｖ１ｘｙで書き込み、ステップＳ３において第１のベリファイ電圧Ｖｖ１でベリファイする。そして、ステップＳ４においてすべてのメモリセルでパスしたか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ５に進む。ステップＳ５で書込電圧Ｖ１ｘｙを第１の増分ΔＶ１だけインクリメントし、ステップＳ６においてパスしたメモリセルをマスクした後、ステップＳ２に進む。

ステップＳ７においてデータｘｙを書き込むための書込電圧Ｖ２ｘｙに書込初期電圧Ｖ１０ｘｙをセットし、ステップＳ８において、上記セットされた書込電圧Ｖ２ｘｙで書き込み、ステップＳ９において第２のベリファイ電圧Ｖｖ２でベリファイする。そして、ステップＳ１０においてすべてのメモリセルでパスしたか否かが判断され、ＹＥＳのときは当該プログラム処理を終了する一方、ＮＯのときはステップＳ１１に進む。ステップＳ１１において、書込電圧Ｖ２ｘｙを第２のΔＶ２だけインクリメントし、ステップＳ１２において上記パスしたメモリセルをマスクし、ステップＳ８に進む。

以上の実施例１に係るプログラム処理においては、ラフプログラム処理においてより低いベリファイ電圧Ｖｖ１を用いてデータをラフに書き込み、ベリファイがパスしたメモリセルに対しては書き込みストレスを加えず（ステップＳ６）、ベリファイがフェイルしたメモリセル（書き込みが遅いメモリセル）のみに、大きなステップ増分ΔＶ２で上昇させた書き込み電圧Ｖ１ｘｙを印加する。次いで、すべてのメモリセルがパスしたら、ベリファイ電圧を目標レベルのＶｖ２に引き上げ、同様に書き込みを行い、しきい値電圧の確率分布（Ｖｔ分布）を狭帯化してプログラムすることができる。当該実施例１によれば、図５に示すように、速い書き込み特性を持つメモリセルの所望のしきい値電圧分布から高いしきい値電圧側への飛び出しを防ぎつつ、遅い書き込み特性を持つメモリセルの書き上げを少ない書き込み回数で実現し、一連の書き込み動作の完了時間を高速化できる。

以上の図７のプログラム処理において、ステップＳ５の処理を実行した後ステップＳ６の処理を実行しているが、本発明はこれに限らず、ステップＳ６の処理を実行した後ステップＳ５の処理を実行してもよい。また、ステップＳ１１の処理を実行した後ステップＳ１２の処理を実行しているが、本発明はこれに限らず、ステップＳ１２の処理を実行した後ステップＳ１１の処理を実行してもよい。

図８は本発明の実施例２に係るプログラム処理のフローチャートである。図８のプログラム処理は、図７のプログラム処理に比較して、ステップＳ７とステップＳ８との間に、ステップＳ２１〜Ｓ２３の処理を挿入したことを特徴としている。以下、相違点について説明する。

図８において、ステップＳ７の処理の後、ステップＳ２１において第２のベリファイ電圧Ｖｖ２でベリファイし、ステップＳ２２においてすべてのメモリセルでパスしたか否かが判断され、ＹＥＳのときは当該プログラム処理を終了する一方、ＮＯのときはステップＳ２３に進む。ステップＳ２３では、パスしたメモリセルをマスクし、ステップＳ８において、上記セットされた書込電圧Ｖ２ｘｙで書き込み、ステップＳ９において第２のベリファイ電圧Ｖｖ２でベリファイする。そして、ステップＳ１０においてすべてのメモリセルでパスしたか否かが判断され、ＹＥＳのときは当該プログラム処理を終了する一方、ＮＯのときはステップＳ１１に進む。ステップＳ１１において、書込電圧Ｖ２ｘｙを第２のΔＶ２だけインクリメントした後、ステップＳ２３に進む。

以上の実施例２に係るプログラム処理においては、ラフプログラム処理においてより低いベリファイ電圧Ｖｖ１を用いてデータをラフに書き込み、ベリファイがパスしたメモリセルに対しては書き込みストレスを加えず（ステップＳ６）、ベリファイがフェイルしたメモリセル（書き込みが遅いメモリセル）のみに、大きなステップ増分ΔＶ２で上昇させた書き込み電圧Ｖ１ｘｙを印加する。次いで、すべてのメモリセルがパスしたら、ベリファイ電圧を目標レベルのＶｖ２に引き上げ、第２のベリファイ処理を最初に行い（ステップＳ２１）既にベリファイパスのレベルまで書き込まれているメモリセルへの書き込みを禁止した（ステップＳ２３）後、フェイルした書き込み対象のメモリセルに対して書き込みを行ってしきい値電圧の確率分布（Ｖｔ分布）を狭帯化していく。当該実施例２では、実施例１と同様の作用効果を有するとともに、以下の作用効果を有する。ベリファイ処理が一回増えるが、例えば一発目の書き込みでしきい値電圧の確率分布（Ｖｔ分布）が第２のベリファイ電圧Ｖｖ２を超えてしまったメモリセルに対して、第２のプログラム処理（ステップＳ８）によるしきい値電圧の確率分布（Ｖｔ分布）の所望分布からの飛び出しを防止することができる。

図９は本発明の実施例３に係るプログラム処理のフローチャートである。図９のプログラム処理は、図７のプログラム処理に比較して、ステップＳ４とステップＳ７，Ｓ５との間に、ステップＳ２４の処理を挿入したことを特徴としている。以下、相違点について説明する。

図９において、ステップＳ４においてＮＯのときは、ステップＳ２４において第１のベリファイ処理（ステップＳ３−Ｓ４）の回数が所定のしきい値回数Ｎｍａｘ（例えば、３〜４回）を超えたか否かを判断し、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ５に進む。

以上の実施例３によれば、ラフプログラム処理においてより低いベリファイ電圧Ｖｖ１を用いてデータをラフに書き込み、ベリファイがパスしたメモリセルに対しては書き込みストレスを加えず（ステップＳ６）、ベリファイがフェイルしたメモリセル（書き込みが遅いメモリセル）のみに、大きなステップ増分ΔＶ２で上昇させた書き込み電圧Ｖ１ｘｙを印加する。当該ラフプログラム処理において、第１のベリファイ処理が所定の第１のしきい値回数Ｎｍａｘを超えたらすべてのメモリセルがパスしていなくても第２のベリファイ電圧Ｖｖ２に引き上げて第２のベリファイ処理を初めに行い、既にベリファイ電圧Ｖｖ２でパスのレベルまで書き込まれているメモリセルへの書き込みを禁止した後、フェイルした書き込み対象のメモリセルに対して書き込みを行いしきい値電圧の確率分布（Ｖｔ分布）を狭帯化していく。この実施例３によれば、規定回数でパスしない状況は、全体的に書き込みが非常に遅い可能性が高いため、第１のベリファイ処理でパスしたメモリセルにも書き込みが非常に遅いメモリセルが多数含まれているので、第２のプログラム電圧Ｖ２ｘｙで書き込む場合にも高い書込電圧が必要となる。この場合、ラフプログラム処理と通常プログラム処理において共に書き込み回数が多くなってしまうことを防ぐことができる。

図１０は本発明の実施例４に係るプログラム処理のフローチャートである。図１０のプログラム処理は、図９のプログラム処理に比較して、ステップＳ２４の分岐処理をステップＳ２とステップＳ３との間に挿入したことを特徴としている。以下、相違点について説明する。

図１０において、ステップＳ２の処理の後、ステップＳ２４において第１のベリファイ処理（ステップＳ３−Ｓ４）の回数が所定のしきい値回数Ｎｍａｘ（例えば、３〜４回）を超えたか否かを判断し、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ３に進む。

以上の実施例４によれば、ラフプログラム処理においてより低いベリファイ電圧Ｖｖ１を用いてデータをラフに書き込み、ベリファイがパスしたメモリセルに対しては書き込みストレスを加えず（ステップＳ６）、ベリファイがフェイルしたメモリセル（書き込みが遅いメモリセル）のみに、大きなステップ増分ΔＶ２で上昇させた書き込み電圧Ｖ１ｘｙを印加する。当該ラフプログラム処理において、第１のベリファイ処理が所定の第１のしきい値回数Ｎｍａｘを超えたら第１のベリファイ処理（ステップＳ３）を飛ばして、第２のベリファイ電圧Ｖｖ２に引き上げて第２のベリファイ処理を初めに行い、既にベリファイ電圧Ｖｖ２でパスのレベルまで書き込まれているメモリセルへの書き込みを禁止した後、フェイルした書き込み対象のメモリセルに対して書き込みを行いしきい値電圧の確率分布（Ｖｔ分布）を狭帯化していく。この実施例４によれば、実施例３と同様の作用効果を有しかつ第１のベリファイ処理の回数を１回だけ減らすことができる。

図１１（ａ）及び（ｂ）は変形例に係るしきい値電圧の確率分布の時系列経過を示す図である。図１１（ａ）に示すように、実施例１〜４において、ラフプログラム処理において、その複数回プログラム後に目標レベルの最大書込電圧１００を用いてプログラム処理を実行すると、書き込みが遅い場合に、最終書込電圧１０１までの書き込み時間が短縮できる場合がある。

なお、実施例１〜４において、ベリファイ電圧Ｖｖ１，Ｖｖ２は、表１に示すように、書き込むデータに応じて電圧が異なる。以下、ベリファイ電圧Ｖｖ１，Ｖｖ２をそれぞれＶｖ１ｘｙ，Ｖｖ２ｘｙ（ｘｙは書き込むデータを示す。）で表す。

図１２（ａ）〜（ｅ）及び図１３（ａ）〜（ｅ）は、図７の実施例１に係るプログラム処理を用いて、データ“１０”、“００”及び“０１”の順序でデータを書き込むプログラム処理を実行する場合（実施例５）におけるしきい値電圧の確率分布の時系列経過を示す図である。図１２（ａ）〜（ｄ）において２つのベリファイ電圧Ｖｖ１１０，Ｖｖ２１０を用いてデータ“１０”を書き込み、図１２（ｅ）〜図１３（ｂ）において２つのベリファイ電圧Ｖｖ１００，Ｖｖ２００を用いてデータ“００”を書き込み、図１３（ｃ）〜図１３（ｅ）において２つのベリファイ電圧Ｖｖ１０１，Ｖｖ２０１を用いてデータ“０１”を書き込むことができる。

以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。

以上詳述したように、本発明に係る不揮発性半導体記憶装置とその書き込み方法によれば、上記第１のプログラム処理と上記第２のプログラム処理とを実行することにより、従来技術に比較して書き込み速度を大幅に向上させることができる。

また、上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了するので、１回目の書き込みでしきい値が第２のベリファイ電圧を超えてしまったメモリセルに対して第２のプログラム処理によるしきい値電圧の確率分布（Ｖｔ分布）の飛び出しを防止することができる。

さらに、上記不揮発性半導体記憶装置の書き込み方法において、上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行し、もしくは、上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行する。従って、上記２つのプログラム処理の書き込み回数が多くなることを防止することができる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。 図１のフラッシュＥＥＰＲＯＭの各メモリセルにおいて多値データを記憶するときのしきい値電圧の確率分布図である。 （ａ）は従来例に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示す書込電圧（実線）及びベリファイ電圧（破線）のタイミングチャートであり、（ｂ）は実施形態に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示す書込電圧（実線）及びベリファイ電圧（破線）のタイミングチャートである。 （ａ）は従来例に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示すしきい値電圧の確率分布図であり、（ｂ）は実施形態に係るフラッシュＥＥＰＲＯＭの書き込み及びベリファイ方法を示すしきい値電圧の確率分布図である。 本発明の実施例１に係るプログラム処理のフローチャートである。 本発明の実施例２に係るプログラム処理のフローチャートである。 本発明の実施例３に係るプログラム処理のフローチャートである。 本発明の実施例４に係るプログラム処理のフローチャートである。 （ａ）及び（ｂ）は変形例に係るしきい値電圧の確率分布の時系列経過を示す図である。 （ａ）〜（ｅ）は図７の実施例１に係るプログラム処理を用いて、データ“１０”、“００”及び“０１”の順序でデータを書き込むプログラム処理を実行する場合（実施例５）におけるしきい値電圧の確率分布の時系列経過の第１の部分を示す図である。 （ａ）〜（ｅ）は図７の実施例１に係るプログラム処理を用いて、データ“１０”、“００”及び“０１”の順序でデータを書き込むプログラム処理を実行する場合（実施例５）におけるしきい値電圧の確率分布の時系列経過の第２の部分を示す図である。

符号の説明

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
６１乃至６４…インバータ、
７０…ベリファイ用キャパシタ、
７１…プリチャージ用トランジスタ、
７２乃至７５…ベリファイ用トランジスタ、
７６，７７…プルアップトランジスタ、
８１，８２…カラムゲートトランジスタ、
８３乃至８５，８８，８９…転送スイッチトランジスタ、
８６，８７…ビットライン選択トランジスタ、
９０…ラッチイネーブルトランジスタ、
９１…リセットトランジスタ、
Ｌ１，Ｌ２…ラッチ。

Claims (10)

1. 各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
   上記制御回路は、
   上記メモリセルに対してデータを所定の書込電圧を第１の増分で上昇させながら書き込みかつ第１のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第１のプログラム処理と、
   上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときに、上記メモリセルに対してデータを所定の書込電圧を、上記第１の増分よりも小さい第２の増分で上昇させながら書き込みかつ、上記第１のベリファイ電圧よりも高い第２のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第２のプログラム処理とを実行することを特徴とする不揮発性半導体記憶装置。
2. 上記制御回路は、上記第２のプログラム処理において、上記ベリファイしたときに、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 上記制御回路は、上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 上記制御回路は、上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
5. 上記制御回路は、上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
6. 各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する不揮発性半導体記憶装置の書き込み方法において、
   上記メモリセルに対してデータを所定の書込電圧を第１の増分で上昇させながら書き込みかつ第１のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第１のプログラム処理と、
   上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときに、上記メモリセルに対してデータを所定の書込電圧を、上記第１の増分よりも小さい第２の増分で上昇させながら書き込みかつ、上記第１のベリファイ電圧よりも高い第２のベリファイ電圧を用いてベリファイを行い、当該ベリファイによりパスしたメモリセルに対しては書き込み処理を行わずにデータの書き込みを行う第２のプログラム処理とを実行することを特徴とする不揮発性半導体記憶装置の書き込み方法。
7. 上記第２のプログラム処理において、上記ベリファイしたときに、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする請求項６記載の不揮発性半導体記憶装置の書き込み方法。
8. 上記第１のプログラム処理においてすべてのメモリセルのベリファイがパスしたときの第２のプログラム処理において、最初に、上記第２のベリファイ電圧を用いてベリファイを行い、すべてのメモリセルのベリファイがパスであるときに当該第２のプログラム処理を終了することを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の書き込み方法。
9. 上記第１のプログラム処理において第１のベリファイ電圧を用いてベリファイを行った後に、当該ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法。
10. 上記第１のプログラム処理において上記データの書き込みの後、上記ベリファイの回数が所定のしきい値回数を超えるときに上記第２のプログラム処理を実行することを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法。

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