JP2001357693A - コアースアンドファイン・シーケンスを使用したフラッシュ・メモリ・アナログ記憶装置のプログラミング - Google Patents

コアースアンドファイン・シーケンスを使用したフラッシュ・メモリ・アナログ記憶装置のプログラミング

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JP2001357693A
JP2001357693A JP2001128249A JP2001128249A JP2001357693A JP 2001357693 A JP2001357693 A JP 2001357693A JP 2001128249 A JP2001128249 A JP 2001128249A JP 2001128249 A JP2001128249 A JP 2001128249A JP 2001357693 A JP2001357693 A JP 2001357693A
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programming
voltage
memory cell
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Peter J Holzmann
ピーター・ジェイ・ホルツマン
Jr James Brennan
ジェイムズ・ブレナン・ジュニア
Albert Kordesch
アルバート・コーデシュ
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Winbond Electronics Corp
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Abstract

(57)【要約】 【課題】 アナログ記憶装置アレイ中のフラッシュ・メ
モリ・セルをプログラムする方法および装置を提供する
こと。 【解決手段】 読取り回路がフラッシュ・メモリ・セル
のセル電圧を読み取る。コンパレータが、読み取られた
セル電圧を、アナログ信号を表す入力電圧と比較する。
コンパレータは第１および第２の比較結果を発生する。
プログラミング回路が、第１の比較結果に基づいてフラ
ッシュ・メモリを反復プログラムするために、第１の振
幅に対応する第１のプログラム・パルスを発生する。プ
ログラミング回路は、第１および第２の比較結果に基づ
いてフラッシュ・メモリ・セルを反復プログラムするた
めに、第１の振幅よりも小さい第２の振幅に対応する第
２のプログラム・パルスを発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアナログ記憶装置に
関する。詳細には、本発明はアナログ不揮発性フラッシ
ュ・メモリに関する。
【０００２】
【従来の技術】アナログ記憶装置は多数の記録および再
生用途において使用されている。例えば、Ｂｌｙｔｈお
よびＳｉｍｋｏに発行された米国特許第５２２０５３１
号には、電気消去可能プログラマブル読出し専用メモリ
を使用したアナログ記憶装置（ＥＥＰＲＯＭ）が記載さ
れている。そのようなアナログ記憶装置は一般に、フロ
ーティング・ゲート技術を使用したメモリ・セルを有す
る。フローティング・ゲート・デバイスのメモリ・セル
はソース、ドレイン、ゲート、およびフローティング・
ゲートを有する。ゲートとソースの間のしきい値はフロ
ーティング・ゲート上の電荷によって決定または制御さ
れる。これらのメモリ・セルは、高い電圧、例えば２１
ボルトをゲートに、ゼロ・ボルトをソースに、ゼロ・ボ
ルトをドレインに印加することによってファウラー・ノ
ルドハイム・トンネルを使用して消去される。メモリ・
セルは、高い電圧（例えば９〜１９ボルト）をドレイン
に、ゼロ・ボルトをゲートに、６ボルトをソースに印加
することによって同じファウラー・ノルドハイム・トン
ネル機構を使用してプログラミングされる。
【０００３】アナログ記憶装置セルをプログラムするた
めの既存の技法にはいくつかの欠点がある。第１に、反
復シーケンスに一定のプログラミング電圧を有する一定
のプログラム・パルスを使用するので、プログラミング
が遅い。高い正確性を達成するためには、プログラミン
グ電圧ステップ・サイズを十分小さくしなければならな
い。小さいプログラミング電圧ステップ・サイズを使用
してメモリ・セルを反復プログラムするには多数のステ
ップが必要であり、その結果プログラミング時間が遅く
なる。第２に、プログラミングはＥＥＰＲＯＭメモリ・
セル用に使用され、したがって異なるプログラミング要
件を有するフラッシュ・メモリ・セルには適用できな
い。
【０００４】
【発明が解決しようとする課題】したがって、フラッシ
ュ・メモリ・セルをプログラムする効率的で正確な技法
を有することが必要である。
【０００５】
【課題を解決するための手段】本発明は、アナログ記憶
装置アレイ中のフラッシュ・メモリ・セルをプログラム
する方法および装置である。読取り回路がフラッシュ・
メモリ・セルのセル電圧を読み取る。コンパレータが、
その読み取られたセル電圧をアナログ信号を表す入力電
圧と比較する。コンパレータは第１および第２の比較結
果を発生する。プログラミング回路が、第１の比較結果
に基づいてフラッシュ・メモリ・セルを反復プログラム
するために、第１の大きさに対応する第１のプログラム
・パルスを発生する。プログラミング回路は、第１およ
び第２の比較結果に基づいてフラッシュ・メモリ・セル
を反復プログラムするために、第１の大きさよりも小さ
い第２の大きさに対応する第２のプログラム・パルスを
発生する。
【０００６】一実施態様では、カウンタが、フラッシュ
・メモリ・セルに印加されるプログラム・パルスの数を
決定する。プログラミング回路は、プログラム・パルス
の数が所定の最大カウントに達したときにフラッシュ・
メモリ・セルのプログラミングを終了する。第１の比較
結果は、読み取られたセル電圧が入力電圧よりも所定の
量だけ大きいかどうかを指示する。第２の比較結果は、
読み取られたセル電圧が入力電圧よりも大きいかどうか
を指示する。プログラミング回路は、第２の比較結果に
応じて、読み取られたセル電圧が入力電圧よりも小さい
ときに、フラッシュ・メモリ・セルのプログラミングを
終了する。
【０００７】本発明の特徴および利点は、本発明の以下
の詳細な説明から明らかになろう。
【０００８】
【発明の実施の形態】本発明は、アナログ記憶装置アレ
イ中のフラッシュ・メモリ・セルをプログラムする方法
および装置である。読取り回路がフラッシュ・メモリ・
セルのセル電圧を読み取る。コンパレータが、読み取ら
れたセル電圧をアナログ信号を表す入力電圧と比較す
る。コンパレータは第１および第２の比較結果を発生す
る。プログラミング回路が、第１の比較結果に基づいて
フラッシュ・メモリ・セルを反復プログラムするため
に、第１の大きさに対応する第１のプログラム・パルス
を発生する。プログラミング回路は、第１および第２の
比較結果に基づいてフラッシュ・メモリ・セルを反復プ
ログラムするために、第１の大きさよりも小さい第２の
大きさに対応する第２のプログラム・パルスを発生す
る。
【０００９】一実施形態では、カウンタが、フラッシュ
・メモリ・セルに印加されるプログラム・パルスの数を
決定する。プログラミング回路は、プログラム・パルス
の数が所定の最大カウントに達したときにフラッシュ・
メモリ・セルのプログラミングを終了する。第１の比較
結果は、読み取られたセル電圧が入力電圧よりも所定の
量だけ大きいかどうかを指示する。第２の比較結果は、
読み取られたセル電圧が入力電圧よりも大きいかどうか
を指示する。プログラミング回路は、第２の比較結果に
応じて、読み取られたセル電圧が入力電圧よりも小さい
ときに、フラッシュ・メモリ・セルのプログラミングを
終了する。
【００１０】第１および第２のプログラム・パルスはコ
アース（粗）およびファイン（精）・プログラム・モー
ドに対応する。適切なコアースおよびファイン用の大き
さを選択することによって、プログラミングは高速で正
確になる。コアース・モードでは、読み取られたセル電
圧を入力電圧に迅速に近づけることができる。読み取ら
れたセル電圧が入力電圧に近くなると、プログラミング
は、ファイン用大きさをもつファイン・モードに切り替
えられる。比較が読み取られたセル電圧が入力電圧より
も小さいことを指示したとき、ファイン・プログラミン
グが終了する。したがって読み取られたセル電圧は、わ
ずかにファイン・プログラムの大きさだけ入力電圧と異
なるだけである。
【００１１】コアースアンドファイン・プログラミング
技法は、アナログ記憶装置アレイ中のフラッシュ・メモ
リ・セルをプログラムするために使用される。そのよう
なアナログ記憶装置アレイは、マルチレベル・アナログ
記録および再生システムを含む多数の用途において使用
される。
【００１２】以下の説明では、説明のために、本発明を
完全に理解することができるように、多数の詳細を記載
してある。ただし、本発明を実施するために特定の詳細
は不要であることが当業者には明らかであろう。他の事
例では、よく知られている電気的構造および回路は、本
発明を曖昧にしないためにブロック図の形態で図示して
ある。
【００１３】記録および再生用途のためのアナログ記憶
装置中で使用される不揮発性メモリ・セルは一般に、ソ
ース、ドレイン、ゲート、およびフローティング・ゲー
トを有するフローティング・ゲート・デバイスを含んで
いる。デバイスのゲートとソースの間の測定されるデバ
イスのしきい値は、フローティング・ゲート上の電荷に
よって決定または制御される。これらのセルは、高い電
圧、例えば１５ボルトをゲートに、ゼロ・ボルトをソー
スに、ゼロ・ボルトをドレインに印加することによって
ファウラー・ノルドハイム・トンネルを使用して消去さ
れる。ゲートの高い電圧は、フローティング・ゲートに
誘導結合し、これによりフローティング・ゲートとドレ
インの間のトンネル酸化物中に高い電界が生じる。この
電界により、電子がフローティング・ゲートにトンネリ
ングし、これによりＶt（しきい値電圧）が約６ボルト
まで効果的に上昇する。本発明では、セルはソース側注
入機構を使用してプログラミングされる。
【００１４】プログラム・パルスは、アナログ信号を不
揮発性メモリ・セル中に記憶するために一連のコアース
・パルスと一連のファイン・パルスとに分割される。各
プログラミング・パルスの後、セルの内容は読取りサイ
クルを使用して読み取られ、記憶すべきアナログ信号と
比較される。コアース・パルスは、所望のコアース・プ
ログラミング・レベルに達したときに終了し、次いでプ
ログラミングは、ファイン・パルスが供給されるファイ
ン段階に切り替えられる。ファイン・パルスは、所望の
プログラミング・レベルに達したときに終了する。
【００１５】読取りモードでは、記憶セルは、ソースか
ら接地への一定の負荷電流をもつソース・フォロワとし
て構成される。その結果、セルのしきい電圧とセル読出
し電圧の間の線形関係が生じる。記憶セルは飽和領域内
で動作する。
【００１６】図１は、本発明の一実施形態による回路１
００を例示する図である。回路１００は、プログラム回
路１１０、フラッシュ・メモリ・セル１２０、読取り回
路１３０、コンパレータ１４０、カウンタ１５０、並び
にタイミングおよび制御回路１６０を含んでいる。回路
１００は、入力電圧にできるだけ近いセル電圧をフラッ
シュ・メモリ・セルに書き込むことによってフラッシュ
・メモリ・セル１２０をプログラムする。
【００１７】プログラム回路１１０はプログラミング中
にメモリ・セル１２０へのプログラミング・パルスを発
生する。プログラム回路１１０は、コンパレータ１４０
によって供給される比較結果を使用して、コアース用大
きさおよびファイン用大きさを有するコアース・パルス
およびファイン・パルスを発生する。コアース用大きさ
およびファイン用大きさは電圧ステップ・サイズ、電流
の大きさ、またはプログラミング時間に対応することが
できる。例えば、メモリ・セルがプログラミングされる
とき、プログラミング時間を変化させてプログラム・パ
ルスが印加される。コアース用大きさは大きい時間ステ
ップに対応することができ、ファイン用大きさは小さい
プログラミング時間に対応することができる。一実施形
態では、ファイン用大きさはコアース用大きさよりも小
さい。プログラム回路１１０は、クロッキング信号を受
信し、タイミングおよび制御回路１６０からプログラム
・パルスを選択するために信号を選択する。
【００１８】フラッシュ・メモリ・セル１２０はアナロ
グ・メモリ・アレイ中のメモリ・セルである。メモリ・
セル１２０は、ソース、ドレイン、ゲート、およびフロ
ーティング・ゲートを有するフローティングゲート・タ
イプである。
【００１９】読取り回路１３０はメモリ・セル１２０を
読み取る。一実施形態では、読取り回路１３０は、プロ
グラミングされたまたは消去されたメモリ・セル１２０
のセル電圧を読み取る。
【００２０】コンパレータ１４０は、読取り回路１３０
によって読み取られたセル電圧を入力電圧と比較し、比
較結果を発生する。比較結果にはコアース結果とファイ
ン結果の２つがある。コアース結果は、読み取られたセ
ル電圧を入力電圧＋所定の量ΔＶと比較することに対応
する。一般に、この所定の量ΔＶはコアース用大きさよ
りもわずかに大きい。ファイン結果は、読み取られたセ
ル電圧を入力電圧のみと比較することに対応する。一実
施形態では、コンパレータ１４０は、接地またはΔＶに
切り替えることができるオフセットを有する演算増幅器
として実装することができる。
【００２１】本発明の一実施形態では、プログラム回路
１１０は、読み取られたセル電圧が入力電圧＋ΔＶより
も大きいことを指示するコアース結果をコンパレータ１
４０が発生したとき、メモリ・セル１２０をプログラム
するためにコアース・パルスを発生する。プログラム回
路１１０は、読み取られたセル電圧が入力電圧よりも大
きいことを指示するファイン結果をコンパレータ１４０
が発生したとき、メモリ・セル１２０をプログラムする
ためにファイン・パルスを発生する。コアースからファ
イン・プロセスでは、プログラム回路１１０がプログラ
ム・パルスの発生を開始する。プログラム・パルスは増
大し、セル電圧が入力電圧に近づくにつれて、ソースフ
ォロワ電圧は徐々に減少し、低い電圧になる。
【００２２】カウンタ１５０はプログラム回路１１０に
よって供給されるプログラミング・パルスの数を追跡す
る。プログラム回路がメモリ・セル１２０に対してプロ
グラム・パルスを発生するたびに、カウンタ１５０は１
だけ増分される。カウンタ１５０が所定の最大カウント
ＮＭＡＸに達したとき、プログラミングが終了する。
【００２３】タイミングおよび制御回路１６０は、回路
中の様々な要素に対してタイミング信号（例えばクロッ
ク）および制御信号（例えばプログラム・パルス選択信
号、電圧ソース選択信号）を発生する。タイミングおよ
び制御回路１６０は、プログラム回路１１０に対して適
切な制御信号を発生するためにコンパレータ１４０から
の比較結果を受信することができる。
【００２４】図２は、本発明の一実施形態によるフラッ
シュ・メモリ・セルとプログラム回路と読取り回路とを
含んでいる回路を例示する図である。この回路は、フラ
ッシュ・メモリ・セル２１０、電圧スイッチ２２０およ
び２３０、電流スイッチ２４０、電圧源ＶPDP２２２、
ＶPDR２２４、ＶSGP２３２、およびＶSGR２３４、電流
源ＩP２４２およびＩR２４４を有する。
【００２５】フラッシュ・メモリ・セル２１０は、それ
ぞれ電圧源２２０、ソースゲート間電圧源２３０、およ
び電流源２４０に接続された、対ドレインＤ、ゲート
Ｇ、およびソースＳ端子またはノードを有する。行およ
び列をもつ二次元行列に配列された複数のメモリ・セル
を有する代表的なメモリ・アレイでは、ゲートＧ端子
は、メモリ・アレイの行中のすべてのビット・セルに共
通のワード線に対応し、ソースＳ端子は、メモリ・アレ
イの列中のすべてのビット・セルに共通のビット線に対
応する。メモリ・セル２１０は、対ドレイン端子および
ワード線端子における電圧レベルでの電圧レベルに応じ
てプログラム・モードまたは読取りモードになる。フラ
ッシュ・メモリ・セルは、対ドレイン・ノードに高電圧
パルスＶPDP２２２を印加し、ワード線ノードに固定電
圧ＶSGP２３２が供給され、ビット線ノードには電流ＩP
２４２が供給されることによってプログラミングされ
る。フローティング・ゲート上の電子の数はソース側注
入のために増大し、フローティング・ゲート電圧は降下
する。フローティング・ゲート電圧の絶対値変化は、プ
ログラミング時間、プログラミング電流ＩP２４２およ
び印加電圧ＶPDP２２２およびＶSGP２３２に依存する。
【００２６】プログラム・モードでは、電圧スイッチ２
２０と２３０、および電流スイッチ２４０は、それぞれ
対ドレイン、ワード線、およびビット線を電圧源ＶPDP
２２２、電圧源ＶSGP２３２、電流源ＩP２４２にそれぞ
れ接続するように切り替わる。一方、読取りモードで
は、スイッチ２２０と２３０、および２４０は、それぞ
れ対ドレイン、ワード線、およびビット線を電圧源Ｖ
PDR２２４、電圧源ＶSGR２３４、および電流源ＩR２４
４に接続するように切り替わる。
【００２７】一実施形態では、電流源２４２の電流ＩP
はコアース電流またはファイン電流である。プログラミ
ング中、フローティング・ゲート上の電子の数はソース
側注入のために増大し、フローティング・ゲート電圧は
降下する。フローティング・ゲート電圧の絶対値変化
は、プログラミング時間、プログラミング電流ＩPおよ
び印加電圧ＶSGPおよびＶPDPに依存する。読取りモード
では、フローティング・ゲート電圧の値は、ビット線端
子でのソース・フォロワ電圧Ｖsfを介して間接的に測定
される。
【００２８】図３は、本発明の一実施形態によるフラッ
シュ・メモリ・セルをプログラムするプロセス３００を
例示するフローチャートである。
【００２９】開始時、プロセス３００はカウンタをゼロ
に初期化し、コアース用大きさを発生するようにプログ
ラム・パルスを設定する（ブロック３１０）。次いでプ
ロセス３００はカウンタをプログラミングし、更新する
（ブロック３２０）。ブロック３２０の詳細は図４に記
載されている。次に、プロセス３００は、読み取られた
セル電圧が入力電圧＋所定の量ΔＶよりも大きいかどう
かを判定する（ブロック３３０）。そうであれば、プロ
セス３００はブロック３２０に戻り、コアース・パルス
を供給し続ける。そうでなければ、コアース・パルスが
完了し、プロセス３００はファイン段階に入る。
【００３０】プロセス３００はファイン用大きさを発生
するようにプログラム・パルスを設定する（ブロック３
４０）。次いでプロセス３００はカウンタをプログラミ
ングし、更新する（ブロック３５０）。ブロック３５０
の詳細は図４に記載されている。次に、プロセス３００
は、読み取られたセル電圧が入力電圧よりも大きいかど
うかを判定する（ブロック３６０）。そうであれば、プ
ロセス３００はブロック３５０に戻り、ファイン・プロ
グラミング段階を継続する。そうでなければ、プログラ
ミングされたセル電圧はファイン・プログラミングの大
きさによって決定された公差内で入力電圧付近に達して
いるので、プロセス３００はプログラミングを終了する
（ブロック３７０）。次いで、プロセス３００は終了す
る。
【００３１】上記のプロセスはコアースとファインの２
段階手順を記述することに留意されたい。この手順は、
３つ以上の段階を有するように変更することができる。
例えば、それぞれコアースの大きさ、ミディアムの大き
さ、およびファインの大きさをもつコアース、ミディア
ム、およびファイン段階を使用することができる。
【００３２】図４は、本発明の一実施形態によるプログ
ラミングおよび更新を行うプロセス３２０または３５０
を例示するフローチャートである。
【００３３】開始時、プロセス３２０／３５０は、メモ
リ・セルの対ドレイン端子に適切な電圧を印加すること
によってフラッシュ・メモリ・セルをプログラムする
（ブロック４１０）。このプログラム電圧はコアース電
圧またはファイン電圧である。次いでプロセス３２０／
３５０は、カウンタが所定の最大カウントＮＭＡＸに達
したかどうかを判定する（ブロック４２０）。そうであ
れば、プロセス３２０／３５０は、プログラミングを終
了し（ブロック４５０）、次いで終了する。そうでなけ
れば、プロセス３２０／３５０は、カウンタを１だけ増
分することによって更新する（ブロック４３０）。次
に、プロセス３２０／３５０は、セル電圧を供給するた
めにプログラミングされたメモリ・セルを読み取る（ブ
ロック４４０）。次いで、プロセス３２０／３５０は終
了する。
【００３４】図５は、本発明の一実施形態によるコアー
スおよびファイン・プログラム曲線を例示する図であ
る。垂直軸は、読取り回路によって読み取られたセル電
圧Ｖsfに対応する。水平軸はプログラム電圧または時間
に対応する。
【００３５】２つの線形セグメントからなるプログラム
曲線は、コアース段階とファイン段階に対応するコアー
ス・セグメントＡＦとファイン・セグメントＦＫからな
る。コアース・セグメントＡＦは、それぞれコアース・
プログラム電圧ΔＶcoarseに対応するセグメントＡＢ、
ＢＣ、ＣＤ、およびＤＦからなる。ファイン・セグメン
トＦＫは、それぞれファイン・プログラム電圧ΔＶfine
に対応するセグメントＦＧ、ＧＨ、ＨＩ、ＩＪ、および
ＪＫからなる。入力電圧ＶINは点Ｐにおいてファイン・
セグメントＦＫと交差する。コアース・プログラミング
中の比較のための所定の電圧はΔＶである。この電圧Δ
Ｖは一般に、ΔＶcoarseよりも大きい。
【００３６】プログラミングは高い電圧から開始し、徐
々に入力電圧ＶINになる。最初、プログラミングは点Ａ
において開始する。プログラム・パルスは、コアース電
圧ΔＶcoarseにおいてコアースの大きさを生じるように
設定される。コアース・プログラム・シーケンスはＡか
らＢ、次いでＣ、Ｄ、そしてＦに進む。プログラミング
が入力電圧ＶINのほうに進むたびに、読み取られたセル
電圧ＶsfとＶIN＋ΔＶとの間の比較が行われる。Ｖsfが
ＶIN＋ΔＶよりも大きい場合、コアース・プログラミン
グは継続する。Ｆに達したとき、比較は、ＶsfがＶIN＋
ΔＶよりも小さいことを指示する。したがってプログラ
ミングはファイン・プログラミング・モードに切り替え
られる。いまプログラム電圧は、いまファイン電圧ΔＶ
fineのファインの大きさを生じるように設定されてお
り、ＶsfはＦからＧへ、次いでＨ、Ｉ、Ｊ、そしてＫに
進む。プログラミングが入力電圧ＶINのほうに進むたび
に、読み取られたセル電圧ＶsfとＶINの間の比較が行わ
れる。ＶsfがＶINよりも大きい場合、ファイン・プログ
ラミングが継続する。Ｋに達したとき、比較は、Ｖsfが
ＶINよりも小さいことを指示する。したがってプログラ
ミングは終了する。
【００３７】プログラミングが終了したとき、プログラ
ム電圧がΔＶfineの増分（または減分）で増分的に変化
するので、セル電圧Ｖsfはせいぜいファイン電圧ΔＶ
fineだけＶINと異なる。このファイン電圧は、プログラ
ミングされたセル電圧が入力電圧ＶINに非常に近くなる
ように慎重に選択される。
【００３８】以上、本発明について例示的な実施形態に
関して説明したが、この説明は限定的な意味で解釈すべ
きものではない。本発明が関係する当業者には明らかで
ある例示的な実施形態の様々な変更、ならびに本発明の
他の実施形態は、本発明の趣旨および範囲内に入ると思
われる。
【図面の簡単な説明】
【図１】本発明の一実施形態による回路を例示する図で
ある。
【図２】本発明の一実施形態によるプログラムおよび読
取り回路を有するフラッシュ・メモリ・セルを例示する
図である。
【図３】本発明の一実施形態によるフラッシュ・メモリ
・セルをプログラムするプロセスを例示するフローチャ
ートである。
【図４】本発明の一実施形態によるプログラミングおよ
び更新を行うプロセスを例示するフローチャートであ
る。
【図５】本発明の一実施形態によるコアースおよびファ
イン・プログラム曲線を例示する図である。
【符号の説明】
１００ 回路 １１０ プログラム回路 １２０ フラッシュ・メモリ・セル １３０ 読取り回路 １４０ コンパレータ １５０ カウンタ １６０ タイミングおよび制御回路
【手続補正書】
【提出日】平成１３年６月１５日（２００１．６．１
５）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ジェイ・ホルツマン アメリカ合衆国・95008・カリフォルニア 州・キャンベル・ウィルトン ドライブ ナンバー３・161 (72)発明者 ジェイムズ・ブレナン・ジュニア アメリカ合衆国・95070・カリフォルニア 州・サラトガ・ソーベイ メドウズ シイ ティ・14123 (72)発明者 アルバート・コーデシュ アメリカ合衆国・95120・カリフォルニア 州・サン ホゼ・ゴールドパイン シイテ ィ・6887 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AE05 AE08

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュ・メモリ・セルのセル電圧を
    読み取る読取り回路と、 フラッシュ・メモリ・セルに結合され、読み取られたセ
    ル電圧を、アナログ信号を表す入力電圧と比較するコン
    パレータであって、第１および第２の比較結果を発生す
    るコンパレータと、 第１の比較結果に基づいて第１の大きさに対応する第１
    のプログラム・パルスを発生させてフラッシュ・メモリ
    ・セルを反復プログラムし、第１および第２の比較結果
    に基づいて第１の大きさよりも小さい第２の大きさに対
    応する第２のプログラム・パルスを発生させてフラッシ
    ュ・メモリ・セルを反復プログラムするプログラミング
    回路とを含んでいる装置。
  2. 【請求項２】 フラッシュ・メモリ・セルに印加される
    プログラム・パルスの数を決定するカウンタをさらに含
    んでいる請求項１に記載の装置。
  3. 【請求項３】 プログラミング回路は、プログラム・パ
    ルスの数が所定の最大カウントに達したときにフラッシ
    ュ・メモリ・セルのプログラミングを終了する請求項２
    に記載の装置。
  4. 【請求項４】 第１の比較結果は、読み取られたセル電
    圧が入力電圧よりも所定の量だけ大きいかどうかを指示
    する請求項１に記載の装置。
  5. 【請求項５】 第２の比較結果は、読み取られたセル電
    圧が入力電圧よりも大きいかどうかを指示する請求項４
    に記載の装置。
  6. 【請求項６】 プログラミング回路は、第２の比較結果
    に応じて、読み取られたセル電圧が入力電圧よりも小さ
    いときに、フラッシュ・メモリ・セルのプログラミング
    を終了する請求項５に記載の装置。
  7. 【請求項７】 フラッシュ・メモリ・セルのセル電圧を
    読み取るステップと、 読み取られたセル電圧を、アナログ信号を表す入力電圧
    と比較して、第１および第２の比較結果を発生するステ
    ップと、 第１の比較結果に基づいて第１の大きさに対応する第１
    のプログラム・パルスを発生させてフラッシュ・メモリ
    ・セルを反復プログラムするステップと、 第１および第２の比較結果に基づいて第１の大きさより
    も小さい第２の大きさに対応する第２のプログラム・パ
    ルスを発生させてフラッシュ・メモリ・セルを反復プロ
    グラムするステップとを含んでいる方法。
  8. 【請求項８】 フラッシュ・メモリ・セルに印加される
    プログラム・パルスの数を決定するステップをさらに含
    んでいる請求項７に記載の方法。
  9. 【請求項９】 プログラミング回路は、プログラム・パ
    ルスの数が所定の最大カウントに達したときにフラッシ
    ュ・メモリ・セルのプログラミングを終了するステップ
    をさらに含んでいる請求項８に記載の方法。
  10. 【請求項１０】 第１の比較結果は、読み取られたセル
    電圧が入力電圧よりも所定の量だけ大きいかどうかを指
    示する請求項７に記載の方法。
  11. 【請求項１１】 第２の比較結果は、読み取られたセル
    電圧が入力電圧よりも大きいかどうかを指示する請求項
    １０に記載の方法。
  12. 【請求項１２】 プログラミング回路は、第２の比較結
    果に応じて、読み取られたセル電圧が入力電圧よりも小
    さいときに、フラッシュ・メモリ・セルのプログラミン
    グを終了するステップをさらに含んでいる請求項１１に
    記載の方法。
  13. 【請求項１３】 アナログ信号を表す入力電圧を記憶す
    るフラッシュ・メモリ・セルと、 フラッシュ・メモリ・セルに結合された回路とを含んで
    いるシステムであって、前記回路が、 フラッシュ・メモリ・セルのセル電圧を読み取る読取り
    回路と、 フラッシュ・メモリ・セルに結合されており、読み取ら
    れたセル電圧をアナログ信号を表す入力電圧と比較し
    て、第１および第２の比較結果を発生するコンパレータ
    と、 第１の比較結果に基づいて第１の大きさに対応する第１
    のプログラム・パルスを発生させてフラッシュ・メモリ
    ・セルを反復プログラムし、第１および第２の比較結果
    に基づいて第１の大きさよりも小さい第２の大きさに対
    応する第２のプログラム・パルスを発生させてフラッシ
    ュ・メモリ・セルを反復プログラムするプログラミング
    回路とを含んでいるシステム。
  14. 【請求項１４】 前記回路が、フラッシュ・メモリ・セ
    ルに印加されるプログラム・パルスの数を決定するカウ
    ンタをさらに含んでいる請求項１３に記載のシステム。
  15. 【請求項１５】 プログラミング回路は、プログラム・
    パルスの数が所定の最大カウントに達したときにフラッ
    シュ・メモリ・セルのプログラミングを終了する請求項
    １４に記載のシステム。
  16. 【請求項１６】 第１の比較結果は、読み取られたセル
    電圧が入力電圧よりも所定の量だけ大きいかどうかを指
    示する請求項１３に記載のシステム。
  17. 【請求項１７】 第２の比較結果は、読み取られたセル
    電圧が入力電圧よりも大きいかどうかを指示する請求項
    １５に記載のシステム。
  18. 【請求項１８】 プログラミング回路は、第２の比較結
    果に応じて、読み取られたセル電圧が入力電圧よりも小
    さいときに、フラッシュ・メモリ・セルのプログラミン
    グを終了する請求項１７に記載のシステム。
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