JP3365775B2 - 高分解能アナログ記憶ｅｐｒｏｍ及びフラッシュｅｐｒｏｍ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、アナログ信号または複数のレベルのデジタ
ル信号の不揮発性半導体メモリセルに対する読み出し及
び書き込み用の装置及び方法に関する。

背景技術 EPROM（電気的にプログラム可能な読み出し専用メモ
リ）、EEPROM（電気的に消去可能なプログラム可能な読
み出し専用メモリ）、及びフラッシュメモリなどの一般
的なタイプの不揮発性メモリは、メモリセルの閾値電圧
を制御しかつメモリセルの状態を表すために、メモリセ
ルのフローティングゲートの電荷を用いる。通常、二進
メモリセルは２つの状態を有し、一方の状態は高い閾値
電圧によって表され、もう一方の状態は低い閾値電圧に
よって表される。メモリセルのフローティングゲートに
電荷を蓄えることによって、メモリセルの閾値電圧が上
昇し、これをメモリセルへの書き込み若しくはメモリセ
ルのプログラムという。メモリセルの消去は、フローテ
ィングゲートから電荷を取り除き、閾値電圧を低下させ
る。

EPROMは20年以上前に開発され、廉価であり、不揮発
性であり、EPROMプログラム装置を用いてコードの更新
が可能なので、記憶装置として広く用いられている。第
1a図は、通常のスタックトゲートEPROMセル150を表して
おり、このセルは酸化膜154とインターポリ酸化膜157と
の間に埋め込まれたポリシリコンフローティングゲート
156に電荷を蓄えるものである。制御ゲート158はフロー
ティングゲート156と容量性で結合されており、制御ゲ
ート158の電圧を変化させることによって、フローティ
ングゲート156の電位が変化し、これによって基板152の
ソース162とドレイン164との間のチャネル160を流れる
電流が制御される。

チャネルホットエレクトロン注入（CHE）は、EPROMセ
ル150の書き込みの間に、チャネル160からフローティン
グゲート156へ高いエネルギーの電子（ホットエレクト
ロン）を注入する。CHE注入は、チャネル160内にホット
エレクトロンを生成するためのドレイン164での高い電
圧と、フローティングゲート156へ向けて電子を引き寄
せるための制御ゲート158での高い電圧とを必要とす
る。通常、メモリセル150のようなEPROMセルは、およそ
1.5Vの消去された若しくは「初期の」レベルの閾値電圧
から開始され、書き込みによってセルの閾値電圧が5V以
上に上昇する。EPROMセル150は長い時間（典型的には30
分以上）に亘って紫外線に露光されることによって消去
され、これによりフローティングゲート156の電子が除
去されて、EPROMセル150の閾値電圧が初期のレベルに戻
る。

EEPROMは電気的に消去される。第1b図は、典型的なEE
PROMセル170を表しており、このセルは、フローティン
グゲートトランジスタ172と、別個に形成されたトンネ
ルダイオード領域174と有する。EEPROMセル170は、更
に、選択トランジスタ175をも有する。このEEPROMセル
の書き込み及び消去は、フローティングゲート176に対
する電子の蓄積若しくは消去を行うためにフォーラー・
ノードハイムのトンネル（FNT）効果を用いている。

専門用語「フラッシュ」は、メモリアレイ全体若しく
はメモリアレイの大部分を一回のフラッシュで同時に電
気的に消去する能力に由来する。フラッシュメモリは、
フラッシュEPROM及びフラッシュEEPROMを含み、典型的
には、FNT効果によって消去される。フラッシュEPROMは
EPROMと同様に、書き込みのためにCHE注入を用いる。一
方、フラッシュEEPROMは通常のEEPROMと同様に書き込み
のためにFNTを用いる。

第1C図は、従来のＮチャネルスタックトゲートフラッ
シュEPROMセル100を表している、フラッシュEPROMセル1
00はポリシリコンフローティングゲート110の上に設け
られたポリシリコン制御ゲート若しくはワードライン10
2を含む。通常100Å以下の厚みの完成度の高いゲート酸
化膜106が、フローティングゲート101を、Ｐ型基板108
に設けられたＮ＋ソース103、Ｎ＋ドレイン104、及びチ
ャネル105から分離している。薄い絶縁膜107が、制御ゲ
ート102とフローティングゲート101とを分離しており、
制御ゲート102とフローティングゲート101との間の高い
容量性結合を形成している。フラッシュEPROMセル100へ
の通常の書き込みの間、制御ゲート102は約12Vに、ドレ
イン102は約5V若しくはそれ以上に、ソース103はグラン
ド電位に、各々保たれる。これらの電位において、ドレ
イン104の近くのチャネル105の部分を流れる電流からの
ホットエレクトロンが、ゲート酸化膜106を通過してフ
ローティングゲート101へ移動する。

メモリセル100の通常のソース側消去は、ソース103を
約12Vの電位に上昇させ、制御ゲート102をグランド電位
に保ち、ドレイン104をフロート状態とする。フローテ
ィングゲート101からの電子は、ゲート酸化膜106を通過
してソース103に移動する。多数のフラッシュEPROMセル
が同時にソース側消去を行われるとき、ゲートトンネル
電流の合計量が10mA以上となり、この値はソース103を1
2Vに保つための通常のオンチップ高電圧チャージポンプ
回路の能力を超えるものである。このゲートトンネル電
流を減少させるために、ソース接合部のゲートによる接
合ブレークダウン電圧を上昇させるために、更にソース
103とフローティングゲート101との間の直接トンネル領
域を形成するために、ソース103はドレイン104よりも基
板108内においてより深く形成されている。ソース103を
より深く形成することによって、ソース103とチャネル1
05との間の接合部の曲率部分における電界が減少され、
これによって消去中のソース103でのより高い電圧が達
成される。オーディオレコーディングなどの特定の用途
に対して、このゲートトンネル電流は、各ブロック内に
おいて同時に消去されるメモリセルの個数を制限するこ
とによって更に減少される。

負ゲート消去と呼ばれるもう１つの消去方法は、通
常、制御ゲート102を−12Vに、ソース103をグランド電
位に若しくは5Vに保つ。負ゲート消去によって、消去の
間にバンドトンネル電流を供給するために、オンチップ
高電圧チャージポンプ回路の代わりに、電源を用いるこ
とができる。

第1d図は、スプリットゲートフラッシュEPROMセル110
を表しており、制御ゲート111はフローティングゲート1
12に重なるように形成されており、スタックゲートトラ
ンジスタと直列に接続されたパストランジスタのゲート
を効果的に形成している。スプリットゲートセル110は
通常は自己整合されていないので、第1c図に例示された
スタックゲートセルよりも大型となる。しかし、パスト
ランジスタによってセル110は過剰に消去されることが
少なくなる。第1e図は、スプリットゲートセル110の上
面図であり、このセル110はスプリット消去ゲート113
（第1d図には例示されていない）を有する。メモリセル
110の消去は、通常、ゲートのトンネル効果若しくは表
面の凹凸を原因とする電界エミッションを消去するため
に、フローティングゲートを用いている。

第1f図は、通常、高注入率フラッシュEPROMセル120と
呼ばれるセルの断面図を表している。ソース側注入のた
めに、ポリシリコン選択ゲート121が、ソース103の近傍
に、かつフローティングゲート123及び制御ゲート122に
よって制御されているチャネル126を備えたスタックト
ゲートトランジスタと直列に設けられた、チャネル124
を備えた、エンハンスメントトランジスタを制御してい
る。選択ゲート121をエンハンスメントトランジスタの
閾値電圧の近くまでバイアスし、かつ制御ゲート122を
およそ12Vにバイアスすることによって、この２つのト
ランジスタの間に配置されたゲートによって弱く制御さ
れたチャネル領域125の広い表面電位が形成される。こ
の広い表面電位によって、ソース103の付近のホットエ
レクトロンの高い注入率が達成される。この方法の主な
利点は、書き込み電流がかなり減少されることであり、
これによって書き込みのためにオンチップの高電圧チャ
ージポンプ回路を用いることができるということであ
る。消去は、FNTを用いたドレイン側注入、または第1d
図に関して説明されたスプリットゲートセルと同様のポ
リシリコン・ポリシリコン消去、の何れかを用いてい
る。

第1g図は、フローティングゲート131を形成する１つ
のポリシリコン層を備えたフラッシュEPROMセル130の斜
視図である。拡散層もしくは埋め込み拡散層は、基板10
8内にソース133、ドレイン134、及びチャネル135を形成
し、さらに、フローティングゲート131の下の基板108内
にコントロールゲート132を形成する。ソース133及びド
レイン134は、フィールド酸化膜領域136によって制御ゲ
ート132と分離されている。メモリセル130を製造するた
めの単一ポリシリコンプロセスは、メモリセル100、11
0、及び120を製造するために用いられた二重もしくは三
重ポリシリコンプロセスよりも簡単であり、他のASIC技
術にも適合するものである。メモリセル130の欠点は、
その寸法が大きいということである。メモリセル130
は、必要とするメモリセルの数が少ない用途及び単一ポ
リシリコン層を必要とする用途に適したものと言える。

上述された従来技術のメモリセルは通常メモリセルの
１つもしくは２つの２進状態をメモリセルの閾値電圧に
よって表す（すなわち１つのビットで表される情報）用
途に用いられている。各セルにより多くの情報を記憶す
ることはアレイの記憶容量を増加させることになる。し
かしながら、１つのメモリセルに３以上の異なるレベル
の書き込みを行うことは、閾値電圧の書き込みを正確に
制御することを必要とする。不揮発性メモリに複数のレ
ベルの閾値電圧を書き込むためのほとんどの方法は、EE
PROMを用いるものであり、かつ閾値電圧の書き込みを制
御できるようにFNTに必要とされる長い書き込み時間を
必要とするものである。書き込みのために非常に早いCH
E注入を用いるフラッシュEPROMに対して、従来技術は正
確にアナログ信号を書き込むことを可能とする正確な制
御を提供するものではなかった。閾値電圧の読み出しも
また２進メモリセルを含むメモリアレイによっては提供
されずまたは要求されなかった正確性を必要とするもの
である。

発明の開示 本発明に基づけば、EPROM、フラッシュEPROM、及びEE
PROMなどの不揮発性メモリがアナログ信号を記憶するこ
とができる。アナログ信号は、不揮発性メモリの閾値電
圧を、アナログ信号を表すターゲットレベルに正確に設
定する回路及び方法を用いて書き込まれる。アナログ信
号に応じてメモリセルの制御ゲートの電位及びドレイン
の電位の一方もしくは両方を選択し、短い書き込みパル
スを用い、及び書き込みパルスの間に閾値電圧をモニタ
するベリファイサイクルを用いることによって、閾値電
圧を正確に制御することができる。特に、CHE注入の間
に制御ゲートの電位を選択することによって、メモリセ
ルの閾値電圧に対する飽和値が決定され、この飽和値は
書き込まれるべきターゲットレベルの近くに設定でき
る。これによって、書き込まれるべきアナログ信号にほ
ぼ影響されない、そしてEPROM及びフラッシュEPROMに対
するCHE注入を正確に消去するために十分な、書き込み
時間が提供される。正確な読み出し回路及び読み出し技
術によって、メモリセル（もしくは任意の電界効果トラ
ンジスタ）の閾値電圧を正確に測定でき、この閾値電圧
の測定が、次に、記憶されたアナログ信号を再現する出
力電圧に変換される。

記憶されるアナログ信号には、但し限定されるもので
はないが、サンプルされた音、音声、音楽、映像、光の
強度、圧力、振動、速度、較正データ、及びアナログ回
路に対する正確なトリミング電圧などが含まれる。従来
の複数ビットのデジタル情報もまたアナログ信号に変換
され、そして１つのメモリセルに記憶される。本発明に
基づくアナログメモリの各メモリセルは、複数ビットの
情報と等価なものを記憶する。したがって、本発明に基
づくメモリセルは、等しい記憶容量の従来のデジタルメ
モリよりもかなり小型となっている。例えば、1mVの閾
値電圧解像度の５ボルトレンジの閾値電圧を有するアナ
ログメモリセルは、およそ5000個の異なるレベルを提供
し、このレベルは12ビット以上のデジタル情報と等しい
情報を記憶するために十分なものである。10mVの閾値電
圧の解像度は、約500個の異なるレベルを提供し、かつ
８ビット以上の情報と等価なものを記憶する。したがっ
て、１つのアナログメモリセルは、従来の多数の２進メ
モリセルに匹敵するものであり、メモリの寸法及びコス
トを非常に低減することができる。

オーディオシステムに用いられた場合、本発明に基づ
くメモリは、入力及び出力のアナログ信号に対するアナ
ログ・デジタルコンバータ（ADC）及びデジタル・アナ
ログコンバータ（DAC）を必要とするデジタルメモリに
比較して更に利点を有する。アナログEPROM及びフラッ
シュEPROMは、ADC及びDACの必要性（及びコスト）を解
消し、かつアナログ・デジタル変換及びデジタル・アナ
ログ変換によって引き起こされるひずみをも解消する。

本発明によってもたらされる閾値電圧の正確な制御は
また、アナログ信号の記憶以外の用途にも適したもので
ある。例えば、通常のデジタルメモリでの正確に制御さ
れた書き込みによって、メモリの信頼性及び耐久性を低
下させるオーバーライティングが防止される。複数のレ
ベルのデジタルメモリは通常はアナログメモリほどには
高い分解能を必要としないが、複数のレベルのデジタル
メモリセルの所望のターゲット閾値電圧を書き込む場合
に正確な制御が重要である。本発明に基づく読み出し及
び書き込みプロセスはまた誤差に対する許容度を必要と
する用途に於て最大の情報記憶容量を達成するために確
実に区別される一定数以上のメモリセルの状態の数を増
加させることができる。

本発明のある実施例に基づくある書き込み回路は、選
択されたメモリに書き込まれるアナログ信号に応じて変
化する制御ゲート書き込み電圧を供給する。CHE注入に
よって書き込まれた従来のフローティングゲートメモリ
セルに対しては、閾値電圧の変化率は、書き込み中に、
メモリセルの閾値電圧が実質的に飽和閾値電圧に近づい
た時に低下する。この飽和閾値電圧は、書き込みの間の
制御ゲートの電位に応じて変化する。本発明の実施例に
基づけば、書き込みのための制御ゲートの電位は、飽和
閾値電圧が、書き込まれるアナログ信号に対応するター
ゲット閾値電圧に近い値となるように選択される。従っ
て、閾値電圧の変化率はターゲット閾値電圧近くでは低
く、閾値電圧を正確に制御することができる。これによ
って、EPROM及びフラッシュEPROMに於けるCHE注入の書
き込み速度が閾値電圧を正確に書き込むためには高すぎ
るという問題が解決される。

書き込み中に選択されたメモリセルに供給されるドレ
イン電圧もまた書き込まれるアナログ信号若しくは制御
ゲート電圧に応じて変化するように選択される。ドレイ
ン電圧は書き込まれるメモリセルのドレインに接続され
た可変負荷曲線プルアップデバイスによって制御され
る。ドレイン電圧はまた書き込みパルスとしても用いら
れる。

更に、書き込みパルスとベリファイサイクルは選択さ
れたメモリセルの書き込みの間に重畳される。書き込み
パルスは、選択されたメモリセルの閾値電圧を上昇させ
る電圧を供給する。ある実施例では、ターゲット閾値電
圧は書き込まれるアナログ信号と等しく、ベリファイサ
イクルは、選択されたメモリセルの制御ゲートにアナロ
グ信号を印加し、選択されたメモリセルが導通状態にあ
るか否かを判別する。別の方法では、ベリファイサイク
ルは、選択されたメモリセルを読み出し、閾値電圧によ
ってアナログ信号が書き込まれていることが表されてい
るか否かを判定するために用いられる。閾値電圧がター
ゲット閾値電圧に達したとき、書き込みは、書き込みパ
ルスを停止し、またはチャネル電流を停止することによ
って終了される。本発明の実施例に基づく書き込み回路
は、選択されたメモリセルに対して供給される制御ゲー
ト電圧を緩やかに変化させて、またはランプ状に変化さ
せて、選択されたメモリセルが初めに導通したときにそ
の制御ゲート電圧を保持する。サンプルされた制御ゲー
ト電圧は選択されたメモリセルの閾値電圧と等しく、ま
た、選択されたメモリセルに記憶されているアナログ信
号に等しい電圧と等しいか若しくはこの等しい電圧に変
換される。

本発明のある実施例に基づく他の読み出し回路は、読
み出しの間に選択されたメモリセルのソース及び制御ゲ
ートを高い電位にバイアスするソースフォロワァ技術を
用いる。選択されたセルのドレインは、高インピーダン
ス負荷を介してグランドに接続されている。ソース電位
を緩やかにランプ状に増加させることによって、選択さ
れたセルの流れる電流を低く保ち、読み出しの間に閾値
電圧が乱されることを防止することができる。選択され
たセルのドレインの電位は、制御ゲート電圧から選択さ
れたセルの閾値電圧を引いた値に達するまでソース電圧
に追従し、達したときに選択されたセルが導通を停止
し、これによってドレインの電位が更に上昇することが
防止される。従って、ある一定の時間の後に、ドレイン
電位は、選択されたセルの閾値電圧を表す。高インピー
ダンス負荷は、電源電圧の変動がしたためにドレインに
蓄えられる任意の過剰な電荷を放電させる。

本発明の他の実施例に基づけば、選択されたメモリセ
ルが読み出され、基準セルから読み出された値と比較さ
れる。この基準セルはメモリセルと構造的には等しく、
かつ予め決められた値を記憶している。選択されたメモ
リセルと基準セルから読み出された値から求められた差
信号は、選択されたセルの閾値電圧を表し、温度、電源
電圧の変動、セルの特徴、及びその他の共通したモード
の変化の影響を受けない。基準セルはまた記憶されたア
ナログ値に対する温度変化、基準電源電圧、及びセルの
特徴といった共通したモードの変化の効果を減少させる
べく読み出し電流及び書き込み電流をも制御する。上述
された実施例に基づく読み出し回路は、EPROM、EEPRO
M、フラッシュEPROM、フラッシュEEPROMセル等の通常の
フローティングゲートメモリセル、ROMセル等の通常の
非フローティングゲートメモリセル、及び通常のMOFト
ランジスタの閾値電圧を読み出すためにも用いることが
できる。

図面の簡単な説明 第1a図は、従来技術のEPROMセルの断面図である。

第1b図は、従来技術のEEPROMセルの断面図である。

第1c図、第1d図、第1e図、第1f図及び第1g図は、従来
技術のフラッシュEPROMセルを表す図である。

第2a図及び第2b図は、書き込み動作の初め及び書き込
み動作の終了直前での電界、反転層、及びピンチオフ点
を表すフラッシュEPROMセルの断面図である。

第3a図、第3b図及び第3c図は、書き込み動作中のフラ
ッシュEPROMセルの飽和閾値電圧と制御ゲート電圧との
間の１対１対応、飽和閾値電圧のフラッシュEPROMセル
の初期の閾値電圧に対する独立性、及びドレイン電圧の
フラッシュEPROMセルの書き込み速度に対する効果を現
す、横軸を時間とする閾値電圧の値を表すグラフであ
る。

第４図は、フラッシュEROMメモリアレイの一部を表す
レイアウト図である。

第5a図は、抵抗性負荷デバイスを含む書き込み回路の
模式図である。

第5b図は、いくつかの負荷曲線インピーダンスとフラ
ッシュEPROMセルとに対するドレイン電圧を横軸とする
メモリセルの電流を表すグラフである。

第6a図は、本発明のある実施例に基づく線形反転電圧
シフタを表す模式図である。

第6b図は、第6a図の電圧シフタから出力された電圧に
よって生み出された飽和閾値電圧に対する入力アナログ
信号を表すグラフである。

第7a図は、本発明のある実施例に基づく線形高電圧シ
フタを表す模式図である。

第7b図は、第7a図の電圧シフタから出力された電圧に
よって生み出された飽和閾値電圧に対する入力アナログ
信号を表すグラフである。

第7c図は、制御回路、及び真性メモリセル電流を追跡
し第6a図及び第7aずの電圧シフタに電力を供給する高電
圧チャージポンプ回路を表す模式図である。

第８図は、フラッシュEPROMセルの３つの異なるドレ
イン電圧に対する、フローティングゲート電圧を横軸と
するCHE注入電流を表すグラフである。

第９図は、短書き込みパルスと１つの長書き込みパル
スの波形を表す図である。

第10a図、第10b図、第10c図は、各々短書き込みパル
ス及び長書き込みパルスの合計書き込み時間を横軸とす
る閾値電圧、閾値電圧のシフト、及び閾値電圧の標準偏
差を表すクラフである。

第11a図及び第11b図は、可変書き込み負荷曲線を含む
書き込み回路の模式図である。

第11c図は、メモリセルと第11a図及び第11b図の可変
書き込み負荷曲線に対するドレイン電圧を横軸とする電
流のグラフである。

第12a図及び第12b図は、本発明の２つの実施例に基づ
く書き込みパス及びベリファイパスを表すブロック図で
ある。

第13図は、書き込みサイクル及びベリファイサイクル
の間のフラッシュEPROMセルの制御ゲートに供給される
電圧波形を表す図である。

第14図は、本発明に基づくベリファイ回路の実施例の
模式図である。

第15a図、第15b図、第15c図、第15d図、第15e図、第1
5f図、第15g図、第15h図、第15i図は、本発明の実施例
に基づく読み出しサイクル及びベリファイサイクルを表
す図である。

第16a図は、本発明のある実施例に基づく一定の電荷
書き込みパルスを発生する書き込み回路の模式図であ
る。

第16b図は、第16a図の実施例の波形を表す図である。

第16c図は、本発明の基づくある実施例に基づくドレ
イン電圧書き込みパルスを発生する書き込み回路の模式
図である。

第16d図及び第16e図は、第16c図の実施例の波形を表
す図である。

第17a図は、時間の経過と共に書き込み負荷曲線抵抗
を変化させる２進カウンタを含む書き込み回路の模式図
である。

第17b図は、書き込み中の様々な時刻でのメモリセル
に対する及び第17a図の負荷曲線に対するドレイン電圧
を横軸とする電流のグラフである。

第18a図は、フラッシュEPROMセルに対する通常の読み
出し回路を表す図である。

第18b図は、負荷曲線抵抗に対する異なる閾値電圧を
有するメモリセルに対する出力電圧を横軸とする電流の
グラフである。

第19a図は、読み出し動作中に線形領域にバイアスさ
れたフラッシュEPROMセルから出力された出力電圧を発
生させるためのカレントミラー回路を含む読み出し回路
の模式図である。

第19b図は、メモリセル及び第19a図の抵抗に対する出
力電圧を横軸とする電流のグラフである。

第20a図は、ソースフォロウァ読み出し回路の模式図
である。

第20b図は、第20a図の読み出し回路に対する読み出し
プロセスを表すタイミング図である。

第21a図は、本発明のある実施例に基づく低速ランプ
読み出しのための回路のブロック図である。

第21b図は、第21a図の実施例の読み出しパスの例を表
す図である。

第21c図は、低速度でランプ状に制御されたゲート電
圧に対する時間を横軸とする電圧のグラフである。

第22図は、低速ランプ回路の実施例を表す図である。

第23図は、フラッシュEPROMの基準セルを用いた読み
出し回路を含む本発明の実施例の模式図である。

第24図は、他の読み出しプロセス用の基準セルを含む
実施例の模式図である。

第25図は、本発明に基づく更に他の読み出しプロセス
用の基準セルを含む実施例である。

第26図は、本発明に基づく複数のアナログ信号の読み
出し及び書き込みをパラレルに行うための装置のブロッ
ク図である。

第27図は、本発明に基づく複数のレベルのデジタル値
のメモリセルに対する読み出し及び書き込みのための装
置のブロック図である。

各図面で共通に用いられた符号は同一の若しくは類似
の要素を表す。

発明を実施するための最良の形態 本発明の実施例に基づけば、メモリセルのフローティ
ングゲートへの電子の注入を正確にモニタリングし、か
つ制御することによって、アナログ信号がEPROMまたは
フラッシュEPROMセルに対する正確に書き込み及び記憶
される。フローティングゲートに蓄えられる電子の数を
正確に制御することによって、メモリセルの閾値電圧と
導電性が正確に制御される。メモリセルの読み出しの
間、読み出し回路が、セルの導通性若しくは閾値電圧か
ら、記憶されたアナログ信号を再現する。

本発明の具体例が、第1c図に例示されたスタックスゲ
ートフラッシュEPROMセルに関して説明される。当業者
には明らかになることだが、本発明に基づく書き込みプ
ロセス及び書き込み回路は、また限定するものではない
が、第1d図、第1e図、第1f図、第1g図に例示されたフラ
ッシュEPROMセル、及び第1a図に例示されたEPROMセルを
含むその他の様々なメモリセルも用いることができる。
本発明に基づく読み出し方法及び読み出し回路は、限定
を意図するものではないが、EPROMセル、EEPROMセル、
及びフラッシュメモリセルを含む様々な閾値電圧を有す
るすべての形式のメモリセルに広く用いることができ
る。

フラッシュEPROMセルとEEPROMは両方ともアナログ信
号を記憶することができるが、フラッシュEPROMがEEPRO
Mに対して優れている。例えば、フラッシュEPROMは現在
では不揮発性メモリ技術の主流をなすものであり、ウエ
ハの製造コストが低く、歩留まりが高く、入力し易く、
より多くの利用者が理解し易く、かつ利用し易いもので
ある。フラッシュEPROMセルはまたより小型であり、よ
り規格化し易く、EEPROMセルよりも速く書き込みを行う
ことができる。フラッシュEPROMセルは、CHE注入に比べ
かなり低速度の書き込み用として用いられるフォーラー
・ノードハイムのトンネル効果（FNT）を用いるEEPROM
セルに比べ、３桁ほど速い書き込みチャネルホットエレ
クトロン（CHE）注入を用いて行う。

本発明に基づくメモリはあらゆる形式のアナログ信号
を記憶することができるが、サンプルされたオーディオ
信号を記録及びリトリーブする具体例によって、フラッ
シュEPROMのEEPROMに対する利点が更に明らかとなる。
他のアナログ装置への用途が本明細書の観点から明らか
となる。オーディオレコーディング装置では、フラッシ
ュEPROM（アナログ若しくはデジタル）の速い書き込み
時間によって、オーディオ信号がサンプルされた時にリ
アルタイムに記録されることが可能となる。EEPORMの書
き込み時間が遅いために、大量のオーディオ信号を順番
にサンプリングしホールドし、次にサンプルされた信号
をEEPROMアレイにパラレルに書き込むことが必要とな
る。EEPROMアレイにパラレルに一度書き込みが行われる
間に、より多くのオーディオサンプルがサンプルされそ
してホールドされ、次の書き込み動作のために準備され
る。従って、EEPROMは、オーディオ信号をリアルタイム
に記録するためにフラッシュEPROMが必要とするより
も、かなり多くのサポート回路を必要とする。

FNT及びCHE注入の両方は、適切に動作するためには高
い電圧を必要とする。5Vの電源電圧Vccから、オンチッ
プ高電圧チャージポンプ回路は、メモリセルの制御ゲー
ト用の12Vの電圧を容易に供給するが、その理由は制御
ゲートが容量性のノードであり、ほとんど電流を流さな
い（通常ナノアンペア程度）であるからである。しかし
ながら、スタックスゲートセル及びスプリットゲートセ
ル等のある種のメモリセル用のCHE注入（は、メモリセ
ルのドレイン電圧が5V以上であり、メモリセルのチャネ
ル電流が各セル毎に1mA程度であることを必要とする。
そのようなフラッシュEPROMの８個若しくはそれ以上の
個数の一つのビットメモリセルを同時に書き込むために
は、電源電圧Vccよりも高い電圧に於て数ミリアンペア
の直流電流を必要とし、この必要な電流をオンチップチ
ャージポンプ回路によって供給することは困難である。
従って、EEPROMは、フラッシュEPROMに比べ、5Vのみを
用いる低い電圧動作という点で勝るものである。唯一の
例外は、第1f図のフラッシュEPROMセル120は、かなり大
きいセル面積を必要とすが、高い注入効率を有するの
で、チャネル電流が非低くて良く、低い電圧の動作に適
しているということである。加えて、半導体製造技術の
進歩により、フラッシュEPROMセルの寸法が縮小され、
メモリセルに書き込むためのドレイン電圧が低減され
た。例えば、0.6μｍのデザインルールを有するフラッ
シュEPROMセルは通常書き込み動作中に5V未満のドレイ
ン電圧を必要とし、外部の5V電源が直接必要な電流を供
給する。更に、もしフラッシュEPROMセルが将来の0.5μ
ｍ以下に縮小された場合、3.3Vのドレイン電圧での書き
込み動作も可能となるかもしれない。本発明に基づけば
１回にただ１つのアナログフラッシュEPROMセルのみが
通常書き込まれるので、5Vよりも高い電圧がメモリセル
のドレインに必要とされる場合に於てさえも高電圧チャ
ージポンプ回路がオンチップで組み込まれることができ
る。

最初に、第2a図に例示されたフラッシュEPROMセル100
は消去されており、およそ1.5Vの初期レベルの閾値電圧
Vtを有する。メモリセル100を消去するための多くの公
知の技術を利用することができる。使用される特定の消
去方法は本発明にとって重要ではない。アナログ信号Va
nalogは、CHE注入の間にフローティングゲート101へ注
入される電荷の量を正確に制御することによって、フラ
ッシュEPROMセル100に書き込まれる。フローティングゲ
ート101に蓄えられた電荷の量はアナログ信号Vanalogを
表すターゲット閾値電圧Vttにメモリセル100の閾値電圧
Vtを設定する。

チャネルのホットエレクトロンの注入を正確に制御す
るためには、CHE注入のメカニズムが理解されなければ
ならない。CHE注入の２つの要件は、（１）3.2eVのエネ
ルギーを備えたチャネルホットエレクトロンが利用でき
ること、及び（２）エレクトロンをフローティングゲー
ト101へ引き寄せるゲート酸化膜106内の垂直方向の電界
202である。書き込み動作の初めに於て、約12Vの制御ゲ
ート102と約5V若しくはそれ以上のドレイン104に於てメ
モリセル100のチャネル電流がほぼ飽和状態に達する。
チャネル105内の電子は、ドレイン104とソース103との
間の電位差によって加速され、チャネル105に沿って、
ドレインデプリーション領域201を取り囲む強い電界内
に流れ込む。いくつかの電子は、ゲート酸化膜106のエ
ネルギー障壁を乗り越えるための十分なエネルギー（通
常約3.2eV）を獲得する。このような（ホット）エレク
トロンがフローティングゲート101に到達するために
は、フローティングゲート101とチャネル105との間の垂
直方向の電界202は順方向（即ち、電子をフローティン
グゲートに向けて吸引する向き）でなければならない。
初めに、フローティングゲート101に蓄えられた電子の
数はかなり少なく、メモリセル100の閾値電圧Vtも低
い。電荷反転層205がソース103からドレイン104の付近
まで延在しており、ドレイン104の直近の狭い部分202A
を除く部分まで延在しており、垂直な電界202（ゲート
酸化膜106の）が、電子をフローティングゲート101に向
けて吸引する。熱電子がもっともエネルギーを有する領
域は、電化反転層が終息するピンチオフ点203とドレイ
ン接合部204との間の領域である。注入電流は、熱電子
の数が最大であり、かつ電界202が最も順方向である点
で、最大の電流密度で、ゲート酸化膜106を流れる。従
って、最適な注入はピンチオフ点203を囲む狭い領域に
於て行われる。

第2b図には、注入プロセスが続いている状態の電子が
充電されたフローティングゲート101が表されている。
フローティングゲート101とソース103との間の電位差が
低下し、反転ピンチオフ点213がソース103に近づいてい
る。その結果、基板108内のドレインの端部204の近くの
表面の電界が集中し、より多くのホットエレクトロンを
生み出し、一方電子がもっとも高いエネルギーを有する
領域212Aでは、垂直の電界212がフローティングゲート1
01への電子の注入に反する向きとなっている。したがっ
て、注入される電子による電流はフローティングゲート
101が充電されるにしたがって減少し、メモリセル100が
飽和閾値電圧Vstに近づくにしたがってほぼ０に達す
る。垂直な電界212は、メモリセル100の閾値電圧が飽和
閾値電圧Vstに留まるように、電子がさらにフローティ
ングゲート101に達することがないように電子を反発さ
せる。

制御ゲート102の電圧Vppは、容量性結合を介してフロ
ーティングゲート101の電位と、垂直な電界212とに影響
を及ぼす。書き込み動作の間に用いられる制御ゲートの
電圧Vppを変化させることにより、注入電流を遮断する
ためにフローティングゲート101に蓄えられる電荷が変
化し、したがってメモリセル100の飽和閾値電圧Vstが変
化する。CHE注入では、飽和閾値電圧の変化量ΔVstは、
供給されている制御ゲートの電圧Vppの変化量ΔVppに概
ね正比例する。

第3a図は、8Vから13Vの間の制御ゲートの電圧Vppを用
いたメモリセルの書き込み動作の間の横軸を時間とする
閾値電圧Vtを表したグラフである。長時間（１ミリ秒以
上）が経過した後に、閾値電圧Vtは、供給された制御ゲ
ート電圧Vppに対する飽和閾値電圧Vstに近づく。一次近
似で、飽和閾値電圧の変化量ΔVstは、制御ゲートの電
圧の変化ΔVppに比例している。式１及び式２は、フロ
ーティングゲートの電位Vfgの変化量ΔVfgとフラッシュ
EPROMセルの飽和閾値電圧Vstの変化量ΔVstとの関係を
表している。

ΔVfg＝（Cfg・ΔVgs＋Cfd・ΔVds）/Ct （式１） ここで、フローティングゲートは各々、コントロール
ゲート、ソース、チャネル、及びドレインに対して結合
容量Cfg、Cfs、Cfc、及びCfdを有し、Ctは、Cfg、Cfd、
Cfs及びCfcの合計であり、ΔVgsは、制御ゲートとソー
スとの間の電位差の変化であり、ΔVdfは、ソースとド
レインとの間の電位差の変化量である。

ΔVst＝ΔVfg・（Ct/Cfg） ＝（Cfg・ΔVgs＋Cfd・ΔVds）/Ct・（Cp/Cfg） （式２） したがって、ΔVst＝ΔVgs＋（Cfd/Cfg）・ΔVdtであ
り、電源電圧は一定であると仮定すると、（Cfd/Cfg）
・ΔVdsは無視でき、飽和閾値電圧の変化ΔVstはΔVgs
（及び制御ゲート電圧の変化量ΔVpp）に比例する。

閾値電圧1mVの分解能で書き込むためには、飽和閾値
電圧Vstを変化させる二次の効果が考慮されなければな
らない。これらの効果にはメモリセル全体にわたるセル
のパラメータの均一性が含まれるが、その理由は式２に
基づくと端子電圧と容量性結合のわずかなばらつきが、
制御ゲート電圧Vppの変化量ΔVppと、結果としてもたら
される飽和閾値電圧Vstの変化量ΔVstとの間の関係を変
化させるからである。電源電圧の変化もまた、制御ゲー
トの電圧の変化量ΔVppと飽和閾値電圧の変化量ΔVstと
の間の関係を変化させる。

更に、制御ゲートの電圧Vppと飽和閾値電圧Vstとの関
係がメモリアレイのレイアウトによって変化する。図４
には、メモリセルのドレイン電圧が各列でほぼ一定とな
るように、金属ビットライン420が列のメモリセルC11と
C21とのドレイン端子422に接続された通常のメモリアレ
イが示されている。しかし、ドレインとソースとの間の
電位差Vdsは、ドレイン電流の大きさに応じて変化し、
その理由はドレイン422と、ビットライン420に接続され
た電圧源（図示されていない）の間の有限のインピーダ
ンスが存在するからである。

ソース電圧もまた電流と共に変化する。第４図に例示
されているように、スタックトゲートセルC11は、同じ
行のその他のセルC12からC1n、及び隣接する行のメモリ
セルC21からC2nと、拡散ソースライン415を共有してい
る。共通の拡散ソースライン415は、書き込みの間グラ
ンド電位とされる金属ソースライン430に所定の規則的
な間隔で結合されている。メモリセルC11に対する実際
のソース電圧は、拡散ソースライン415に沿った電圧降
下によって決定され、拡散ソースライン415を流れる電
流と、メモリセルC11とソースラインコンタクト435との
間の距離とに応じて変化する。拡散ソースライン415を
流れる電流は、制御ゲート電圧Vppに応じて変化する。

制御ゲート電圧Vppは通常メモリアレイ全体にわたっ
てより均一であり、その理由はコントロールゲートを形
成する行ライン440が容量性の端子からなるからであ
る。

一般的に、セルの飽和閾値電圧Vstは、消去された後
のセルの初期の閾値電圧に応じて変化することはない。
第3b図は、十分な時間が経過した後に、時間に対する閾
値電圧の値が初期の閾値電圧の値に関係なくほぼ一定と
なることを表している。しかしながら、初期の閾値電圧
は、次の書き込み動作のターゲット閾値電圧Vttよりも
低いものでなければならない。

一般に、書き込み動作中のフラッシュEPROMセルのド
レイン電圧は、セルの飽和閾値電圧Vstに対してあまり
効果を有しない。しかし、ドレイン電圧は、メモリセル
の書き込み速度を十分に変化させることができ、CHE注
入がメモリセルのチャネル内の表面電位に対して指数関
数的な関係を表すからである。第3c図は、パルスとして
供給された11.5Vのピーク値のコントロールゲートの電
圧を備えた通常のメモリセルの書き込みの間の5V及び4.
5Vのドレイン電圧に対する時間を横軸として表された閾
値電圧の曲線380と382とを表している。書き込み時間を
短縮し、書き込みの精度を高めるために、ドレイン電圧
は、書き込み動作中に熱電子が生み出されるように、十
分に高い値で一定に保たれなければならない。

第5a図はフラッシュEPROM500用の書き込み回路を表し
ている。メモリセル510はグランドに接続されたソース5
11と、金属列ライン515と列選択デバイス520とを介して
プルアップデバイス530に接続されたドレイン512とを有
する。プルアップデバイス530は、メモリセル510への書
き込み動作中にドレイン電圧Vdrainを制御し、書き込み
制御信号によって決定されるインピーダンス値を備えた
負荷曲線を構成する。第5a図の実施例では、プルアップ
デバイス530は、電源電圧Vcc以上の値である書き込み供
給電圧Vdd（通常約５〜6V）に接続されたドレインを備
えたＰチャネルトランジスタからなる。列選択デバイス
520もまたＰチャネルトランジスタからなる。Ｐチャネ
ルトランジスタは、デバイス520と530に適しており、そ
の理由はＰチャネルトランジスタが閾値電圧の電圧降下
なしに高い電圧を伝達するからである。他の実施例では
電圧Vdd以上にブートストラップされたゲートを備えた
Ｎチャネルトランジスタを用いている。プルアップデバ
イス530のインピーダンスは、一定であるが、若しくは
時間またはメモリセル510に書き込まれるアナログ信号V
nalogによって変化するものであって良い。可変負荷曲
線の本発明の実施例が以下に説明される。

ゲート531への書き込み制御信号は、プルアップデバ
イス530が書き込みのための一定のドレイン電圧を供給
したときに、書き込み速度を最適にするように選択され
る。第5b図は、メモリセル510のドレイン電圧Vdrainに
対する電流の曲線550と、異なる書き込み制御信号をプ
ルアップデバイス530に与えたときのドレイン電圧Vdrai
nに対する電流の曲線552〜554とを表している。曲線552
〜554の曲線550との交点556〜558は、書き込み動作中の
メモリセル510の直流動作ドレイン電圧を決定する。曲
線554に示すように、プルアップデバイス530によって定
められる負荷曲線のインピーダンス値が低い場合、動作
ドレイン電圧558は高く、セル510はそのブレークダウン
領域近傍で動作することとなり、非常に大きい電流が流
れるラッチアップを引き起こす可能性がある。曲線552
のようにプルアップデバイス530によって定められるイ
ンピーダンスが高い場合、動作ドレイン電圧556によっ
てドレイン電圧が制限され、書き込み特性の低下を招
く。曲線553によって表されているような中間の値の負
荷曲線は、最適な書き込み速度を提供する直流動作ドレ
イン557を有する。

上述されたように、飽和閾値電圧Vstと制御ゲート電
圧Vppとの間には、線形の関係がある。Vppがアナログ信
号Vanalogに対しても１対１対応の関係を有する場合、
メモリセルの飽和閾値電圧Vstはアナログ信号Vanalogに
対して１対１対応の関係を有することになる。しかしな
がら、メモリセルがその飽和閾値電圧Vstに達するまで
の時間が１ミリ秒以上なので、この時間は多くの用途で
許容される書き込み時間よりも長い。従って、飽和閾値
電圧Vstに近い値であってVtt未満の値であるターゲット
閾値電圧Vttが、任意の与えられた制御ゲート電圧Vppに
対して、ターゲット閾値電圧Vttが使用する場合に許容
される書き込み時間と等しいか若しくはそれ以内の値の
時間で達成されるように、選択される。更に、ターゲッ
ト閾値電圧Vttが、飽和閾値電圧Vstとの間に１対１対応
の関係を有するので、Vttは、制御ゲート電圧Vppとの間
に１対１対応の関係を有することになり、従ってアナロ
グ信号のVanalogとの間にも１対１対応の関係を有する
ようになる。従って、アナログ信号Vanalogは、閾値電
圧Vtを初期のレベルから信号Vanalogを表すターゲット
レベルVttまで上昇させることによって、フラッシュEPR
OMセル510に書き込まれる。

第3a図では、100マイクロ秒の書き込み時間の具体例
での、約4.5Vの飽和閾値電圧を有する10Vの制御ゲート
電圧Vppが、約0.5Vの飽和閾値電圧を有する12Vの制御ゲ
ート電圧Vppが、約6Vの選択された書き込み時間内に達
している。その結果、ターゲット閾値電圧Vttは、アナ
ログ入力信号Vanalogにかかわらず、選択さた書き込み
時間内で達成される。より低いターゲット閾値電圧に対
して用いられるより低い制御ゲート電圧が、ターゲット
電圧の付近での閾値電圧の変化をかなり緩やかなものと
し、高い分解能に用いことができるようにする。

アナログ信号Vanalogに対応して制御ゲート電圧Vppを
発生するための１つの方法は、アナログ信号Vanalogを
電圧Vhhに比例する値を引いた電圧にレベルシフトする
反転電圧シフタを用いるものである。第6a図は、フラッ
シュPPROMセル510（第5a図）に制御ゲート電圧Vppを供
給する反転線形電圧シフタ600の１つの実施例を表して
いる。電圧シフタ600は、メモリセル510への記憶を行う
ためのアナログ信号Vanalogを受け取る正の入力端子と
Ｎチャネルトランジスタ630のソース631に接続された負
の端子と、さらにＮチャネルトランジスタ630のゲート
に接続された出力端子を有する演算増幅器（OPAMP）610
を含む。Ｎチャネルトランジスタ630のソース631とドレ
イン632は、各々、抵抗640と620を介して電圧VssとVhh
とに接続されている。通常の高電圧チャージポンプ回路
（図示されていない）が、電圧Vhh（通常約14から16V）
を供給している。

演算増幅器610は、ソース631がアナログ信号Vanalog
を追従する電圧を有するような高い利得を有する。抵抗
器620と640は等しい抵抗値を有し（R1＝R2）、各抵抗器
の両端で発生する電圧降下は、Vanalog信号に等しく、
その理由は抵抗器620と640に同じ電流が流れるからであ
る。したがって、ドレイン630での出力電圧Vppは、Vhh
から信号Vanalogの値を引いた電圧に等しい。他の実施
例では、抵抗器620と640は、異なる抵抗値を有し、抵抗
器620の両端で生ずる電圧降下が信号Vanalogに比例する
値となる。

シフタ600からの制御ゲート電圧Vppは、信号Vanalog
が増加するときに一対一の対応を有する関係で増加す
る。したがって、メモリセル510の閾値電圧がより低い
ことは、アナログ信号Vanalogがより高いことを表す。
第6g図は、アナログ信号Vanalogとターゲット閾値電圧V
ttとの関係を例示している。アナログ信号Vanalogが2V
から6Vの範囲内にあるとき、対応する出力電圧Vppは12V
から8Vの範囲内にあり、ターゲット閾値電圧Vttは6Vか
ら2Vの範囲内にある。

第7a図は、入力信号Vanalogとともに増加する出力電
圧Vppを備えた非反転線形電圧シフタ700の例を表してい
る。電圧シフタ700は、電圧シフタ600とアナログ反転ス
テージ770とを有する。アナログ反転ステージ770は、基
準電圧Vrefに関して入力信号Vanalogを反転する。電圧V
refは、入力信号Vanalogの変化する範囲の中間点であ
る。抵抗器720と740とが等しい抵抗値を有する場合、演
算増幅器750の出力ノード780は、アナログ信号Vanalog
の値の反転された値に追従する。出力ノード780は、電
圧シフタ600の演算増幅器610の正の入力端子を駆動する
ので、電圧シフタ700の出力ノード630の電圧Vppはアナ
ログ信号Vanalogを直接追従する。

第7b図は、第7a図に基づく実施例での、アナログ信号
Vanalogの、コントロールゲート電圧Vppとターゲット閾
値電圧Vttとに対する曲線を表している。この実施例で
は、アナログ信号Vanalogは2Vから6Vの間で変化し、電
圧Vrefは、アナログ信号Vanalogの最大値及び最小値の
平均値である4Vである。アナログ信号Vanalogが2Vから6
Vに上昇したとき、ノード780の電圧は、6Vから2Vに減少
し、対応する出力電圧Vppは8Vから12Vに上昇する。その
結果得られるターゲット閾値電圧Vtt（メモリセルに書
き込まれる）は、2Vと6Vとの間の値を有し、書き込まれ
た閾値電圧Vttはアナログ信号Vanalogに等しい。

書き込まれた閾値電圧Vttは、信号Vanalogを表示する
ために信号Vanalogと等しい必要はない。信号Vanalogと
制御ゲート電圧Vppとの間の関係は、必ずしも線形的な
関係でなくても良い。メモリセルの閾値電圧と信号Vana
logの範囲とが１対１の対応であれば十分である。信号V
analogと制御電圧Vppとの間の線径な関係は、読み出し
回路及び書き込み回路を簡単にし、好ましいものであ
る。しかしながら、コンパンディング（圧縮及び拡張）
方法が、より良好な閾値電圧の電解能を提供しかつ改善
された信号対雑音比を提供する。例えば、Ａ−ロー若し
くはμ−ロー等の公知の論理的関係によって、電圧をシ
フトする前若しくは電圧をシフトする間に入力アナログ
信号Vanalogを圧縮することもできる。読み出しの間、
逆の関係が閾値電圧を拡張し、アナログ信号Vanalogに
等しい出力電圧を発生する。

制御ゲート電圧はVppは、メモリセルに書き込まれた
閾値電圧Vttがアナログ信号Vanalogと等しくなるように
選択される。このような要求を満たす特定の電圧Vtt
は、メモリセルの技術及びメモリセルの特徴に応じて変
化し、分解能及び書き込み時間に関する要求を満たすよ
うに選択される。メモリセルの性能の共通モードの変数
（製造過程に於て若しくは周囲の環境によって生じ、か
つ１つのアレイ内の全てのセルに共通する変数）に関す
る考慮もまた必要とされる。これらの要求を満足するた
めのある方法は、制御ゲート電圧Vttがメモリセルの共
通モードの変数を追従するようにする方法である。特
に、シフタ600（第6a図）若しくは700（第7a図）の制御
ゲート電圧Vttが、電圧Vhhを供給する高電圧チャージポ
ンプ回路を調整することによって一定の値に保たれる。

第7c図は、メモリセルの性能を追跡する電圧Vhhを供
給する制御回路及びチャージポンプ回路798の実施例を
表している。制御回路は、初期レベルの閾値電圧を有
し、かつ「セル・トラッキング」電流源として振る舞う
ように線形領域へバイアスされた基準セル790を含む。

基準セル790は、基準セル790と同様の基準セル（図示
されていない）を含むメモリアレイの基準列に配置され
ている。この基準列は、基準セル790を流れる電流がプ
ログラムされていないセルを流れる電流と一致するによ
うに、列選択デバイス732とカスコードデバイス734とに
接続されている。Ｐチャネルカレントミラー回路791と
Ｎチャネルカレントミラー回路792とは、抵抗器793を流
れる電流I1を制御する。電流I1は、基準セル790のチャ
ネル電流とに比例し、電圧源Vccから抵抗器793を通って
流れ、電圧V2を発生させる。セルを流れる電流が大きい
と、電圧V2は小さくなる。

比較器796は、電圧V2を、通常の高電圧チャージポン
プ回路798の出力電圧Vhhに比例する電圧V1と比較する。
通常のチャージポンプ回路に関してよく知られているよ
うに、チャージポンプ回路798は、第7c図の実施例ではN
ANDゲート797からの発振信号を、電圧レベルVhhを増加
若しくは保持するために必要とする。電圧Vhh及びキャ
パシタ794と795との静電容量の比が、電圧V1を決定す
る。電圧V1は、Vhh×C1/（C1＋C2）と等しく、ここでC1
及びC2は、キャパシタ794と795の静電容量を各々表して
いる。電圧V1が電圧V2よりも低い場合、比較器796は、N
ANDゲート797の一方の入力端子を高状態に駆動し、NAND
ゲート797の出力電圧は、NANDゲート797の第２の入力端
子に接続された発振器（図示されていない）の出力に応
じて振動する。こうして、NANDゲート797は、高電圧チ
ャージポンプ回路798を駆動し、電圧V1が電圧V2未満の
ときに電圧Vhhを増加させる。しかしながら、電圧V1が
電圧V2以上の値となったとき、比較器796はNANDゲート7
97からの出力電圧を高状態に保ち、発振器がチャージポ
ンプ回路798を駆動することを停止する。基準セル796を
流れる電流を増加させる共通モードの変数はまた、メモ
リセルを流れる電流をも増加させ、かつ書き込み動作中
にCHE注入をより効率の高いものとするので、電圧Vhh
（及び従って制御ゲート電圧Vpp）は、閾値電圧の所望
の変化量、閾値電圧の所望の正確さ、及び所望の全体の
書き込み時間を保持するために低い値にされる。

メモリのほとんどの用途では、用いることのできる限
定された全体の書き込み時間がある。リアルタイムにオ
ーディオ信号を記録するためには、通常、サンプリング
レートは約8kHzから44kHzであり、これによって、１サ
ンプル値当たり約125μ秒から約23μ秒の全体の書き込
み時間が可能となる。一定の電圧Vppが、通常のフラッ
シュEPROMセルを飽和閾値電圧Vst近くまで充電するため
に125μ秒以上の書き込み時間を必要とし、従って書き
込み速度は125μ秒以下の最大の書き込み時間を有する
必要とする用途に対しては増加されなければならない。

メモリセルに対する最大のCHE注入電流用の制御ゲー
ト電圧Vppは、ドレイン電圧、表面電位、及びチャネル
電子が最も高いエネルギーを有する酸化膜における垂直
方向の電界に応じて変化する。第８図は、ドレイン電圧
Vdrainが4.5V、5V、及び5.5Vの通常のフラッシュEPROM
セルのフローティングゲート電圧Vfgに対するCHE注入電
流Igateの曲線810、820、及び830を表している。各曲線
810、820、830に対して、注入電流Igateは、最大の電流
値に達するまで、フローティングゲート電圧Vfgと共に
増加し、次に減少する。一定のドレイン電圧Vdrainに対
して、最大のCHE注入電流状態を発生させるフローティ
ングゲート電圧が、制御ゲート電圧Vppがパルス上に供
給されたとき制御ゲート電圧Vppがランプ状に上昇し次
にランプ状に減少する間に生ずる。従って、１つの長パ
ルス910（第９図）は、合計のパルス幅が等しい複数の
短パルス920（約１μ秒未満の）に較べてターゲット閾
値電圧を獲得するためにより長い時間を要する。

第10a図は、通常のメモリセルに供給された各々0.5μ
秒と10μ秒の長さの書き込みパルスに対する合計された
全書き込み時間に対する閾値電圧の曲線1010と1020を表
している。第10a図に例示されているように、閾値電圧
は、制御ゲートに複数の短パルスが供給された場合によ
り早く上昇していることが分かる。

短書き込みパルスは、書き込まれた閾値電圧Vttの高
い電解能をも達成する。パルスの数が増加すると、メモ
リセルの閾値電圧は、制御ゲート電圧Pttに対応する飽
和閾値電圧に近づき、１パルスあたりにフローティング
ゲートに注入されるホットエレクトロンの数が減少す
る。１パルスあたりの閾値電圧の変化量が、連続する閾
値電圧の間の可能な分解能を決定する。行ドライバの寸
法及びメモリセルの行の制御ゲートの全体の抵抗値及び
静電容量の値が、１つの行での最小の充電時間及び放電
時間を決定し、フラッシュEPROMセルをプログラムする
ために用いることのできる最も短い書き込みパルスを限
定する。第10b図に例示されているように、約0.1μ秒の
短パルス書き込み幅の１パルスあたりの閾値電圧の変化
量の曲線1030は、10μ秒の長い書き込みパルスに対して
パルスあたりの閾値電圧の変化量を表す曲線1040よりも
全体の書き込み時間がより急速に減少する。したがっ
て、短書き込みパルスを用いることによって閾値（書き
込まれた）の分解能が改善される。

短書き込みパルスを用いることの他の利点は合計のパ
ルス幅が等しい場合、複数の長いパルスを用いる場合よ
りも複数の短いパルスを用いた場合の方が異なるセルの
閾値電圧の分布がより密度の高いものとなるということ
である。第10c図は全体の書き込み時間が0.1秒と、10μ
秒に対するメモリセルの集合の閾値電圧の標準偏差の曲
線1050と1060とを表している。閾値電圧の標準偏差は、
10μ秒のパルスよりも0.1μ秒のパルスの場合により急
速に全体の書き込み時間と共に減少する。このことは、
より短いパルスのより高い注入効率と、飽和閾値電圧に
より急速に近づく閾値電圧によって説明される。

パルス幅は、（１）ターゲット閾値電圧が少数のパル
スで超過されないように（２）閾値電圧がターゲット閾
値電圧に近づいたときに、更にパルスが発生することに
よってフローティングゲート内に注入される電子がごく
わずかとなり、閾値電圧の変化が所望の分解能よりも低
いものとるように、（３）書き込みパルスとターゲット
閾値電圧に到達するためにセルに必要とされるオーバー
ヘッドとを含む全体の書き込み時間がメモリに用いられ
るための全体の達成可能な書き込み時間を超過すること
をないように、選択されるべきである。

CHE注入に対して、ドレイン電圧Vdrainは、約3.3eV以
上のエネルギーを有するホットエレクトロンを供給する
レベルよりも高くなければならない。本発明のある実施
例では、一定の負荷曲線がフラッシュEPROMセルの書き
込みの間のドレイン電圧Vdrainを制御する。一定の負荷
曲線のインピーダンスは、一定のドレイン電圧Vdrainを
提供しないが、この理由は制御ゲート電圧Vppは入力ア
ナログ電圧Vdrainに応じて変化し、制御ゲート電圧の値
が異なると、負荷曲線及びメモリセルのチャネルを流れ
る電流が異なるためである。書き込みの間には、閾値電
圧の変化量ΔVstを制御ゲート電圧の変化量ΔVppに比例
するように保つように、ドレイン電圧Vdrainが一定であ
ることが望まれる。

可変の負荷曲線は、メモリセルを流れる電流の差を補
償し、かつ一定のドレイン電圧Vdrainを保持する。第11
a図では、アナログ・デジタル変換器（ADC）1132と、可
変負荷曲線のインピーダンスを制御する複数のＰチャネ
ルトランジスタQ1からQnとを有する可変負荷曲線回路11
30を表している。トランジスタQ1からQnは、ACD1132が
電圧Vanalogの複数のビットのデジタル表現値をトラン
ジスタQ1からQnに供給し負荷曲線1130のインピーダンス
を信号Vanalogに比例するようにするトランジスタ組み
合わせをターンオンさせるように、そのチャネル幅及び
チャネル長が選択されている。表現的な２を基数とする
電圧Vanalogの２進表現に対して、一連のトランジスタ
の各トランジスタQ1からQnは、１つ前の各トランジスタ
Q1からQn−１のインピーダンスの２倍のインピーダンス
を有する。

第11b図は、入力アナログ電圧Vanalogを追従するため
にプルアップデバイス530の電流を調節する電流ミラー
回路を表している。信号Vanalogは、トランジスタ1140
を流れる電流が信号Vanalogと共に増加するように、Ｎ
チャネルトランジスタ1140のゲートに供給されている。
Ｐチャネルトランジスタ1150は、プルアップデバイス53
0を流れる電流が、トランジスタ1150を流れる電流をミ
ラーし、制御ゲート電圧Vpp（及び信号Vanalog）が高状
態にあるときメモリセル510の減少された抵抗値を有す
るように、そのゲートが、ドレイン、プルアップデバイ
ス530のゲートとに接続されている。第11c図は、第11a
図及び第11b図のメモリセル510に対するドレイン電圧に
対する電流を表す曲線1195から1199を表しており、更に
異なる制御電圧Vppと対応するアナログ信号Vanalogに対
するプルアップ装置530へのドレイン電圧に対する電流
の曲線1190から1194を表している。

セル同士の構造のばらつきの影響を最小にすること
が、アナログ信号を書き込む場合に非常に重要である。
起こり得るメモリセルのばらつきには、（１）メモリセ
ルのチャネル幅及びチャネル長、ゲート酸化膜及びイン
ターポリシリコンゲート酸化膜の厚さ、フローティング
ゲートポリシリコン及び制御ゲートポリシリコンの厚
さ、フィールド酸化膜の厚さ、及びソースとドレインの
接合部の深さなどの物理的な寸法のばらつきと、（２）
ドレイン、ソース、及び基板の不純物濃度及び移動度な
どの電気的パラメータのバラツキと、（３）ソース及び
ドレイン抵抗を原因とする寄生的な電圧降下と、（４）
メモリアレイのエッジ部分における及び若しくはエッジ
部分の近傍の、及びソースライン金属ストラップに隣接
する部分でのメモリセルに影響を及ぼす光学的な若しく
はマイクロローディングの効果とが含まれている。更
に、他の不揮発性フローティングゲートメモリと同様に
フラッシュEPROMメモリは、多数の書き込み及び消去サ
イクルと後に劣化（デグラデーション）を表す。このよ
うな経年的なデグラデーションには、例えば、書き込み
及び消去時間の変化、及びトラッピングの変化に起因す
る書き込み・消去窓の拡大及び縮小が含まれている。こ
れらの変化の多くは、メモリセルの飽和閾値電圧Vstに
影響を及ぼし、フラッシュEPROMセルの書き込み及び読
み出し特性が、１つのメモリアレイ内において、１つの
ウェハ内のあるダイから他のダイにおいて、またはある
ウェハロットから他のウェハロットにおいて変化する原
因となる。

セルごとのばらつき、及び経年的なデグラデーション
を補償し、更に所望の分解能の閾値電圧を達成するため
に、フィードバックを備えた書き込みプロセスが用いら
れる。例えば、書き込みパルスの間に、フラッシュEPRO
Mは、ターゲット閾値電圧Vttが達成されたか否かを判定
するべくベリファイサイクルを実行する。このベリファ
イサイクルは、メモリセルを読み出し、読み出された出
力電圧Voutをアナログ信号Vanalogと比較する。出力電
圧Voutがアナログ信号Vanalogと等しい場合、ターゲッ
ト閾値電圧Vttが達成されており、更に書き込みが行わ
れることが禁止され、例えば、コントロールゲートにパ
ルスを供給することが停止され、若しくはドレインから
高電圧が除去され、若しくは以上の２つの方法によって
更に書き込みが行われることが禁止される。

第12a図は、選択されたメモリセルのターゲット閾値
電圧Vttがアナログ信号Vanalogと等しい場合の本発明の
実施例の書き込み及びベリファイパスのブロック図であ
る。第12a図では、電圧シフタ1210が信号Vanalogから制
御ゲート書き込み電圧Vppを発生させている。電圧Vpp及
び信号Vanalogは、マルチプレクサ1215の入力端子に供
給されている。マルチプレクサ1215は、通常の行デコー
ダ1220に接続された出力端子を有し、書き込みパルスが
供給されている間には電圧Vppを出力信号として選択
し、ベリファイサイクルの間には信号Vanalogを出力信
号として選択する。行デコーダ1220は、選択されたメモ
リセルを含むフラッシュEPROMアレイ1230の行のコント
ロールゲートを駆動する。

書き込みパルスの間、選択されたメモリセルの制御ゲ
ートは電圧Vppに保たれる。ソースはグランド電位に保
たれ、選択されたメモリセルのドレイン電圧Vdrainは、
十分なエネルギーを有する電子が選択されたメモリセル
のフローティングゲートに到達し、選択されたメモリセ
ルの閾値電圧を上昇させるために十分なレベルに保たれ
る。

ベリファイサイクルの間、選択されたメモリセルの制
御ゲート電圧は、信号Vanalogと等しい値に保たれ、ソ
ース電圧及びドレイン電圧は、選択されたセルを読み出
すための値に設定される。例えば、ドレインは約1.5Vに
設定され、ソースはグランド電位に設定される。通常の
列デコーダ1240と反転増幅器1250は、信号Vanalogが、
選択されたメモリセルを導通するか否かを判定し、ワン
ショット回路1260に選択されたメモリセルの閾値電圧が
信号Vanalog以下であるか否かを表す信号を供給する。
この信号が、信号Vanalogを閾値電圧が超過しているこ
とを表している場合、更に書き込まれることが禁止され
る。第13図は、書き込み及びベリファイサイクルの間に
選択されたフラッシュEPROMの制御ゲートに供給される
通常の電圧波形を表している。

第14図は、ベリファイサイクルの間に選択されたフロ
ーティングゲート不揮発性メモリセルをバイアスしかつ
読み出すベリファイ回路を表している。更に別の回路が
（公知の回路であり図示されていない）、書き込みパル
スの間にメモリセル1410のドレイン電圧を発生する。ベ
リファイサイクルの間、伝達されたメモリセル1410のド
レイン1412は、弱い電流源1440によってプルアップされ
ている。バイアス電圧Vbiasによってゲートされている
カスケードデバイス1430は、ドレイン1412のドレイン電
圧Vdrainを読み出しの妨害を防止するために約1.5V未満
の値に制限している。ドレイン電圧Vdrainが長い時間に
亘って約1.5Vを超過した場合、ドレイン電圧Vdrainによ
って引き起こされた電界によって加速された電子が、メ
モリセル1410のフローティングゲートから放出され、メ
モリセル1410の閾値電圧を減少させる。

ターゲット閾値電圧Vttが達成された後に、選択され
たメモリセル1410の制御ゲート1413に供給されている信
号Vanalogが、メモリセル1410を導通状態にする。即
ち、ドレイン1412はベリファイサイクルの間、メモリセ
ル1410を通して放電される。ドレイン1412の電位は、セ
ル1410が信号Vanalogと等しいかまたはそれ以上の値で
ある閾値電圧Vpに到達したときに高状態に留まる。通常
の反転センス増幅器1250とワンショット回路1260が、各
ベリファイサイクルの間、ドレイン1412のドレイン電圧
Vdrainをモニタする。ワンショット回路1260は、ドレイ
ン1412の電位が高い状態に保たれているときに変化し、
それによってメモリセル1410の閾値電圧がターゲット閾
値電圧Vttと等しいかまたはそれ以上であることを表
す。ワンショット回路1260は、電圧Vppの制御ゲート141
3が更にパルスを供給されることを防止し、若しくは、
書き込みを停止するために、1130（第11a図）または530
（第5a図及び第11b図）のような書き込み負荷曲線をデ
ィスエーブルする。

第12b図は、ベリファイサイクルの間に読み出し回路1
252と1270を用いる他の書き込みパスを表している。読
み出し回路1270と1252は各々、選択されたメモリセルの
制御電圧を駆動し、選択されたメモリセル内に記憶され
た値を表す電圧Voutを発生する。読み出し回路1270と12
52に対するさまざまな異なる実施例が、以下に説明され
る。回路1270及び1252は、読み出し動作と、書き込み動
作のベリファイサイクルとの両方を実行することができ
る。

書き込み動作の間、書き込み制御回路1280は高電圧シ
フタ1210と読み出し電圧源1270の何れが選択されたメモ
リセルの制御ゲートを駆動するかを制御する。書き込み
パルスの間、高電圧シフタ1210は、電圧Vppを制御ゲー
トに供給し、選択されたメモリセルの閾値電圧も上昇す
る。ベリファイサイクルの間、読み出し電圧源1270は、
選択されたメモリセルの読み出しを行うための制御ゲー
トへの電圧を供給する。他の回路（第12b図には図示さ
れていない）が、書き込みパルスの間に閾値電圧を上昇
させるために、そしてベリファイサイクルの間にセルを
読み出すために、ドレイン及びソース電圧を駆動する。

ベリファイサイクルの間、読み出し回路1252は、選択
されたセルの閾値電圧を読み出し、選択されたセルに記
憶された値を表す電圧Voutを比較器1254の入力端子に供
給する。アナログ信号Vanalogと１対１対応の関係を有
する信号V1は、比較器1254の第２の入力端子に供給され
る。比較器1254は、電圧Voutが最初に信号V1以上となっ
たときに、ワンショット回路160を変化させる。ワンシ
ョット回路1260が変化したとき、選択されたメモリセル
から読み出された電圧Voutは、信号V1を１回の書き込み
パルスあたりの閾値電圧の変化によって定義される分解
能の範囲に等しくし、ワンショット回路1260は書き込み
プロセスを終了させる信号を発生する。信号Vanalogは
信号V1との１対１対応の関係から求められ、書き込みは
更に書き込みパルスが供給されることを停止することに
よって終了され、若しくは選択されたセルに流れるチャ
ネル電流を停止させ、または書き込みパルスとチャネル
電流を両方を停止させることによって終了される。

ベリファイサイクルと、制御電圧のランプ時間は、メ
モリセルに対する書き込みのオーバヘッドに影響を与え
る。このオーバヘッドを減少させかつ書き込み速度を増
加させるためのいくつかの方法がある。第１の方法は、
書き込みパルスとベリファイサイクルはその大きさが均
一である必要はない。第15a図から第15i図は、書き込み
パルスとベリファイサイクルの波形の例を表している。
第15a図は、メモリセルの閾値電圧がターゲット閾値電
圧Vttに近づくに従って、書き込みパルスの幅が減少す
る波形を表している。これによって、ベリファイサイク
ルの数が、セルの閾値電圧がターゲット閾値電圧から遠
ざかるときに減少され、一方閾値電圧がターゲット電圧
Vttに近づく時改善された分解能と頻繁に行われるベリ
ファイサイクルが保持される。

第15b図は、時間と共に書き込みパルスの周期が増加
する波形を表している。第15c図は、書き込みの開始時
においてより高い効率の短書き込みパルスを用いるため
に書き込みパルスの周期を増加させ次に減少させ、書き
込みの過程の中程においてベリファイサイクルの数を減
少させ、書き込みの終了時点においてベリファイサイク
ルの数を増加させる波形が表されている。

第15d図は、初期の書き込みパルス1530の間に書き込
みベリファイサイクル1560をディスエーブルし、次の書
き込みパルス1540の間にベリファイサイクル1540をイネ
ーブルする波形を表している。第15d図の波形は、書き
込み時間を減少し、その利用は初期の書き込みパルス15
40の間の休止時間1560がベリファイサイクル1550に必要
とされる時間よりも短いためである。

第15e図は、ターゲット閾値電圧Vttを供給するVppの
レベルよりも高いピーク電圧を有する初期の書き込みパ
ルス1570の波形を表している。この初期の書き込みパル
スはメモリセルへの書き込みをより速く行い、閾値電圧
がターゲット閾値電圧Vttを越えて供給される前にその
大きさが減少される。第15f図は、それに続く書き込み
パルスよりもより高いピーク電圧値とより長い周期を有
する初期の書き込みパルスの波形を表している。第15f
図から第15h図は、書き込みパルスのピーク電圧値と周
期の両方を変化させる様々な方法を例示している。

第15i図は、書き込みパルスの幅とピーク電圧値を変
化させる他に書き込みパルスの形状も変えることができ
ること表している。例えば、書き込みパルスのランプ状
に増加する時間とランプ状に減少する時間を増加させる
ことによって（即ちランプ状に変化する速度を低下させ
ることによって）、メモリセルをピーク時のCHE注入電
流により長い時間保つことができる。

書き込みパルスに要求される最小の時間は、メモリア
レイの行ドライバが行ラインを充電及び放電する速度に
よって決定される。いくつかのメモリアレイでは行ライ
ンは、最小の幅の書き込みパルスが所望の分解能以上に
メモリセルの閾値電圧を上昇させるように、抵抗値及び
静電容量を有する。書き込みパルスの有効な幅を減少さ
せる１つの方法は、書き込みパルスの全体の期間にわた
って、一定のドレイン電圧を保つ代わりに各書き込みパ
ルス毎に一定の電荷Ｑをドレインに供給する方法であ
る。

第16a図は、書き込みパルスの間に選択されたメモリ
セル1610を流れる合計の電荷を制限する本発明の実施例
を表している。各々の書き込みパルスの前に、Ｐチャネ
ルトランジスタ1650と列デコードデバイス1630は、電圧
Vddをキャパシタ1640と、メモリセル1610のドレインと
に接続する。電圧Vddは、ホットチャネルエレクトロン
を供給するだけの十分な値を有し、メモリセル1610の構
造によって変化する。通常、電圧Vddは、電源電圧Vccに
よっては変化せず、高電圧チャージポンプ回路によって
供給されている。

第16b図は、第16a図の実施例に用いられる書き込みパ
ルス1690の例を表している。時刻T0において、書き込み
パルス1691が選択されたメモリセル1610の制御ゲート16
13に供給される前に、信号PRECHARGE CLOCKは、Ｐチャ
ネルトランジスタ1650をターンオンさせ、これによって
電圧Vddがノード1645のキャパシタ1640とに接続され
る。ノード1645とキャパシタ1640は、デコードデバイス
1630を含む列デコーダを通して、メモリセル1610を含む
メモリアレイ（図示されていない）のブロック内の任意
の列に接続される。列デコーダデバイス1630は、ノード
1645とキャパシタ1640とを選択されたメモリセル1610の
ドレイン1612に接続する。

時刻T1において、Ｐチャネルトランジスタ1650は、電
圧Vddを、キャパシタ1640とノード1645とから切り離
す。ノード1645は、電圧Vddに概ね等しい初期のドレイ
ン電圧Vdrainまで充電される。時刻T2において、書き込
みパルス1691が開始され、メモリセル1610はドレイン16
12を低レベル（第16b図では約0V）まで放電する。キャ
パシタ1640と、ドレイン1612とノード1645とに接続され
た回路内のキャパシタンスとが、ドレイン電圧Vdrainが
減少する速度を制御する。制御ゲート1613が高い電圧Vp
pに留まる場合においてさえも、CHE注入は、ドレイン電
圧Vdrainがメモリセル1610のチャネル内にホットエレク
トロンを供給するために必要とされる電界のレベル以下
に下がったときに停止する。これによって、短時間での
書き込みパルスが有効に発生され、高い閾値電圧の分解
能が達成される。時刻T3では、ドレイン1612がほぼ放電
されたとき、制御ゲート1613の電圧Vanalogまで低下
し、ベリファイサイクルが実行される。

書き込みパルスを発生させるもう１つの方法は、選択
されたメモリセルのドレイン電圧としてパルスを供給す
るものである。第16c図は、Ｐチャネルトランジスタ165
0のゲートに供給された書き込み制御信号が、選択され
たメモリセル1610のドレイン電圧Vdrainを制御する本発
明の実施例を表している。第16c図は、ノード1645に静
電容量が接続されていないという点において第16a図に
例示された実施例と異なる。第16a図及び第16c図の実施
例は、ドレイン1613に供給するパルスを制御するために
Ｐチャネルトランジスタ1650を用いている。代わりに、
Ｎチャネルトランジスタが、第16b図、第16d図、及び第
16e図に例示されたパルスと逆の位相の書き込み制御パ
ルスによって、更に電圧Vdd以上の電圧にブートストラ
ップされた高レベルのパルスを用いて、作動されてもよ
い。

第16d図は、第16c図のドレイン1612と制御ゲート1613
とに供給されるパルスのタイミングを表している。電圧
Vppは、時刻T0′において制御ゲート1613に供給され、
このとき電圧Vccは低い状態であり、メモリセル1610に
は電流が流れていない。書き込み制御信号は時刻T1′で
低い状態となり、ドレイン1612への書き込みパルス1651
が開始される。時刻T1′と時刻T2′との間で、メモリセ
ル1610を流れる電流が増加し、このときノード1645の電
圧はほぼ電圧Vddとなっている。制御ゲート1613が電圧V
ppなので、CHE注入は、メモリセル1610を流れる電流
と、メモリセル1610で生ずる電圧降下とがホットエレク
トロンを生み出すための臨界レベルを超えたときに十分
なものとなる。

時刻T2′で、書き込み制御信号が高状態となる。電圧
Vcd及びメモリセル1610を流れるチャネル電流が減少す
る。電圧Vdrainがホットエレクトロンの生成を停止した
ときにCHE注入が終了するので、書き込みパルス1651の
有効な時間は、制御ゲートが電圧Vppにとどまっている
時間によってではなく、書き込み制御信号の時間によっ
て限定される。書き込み制御信号は、制御ゲート1613の
電圧が時刻T3′で電圧Vanalogまで下がる前に、時刻T
2′で高状態となる。制御ゲート1613は、上述されたよ
うに、ベリファイサイクルのために電圧Vanalogまで減
少する。

第16d図に示されたものとは異なるタイミング図が第1
6e図に例示されており、ここでは、ドレイン1612が繰り
返しパルスを供給されており、一方制御ゲート1613は電
圧Vppにとどめられている。ドレイン1612に供給された
初期の書き込みパルス1661の間にはベリファイサイクル
が存在しない。ベリファイサイクル1652は、メモリセル
1610の閾値電圧がそのターゲット閾値電圧Vppに近づい
たときに、後続の書き込みパルス1663の間に生ずる。第
16e図の波形は、第15d図に関して説明された波形と等し
く、書き込みパルス1661の間の休止時間1662がベリファ
イサイクル1652に必要とされる時間よりも短くできるの
で、全体の書き込み時間を短くする。ドレイン書き込み
パルスの期間及び振幅を変えることによって、第15a
図、第15b図及び第15c図に例示された制御ゲート書き込
みパルスを変更する場合と同様に、書き込みパルスの効
果を調節する。

ドレインは通常制御ゲートに比べてより速く充電及び
放電されるので、メモリセルのドレインにパルス信号を
供給することによって、制御ゲートにパルス信号を供給
する場合よりもより短い有効な書き込みパルスを供給で
きる（通常のメモリアレイのドレインに接続された金属
ビットラインのRCの定数は、制御ゲートを構成するポリ
シリコン行ラインのRC定数よりも小さい）。上述された
ように、短パルスは、より良好な閾値電圧の分解能を提
供する。

ソースラインの電圧をパルス波にすることによって、
ドレイン電圧をパルス波にする場合と等しい効果が得ら
れる。しかしながら、通常のフラッシュEPROMでは、フ
ローティングゲートデバイスのブロックのソースはソー
スラインと直接接続されているので、ソース電圧をパル
ス波にすることによって、メモリセルの閾値電圧が書き
込まれることが妨害される。

第17a図及び第17b図は、初期の注入電流と書き込み速
度を増加させるためのより高い初期のドレイン電圧と、
分解能を向上させるためのターゲット閾値電圧付近での
より低いドレイン電圧とを提供するために時間によって
抵抗値を変化させる負荷曲線1730を備えた本発明のある
実施例が例示されている。負荷曲線1730は、２進カウン
タ1730と複数のトランジスタQ1からQnとを含む。一連の
トランジスタQ1からQnは、第11a図に関して説明された
ように高い抵抗値を有する。メモリセル510の制御ゲー
ト513に更に供給される書き込みパルスが、２進カウン
タ1732が書き込みパルス毎に増加され、かつ導通状態の
トランジスタQ1からQnの組み合わせが変化するように、
２進カウンタ1732のクロック入力端子にも供給されてい
る。負荷曲線1730の抵抗値は書き込みパルスが入力され
ると共に増加し、従ってメモリセル510を流れる電流と
ドレイン512の電圧とを減少させる。書き込みの間ドレ
イン電圧に対する負荷曲線の電流は、第17b図に例示さ
れた曲線1790から曲線1795へ変化し、メモリセル510を
流れる電流をCHE注入電流とが減少する。CHE注入電流を
減少させることによってターゲット閾値電圧付近での閾
値電圧の分解能が改善される。メモリセル510への書き
込みが行われた後に、リセット信号が次のメモリセルを
書き込むために２進カウンタ1732をリセットする。当業
者には理解されるように、上述された書き込みプロセス
は本発明に基づく様々な方法と組み合わされて変更する
ことができる。例えば、書き込みパルスの幅、ピーク電
圧、ドレイン電圧、及び負荷曲線の抵抗値は、ベリファ
イサイクルの間に測定されるメモリセルの閾値電圧に応
じて変更される。これらの変更は、メモリセルの閾値電
圧とターゲット閾値電圧の差に基づいて離散的なステッ
プで、若しくは連続的に変更される。上述されたプロセ
ス及び回路はそれぞれ独自に閾値電圧の電解能と書き込
み速度を改善することができ、またそれらのいくつかま
たは全てを組み合わせて閾値電圧の分解能と全体の書き
込み時間とを改善することができる。特に、書き込みの
間の選択されたセルの制御ゲート電圧を制御する上述さ
れた方法は、ドレイン電圧を制御する上述された方法と
組み合わせて用いることができる。

メモリセルに記憶されたアナログ信号を読み出すこと
は、セルの閾値電圧を測定し、次に測定された閾値電圧
からアナログ信号を再現することに等しい。上述された
ように、本発明のある実施例では、メモリセルの閾値電
圧はメモリセルに記憶されたアナログ信号Vanalogに等
しく、閾値電圧を測定することによって、信号Vanalog
と等しい信号が供給される。他の実施例では、セルの閾
値電圧は記憶された信号Vanalogの範囲と１対１対応の
関係を有し、測定された閾値電圧は信号Vanalogと等し
い電圧に変換されなければならない。

閾値電圧を読み出す１つの方法は、第18a図に例示さ
れたように、フラッシュEPROMセル1810をバイアスする
ものである。フラッシュEPROMセル1810は、メモリセル1
810の最大の可能な閾値電圧を越える電圧Vgまでにバイ
アスされている。メモリセル1810のドレイン1812は、プ
ルアップデバイス1832を介して電源電圧Vccに接続され
ている。プルアップデバイス1830は、メモリセル1810が
閾値電圧Vtの可能な範囲全体に亘って飽和領域で動作す
るように、抵抗値Ｒを有する。第18b図は、メモリセル1
810のＩ−Ｖ曲線1892から1896を表している。メモリセ
ル1810の飽和電流は、閾値電圧Vtの増加に伴って減少す
る。負荷曲線Ｉ−V1891と、Ｉ−Ｖ曲線1892から1896と
の交点は、ノード1825で読み出された出力電圧Voutであ
り、出力電圧Voutと閾値電圧Vtとの間の１対１対応を表
している。上述されたように、メモリセル1810の閾値電
圧Vtは、メモリセル1810に記憶されたアナログ信号Vana
logを表している。

第18a図の読み出し回路は２つの欠点を有する。第１
の欠点は、飽和領域にメモリセル1810をバイアスするこ
とによって、ドレイン電圧が高くなり、読み出し中のメ
モリセル1810の閾値電圧Vtが妨害されるということであ
る。第２の欠点は、電圧Voutと閾値電圧Vt（または信号
Vanalog）との間の線形性が低く、これにより信号Vanal
ogと等しい信号を形成することが困難となるということ
である。

読み出しが妨害されるという問題を解決するために、
第19a図に例示されたカスコードデバイス1940が、ドレ
イン電圧を約1.5V以下に制限する。これによって、メモ
リセル1910が線形領域で動作するように制限される。線
形領域では、メモリセル1910を流れる電流Idsは、式３
によって表されるようにフローティングゲート電圧Vfg
に応じて変化する。

Ids∝「（Vfg−Vt）×Vdrain−Vdrain²/2」 （式３） ここで、Vdrainはドレイン電圧を表し、Vtはメモリセ
ル1910の閾値電圧を表している。メモリセル1910の任意
の閾値電圧Vtに対して、電流Idsの変化量ΔIdsは、ドレ
イン電圧Vdrainが一定の場合には、フローティングゲー
ト電圧Vfgの変化量ΔVfgに比例する。

第19a図の読み出し回路では、カスコードデバイス194
0はメモリセル1910が線形領域内で動作するようにドレ
イン電圧Vdrainを制限し、電流ミラー回路1950と抵抗器
1960は、メモリセル1910を流れる電流Idsに比例する出
力電圧Voutを出力する。抵抗器1960は、電流ミラー回路
1950のＰチャネルプルアップデバイス1954が飽和領域内
で動作してＰチャネルトランジスタ1952と1954の両方が
電流ミラー回路を構成するように、その抵抗値が選択さ
れている。読み出しの間、チャージポンプ回路は、メモ
リセル1910の制御ゲート1913を、最大の可能な閾値電圧
よりも高い電圧Vgまでバイアスし、メモリセル1910のド
レイン電圧Vdrainが、メモリセル1910の閾値電圧に独立
して一定に保たれる。インバータ1935などの付加的なフ
ィードバック回路は、ドレイン電圧Vdrainを一定に保つ
べくカスコードデバイス1940のゲート電圧を増加若しく
は減少させるために用いられる。出力電圧Voutは、第19
b図において、抵抗器1960のＩ−Ｖ曲線1990と、メモリ
セル1910の異なる閾値電圧Vtに対応するＰチャネル電流
ミラートランジスタ1954のＩ−Ｖ曲線である曲線1992か
ら1996との交点によって表されているように、メモリセ
ル1910の閾値電圧Vtの概ね線形な関数となっている。

第20a図は、メモリセル1012の閾値電圧を読み出すた
めにソースフォロワー方法を用いる読み出し回路2000を
表している。読み出し回路2000は、ほとんど電力を消費
しないという利点を有する。通常のフラッシュEPROMア
レイでは、メモリセルのドレインは金属ビットラインを
介して列において互いに接続され、ソースは拡散された
金属ソースラインを介してブロックごとに互いに接続さ
れている。第20a図及び第20b図に関して行われた説明で
は、ソース2011は、アレイのソースラインに接続された
メモリセル101、ノードセル2010の端子からなり、ドレ
イン2012はビットライン2015に接続された端子からな
る。電流伝達端子としてソース端子及びドレイン端子の
何れが用いられるかに関する電気工学的な分類は、供給
された電圧によって異なり、及び用いられた構造上の分
類によっても異なる。

読み出し回路2000では、メモリセル2010の制御ゲート
2013とソース2011は、読み出しの間に高い状態にバイア
スされており、寄生容量2030、ビットライン2015、及び
行選択デバイス2020を介してビットライン2015に接続さ
れた部分は、出力電圧Voutに変化する。ソースフォロワ
ァ動作によってドレイン2012がVbias2−Vtよりも低い電
圧に保たれるので、電圧Voutは、メモリセル2010の閾値
電圧Vtと１対１の対応を有する。メモリセル2010に対す
る公知のボディー効果が、出力電圧Voutと記憶された信
号Vanalogとの間の関係に影響を及ぼし、その理由は読
み出し動作が読み出し動作の間にはメモリセル2010のソ
ースとして電気的に振る舞うドレイン2012を変化させ、
かつメモリセル2010のソースに対するバイアスを増加さ
せるからである。ソースに対するバイアスは、ソースの
バイアス電圧が0Vにおいて、メモリセル2010の閾値電圧
Vt0からの偏差δVgの原因となる。式４は偏差δVgを表
している。

δVg＝ｍ「（Vs＋２・φfp）^1/2−（２・φfp）^1/2」 （式４） ここで、ｍは基板内へのドーパントの濃度と酸化膜の
厚さとに応じて変化するボディーファクタであり、Vsは
ソースのバイアス電圧（ドレイン2012の電圧）であり、
２・φfpは、表面と基板（約0.6V）との間のフェルミポ
テンシャルの差を表している。

閾値電圧Vtの偏差δVtは、特に読み出し回路2000が書
き込み動作にベリファイサイクルで用いられていない場
合に、信号Voutと入力信号Vanalogとの間の関係を歪ま
せる。回路2000が、読み出し動作とベリファイサイクル
との両方のための閾値電圧Vtを読み出す場合、偏差δVt
は、アナログ信号Vanalogと閾値電圧Vtとの間の線形性
に影響を及ぼし、アナログ信号Vanalogと信号Voutとの
間の線形性を保つ。通常のフラッシュEPROMセルにおけ
る場合のようにボディーファクタｍの値が大きい場合、
アナログ入力Vanalogの閾値電圧Vtへの非線形のマッピ
ングは、望ましいものではなく、その理由はアナログ信
号Vanalogの均一なステップが、閾値電圧Vtの非線形な
不均一なステップとなるからである。信号Vanalog（及
び電圧Vout）のある値に対して、上述されたようにセル
の閾値電圧を変化させる書き込みパルスが、信号Vanalo
g（及びVout）での望ましい（所望の）分解能を越える
ような変化を引き起こすことがある。

本発明に基づくソースフォロワァの読み出しプロセス
は、メモリセル2010のドレイン・ソース電圧Vdsとチャ
ネル電流Idsを制御して読み出し歪みの問題を解消す
る。第20b図のタイミング図に表されているように、制
御ゲート2013は初めに電圧Vbiasに（通常0.6V）までバ
イアスされる。次に、時間δＴが経過した後に、この場
合にはドレインとして電気的に振る舞うソース端子2011
がグランド電位から緩やかにランプ状に上昇され電圧Vb
ias1（通常約0.6V）となる。ソース2011をランプ状に上
昇させることは、大きな電流でホットエレクトロンが発
生されることを回避するために初期の状態でメモリセル
2010が線形領域において動作するような速度で行われ
る。制御ゲート2013とドレイン2012との間の電位差が、
メモリセル2010の閾値電圧に達する前に、ドレイン2012
の電圧はソース2011の電圧に追従し、ドレイン・ソース
電圧Vdsを約1.5V以下に抑える。

列デコードデバイス2020を介してドレイン2012と接続
されたキャパシタンス2030は、ソース2011の電圧が上昇
するに伴って充電される。メモリセル2010が閾値電圧の
カットオフ値に近づく前に、電流Idsは小さい値であ
り、その理由はキャパシタ2030が充電された状態に留ま
り、かつ高抵抗負荷2040（通常1MΩから10MΩ）が電流I
dsを制限するからである。負荷2040は、出力電圧Voutが
オーバーシュートするのを防ぐためにグランド電位での
「ブリーダー」として動作する。負荷2040がない場合、
電源電圧の雑音が、電圧Vbias1を一時的に増加させ、ド
レイン2012（及び電圧Vout）を電源電圧が低下した時に
保たれている高いレベルに充電する。

メモリセル2010が飽和領域に入ったとき、ドレイン20
12の電圧がVbias−Vtを越えることがないので、ドレイ
ン・ソース電圧Vdsが増加する。読み出し妨害の問題
は、発生しないが、その理由は、（１）チャネル電流Id
sが、書き込みの間のチャネル電流Idsに較べて、読み出
し動作の間ではその大きさが1/10⁵または1/10⁶となって
おり、（２）フローティングゲート・ソース電圧の差が
小さく（約1V）、その結果フローティングゲートとソー
ス2011との間の垂直な電界が弱く、フローティングゲー
トとドレイン2012との間の電界が、フローティングゲー
トへの向かう電子を反発し、（３）ソースのバイアスを
原因とするボディ効果が基板を流れる電流の発生を減少
し、更にホットエレクトロンの発生をも減少させるから
である。

第20a図の読み出し回路は、ソース2011を高い電圧に
バイアスする。代わりに、ドレイン2012とソース2011と
の役割が交換され、ドレイン2012が第20b図に例示され
たようなタイミングを用いて読み出しの間に高い電圧に
バイアスされてもよい。

本発明に基づく実施例の他の読み出し回路は、フラッ
シュEPROMセルの制御ゲート電圧を緩やかにランプ状に
上昇させ、制御ゲートの電圧がセルの閾値電圧に達した
か否かを検知する。この実施例は、利用可能な読み出し
時間が書き込み時間と同等に長いオーディオレコーディ
ング及びプレーバックの用途のような用途において特に
利用価値が高い。第21a図は、フラッシュEPROMアレイ21
30の行ラインへ行デコーダ2120を介して制御ゲート電圧
を供給する低速ランプ回路2110を含む読み出しパス2100
のブロック図である。ランプ状に上昇される制御ゲート
電圧は、第21c図の時間に対する電圧の曲線2191に表さ
れているように連続的に変化するか、または第21c図の
時間に対する電圧の曲線2192に表されているようにステ
ップ上に変化する。

第21b図は、メモリアレイ2130から選択されたメモリ
セル2180を表しており、グランド電位に接続されたソー
ス2181と、読み出し妨害を防ぐために約1.5V以下に充電
されたドレイン2182とを有する。電流源2136とカスコー
ドデバイス2134とが、通常の列デコーダ2140の一部をな
す列デコーダトランジスタ2141を介してアレイ2130のビ
ットライン2135に接続されている（第21a図）。低速ラ
ンプ回路2110が制御ゲート2183にメモリセル2180の閾値
電圧Vt以下の電圧を供給し、そのときドレイン2182は高
い電圧（約1.5V）に留まり、その理由は選択されたメモ
リセル2180が導通していないからである（若しくはごく
わずかな量の省略可能な電流が流れている）。制御ゲー
トの電圧が閾値電圧Vtよりも高いとき、選択されたメモ
リセル2180はドレイン2182の電圧を低状態とするために
十分な電流をもって導通する。通常の反転センス増幅器
2150が行デコーダ2140を介して選択されたメモリセル21
80に接続されており、この選択されたメモリセル2180を
介して電流を検知する。センス増幅器2150は、制御ゲー
ト電圧が閾値電圧（選択されたメモリセル2180の）に達
したときに、サンプル・ホールド回路2170として動作す
るワンショット回路2160をトリップさせる。サンプル・
ホールド回路2170は、低速ランプ回路2110からの制御ゲ
ート電圧をサンプリングし、出力電圧Voutを供給する。
選択されたメモリセル2180のドレイン2182が高い状態か
ら低い状態に移ったとき、低速ランプ回路2110からの制
御ゲート電圧は、選択されたメモリセル2180の閾値電圧
と等しくなる。更に、読み出し動作中に用いられていた
（例えば電流源2136、反転センス増幅器2150、及びワン
ショット回路2160）を含む読み出し回路が書き込み動作
の間においてもベリファイサイクルのために用いられる
場合、閾値電圧Vtは、選択されたメモリセル2180に書き
込まれているアナログ信号Vanalogと等しい。上述され
た他の書き込みプロセスと異なり、信号の歪みがなく、
書き込み回路2100を用いていたときに必要とされる電圧
の変化もない。しかしながら、所望に応じて、読み出し
動作のための読み出し回路は、ベリファイサイクルのた
めの読み出し回路と同一のものでなくてもよい。いくつ
かの用途に対しては、閾値電圧の読み出し値の予め決め
られたオフセットを発生させるような意図的な変更点が
望まれる場合もある。更に、所望に応じて、書き込みの
前にアナログ信号を圧縮し、読み出しの後に出力電圧を
拡張するコンパンリング方法が用いられてもよい。

読み出し回路2100の他の利点は、選択されたフラッシ
ュEPROMセル2180のドレイン2182の代わりに低速ランプ
回路2110が出力電圧Voutを供給するということである。
低速ランプ回路2110の出力インピーダンスは、メモリ内
の通常のプルアップ装置及びビットラインのインピーダ
ンスよりも低く、ドレイン（ビットライン）電圧に応じ
て変化する出力電圧を読み出すよりも、出力電圧Voutの
読み出しをより早くかつより正確なものとする。更に、
複雑な回路を必要としない。

低速ランプ回路2110は、メモリアレイ2130内の最も低
い閾値電圧よりも低い任意の電圧から制御ゲート電圧を
ランプ状に上昇させることができる。代わりに、制御ゲ
ート電圧が高い電圧（可能な最大の閾値電圧よりも高い
値）からランプ状に減少され、選択されたメモリセルが
導通を停止したときに、閾値電圧が検出されてもよい。
上述された実施例では、ランプ状に上昇させることは、
一旦閾値電圧が検出されたときに停止され、この閾値電
圧は読み出し期間の終わりまで保たれる。

読み出しパス2100の精度は、ランプ速度若しくはラン
プステップサイズに応じて変化し、ワンショット回路21
60がサンプル・ホールド回路2170を動作させるまでの時
間には無関係である。ランプ速度が低いほど、読み出し
電圧Voutも精度若しくは分解能が上昇する。2Vから7Vの
範囲の閾値電圧に対して、20m秒ごとに制御ゲート電圧
を1mVずつ増加させることによって、全体の読み出し時
間が100μ秒以内で読み出しの分解能が1mVが達成され
る。従って、読み出しパス2100は、アナログ信号の記憶
の精度を限定するボトルネックとなることはない（読み
出し及び書き込み）。

第22図は、定電流源2210とキャパシタ2220とを含む高
精度連続ランプ回路を表している。キャパシタ2220は、
ランプ上昇の開始時において初期電圧V0（通常はグラン
ド電位）に予め充電されている。読み出し動作の間、電
流源2210は、キャパシタ2220の両端の出力電圧Voutが、
電流源2210からキャパシタ2220へ流れる電流の増加速度
と等しいランプ速度ΔV/ΔＴで線形的に上昇するよう
に、一定の電流でキャパシタ2220を充電する。

フラッシュEPROMセルは、他の型式のフローティング
ゲートメモリセルと同様に、ある時間に亘って内在する
充電損失を有する。この内在的な充電損失を補償するた
めに、基準セルの１つ若しくは複数の列がメモリアレイ
に加えられる。第23図は、基準セル2310を含む本発明の
ある実施例を表している。図面を明瞭にするために、第
23図では、１つの基準セル2310のみが例示されている。
実際のフラッシュメモリは通常基準列ライン2315を介し
て互いに接続されたドレイン2312を備えた数百個の基準
セル2310を含む。基準セル2310の列が更に加えられても
よい。各基準セル2310の制御ゲート2313は、行ライン23
30を介して同じアレイの行のメモリセル2320の制御ゲー
ト2323に接続されている（図面を明瞭にするために、１
つのメモリセル2320は行に設けられているものとして例
示されている）。基準セル2310のソース2311はグランド
電位に接続されている。

基準列はメモリアレイの任意の場所に設けられてよ
い。基準セル2310がアレイの一方のエッジ部分に設けら
れている場合、「ダミー」セルの列が、光学的な／マイ
クロローディング的な効果を最小にするために、アレイ
の最も外側の基準列の次にに設けられなければならな
い。同様の「ダミー」列及び行が、メモリアレイのもう
一方のエッジ部分に加えられなければならない。

通常の消去が行われた後に、可能な最小のアナログ信
号に対応する信号が、基準セル2310の各々に書き込まれ
る。即ち、基準セル2310の制御ゲート2313に最小電圧Vp
pが供給され、このときライン2315は書き込み動作中に
所望のドレイン電圧によって駆動されている。基準セル
2310に順番に最小のアナログ信号を書き込むに従って、
基準セル2310に書き込まれた信号が最大のアナログ信号
かまたは中間の電圧値に対応する。基準セル2310への書
き込みは、メモリセル2320への入力やアナログ信号の書
き込みの前に、または後に行われる。例えば、ほとんど
のメモリセル2320若しくは全てのメモリセル2320が比較
的短時間に書き込まれるサウンドレコーディングなどの
用途においては、基準列はレコーディングの初めに若し
くはレコーディングの終わりに書き込まれる。ランダム
アクセスが行われる用途では、基準セルは通常メモリセ
ルの対応するブロックが消去された後に書き込まれる。

選択されたメモリセル2320の読み出しの間、選択され
たセル2320と同じ行にある基準セル2310もまた選択され
ている。第23図の実施例は、例えば緩やかにランプ状に
読み出す過程が用いられている。低速ランプ回路2110
が、行ライン2330の電圧（セル2310と2320の制御ゲート
電圧）をランプ状に上昇させるので、メモリセル2310と
2320の閾値電圧は第23図に例示された別個の読み出しパ
スを介して別々に読み出される。セル2320（2310）用の
読み出しパスが、センス増幅器2150A（2150B）と、ワン
ショット回路2160A（2160B）と、サンプル・ホールド回
路2170A（2170B）とを含む。サンプル・ホールド回路21
70Aと2170Bは、各々、セル2320と2310の閾値電圧に等し
い出力電圧を発生し、この出力電圧は作動増幅器2350へ
送られる。

差動増幅器2350は、メモリセル2320の閾値電圧と基準
セル2310の閾値電圧との差に比例する差信号Voutを出力
する。従って、差信号Voutは、メモリセル2320の閾値電
圧Vt（記憶されたアナログ信号Vanalogを表す）と基準
セル2310の閾値電圧（可能な最小のアナログ信号を表
す）との差を表している。電源電圧、温度、及び固有の
充電損失などの変化、多くの共通モードの雑音、及びセ
ル2310及び2320用の書き込み回路及び読み出し回路のオ
フセットが、互いに影響し合い、差信号Voutにおいて打
ち消される。その結果、信号Voutの質が改善される。

更に基準列を加え差出力電圧を発生させることによっ
ても、その他の読み出しプロセスが行われる。第24図
は、選択されたメモリセル1910が線形領域にバイアスさ
れている第19a図に関して開示された読み出し回路を備
えたフラッシュメモリへ基準セル2410の列が加えられた
実施例が例示されている。基準列の基準メモリセル2410
は、第19a図で開示されたカスコードデバイス1940と、
列デコーダ1930と、ビットライン1915に実質的に等しい
列デコーダ2430と、ビットライン2415とを介してカスコ
ードデバイス2440によって読み出しを行う間に線形領域
にバイアスされている。カレントミラー回路1950と抵抗
器1960は、選択されたメモリセル1910の閾値電圧を表す
出力電圧Voutaを発生させる。カレントミラー回路2450
と抵抗器2460は、選択された基準セル2410の閾値電圧を
表す出力電圧Voutbを発生させる。２個のサンプル・ホ
ールド回路2170A及び2170Bは、選択されたメモリセル19
10からの出力電圧Voutaと基準メモリセル2410からの出
力電圧Voutbとを読み出し動作の間の予め決められた時
間内でサンプルする。これら２つの電圧VoutaとVoutb
は、差信号Voutを発生させる作動増幅器2350へ供給され
る。

第25図は、第20a図及び第20b図に関して説明されたソ
ースフォロワァ読み出しプロセスに用いられる基準セル
2510を用いた実施例を表している。読み出しの間、予め
決められたバイアス電圧Vbias2（約6V）が、アレイの選
択されたメモリセル2010と選択された基準セル2510の両
方の制御ゲートに供給された後に、共通のソースライン
2011（セル2510と2010の）が、ランプ状に電圧Vbias1ま
で上昇され、上述されたように読み出しの妨害が防止さ
れる。列ライン2015の電圧Voutaと基準列ライン2515の
電圧Voutbとは、各々、セル2010と2510の閾値電圧との
間に１対１の対応関係を有する。サンプル・ホールド回
路2170Aと2170Bは予め決められた時間の間に同時に電圧
VoutaとVoutbをサンプルする。サンプルされた電圧Vout
aとVoutbとの差は、基準セル2510の閾値電圧に対する選
択されたメモリセル2010の閾値電圧を表し、また選択さ
れたメモリセル2010に記憶された入力アナログ信号を表
している。

上述されたように、電源電圧及び温度の変化ばかりで
なく、物理的寸法の変化、プロセスの変化及び他の要因
が、読み出し動作の間にセルを流れる電流がある読み出
し動作から次の読み出し動作の間に変化する原因とな
る。電流の変化が、第21a図、第21b図、第21c図、第22
図、及び第23図に関して上述された制御ゲート低速ラン
ププロセスでは特に重要であり、その理由はワンショッ
ト回路2160のトリップ点が、メモリセルを流れる電流に
対するプルアップデバイスを流れる電流に応じて変わる
ためである。

第23図は、これらの変化を補償するために「セルトラ
ッキング」電流源を用いる様子を表している。カレント
ミラー回路2380は、電流・ソースプルアップデバイス23
28と2318を、初期レベルの閾値電圧を有する基準セル23
40を流れる電流にミラーする。カレントミラー回路2380
は、Ｐチャネルデバイス2348を含み、このＰチャネルデ
バイス2348は、セル2320と2310とを流れるカレントミラ
ー電流が基準セル2340を流れる電流の予め決められた割
合の電流となるように、デバイス2328と2318に対してそ
の寸法が異なるものとされている。従って、列ライン23
25と基準列ライン2315とを流れる電流は、基準セル2340
を流れる真性セル電流を追従し、ワンショット回路2160
aと2160bのトリップ点は、上述された変化に対してその
感度が低いものとなる。

１つのメモリセルに対してアナログ信号の書き込み及
び読み出しを行う上述された実施例はまた、アナログ記
憶アレイのメモリセルに複数のアナログ信号を読み出し
及び書き込み（同時に）するシステムにも用いることが
できる。第26図は、アナログ記憶アレイ2640に対して複
数のアナログ信号を読み出し及び書き込むシステムを表
している。アナログ書き込み手段2630は、Ｎ個のパラレ
ルアナログ信号を、通常のアナログ入力バッファ2670か
らアナログ記憶アレイ2640へ書き込む。このアナログ書
き込み手段2630は、上述された１つ若しくは複数の書き
込み回路とプロセス（ベリファイサイクルをも含むもの
であってもよい）の任意の組合せからなる。アナログ読
み出し手段2650は、上述された読み出し回路と読み出し
プロセスの任意の組合せであり、アナログ記憶アレイ26
40からのＮ個のアナログ信号を通常のアナログ出力バッ
ファ2610へ読み出す。複数のアナログ信号のパラレルな
読み出し及び書き込みは、アナログメモリの用途を、音
声及びオーディオレコーディング及びプレーバックで必
要とされるよりもより高い入出力速度を必要とする用途
にまで拡張する。

本発明に基づく書き込み及び読み出しプロセスはま
た、通常のディジタルデータ及びディジタル情報を記憶
するためにも用いることができる。第27図に例示された
メモリ2700は、複数ビットの通常のディジタルデータを
取り扱うものである。入出力バッファ2710は、データバ
ス2770と通常のディジタル・アナログ変換器（DAC）272
0との間と、データバス2770と通常のDAC2760との間の通
常のインタフェースを構成する。DAC2720は入力ディジ
タルデータを離散的値を有するアナログ信号に変換す
る。アナログ書き込み手段2730は、アナログ信号を、閾
値電圧を変化させる方法でメモりアレイ2740へ書き込
む。アナログ書き込み手段2730は、上述された１つ若し
くは複数の書き込み回路と書き込み方法（ベリファイサ
イクルを含むものであってよい）の任意の組合せを用い
ることができる。アナログ読み出し手段2750は記憶され
た情報を読み出し、上述された読み出し回路と読み出し
方法の任意の組合せを用いるものである。ADC2760は、
記憶アレイ2740のメモリセルから読み出された出力電圧
を、複数ビットの通常のディジタルデータに変換する。

上述されたように、アナログ型式で通常のディジタル
情報を記憶することの利点は、メモリアレイ2740の寸法
を縮小できるということである。通常の二進メモリセル
に記憶するために１ビット当たり１つのメモリセルを必
要とするデータは、閾値電圧を変化させる方法によって
１つのメモリ当たり複数のビットで記憶できる。１セル
当たりの分解能若しくはビットの数は、DAC2720の分解
能若しくは精度、アナログ書き込み手段2730、アナログ
記憶アレイ2740、アナログ読み出し手段2750、ADC2760
などのいくつかの要因に応じて変化する。本発明に基づ
けば、1mVよりも良好な閾値電圧の分解能が達成され、
従って各々の5Vの閾値電圧の範囲は4096以上の区別可能
なアナログレベルを有し、12ビット若しくはそれ以上の
ディジタル情報を記憶できる。ディジタル情報は、任意
に通常のディジタル圧縮手段（メモリ装置2700の外部で
実行される）によって圧縮された圧縮ディジタルデータ
からなるものであってもよい。

バス2770のデータのビット数が１つのメモリセル内に
システム2700が記憶できる分解能を上回る場合、データ
が分割され２つ若しくはそれ以上のメモリセルに記憶さ
れる。例えば、入力データバス2780の16ビットのデータ
信号は、２つの８ビット信号に分割される。DAC2720
は、２つの８ビット信号を、各々が256の可能なレベル
を有する２つのアナログ信号に変換し、アナログ書き込
み手段2730は、２つのアナログ信号を、アナログ記憶ア
レイ2740の２つのメモリセルへ書き込む。読み出しの
間、アナログ読み出し手段2750は２つのアナログ信号を
読み出し、ADC2760は、２つのアナログ信号を２つの８
ビットディジタル信号に変換する。次に２つの８ビット
ディジタル信号は組み合わされてデータバス2790上の16
ビットの１つの出力信号となる。

これまでに、本発明がある特定の実施例に関して説明
されたが、これらの説明は本発明の用途の単なる例示で
あり、いかなる限定をも意図するものではない。開示さ
れた実施例の特徴のさまざまな変更及び組合せは、添付
の請求の範囲によって定義される本発明の技術的視点内
で逸脱するものではないことは当業者には明らかであ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−198187（ＪＰ，Ａ) 特開 平５−74179（ＪＰ，Ａ) 特開 昭50−28737（ＪＰ，Ａ) 特開 昭56−101696（ＪＰ，Ａ) 特開 昭57−12491（ＪＰ，Ａ) 特表 平４−507320（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 27/00 101 G11C 16/02

Claims (24)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルにアナログ信号のレベルを書き
   込む方法であって、 前記メモリセルの制御ゲート、ドレイン、ソースに、各
   々、第１の信号、第２の信号、第３の信号を供給する過
   程を有し、前記第１、第２、及び第３の信号は、一連の
   分断された期間中、前記メモリセルの閾値塩圧を変化さ
   せ、 前記第１の信号を供給する過程が、 各期間中前記制御ゲートに第１の電圧を印加する過程
   と、 期間と期間の間、前記制御ゲートに、前記アナログ信号
   の前記レベルと１対１対応の関係を有するように関連づ
   けられた第２の電圧を供給する過程とを有し、 当該方法は更に、 前記第２の電圧が印加されている間に前記メモリセルが
   導通したか否かを、期間と期間の間において、検出する
   過程と、 前記検出する過程によって前記メモリセルの前記閾値電
   圧がターゲットレベルに到達したことが示されたとき、
   前記閾値電圧の更なる変化を停止する過程とを有し、 前記第２の信号を供給する過程が、前記ドレインにパル
   ス電圧を供給する過程を有し、前記分断された各期間中
   に、前記第２の信号が第３の電圧と等しいピーク電圧値
   に達することを特徴とするメモリセルにアナログ信号の
   レベルを書き込む方法。
2. 【請求項２】前記期間中、前記第２及び第３の信号が、
   前記アナログ信号の前記レベルとは独立した電圧レベル
   にあることを特徴とする請求項１に記載の方法。
3. 【請求項３】前記第１の電圧が、前記アナログ信号のと
   り得るレベルと１対１対応の関係をもって前記アナログ
   信号に応じて変化することを特徴とする請求項１に記載
   の方法。
4. 【請求項４】前記第３の電圧が、前記アナログ信号のと
   り得るレベルと１対１対応の関係をもって前記アナログ
   信号に応じて変化することを特徴とする請求項１に記載
   の方法。
5. 【請求項５】メモリセルにアナログ信号を記憶する方法
   であって、 前記メモリセルの制御ゲートに、前記アナログ信号と１
   対１対応の関係を有する第１の電圧を供給する過程と、 前記メモリセルのドレインを可変負荷を介して定電圧源
   に接続する過程と、 基準電圧を前記メモリセルのソースに供給する過程と、 前記アナログ信号に基づいて前記可変負荷を設定する過
   程とを有し、 前記可変負荷の設定によって、前記ドレインにおける第
   ２の電圧が前記第１の電圧に依存しないように、前記第
   １の電圧が前記アナログ信号に応じて変化することによ
   る効果が打ち消され、 前記第１、第２及び基準の電圧の組み合わせは、チャネ
   ルホットエレクトロン注入を引き起こし、それによっ
   て、前記メモリセルの閾値電圧が、記憶される前記アナ
   ログ信号を表すターゲットレベルに設定されることを特
   徴とするメモリセルにアナログ信号を記憶する方法。
6. 【請求項６】前記可変負荷が、 前記ドレインと電圧源との間に並列に接続された複数の
   トランジスタと、 前記複数のトランジスタのゲートに接続されたアナログ
   ・ディジタル変換器とを有し、 前記可変負荷を設定する過程が、前記複数のトランジス
   タによって供給される負荷が前記アナログ信号に応じて
   変化するように、前記アナログ信号を前記アナログ・デ
   ィジタル変換器に供給する過程を有することを特徴とす
   る請求項５に記載の方法。
7. 【請求項７】前記可変負荷が、 前記ドレインと電圧源との間の第１のトランジスタと、 前記第１のトランジスタのゲートに接続されたソース
   と、ゲートとを有する第２のトランジスタであって、前
   記第１のトランジスタを流れる電流が、前記第２のトラ
   ンジスタを流れる電流をミラーする、前記第２のトラン
   ジスタと、 前記第２のトランジスタと直列に接続された第３のトラ
   ンジスタとを有し、 前記可変負荷を設定する過程が、前記第２及び第３のト
   ランジスタを流れる前記電流を制御するべく、前記第３
   のトランジスタのゲートに前記アナログ信号を供給する
   過程を有することを特徴とする請求項５に記載の方法。
8. 【請求項８】メモリセルへアナログ信号を書き込む回路
   であって、 前記アナログ信号に応じて変化する第１の電圧を発生す
   る電圧シフタと、 前記電圧シフタを前記メモリセルの制御ゲートに接続す
   る手段と、 前記メモリセルのドレインに接続されたプルアップデバ
   イスとを有し、 前記電圧シフタが、 出力端子と、負の入力端子と、前記アナログ信号に応じ
   て変化する信号を受け取る正の入力端子とを有する第１
   の増幅器と、 第２の電圧の端子に接続された第１の端子と、前記電圧
   シフタの出力ノードに接続された第２の端子とを有する
   第１の抵抗器と、 グランドに接続された第１の端子と、前記第１の増幅器
   の前記負の入力端子に接続された第２の端子とを有する
   第２の抵抗器と、 前記出力ノードに接続されたドレインと、前記第２の抵
   抗器の前記第２の端子に接続されたソースと、前記第１
   の増幅器の前記出力端子に接続されたゲートとを有する
   トランジスタとを有することを特徴とするメモリセルに
   アナログ信号を書き込む回路。
9. 【請求項９】前記第１の抵抗器が、前記第２の抵抗器と
   等しい値の抵抗値を有することを特徴とする請求項８に
   記載の回路。
10. 【請求項１０】正の入力端子と、基準電圧に保持された
    負の入力端子と、前記第１の増幅器の前記正の入力端子
    に接続された出力端子とを有する第２の増幅器と、 前記第２の増幅器の前記正の入力端子に接続された第１
    の端子と、前記アナログ信号を受信する第２の端子とを
    有する第３の抵抗器と、 前記第１の増幅器の前記正の入力端子と、前記第２の増
    幅器の前記正の入力端子との間に接続された第４の抵抗
    器とを更に有することを特徴とする請求項８に記載の回
    路。
11. 【請求項１１】前記第１の抵抗器と前記第２の抵抗器と
    が等しい抵抗値を有し、 前記第３の抵抗器と前記第４の抵抗器とが等しい抵抗値
    を有することを特徴とする請求項10に記載の回路。
12. 【請求項１２】メモリセルへアナログ信号を書き込む回
    路であって、 前記アナログ信号に応じて変化する第１の電圧を発生す
    る電圧シフタと、 前記電圧シフタを前記メモリセルの制御ゲートに接続す
    る手段と、 前記メモリセルのドレインに接続されたプルアップデバ
    イスと、 前記メモリセルと構造が等しい基準セルと、 前記電圧シフタと前記基準セルとに接続された高電圧チ
    ャージポンプ回路とを有し、 前記第１の電圧が前記高電圧チャージポンプ回路によっ
    て供給される電圧に応じて変化し、前記高電圧チャージ
    ポンプ回路によって供給される前記電圧が前記基準セル
    を流れる電流を追従することを特徴とするメモリセルへ
    アナログ信号を書き込む回路。
13. 【請求項１３】メモリセルへアナログ信号を書き込む回
    路であって、 前記アナログ信号に応じて変化する第１の電圧を発生す
    る電圧シフタと、 前記電圧シフタを前記メモリセルの制御ゲートに接続す
    る手段と、 前記メモリセルのドレインに接続されたプルアップデバ
    イスとを有し、 前記プルアップデバイスが、前記アナログ信号に応じて
    変化する可変インピーダンスを有することを特徴とする
    メモリセルへアナログ信号を書き込む回路。
14. 【請求項１４】前記プルアップデバイスが、 電圧源と、 前記メモリセルの前記ドレインと、前記電圧源との間に
    並列に接続された複数のトランジスタと、 前記複数のトランジスタのゲートに接続されたアナログ
    ・ディジタル変換器とを有し、該アナログ・ディジタル
    変換器への入力信号に応じて前記複数のトランジスタの
    所定の組合せがターンオンするようにしたことを特徴と
    する請求項13に記載の回路。
15. 【請求項１５】前記プルアップデバイスが、電圧源と、
    前記電圧源とグランドとの間で前記メモリセルに直列に
    接続された第１のトランジスタとを有し、 前記回路が、 前記電圧源がグランドとの間で直列に接続された第２の
    トランジスタと第３のトランジスタであって、前記第２
    のトランジスタのゲートが前記第２のトランジスタのド
    レイン及び前記第１のトランジスタのゲートに接続され
    ている、前記第２のトランジスタと前記第３のトランジ
    スタと、 前記アナログ信号に応じて変化する電圧を、前記第３の
    トランジスタのゲートに供給する手段とを更に有するこ
    とを特徴とする請求項13に記載の回路。
16. 【請求項１６】メモリセルにアナログ信号を記憶する方
    法であって、 前記メモリセルの制御ゲートに第１の書き込みパルス列
    を供給する過程であって、前記書き込みパルスが前記メ
    モリセルの閾値電圧をターゲット閾値電圧に向けて変化
    させる、前記第１の書き込みパルス列を供給する過程
    と、 前記第１の書き込みパルス列中の隣り合う書き込みパル
    ス対の間に、前記メモリセルの前記閾値電圧が前記ター
    ゲット閾値電圧に達していないことを検出する過程とを
    有し、 前記検出する過程は、 前記メモリセルのドレイン／ソースを高インピーダンス
    負荷を介してグランドに接続する過程と、 前記メモリセルの前記制御ゲートに第１のバイアス電圧
    を供給する過程と、 前記メモリセルのソース／ドレインの電圧を、基準電圧
    から第２のバイアス電圧へランプ状に変化させる過程で
    あって、前記ランプ状の変化は、初めに前記メモリセル
    を線形領域で動作させ且つチャネルホットエレクトロン
    が前記メモリセルの前記閾値電圧を乱すことを防止する
    ような速度で行われる、前記ランプ状に変化させる過程
    と、 前記メモリセルの前記ドレイン／ソースにおいて出力電
    圧を読み出す過程と、 前記ターゲット閾値電圧に対応する予想される値と、前
    記出力電圧とを比較する過程とを有することを特徴とす
    るメモリセルにアナログ信号を記憶する方法。
17. 【請求項１７】メモリセルの閾値電圧を読み出す方法で
    あって、 前記メモリセルのドレイン／ソースを、高インピーダン
    ス負荷を介して基準電圧に接続する過程と、 前記メモリセルの制御ゲートにバイアス電圧を供給する
    過程と、 前記メモリセルのソース／ドレインの電圧を、前記基準
    電圧から前記バイアス電圧に向けてランプ状に変化させ
    る過程であって、前記ランプ状の変化は、初めに前記メ
    モリセルが線形領域で動作し且つチャネルホットエレク
    トロンが前記メモリセルの前記閾値電圧を乱すことを防
    ぐような速度で行われる、前記ランプ状に変化させる過
    程と、 前記ドレイン／ソースの電圧を検出して、前記メモリセ
    ルの前記閾値電圧を求める検出過程とを有することを特
    徴とするメモリセルの閾値電圧を読み出す方法。
18. 【請求項１８】ランプ状の変化が始まる前において、前
    記バイアス電圧を前記制御ゲートに供給している間に、
    前記メモリセルの前記ソース／ドレインに前記基準電圧
    を供給する過程を更に有することを特徴とする請求項17
    に記載の方法。
19. 【請求項１９】前記ドレイン／ソースの前記電圧を検出
    する前記過程が、 前記メモリセルと同じ構造を有する基準セルの閾値電圧
    を表す基準信号を発生する過程と、 前記ドレイン／ソースを、差動増幅器の第１の入力端子
    に接続する過程と、 前記基準信号を、前記差動増幅器の第２の入力端子に供
    給する過程と、 前記差動増幅器の出力電圧を測定する過程とを更に有す
    ることを特徴とする請求項17に記載の方法。
20. 【請求項２０】前記基準信号を発生させる過程が、 前記基準セルのドレイン／ソースを、高インピーダンス
    負荷を介して、グランドに接続する過程と、 前記基準セルの制御ゲートに第１のバイアス電圧を供給
    する過程と、 前記基準セルのソース／ドレインの電圧を、前記基準電
    圧から前記第２のバイアス電圧に向けてランプ状に変化
    させる過程とを有し、 前記ソース／ドレインが前記バイアス電圧にあるとき、
    前記基準セルのドレイン／ソースが前記基準信号を担う
    ことを特徴とする請求項19に記載の方法。
21. 【請求項２１】メモリセルの閾値電圧を読み出す回路で
    あって、 前記メモリセルのソース／ドレインに接続されたランプ
    回路と、 前記メモリセルのドレイン／ソースの間に接続された高
    インピーダンス負荷と、 電圧源と、 前記メモリセルの読み出しの間前記メモリセルの制御ゲ
    ートに前記電圧源を接続し、一定の遅れの後に、前記ラ
    ンプ回路を駆動する制御回路とを有し、 前記メモリセルの前記閾値電圧を表す電圧が、前記メモ
    リセルの前記ドレイン／ソースにおいて与えられること
    を特徴とするメモリセルの閾値電圧を読み出す回路。
22. 【請求項２２】メモリセルにアナログ信号のレベルを書
    き込む方法であって、 前記メモリセルの制御ゲート、ドレイン、ソースに、各
    々、第１の信号、第２の信号、第３の信号を供給し、前
    記第１、第２及び第３の信号により、一連の期間中、前
    記メモリセルの閾値電圧が変化するようにする過程と、 前記期間と期間の間に、前記メモリセルの前記閾値電圧
    が、前記アナログ信号の前記レベルを表すターゲットレ
    ベルに達したかを検出する過程と、 前記検出過程が、前記メモリセルの前記閾値電圧がター
    ゲットレベルに達したことを示す場合、前記閾値電圧が
    更に変化することを停止する過程とを有し、 前記第３の信号を供給する過程が、 定電圧源と、前記メモリセルの前記ドレインとの間に、
    並列に、複数のトランジスタを接続する過程と、 前記トランジスタのゲートにカウンタを接続する過程
    と、 前記期間に対応する複数のパルスを前記カウンタに供給
    し、前記カウンタが前記トランジスタを段階的にターン
    オフするようにすることで、前記定電圧源と前記メモリ
    のドレインとの間の抵抗値を増加させる過程とを有し、
    それによって、前記一連の期間の後の方の期間において
    前記閾値電圧の変化の割合がより小さくなるように、前
    記一連の期間の後の方の期間において前記第２の信号の
    電圧が変化することを特徴とするメモリセルにアナログ
    信号のレベルを書き込む方法。
23. 【請求項２３】前記期間と期間の間、前記第１、第２、
    及び第３の信号によって、前記制御ゲートと前記ソース
    との間の電位差が、前記閾値電圧に対するターゲットレ
    ベルと等しくなるようにされ、 前記検出する過程が、前記メモリセルが導通しているか
    否かを検出する過程を有することを特徴とする請求項22
    に記載の方法。
24. 【請求項２４】前記第１の信号が、前記期間中に、前記
    メモリセルに対する前記閾値電圧の前記ターゲットレベ
    ルに近い値の飽和閾値電圧を提給するように選択された
    電圧レベルを有することを特徴とする請求22に記載の方
    法。