JP3968400B2 - 調整読み取り電圧によるマルチレベルメモリ回路 - Google Patents
調整読み取り電圧によるマルチレベルメモリ回路 Download PDFInfo
- Publication number
- JP3968400B2 JP3968400B2 JP50263798A JP50263798A JP3968400B2 JP 3968400 B2 JP3968400 B2 JP 3968400B2 JP 50263798 A JP50263798 A JP 50263798A JP 50263798 A JP50263798 A JP 50263798A JP 3968400 B2 JP3968400 B2 JP 3968400B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- memory circuit
- write
- binary information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
本発明は、請求項1の序文による、2進情報のためのマルチレベルのメモリ回路に関する。
このタイプのメモリは電源がなくても長期間に渡って記憶された情報を保持することができるため通常「非揮発性」といわれており、EPROM、EEPROM、およびフラッシュEEPROMファミリーを含んでいる。
背景技術
米国特許第5,218,569号および第5,394,362号より、このタイプのマルチレベル非揮発性メモリが公知である。フラッシュEEPROMマルチレベルメモリの構造は、1995年2月16日1SSCC95会議の「マルチレベルセル32メガバイトフラッシュメモリ」TA7.7項にも記されている。
本明細書も、プログラムパルスと検証ステップとの周期的繰り返しによってプログラミングまたは書き込みの問題を示すものでありまたこれを解決するものである。特に、そのゲート端子およびソース端子間において、供給回路によって電源を供給される行デコーディング回路からの電圧書き込みパルス、に書き込みされるセルが与えられる。つぎにこのセルは後その閾値電圧のレベルを確認するために読み取られ、新しいパルスがそこに与えられるかどうか、またはプログラミングが終了したかどうかを決定する。
上記記載は、四つのレベルのプログラムおよび各レベルにつきおよそ500mVの閾値電圧の配電であると仮定する。これには、集積電子記憶装置に対して約3.3Vの供給電圧のためにレベル間における約500mVの間隔を含んでいる。
たとえば遠隔通信に利用するための電子装置の多くのメーカーが望むように、供給電圧がより低かったとすると、こうした値を減少しなければならず、またレベル数が増加するにつれてさらに減少しなければならない。
狭すぎる配電および接近しすぎるレベルを共に設定すると、プログラミング時間を拡張しなければならないが、これはプログラム周期数が、高度に洗練されまた複雑な読み取り回路と同様に、増加しならなければならないからである。
それらの構成パラメータから予め正確に決定できる電圧降下を呈する能動素子で用いられる複数の所定の電圧値の単結晶に集積可能な発振器は欧州特許第0715312号から周知である。
本発明は、閾値電圧の所与の配電を有する不揮発性メモリセルのセットが同じ電気的「取り扱い」を受けたときに、その配電がほぼ一定のままであり、またかなり正確に決定不可能な量の電圧をシフトするという観察に基づいたものである。
発明の開示
したがって、本発明は、セル全てに電気的に一致する書き込み動作を配置することを目的としており、書き込み電圧を少なくとも供給電圧に依存しなくさせるよう、書き込み電圧を調整することで行われる。
シフトの不正確さによる読み取りエラーを回避するため、レベルが十分に間隔を空けられていると有利であり、これは供給電圧に対して高い書き込み電圧を内部で発生することで得られる。
十分に間隔を空けたレベルでは、書き込み動作はそれほど重要ではなく、適度に調整された幅および持続時間の単一パルスで行うことができるという利点がある。
本発明は添付の図面と参照して読むために、次の説明からより明確に理解することができる。
図面の詳細な説明
図1は、セルの特性に対するその関連するレベルとゲイン変数を示す。
図2は、従来の電子記憶装置および本発明による電子記憶装置のアーキテクチャを示す。
図3は、セルの閾値電圧の配電に対するそれに関するレベルを示す。
図4および図5は、本発明による発生回路の部分のための第一および第二の回路図を示す。
発明の実施形態
図1は、一つのレベルに関連するセルがまったく同じ閾値電圧を有する理想的な状況を示したものである。図1の例において、四つの離散的セル閾値電圧値L0、L1、L2、L3に関連する四つの離散的レベルDL0、DL1、DL2、DL3が設けられている。これは極度に複雑な書き込みおよび消去方法を採用することによって得られるにすぎず、こうした状況は実際にはせいぜいアプローチできるだけである。
使用する方法にかかわらず、一つのレベルに関連する様々なセルの特性は、集積回路の製造によって完全に一致するセルを生み出すことができないため、異なることになる。このように、こうした特性は図1において、破線に示され、またDL0、DL1、DL2、DL3で参照されるように、図1における実線によって示される平均的な特性を中心にした配電を示す。同一の配電におけるセルを異なるものにするパラメータは、いわゆるセルの「ゲイン」といわれる。
読み取り動作とは読み取り線で読み取られるセルの特性の共通点を見つけることである。図1は三つの実行可能な読み取り線RD1、RD2、RD3を示している。
図1から分かるように、「簡単な」読み取り、つまりレベル間の混乱の可能性が小さい場合、後者は十分間隔を空けて配置すべきである。図1は、供給電圧VCCが低い場合(たとえば2.2ボルト)の典型的な状況を示している。図1に示すようにレベル間隔を均一にする必要がないことを理解すべきである。反対に、間隔は読み取りにもっとも適して最適化することができる。
読み取り線RD1、RD2、RD3の三つ全ては、セルが供給電圧VCCよりも高い電圧VGSを供給することが必要である。さらに、線RD2および線RD3は、電圧VGSの値が読み取られるセルのドレイン端子とソース端子間を流れる電流IDに応じて制御されることが必要である。こうした線は異なるレベルに関連するセルが容易に互いに異ならせることができるように配置するべきである。
容易に実行された読み取り線は線RD1であり、これは上記で説明された通常の読み取り形態に対応している。読み取り電圧VLは、レベルL2(ボトムの下部から二番目)よりも少なくとも高くなければならず、そうでなければレベルL2およびL3は電流IDに応じて異なることができない。レベルL3よりも高い電圧VLを有していることはあまり使い物にならず、2つの短所を生じさせかねない。一方では、電流IDの四つの異なる値を区別する必要があり、また別の一方では、上部に向かって進むと、その分岐(diverging)特性のために、特にL0およびL1において、レベルを混乱させる恐れがある。
図3は閾値電圧配電における書き込み方法の効果を示している。所与の配電を有するセルのセットがまったく同じ電気的「処理」を受けるかどうか確認して、配電はほぼ一定を保ち電圧をシフトする。シフトの程度についての不確実性は書き込み方法に実質的に依存する。かなり簡単な方法を使用することにより、初期レベルL0からの効果を、異なるエンドレベルL1、L2、L3で図3に示すことができる。
単純な読み取り方法(読み取り線RD1)および単純な書き込み方法に関連する分岐(divergence)の問題はレベル数を制限し、たとえば12ボルトから15ボルト相違までの範囲に、使用可能な電圧を制限する傾向にあるCMOS技術が使用されている場合、よりいっそう制限することになる。
本発明のマルチレベルメモリ回路はつぎのものを含む。
a)それぞれ、一アイテム以上の2進情報を記憶するようになっており、少なくとも一つの浮遊ゲートMOSトランジスタでできた、情報はセルの閾値電圧のレベルに応じた各セルに記憶される、複数のメモリセル。
b)供給電圧を入力するようにされた複数のセルのための書き込み信号発生回路。
書き込み信号は、調整値の幅を有する、記憶される所与の情報のための全てのセルと電気的に同じである。たとえば、このように、各セルが2ビットに対応する一アイテムの2進情報を記憶する場合、理論上、四つの異なる書き込み信号が必要になる。実際、不揮発性メモリを再プログラムすることができないため、四つのレベルは消去により得られるので、三つの離散的書き込み信号で十分とすることができる。
こうしたメモリ回路では、書き込み信号発生回路が、設けられている離散的レベルの数(本例においては4)に応じた離散的調整値(本例においては3)から選択可能な値を有している書き込み電圧を内部で発生しなければならないようにしてもよい。
または、書き込み信号発生回路は、設けられている離散的レベルの数(本例においては4)に応じた離散的調整値を有する書き込み電圧の数(本例においては3)を内部で発生することができる。この代替例は(別々のアレイにおいて)いくつかのメモリセルを同時にプログラムしなければならない場合に有利である。
調整電圧を発生させる一つの方法は、安定した基準電圧を発生するための基準回路を備えたリニアタイプの電圧調整回路を使用することである。一つ以上の離散的書き込み電圧を発生させる場合、多くの調整回路が必要になる。
リニア調整器において複数の離散的調整電圧を発生させるために、対応する複数の離散的基準電圧が必要であることを考えると、調整回路は、基準回路の出力に接続されて複数の中心のタップを有し、対応する複数の基準電圧を提供する電圧分割器を含むよう構成されることが有利である。このように、基準電圧は、かなり正確に決定可能な安定した比率(ratii)において互いに結び付けられるだけでなく、安定する。このように発生した基準電圧は制御されたスイッチによって単一の調整器に選択的に結合するか、または離散的調整器に結合することができる。
シフトの不正確さによる読み取りエラーを避けるため、レベル間隔が大きいと有利である。十分高い値で外部電圧源を使用することができない場合、内部で電圧を上げることによってこれを行うことができる。この場合、書き込み信号発生回路は、供給電圧の値を超える書き込み電圧を出力するようにされた電圧昇圧回路と、昇圧回路の出力に接続された少なくとも一つの電圧調整回路とを含むことができる。この必要条件は、回路が基準VPPによって通常示されるプログラム電圧を入力しない場合、特に厳しいものとなる。
十分に間隔を空けたレベルでは、書き込み動作はそれほど重要ではない。つぎに書き込み信号発生回路は、セルへの書き込み動作のたびに、その増幅が調整離散的書き込み電圧値の一つ、特に記憶される情報に関する調整離散的書き込み電圧値の一つに対応する、単一の書き込み電圧パルスを発生するようにすることができる。この場合、書き込み信号発生回路がパルス持続時間を正確に調整することもできると便利であり、この方法で、書き込み信号は様々なセルと電気的に一致する。
簡単な読み取り/書き込み方法を選択した場合、理想的な離散的レベル数は4である。
配電シフトについての不確実性は一回のみであるため、本回路は、特にEPROMまたはOTP(一時プログラム可能)メモリ(OTPメモリはUV照射透過ウインドウを持たない基本的に消去不可能なEPROM)のいずれかに適用可能である。実際、再プログラミングは不可能であり、消去は別々の物理的なプロセスによって不可能または可能のいずれかとなり、プログラミングは理論上かなり正確に行うことができるため、いまだ受容可能なエラー率においてレベル数を16まで上げることが可能な前に述べた場合においては、オフラインである。
上で述べた本発明のメモリ回路は、情報の読み取りおよび/または書き込みのためにメモリ回路に接続される少なくとも一つの論理回路と共に半導体集積電子記憶装置または一般的な半導体集積電子装置に含むことができる。
EPROM半導体集積電子記憶装置について、図2、図4、および図5を例として参照して説明する。
図2のアーキテクチャは行と列に配置されたメモリセルのマトリクスMTXを含む。これには行デコーダRDECおよび列デコーダCDECが接続されており、これらはそれぞれ、行RADRアドレスおよび列CADRアドレスが入力される。このデコーダCDECは入力/出力管理回路IOMに接続されており、この回路は入力信号Iおよび出力信号Oに応じてセルから/セルへの読み取り/書き込み動作を物理的に実行する。
図2のアーキテクチャにおける回路は電源が供給されなければならず、これは外部供給電圧VCCおよび外部プログラム電圧VPPを受け取る電源供給回路ALIMによって行われる。一般的に、EPROMはオフラインプログラミング段階の間でのみ電圧VPPが供給される。特に、回路ALIMは、読み取り動作時の読み取り電圧および書き込み動作時の書き込み電圧とみなされるワード線の電圧VWをデコーダRDECに供給する。
記憶装置はさらに、電圧VCCが供給される制御回路CNTRLが必要であってそれを含んでおり、入力制御信号に応じて様々な内部回路の動作を制御する(図2では図示せず)。
図4および図5に示される回路は、読み取りまたは書き込み電圧VWを発生させるよう使われる場合の回路ALIMの一部の二つの代替物を示す。
図4の回路は、制御されたスイッチの働きをする三つのPチャネルMOSトランジスタP1、P2、P3を含んでいる。第一の二つのP1およびP2は、プログラム電圧基準VPPに接続されるノードおよび内部ノードNNの間に直列で接続される主な伝導経路を有している。トランジスタP3は、昇圧された電圧基準VEEに接続されるノードおよび内部ノードNNの間で接続される主な伝導経路を有する。トランジスタP1およびP2は、その制御端子、二つの書き込み可能信号WE1およびWE2がそれぞれ(これはお互いに同期している)入力される。トランジスタP3はその制御端子に、読み取り可能信号REが入力される。書き込みレッグにおいて直列である二つのトランジスタは、スプリアス電流が基準VEEおよびVPPの間を流れないようにはたらく。
図4の回路は、供給電圧VCCに入力され昇圧された電圧VEEを出力する従来のチャージポンプ回路CHPをさらに含む。一般的に、こうしたポンプ回路は調整装置を含んでおり、出力電圧が所定の制限値に達する(overtake)ことを防ぐ。回路CHPの出力は、基準電圧発生回路の働きをするツェナーダイオードDZの第一の端子に接続され、ダイオードDZのもう一方の端子は接地GRDに接続される。
回路CHPの出力端は、直列接続された四つのレジスタR1、R2、R3、R4からなる電圧分割器の第一のエンド端子に接続されている。第二のエンド端子は接地GNDに接続される。
分割器の中心のタップおよび第一のエンド端子は、それぞれ四つの制御されたスイッチSW1、SW2、SW3、SW4を通して操作増幅器OA1の非変換入力端に接続される。ある実施形態において、第一のエンド端子における電圧、すなわちツェナー電圧は12ボルトであり、中心のタップの電圧はそれぞれ、10ボルト、8ボルト、および7ボルトである。7ボルトの電圧は読み取りに使用され、ほかの三つは閾値電圧の三つの異なるレベルをプログラミングするのに使用される。四番目のレベルは紫外線照射にさらされて消去されることで設けられている。
増幅器OA1およびトランジスタMR1はリニアタイプの電圧調整器の中心部分を形成する。調整トランジスタMR1のゲート端子は増幅器OA1からの出力によって制御される。トランジスタMR1のソース端子は増幅器OA1の変換入力端に接続され、そのドレイン端子はノードNNに接続される。リニア調整器の出力はトランジスタMR1のソース端子である。
図5の回路は、その基準回路が異なっており電圧VCCが供給される従来のバンドギャップ回路BGRを含んでいるという点以外は、基本的に図4の回路と同一である。この回路は典型的には2ボルトの真に安定した電圧を出力することができる。
回路BGRの出力端は別の操作増幅器OA2の非変換入力端に接続される。増幅器OA2の出力端は別の調整トランジスタMR2のゲート端子に接続される。トランジスタMR2の主な導電経路は回路CHPの出力および分割器入力の間、つまりその第一のエンド端子に挿入される。四つの中心のタップのうちの一つ(回路BGRからの電圧に対して対応する電圧を示す)が増幅器OA2の変換入力端に接続されるため、図5の分割器は四つの中心のタップを有している。
図4および図5において示される回路の動作はほぼ同じである。
トランジスタP1、P2、P3はVPPまたはVEEから供給源を選択する働きをし、一方でスプリアス電流の流れが二つのソース間に生じることを防止する。
トランジスタMR1は、増幅器OA1と協同して、電圧VWを増幅器非変換端子で示される電圧値(すなわち、スイッチSW1、…SW4によって選択されるタップの電圧値)に設定する。
分割器入力における電圧は、図4のツェナーダイオードDZと、増幅器OA2と一体化するバンドギャップ回路BGRと、図5のトランジスタMR2とで構成される適当に安定した回路によって安定される回路CHPからの電圧に相当する。
Claims (9)
- a)それぞれ、セルの閾値電圧のレベルに応じた各セルに記憶された2進情報を一アイテム以上記憶するようになっており、また少なくとも一つの浮遊ゲートMOSトランジスタでできた、複数(MTX)のメモリセルと、
b)供給電圧(VCC)およびプログラム電圧(VPP)を入力として受け取るようにされた、前記複数のセルの書き込み信号発生回路(ALIM)とを含み、
前記書き込み信号発生回路(ALIM)が、
供給電圧(VCC)の値よりも高い値の電圧(VEE)を出力するようになっている電圧昇圧回路(CHP)と、
前記プログラム電圧(VPP)および前記より高い電圧(VEE)の間で供給電圧を選択する3つの手段(P1、P2、P3)であって、前記供給電圧を選択する手段のそれぞれはスイッチング手段(P1、P2、P3)であり、前記3つのスイッチング手段(P1、P2、P3)のうち2つ(P1、P2)は前記プログラム電圧(VPP)のノードと選択されるべき供給電圧のノード(NN)との間に直列に接続され、前記3つのスイッチング手段(P1、P2、P3)のうち他の1つ(P3)は前記より高い電圧(VEE)のノードと前記選択されるべき供給電圧のノード(NN)との間に接続される、供給電圧を選択する3つの手段(P1、P2、P3)と、
前記電圧昇圧回路(CHP)の出力端に接続された少なくとも1つの電圧調整回路(OA1、MR1)と、
前記電圧昇圧回路(CHP)と前記電圧調整回路(OA1、MR1)との間に接続されて、複数の異なる電圧を生成する、電圧分割器と、
並列に設けられる複数のスイッチ(SW1〜SW4)であって、前記複数のスイッチ(SW1〜SW4)は、前記電圧分割器と前記電圧調整回路(OA1、MR1)とを接続し、前記複数のスイッチ(SW1〜SW4)は、それぞれ、前記電圧分割器によって生成される前記複数の異なる電圧の一つに対応する、複数のスイッチ(SW1〜SW4)と
を含むことを特徴とする2進情報のためのマルチレベルメモリ回路。 - 前記書き込み信号発生回路(ALIM)は、安定した基準電圧を発生するために、前記基準回路(DZ、BGR)を含むリニアタイプの少なくとも一つの電圧調整回路(OA1、MR1)を含んでいる請求項1に記載の2進情報のためのマルチレベルメモリ回路。
- 前記電圧分割器は、前記基準回路(DZ、BGR)の出力に接続され、また複数の中心のタップを有する、対応する複数の基準電圧を提供する、請求項2に記載の2進情報のためのマルチレベルメモリ回路。
- 前記書き込み信号発生回路(ALIM)は、セルへの書き込み動作のたびに一つの書き込み電圧パルスを発生するようになっており、前記パルスの増幅は、書き込み電圧の値に応じたものであり、また記憶される情報に関連している請求項1に記載の2進情報のためのマルチレベルメモリ回路。
- 前記書き込み信号発生回路は、前記パルスの持続時間を制御する請求項4に記載の2進情報のためのマルチレベルメモリ回路。
- 離散的レベルは4に設定されている上記の請求項の一つに記載の2進情報のためのマルチレベルメモリ回路。
- 前記セルは、EPROMまたはOTPセルのいずれかである上記の請求項の一つに記載の2進情報のためのマルチレベルメモリ回路。
- 上記の請求項の一つに記載の少なくとも一つのメモリ回路を含んでいる半導体集積電子記憶装置。
- 上記の請求項の一つに記載の少なくとも一つのメモリ回路と、情報を読み取りおよび/または書き込むためにメモリ回路に接続されている論理回路とを含んでいる半導体集積電子記憶装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP96830354 | 1996-06-20 | ||
EP96830354.5 | 1996-06-20 | ||
PCT/IT1996/000199 WO1997049088A1 (en) | 1996-06-20 | 1996-10-30 | Multi-level memory circuit with regulated writing voltage |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002514337A JP2002514337A (ja) | 2002-05-14 |
JP3968400B2 true JP3968400B2 (ja) | 2007-08-29 |
Family
ID=8225945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50263798A Expired - Fee Related JP3968400B2 (ja) | 1996-06-20 | 1996-10-30 | 調整読み取り電圧によるマルチレベルメモリ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6097628A (ja) |
EP (1) | EP0906623B1 (ja) |
JP (1) | JP3968400B2 (ja) |
DE (1) | DE69611463T2 (ja) |
WO (1) | WO1997049088A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7225088B2 (en) * | 1998-09-16 | 2007-05-29 | Microchip Technology Incorporated | Programmable power supply and brownout detector for electronic equipment |
US6304823B1 (en) * | 1998-09-16 | 2001-10-16 | Microchip Technology Incorporated | Microprocessor power supply system including a programmable power supply and a programmable brownout detector |
KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
EP1124313B1 (en) * | 2000-02-08 | 2006-01-25 | STMicroelectronics S.r.l. | Voltage boosting device |
KR100443792B1 (ko) * | 2001-10-15 | 2004-08-09 | 주식회사 하이닉스반도체 | 플래시 이이피롬의 프로그램회로 및 이를 이용한 프로그램방법 |
US6614210B2 (en) * | 2001-12-18 | 2003-09-02 | Intel Corporation | Variable voltage source for a flash device operating from a power-supply-in-package (PSIP) |
US6754103B2 (en) * | 2002-11-04 | 2004-06-22 | Silicon Storage Technology, Inc. | Method and apparatus for programming and testing a non-volatile memory cell for storing multibit states |
JP6017291B2 (ja) * | 2012-12-10 | 2016-10-26 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性メモリ回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3205476A1 (de) * | 1982-02-16 | 1983-08-25 | Siemens AG, 1000 Berlin und 8000 München | Wortweise elektrisch umprogrammierbarer nichtfluechtiger speicher sowie verwendung eines solchen speichers |
JPH02260298A (ja) * | 1989-03-31 | 1990-10-23 | Oki Electric Ind Co Ltd | 不揮発性多値メモリ装置 |
JP3379761B2 (ja) * | 1991-07-02 | 2003-02-24 | 株式会社日立製作所 | 不揮発性記憶装置 |
JPH05151789A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 電気的に書込・一括消去可能な不揮発性半導体記憶装置 |
US5412601A (en) * | 1992-08-31 | 1995-05-02 | Nippon Steel Corporation | Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell |
US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
EP0715312B1 (en) * | 1994-11-30 | 2002-10-23 | STMicroelectronics S.r.l. | Monolitically integrated generator of a plurality of voltage values |
KR100221523B1 (ko) * | 1995-08-31 | 1999-09-15 | 다카노 야스아키 | 다치 정보를 기억 가능한 메모리셀을 갖는 불휘발성 다치 메모리 장치 |
US5745409A (en) * | 1995-09-28 | 1998-04-28 | Invox Technology | Non-volatile memory with analog and digital interface and storage |
-
1996
- 1996-10-30 DE DE69611463T patent/DE69611463T2/de not_active Expired - Fee Related
- 1996-10-30 JP JP50263798A patent/JP3968400B2/ja not_active Expired - Fee Related
- 1996-10-30 EP EP96937494A patent/EP0906623B1/en not_active Expired - Lifetime
- 1996-10-30 US US09/202,656 patent/US6097628A/en not_active Expired - Lifetime
- 1996-10-30 WO PCT/IT1996/000199 patent/WO1997049088A1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
DE69611463T2 (de) | 2001-05-03 |
JP2002514337A (ja) | 2002-05-14 |
EP0906623B1 (en) | 2001-01-03 |
DE69611463D1 (de) | 2001-02-08 |
US6097628A (en) | 2000-08-01 |
EP0906623A1 (en) | 1999-04-07 |
WO1997049088A1 (en) | 1997-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6069821A (en) | Device for sensing data in a multi-bit memory cell using a multistep current source | |
KR0157342B1 (ko) | 불휘발성 반도체 메모리의 전압 센싱 방법 | |
KR100303549B1 (ko) | 비휘발성메모리셀당복수의디지털비트를저장및검색하기위한집적회로 | |
JP2904645B2 (ja) | 不揮発性半導体メモリ | |
US6108246A (en) | Semiconductor memory device | |
US20020118568A1 (en) | Semiconductor device with a voltage regulator | |
KR100384803B1 (ko) | 다른 전압을 발생하는 전압 발생 회로 | |
US8593864B2 (en) | Nonvolatile memory device and method of programming the same | |
KR100735010B1 (ko) | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 | |
JPH10228784A (ja) | 不揮発性半導体記憶装置 | |
US7450428B2 (en) | Reading circuit and method for a nonvolatile memory device | |
US6222771B1 (en) | Unified program method and circuitry in flash EEPROM | |
JP2000076878A (ja) | 不揮発性半導体記憶装置 | |
JP3968400B2 (ja) | 調整読み取り電圧によるマルチレベルメモリ回路 | |
US7190621B2 (en) | Sensing scheme for a non-volatile semiconductor memory cell | |
US20070242541A1 (en) | Sense amplifier with reduced current consumption for semiconductors memories | |
JP4007457B2 (ja) | 調整読み取り電圧によるマルチレベルメモリ回路 | |
US6865110B1 (en) | Program voltage generation circuit for stably programming flash memory cell and method of programming flash memory cell | |
US6829169B2 (en) | Electrically erasable and programmable memory comprising an internal supply voltage management device | |
US6812747B2 (en) | Supply voltage comparator | |
US6016271A (en) | Method and circuit for generating a gate voltage in non-volatile memory devices | |
KR950013397B1 (ko) | 비휘발성 반도체 기억장치 | |
KR100572302B1 (ko) | 플래시 메모리 장치와 그의 프로그램 방법 | |
JP3591849B2 (ja) | 記憶装置及びこの記憶装置の動作方法 | |
US6934185B2 (en) | Programming method for non volatile multilevel memory cells and corresponding programming circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060607 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070403 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070502 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |