JP4007457B2 - 調整読み取り電圧によるマルチレベルメモリ回路 - Google Patents
調整読み取り電圧によるマルチレベルメモリ回路 Download PDFInfo
- Publication number
- JP4007457B2 JP4007457B2 JP50263698A JP50263698A JP4007457B2 JP 4007457 B2 JP4007457 B2 JP 4007457B2 JP 50263698 A JP50263698 A JP 50263698A JP 50263698 A JP50263698 A JP 50263698A JP 4007457 B2 JP4007457 B2 JP 4007457B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- level
- memory circuit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 30
- 230000001105 regulatory effect Effects 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229960001716 benzalkonium Drugs 0.000 claims 1
- CYDRXTMLKJDRQH-UHFFFAOYSA-N benzododecinium Chemical compound CCCCCCCCCCCC[N+](C)(C)CC1=CC=CC=C1 CYDRXTMLKJDRQH-UHFFFAOYSA-N 0.000 claims 1
- 238000000034 method Methods 0.000 description 10
- 238000009826 distribution Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 3
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 102100031456 Centriolin Human genes 0.000 description 1
- 101000941711 Homo sapiens Centriolin Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
本発明は、請求項1の序文による、2進情報のためのマルチレベルのメモリ回路に関する。
このタイプのメモリは電源がなくても長期間に渡って記憶された情報を保持することができるため通常「非揮発性」といわれており、EPROM、EEPROM、およびフラッシュEEPROMファミリーを含んでいる。
背景技術
米国特許第5,218,569号および第5,394,362号より、このタイプのマルチレベル非揮発性メモリが公知である。フラッシュEEPROMマルチレベルメモリの構造は、1995年2月16日1SSCC95会議の「マルチレベルセル32メガバイトフラッシュメモリ」TA7.7項にも記されている。
本明細書も、セルの閾値電圧に公平にしっかりとパックされた四つの異なるレベルを区別することが困難なこの読み取りの問題に取り組んだものである。
米国特許第4,964,079号から、このタイプのマルチレベル非揮発性メモリのための特定の読み取り回路が公知である。
全てのこうした読み取り回路および方法は、供給回路から電源を供給される行デコーディング回路からの読み取り電圧の読み取りが行われるセルのゲート端子およびソース端子間での使用を提供する。たとえば、MOSトランジスタのチャネルに流れる電流またはドレイン端子の電圧は、つぎに測定され、基準値を有する電流または電圧と比較される。
これは2レベルメモリの場合にも当てはまる。米国特許第5,291,446号から、2レベル非揮発性メモリにおける読み取り、書き込み、および消去の動作の有効化に適する行デコーディング回路の電源回路が公知である。この電源回路は供給電圧に応じた電圧を出力する、必要に応じて有効な読み取り電圧発生部と、供給電圧に対して昇圧された正の電圧を出力する、必要に応じて有効な書き込み電圧発生部と、接地に対してかなりの負の電圧を出力する、必要に応じて有効な消去電圧発生部とを含んでいる。
メモリセルのゲートに供給される電圧を供給電圧以上に増大させるのに多段電圧ポンプを含む多密度メモリセルのためのゲート電源は欧州特許第0656629号に記載されている。
本発明は、読み取り回路を実質的により重要度を下げるために、十分間隔をあけて配置されたマルチレベル非揮発性メモリの閾値電圧レベルを異なるものにするという発想からなされたものである。
しかしながら、書き込みおよび/または消去動作後の様々なセルの特性の配電により、正確かもしれないが、状況は複雑になる。
発明の開示
この発明の元になった発想は、慎重な制御のもとで完全にゲート−ソース電圧VGSを有するということであり、これにより電流および/または電圧の読み取りを最も正確に行うことができる。
これは供給電圧と関連がない読み取り電圧発生器が使えることが必要であり、それに追い付く(overtake)ことが可能であり、好ましくは調整される。
本発明は添付の図面と参照して読むために、次の説明からより明確に理解することができる。
図面の詳細な説明
図1は、セルの特性に対するその関連するレベルとゲイン変数を示す。
図2は、従来の電子記憶装置および本発明による電子記憶装置のアーキテクチャを示す。
図3は、セルの閾値電圧の配電に対するそれに関するレベルを示す。
図4および図5は、本発明による発生回路の部分のための第一および第二の回路図を示す。
発明の実施形態
図1は、一つのレベルに関連するセルがまったく同じ閾値電圧を有する理想的な状況を示したものである。図1の例において、四つの離散的セル閾値電圧値L0、L1、L2、L3に関連する四つの離散的レベルDL0、DL1、DL2、DL3が設けられている。これは極度に複雑な書き込みおよび消去方法を採用することによって得られるにすぎず、こうした状況は実際にはせいぜいアプローチできるだけである。
使用する方法にかかわらず、一つのレベルに関連する様々なセルの特性は、集積回路の製造によって完全に一致するセルを生み出すことができないため、異なることになる。このように、こうした特性は図1において、破線に示され、またDL0、DL1、DL2、DL3で参照されるように、図1における実線によって示される平均的な特性を中心にした配電を示す。同一の配電におけるセルを異なるものにするパラメータは、いわゆるセルの「ゲイン」といわれる。
読み取り動作とは読み取り線で読み取られるセルの特性の共通点を見つけることである。図1は三つの実行可能な読み取り線RD1、RD2、RD3を示している。
図1から分かるように、「簡単な」読み取り、つまりレベル間の混乱の可能性が小さい場合、後者は十分間隔を空けて配置すべきである。図1は、供給電圧VCCが低い場合(たとえば2.2ボルト)の典型的な状況を示している。図1に示すようにレベル間隔を均一にする必要がないことを理解すべきである。反対に、間隔は読み取りにもっとも適して最適化することができる。
読み取り線RD1、RD2、RD3の三つ全ては、セルが供給電圧VCCよりも高い電圧VGSを供給することが必要である。さらに、線RD2および線RD3は、電圧VGSの値が読み取られるセルのドレイン端子とソース端子間を流れる電流IDに応じて制御されることが必要である。こうした線は異なるレベルに関連するセルが容易に互いに異ならせることができるように配置するべきである。
容易に実行された読み取り線は線RD1であり、これは上記で説明された通常の読み取り形態に対応している。読み取り電圧VLは、レベルL2(ボトムの下部から二番目)よりも少なくとも高くなければならず、そうでなければレベルL2およびL3は電流IDに応じて異なることができない。レベルL3よりも高い電圧VLを有していることはあまり使い物にならず、2つの短所を生じさせかねない。一方では、電流IDの四つの異なる値を区別する必要があり、また別の一方では、上部に向かって進むと、その分岐(diverging)特性のために、特にL0およびL1において、レベルを混乱させる恐れがある。
図3は閾値電圧配電における書き込み方法の効果を示している。所与の配電を有するセルのセットがまったく同じ電気的「処理」を受けるかどうか確認して、配電はほぼ一定を保ち電圧をシフトする。シフトの程度についての不確実性は書き込み方法に実質的に依存する。かなり簡単な方法を使用することにより、初期レベルL0からの効果を、異なるエンドレベルL1、L2、L3で図3に示すことができる。
単純な読み取り方法(読み取り線RD1)および単純な書き込み方法に関連する分岐(divergence)の問題はレベル数を制限し、たとえば12ボルトから15ボルト相違までの範囲に、使用可能な電圧を制限する傾向にあるCMOS技術が使用されている場合、よりいっそう制限することになる。
本発明のマルチレベルメモリ回路はつぎのものを含む。
a)それぞれ、一アイテム以上の2進情報を記憶するようになっており、少なくとも一つの浮遊ゲートMOSトランジスタでできた、情報はセルの閾値電圧のレベルに応じた各セルに記憶される、複数のメモリセル。
b)供給電圧に入力されるようにされた複数のセルのための読み取り電圧発生回路。
こうしたメモリ回路は、供給電圧の値よりも高い値を有する読み取り電圧を発生させるようにさせた電圧昇圧回路を含む。
このように、様々なレベルが、読み取り電圧の値から制限を受けることなく自由に閾値電圧値に関連し、これは選択した読み取り線には依存しない。
電圧の昇圧は、加えられた昇圧が大きければ大きいほどより複雑な回路を含むため、読み取り電圧の値が閾値電圧の最高レベルとそれに次ぐレベルとの間の中間の電圧である場合、有利なものとなる。
単純な読み取り/書き込み方法を選択する場合、理想的な離散的レベル数は4である。
メモリ回路の性能を向上させるためには、特にレベル間隔が減少するとき、電圧昇圧回路を、調整値で読み取り電圧を発生させる。これは安定した基準電圧を供給するために基準回路を有するリニアタイプの電圧調整器を使用して行うことができる。
配電シフトについての不確実性は一回のみであるため、本回路は、特にEPROMまたはOTP(一時プログラム可能)メモリ(OTPメモリはUV照射透過ウインドウを持たない基本的に消去不可能なEPROM)のいずれかに適用可能である。実際、再プログラミングは不可能であり、消去は別々の物理的なプロセスによって不可能または可能のいずれかとなり、プログラミングは理論上かなり正確に行うことができるため、いまだ受容可能なエラー率においてレベル数を16まで上げることが可能な前に述べた場合においては、オフラインである。
上で述べた本発明のメモリ回路は、情報の読み取りおよび/または書き込みのためにメモリ回路に接続される少なくとも一つの論理回路と共に半導体集積電子記憶装置または一般的な半導体集積電子装置に含むことができる。
EPROM半導体集積電子記憶装置について、図2、図4、および図5を例として参照して説明する。
図2のアーキテクチャは行と列に配置されたメモリセルのマトリクスMTXを含む。これには行デコーダRDECおよび列デコーダCDECが接続されており、これらはそれぞれ、行RADRアドレスおよび列CADRアドレスが入力される。このデコーダCDECは入力/出力管理回路IOMに接続されており、この回路は入力信号Iおよび出力信号Oに応じてセルから/セルへの読み取り/書き込み動作を物理的に実行する。
図2のアーキテクチャにおける回路は電源が供給されなければならず、これは外部供給電圧VCCおよび外部プログラム電圧VPPを受け取る電源供給回路ALIMによって行われる。一般的に、EPROMはオフラインプログラミング段階の間でのみ電圧VPPが供給される。特に、回路ALIMは、読み取り動作時の読み取り電圧および書き込み動作時の書き込み電圧とみなされるワード線の電圧VWをデコーダRDECに供給する。
記憶装置はさらに、電圧VCCが供給される制御回路CNTRLが必要であってそれを含んでおり、入力制御信号に応じて様々な内部回路の動作を制御する(図2では図示せず)。
図4および図5に示される回路は、読み取りまたは書き込み電圧VWを発生させるよう使われる場合の回路ALIMの一部の二つの代替物を示す。
図4の回路は、制御されたスイッチの働きをする三つのPチャネルMOSトランジスタP1、P2、P3を含んでいる。第一の二つのP1およびP2は、プログラム電圧基準VPPに接続されるノードおよび内部ノードNNの間に直列で接続される主な伝導経路を有している。トランジスタP3は、昇圧された電圧基準VEEに接続されるノードおよび内部ノードNNの間で接続される主な伝導経路を有する。トランジスタP1およびP2は、その制御端子、二つの書き込み可能信号WE1およびWE2がそれぞれ(これはお互いに同期している)入力される。トランジスタP3はその制御端子に、読み取り可能信号REが入力される。書き込みレッグにおいて直列である二つのトランジスタは、スプリアス電流が基準VEEおよびVPPの間を流れないようにはたらく。
図4の回路は、供給電圧VCCに入力され昇圧された電圧VEEを出力する従来のチャージポンプ回路CHPをさらに含む。一般的に、こうしたポンプ回路は調整装置を含んでおり、出力電圧が所定の制限値に達する(overtake)ことを防ぐ。回路CHPの出力は、基準電圧発生回路の働きをするツェナーダイオードDZの第一の端子に接続され、ダイオードDZのもう一方の端子は接地GRDに接続される。
回路CHPの出力端は、直列接続された四つのレジスタR1、R2、R3、R4からなる電圧分割器の第一のエンド端子に接続されている。第二のエンド端子は接地GNDに接続される。
分割器の中心のタップおよび第一のエンド端子は、それぞれ四つの制御されたスイッチSW1、SW2、SW3、SW4を通して操作増幅器OA1の非変換入力端に接続される。ある実施形態において、第一のエンド端子における電圧、すなわちツェナー電圧は12ボルトであり、中心のタップの電圧はそれぞれ、10ボルト、8ボルト、および7ボルトである。7ボルトの電圧は読み取りに使用され、ほかの三つは閾値電圧の三つの異なるレベルをプログラミングするのに使用される。四番目のレベルは紫外線照射にさらされて消去されることで設けられている。
増幅器OA1およびトランジスタMR1はリニアタイプの電圧調整器の中心部分を形成する。調整トランジスタMR1のゲート端子は増幅器OA1からの出力によって制御される。トランジスタMR1のソース端子は増幅器OA1の変換入力端に接続され、そのドレイン端子はノードNNに接続される。リニア調整器の出力はトランジスタMR1のソース端子である。
図5の回路は、その基準回路が異なっており電圧VCCが供給される従来のバンドギャップ回路BGRを含んでいるという点以外は、基本的に図4の回路と同一である。この回路は典型的には2ボルトの真に安定した電圧を出力することができる。
回路BGRの出力端は別の操作増幅器OA2の非変換入力端に接続される。増幅器OA2の出力端は別の調整トランジスタMR2のゲート端子に接続される。トランジスタMR2の主な導電経路は回路CHPの出力および分割器入力の間、つまりその第一のエンド端子に挿入される。四つの中心のタップのうちの一つ(回路BGRからの電圧に対して対応する電圧を示す)が増幅器OA2の変換入力端に接続されるため、図5の分割器は四つの中心のタップを有している。
図4および図5において示される回路の動作はほぼ同じである。
トランジスタP1、P2、P3はVPPまたはVEEから供給源を選択する働きをし、一方でスプリアス電流の流れが二つのソース間に生じることを防止する。
トランジスタMR1は、増幅器OA1と協同して、電圧VWを増幅器非変換端子で示される電圧値(すなわち、スイッチSW1、…SW4によって選択されるタップの電圧値)に設定する。
分割器入力における電圧は、図4のツェナーダイオードDZと、増幅器OA2と一体化するバンドギャップ回路BGRと、図5のトランジスタMR2とで構成される適当に安定した回路によって安定される回路CHPからの電圧に相当する。
Claims (7)
- a)それぞれ、一アイテム以上の2進情報を記憶するようになっており、また少なくとも一つの浮遊ゲートMOSトランジスタでできており、各セルの2進情報はセル閾値電圧のレベルに対応している、複数の(MTX)メモリセルと、
b)供給電圧(VCC)およびプログラム電圧(VPP)を入力として受け取るようになっている、前記複数のセルのための読み取り電圧発生回路(ALIM)とを含み、
前記発生回路(ALIM)が、
前記供給電圧(VCC)の値より高い電圧(VEE)を出力するようになっている電圧昇圧回路(CHP)と、
前記プログラム電圧(VPP)および前記より高い電圧(VEE)の間で供給電圧を選択する3つの手段(P1、P2、P3)であって、前記供給電圧を選択する手段のそれぞれはスイッチング手段(P1、P2、P3)であり、前記3つのスイッチング手段(P1、P2、P3)のうち2つ(P1、P2)は前記プログラム電圧(VPP)のノードと選択されるべき供給電圧のノード(NN)との間に直列に接続され、前記3つのスイッチング手段(P1、P2、P3)のうち他の1つ(P3)は前記より高い電圧(VEE)のノードと前記選択されるべき供給電圧のノード(NN)との間に接続される、供給電圧を選択する3つの手段(P1、P2、P3)と、
前記電圧昇圧回路(CHP)の出力に接続された電圧調整回路(OA1、MR1)と
を含み、
前記発生回路(ALIM)が、最高閾値電圧レベル(L3)およびそれに次ぐレベル(L2)間の中間値を有する読み取り電圧(VW)を発生するようになっていることを特徴とする2進情報のためのマルチレベルメモリ回路。 - 離散的レベル数は4である、請求項1に記載の2進情報のためのマルチレベルメモリ回路。
- 電圧昇圧回路は調整値で読み取り電圧(VW)を発生するようにしている、前記請求項の一つに記載の2進情報のためのマルチレベルメモリ回路。
- 電圧昇圧回路は、安定した基準電圧を発生するために基準回路(DZ、BGR)を有するリニアタイプの電圧調整回路(OA1、MR1)を含んでいる請求項3に記載の2進情報のためのマルチレベルメモリ回路。
- 前記セルはEPROMまたはOTPセルのいずれかである前記請求項の一つに記載の2進情報のためのマルチレベルメモリ回路。
- 前記請求項の一つに記載のメモリ回路を少なくとも一つ含む半導体集積電子記憶装置。
- 前記請求項の一つに記載の少なくとも一つのメモリ回路と、読み取りおよび/または書き込み情報のメモリ回路に接続される論理回路とを含む半導体集積電子装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP96830355 | 1996-06-20 | ||
EP96830355.2 | 1996-06-20 | ||
PCT/IT1996/000198 WO1997049087A1 (en) | 1996-06-20 | 1996-10-30 | Multi-level memory circuit with regulated reading voltage |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002514336A JP2002514336A (ja) | 2002-05-14 |
JP4007457B2 true JP4007457B2 (ja) | 2007-11-14 |
Family
ID=8225946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50263698A Expired - Fee Related JP4007457B2 (ja) | 1996-06-20 | 1996-10-30 | 調整読み取り電圧によるマルチレベルメモリ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6101121A (ja) |
EP (1) | EP0906622B1 (ja) |
JP (1) | JP4007457B2 (ja) |
DE (1) | DE69611550T2 (ja) |
WO (1) | WO1997049087A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1124313B1 (en) * | 2000-02-08 | 2006-01-25 | STMicroelectronics S.r.l. | Voltage boosting device |
JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
US20040023816A1 (en) * | 2002-08-01 | 2004-02-05 | Burts Boyce Donald | Hydraulic fracturing additive, hydraulic fracturing treatment fluid made therefrom, and method of hydraulically fracturing a subterranean formation |
KR100568116B1 (ko) * | 2004-09-13 | 2006-04-05 | 삼성전자주식회사 | 전압 조절 수단을 구비한 플래시 메모리 장치 |
ITMI20050798A1 (it) * | 2005-05-03 | 2006-11-04 | Atmel Corp | Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili |
US8630125B2 (en) | 2011-06-02 | 2014-01-14 | Micron Technology, Inc. | Memory cell sensing using a boost voltage |
FR3012654A1 (fr) | 2013-10-25 | 2015-05-01 | St Microelectronics Rousset | Procede d'ecriture et de lecture d'une memoire morte electriquement programmable et effacable multi-niveaux et dispositif de memoire correspondant |
US11271566B2 (en) * | 2018-12-14 | 2022-03-08 | Integrated Device Technology, Inc. | Digital logic compatible inputs in compound semiconductor circuits |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US5414669A (en) * | 1993-09-10 | 1995-05-09 | Intel Corporation | Method and apparatus for programming and erasing flash EEPROM memory arrays utilizing a charge pump circuit |
US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
EP0715312B1 (en) * | 1994-11-30 | 2002-10-23 | STMicroelectronics S.r.l. | Monolitically integrated generator of a plurality of voltage values |
-
1996
- 1996-10-30 US US09/202,657 patent/US6101121A/en not_active Expired - Lifetime
- 1996-10-30 DE DE69611550T patent/DE69611550T2/de not_active Expired - Fee Related
- 1996-10-30 WO PCT/IT1996/000198 patent/WO1997049087A1/en active IP Right Grant
- 1996-10-30 JP JP50263698A patent/JP4007457B2/ja not_active Expired - Fee Related
- 1996-10-30 EP EP96937493A patent/EP0906622B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO1997049087A1 (en) | 1997-12-24 |
JP2002514336A (ja) | 2002-05-14 |
EP0906622A1 (en) | 1999-04-07 |
DE69611550T2 (de) | 2001-04-26 |
DE69611550D1 (de) | 2001-02-15 |
EP0906622B1 (en) | 2001-01-10 |
US6101121A (en) | 2000-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3782628B2 (ja) | 多重ビットメモリセルのデータセンシング装置 | |
US7254063B2 (en) | Non-volatile semiconductor memory device and method for reading the same | |
US7898869B2 (en) | Word line voltage generator and flash memory device including the same, and method of generating word line voltage thereof | |
KR0157342B1 (ko) | 불휘발성 반도체 메모리의 전압 센싱 방법 | |
EP1729302B1 (en) | A circuit for retrieving data stored in semiconductor memory cells | |
US5982662A (en) | Semiconductor memory device with improved read characteristics for data having multi values | |
US6456527B1 (en) | Nonvolatile multilevel memory and reading method thereof | |
KR100384803B1 (ko) | 다른 전압을 발생하는 전압 발생 회로 | |
US8593864B2 (en) | Nonvolatile memory device and method of programming the same | |
KR100735010B1 (ko) | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 | |
US7826284B2 (en) | Sense amplifier circuit and method for semiconductor memories with reduced current consumption | |
JP4007457B2 (ja) | 調整読み取り電圧によるマルチレベルメモリ回路 | |
US6865110B1 (en) | Program voltage generation circuit for stably programming flash memory cell and method of programming flash memory cell | |
JP3968400B2 (ja) | 調整読み取り電圧によるマルチレベルメモリ回路 | |
US7885118B2 (en) | Flash memory device and voltage generating circuit for the same | |
US6603700B2 (en) | Non-volatile semiconductor memory device having reduced power requirements | |
US6829169B2 (en) | Electrically erasable and programmable memory comprising an internal supply voltage management device | |
US6812747B2 (en) | Supply voltage comparator | |
US7529133B2 (en) | Nonvolatile semiconductor storage apparatus and readout method | |
US20040125670A1 (en) | Circuit for biasing an input node of a sense amplifier with a pre-charge stage | |
US7633815B2 (en) | Flexible word line boosting across VCC supply | |
KR100271642B1 (ko) | 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법 | |
KR20010007550A (ko) | 불휘발성 반도체 메모리 | |
EP0899742A1 (en) | Method and circuit for generating a gate voltage in non-volatile memory devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060607 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070823 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |