JP3782628B2 - 多重ビットメモリセルのデータセンシング装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に2つ以上の多重レベルでプログラムされたメモリセルのデータを読み出しセンシングするのに適した多重ビットメモリセルのデータセンシング装置に関する。なお、本明細書における第1トランジスタ、第2トランジスタなどの第1、第2、・・・はそれぞれの素子を区別するためだけに用いられているもので、素子の絶対的名称を表すために使用するものではないことを留意すべきである。
【0002】
【従来の技術】
一般に、半導体メモリ素子は、電源遮断と共に記憶されていた情報が消去される揮発性メモリと、一旦記憶された情報が電源遮断時にも保存される不揮発性メモリ素子とに大別される。揮発性メモリ素子には、データを記録/読込可能なRAMがあり、不揮発性メモリ素子にはROM、EPROM、及びEEPROMなどがある。
不揮発性メモリ素子中のROMは、一旦情報を記憶した後には再びプログラムすることのできないメモリ素子であり、EPROMとEEPROMは記憶された情報を消去して再びプログラムし、記憶させることのできる素子である。ここで、EPROMとEEPROMは情報をプログラムする動作は同じであるが、記憶情報を消去する方法が異なる。すなわち、EPROMは紫外線を用いて記憶情報を消去し、EEPROMは電気的に記憶情報を消去する。
【0003】
情報化産業が発展するにつれて大容量のメモリ素子が要求され、これによりDRAMが記憶媒体として最も多く用いられている。しかし、DRAMは、一定容量以上の格納キャパシタを必要とし、このようなキャパシタを利用するため一定の周期でリフレッシュ動作を行わなければならないという短所があった。このため、DRAMの代用として、リフレッシュ動作の必要ないEEPROMが研究されてきた。
しかし、EEPROMメモリ素子も、一つのメモリセルに「1」又は「0」のデータを記憶するだけであって、集積度はメモリセルの個数と一対一の対応関係でDRAMと大差ないに係わらず製造費用が高いという問題があった。このような問題を解決する一つの案として、最近、多重ビットセルに関する研究が活発に進められている。
【0004】
多重ビットメモリセルは、メモリセル一つに2ビット以上のデータを格納することにより、メモリセルのサイズを減少させなくても同じチップ面積へのデータの格納集積度を大きく向上させることができる。この類の多重ビットメモリセルは、個々のセルが多段階のしきい値電圧レベルにプログラムされる。例えば、セル当たり2ビットのデータを格納するためには、22 =4で示すように4段階のしきい値電圧レベルで各セルをプログラムする。このとき、各セルのしきいレベルは論理的に00、01、10、11の各ロジック状態に対応させる。
このように、多重ビットメモリセルにおいて、より多くのレベルをプログラムしてセル当たりのビット数を増加させるためには、1つのセルにレベルの異なるしきい値をより多く設定しなければならない。そのため、しきい値電圧レベルを正確に調節してしきい値電圧レベルの分布幅を小さくする必要がある。
【0005】
以下、4段階で、すなわち2ビットをプログラムされたデータをセンシングするための従来のセンシング装置を添付図面を参照して説明する。
図1(a)は従来の2ビットセルのデータセンシングのための回路図で、図1(b)は図1(a)のセンシング回路を用いたセンシング動作によりメモりセルのデータ格納状態を検出するテーブルである。従来、多重ビットセルをセンシングする方法は電圧を基準としてセンシングしていた。
図1(a)に示すように、従来のセンシング回路は、データを格納するメモリセル1のドレインの電圧を複数の比較器2〜4で比較して判断していた。そのぞれの比較器2〜4のセル1の電圧と比較する基準電圧は基準電圧発生部5からそれぞれレベルが異なる値が与えられていた。すなわち、それぞれレベルの異なる基準電圧とセル1のドレイン電圧を比較して、それぞれの比較器の出力X1ないしX3からコーディングロジック6で格納状態を判断していた。基準電圧発生回路からの出力される基準電圧は電圧の低いものから順に第1〜第3基準電圧Vref1、Vref2、Vref3とする。このセル1と供給電圧VDDとの間には第1PMOSトランジスタPM1が接続されている。セル1の電圧はトランジスタPM1とセル1との間のノードCN1から取り出されていた。
【0006】
次に、上記のように構成された従来の2ビットセルのデータセンシングに基づいてメモりセルの状態を検出する動作を説明する。
2ビットメモリセルは4レベル(00、01、10、11)のしきい値電圧のいずれかでプログラムされていると仮定する。図1(a)に示すように、Vin信号が印加されてメモリセルが選択されると、メモリセルに格納してあったデータが、第1コンタクトノードCN1を介して第1、第2、第3比較出力部2、3、4に各々伝達される。第1、第2、第3比較出力部2、3、4は、伝達された信号を第1、第2、第3基準電圧Vref1、Vref2、Vref3とそれぞれ比較してX1、X2、X3を出力する。そして、デコーディングロジック部6は、X1、X2、X3 値を受けてメモりセルのデータを2進データの形態として出力する。
【0007】
Vref1<Vref2<Vref3である時、メモリセル1のデータ格納状態をセンシングするための過程を図1(a)、図1(b)を参照して説明する。
まず、ノードCN1の電圧がVref1よりも小さいと、第1、第2、第3比較出力部2、3、4の各々の出力X1、X2、X3 は全てローとなる。その場合は、デコーディングロジック部6はA端、B端にそれぞれ0と0を出力する。これにより、メモリセル1に格納されたデータは4レベル(00、01、10、11)のうち00レベルであることが分かる。
【0008】
ノードCN1の電圧がVref1より大きく且つVref2より小さな電圧であったとすると、第1比較出力部2の出力X1 はハイで、第2、第3比較出力部3、4の出力X2,X3はローとなる。そして、デコーディングロジック部6は、A端、B端にそれぞれ0、1を出力する。これにより、メモリセル1に格納されたデータは4レベルのうち01レベルにプログラムされていることが分かる。
【0009】
次に、ノードCN1の電圧がVref2より大きく且つVref3より小さな電圧であれば、第1、第2比較出力部2、3の出力X1、X2はハイであり、第3比較出力部4の出力X3 はローである。したがって、デコーディングロジック部6はA端、B端にそれぞれ1、0を出力する。これにより、メモリセル1に格納されたデータは4レベルのうち10レベルにプログラムされていることが分かる。
【0010】
又、ノードCN1の電圧がVref3より大きいと、第1、第2、第3比較出力部2、3、4の出力X1、X2、X3 はすべてハイとなる。そして、デコーディングロジック部6はA端、B端にそれぞれ1、1を出力する。これにより、メモリセル1に格納されたデータは4レベルのうち11レベルにプログラムされていることが分かる。
【0011】
このように、従来のデータセンシングは、メモリセルのしきい値電圧の分布による第1コンタクトノードCN1(センシングノード)の電圧分布をそのまま基準電圧と比較する。すなわち、図2(a)(b)に示すように、しきい値電圧の差△VMがそのままセンシングノード間の電圧差△VM’である。このように、メモリセルのしきい値電圧分布をそのままセンシングノード電圧分布として利用する場合、特にしきい値電圧分布間の間隙が狭い場合には基準電圧を正確に設定しなければならないという困難さがある。このしきい値電圧分布は、工程特性の変化、温度変化、メモリセルのトンネル酸化膜のトラップ電荷等の様々な外部的な原因により決定される。上記は電圧によるセンシングであるが、電流によるセンシングを同様に行われている。
【0012】
【発明が解決しようとする課題】
従来の多重ビットメモリセルのデータセンシング装置には下記のような問題点があった。
(1)多数のしきい値電圧レベルを有する多重ビットメモリセルのプログラム/消去状態をセンシングするために多くの基準電圧或いは多くの基準電流を使用する。この際、工程特性の変化、基準電圧の精密度、温度変化等の多様な外部的な原因により不可避にしきい値電圧がばらつき、所定の分布ができるが、そのしきい値電圧分布をそのまま使用してセンシングするため、センシングの信頼度が落ちる。
(2)メモリセルがより多くのしきい値電圧レベルを有すれば有するほど、それぞれのしきい値電圧分布間の間隙が更に狭くなるため、センシングの信頼度が落ちる。
【0013】
本発明は上記の問題点を解決するためになされたものであり、その目的は、多重ビットのしきい値電圧レベルを有する不揮発性メモリ装置の読込マージンをより多く確保してセンシングの信頼度を高め、更に高速センシング動作を行うに適した多重ビットメモリセルのデータセンシング装置を提供することである。
【0014】
【課題を解決するための手段】
上記目的を達成するための本発明の多重ビットセルのデータセンシング装置は、各メモリセルが少なくとも2つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、メモリセルアレイ部のうち任意に選択されたメモリセルに流れる電流量に基づいてメモりセルのしきい値電圧分布よりも狭幅の量子化された電圧を出力するマルチステップカレントソース部と、マルチステップカレントソース部の量子化された電圧と複数の基準電圧とを比較してメモリセルの状態を2進データとして出力するアナログ/デジタルコンバータとを備えることを特徴とする。
【0015】
【作用】
多重ビットのしきい値電圧レベルを有するようにプログラム又は消去されるプログラマブルメモリにおいて、各メモリセルの状態は、セルの劣化、プログラム回路上の誤差、温度変化等により不可避にしきい値電圧分布を有する。そして、しきい値電圧分布の幅を小さくするか、或いは分布間の間隙を広くするのは、センシング動作の信頼度を高める重要な要素である。本発明は、しきい値電圧分布にしきい値電圧量子化技法を適用して、量子化された電圧を発生させてその値に基づいてメモりセルの読込動作を行う。したがって、正確にセンシングすることができる。ここで、量子化技法とは、任意の分布と分布との間の間隙を有する多数の電圧分布を、各々の量子化された電圧に一対一対応させることである。
【0016】
【発明の実施の形態】
以下、本発明実施形態の多重ビットメモリセルのデータセンシング装置を添付図面を参照して説明する。
まず、本実施形態の多重ビットセルのデータセンシング装置は、図3に示すように、複数のメモリセルから構成されるメモリセルアレイ部21を備えている。そのアレイ部21のそれぞれのセルはワードラインとビットラインに連結され、少なくとも2つ以上のしきい値電圧レベルを格納している。セルアレイ部21に接続されているビットライン選択部22はメモリセルアレイ部21から任意のメモリセルを選択するためものである。本実施形態は、ビットライン選択部22にビットライン電圧クランプ部23を接続し、ビットライン選択部22により選択されたメモリセルのビットラインの急な電圧変化を防ぎ、ビットライン電圧を一定に維持するようにしている。供給電源VDDとビットライン電圧クランプ部23の間には、ビットラインに流れる電流と同量の電流をセンシングノードSNに供給するカレントミラー24が接続されている。このノードSNと低電圧源VSSとの間には、センシングノードSNに供給された電流量に基づいて量子化された電圧(メモリセルのしきい値電圧分布幅よりも狭い幅の電圧)をセンシングノードSNに供給するためのマルチステップカレントソース部25が接続されている。本実施形態においても従来と同様このノードSNには第1〜第3比較器27a〜27cと基準電圧発生部26と、デコーディングロジック部28とからなる回路29が接続されている。基準電圧発生部26からは同様に比較部27a、27b、27cにそれぞれレベルの異なる基準電圧Vref1、Vref2、Vref3を供給する。本実施形態の比較器で基準電圧と比較されるのは、それぞれのセルに格納されたレベルの生の電圧ではなく、マルチステップカレントソース部25からセンシングノードSNに供給された量子化された電圧である。
【0017】
本実施形態においては、基準電圧発生部26と、第1、第2、第3電圧比較部27a、27b、27cと、デコーディングロジック部28とからなる回路29は、センシングノードSNでセンシングされたアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータの役割を果たしている。そして、ビットライン電圧クランプ部23と、カレントミラー24と、マルチステップカレントソース部25と、基準電圧発生部26と、第1、第2、第3電圧比較部27a、27b、27cと、デコーディングロジック部28とで一つのセンシング回路を構成している。
【0018】
図3に示す構成の本実施形態の多重ビットメモリセルのデータセンシング装置の各ブロックの構成を図4(a)を参照して説明する。
ビットライン電圧クランプ部23は、単なる差動増幅を用いたネガチブフィードバック回路であり、メモリセルアレイ部21のうちビットライン選択部22により選択されたビットラインの電圧を参照電圧Vref にクランピングして、読込動作を行う間にメモリセルのドレイン(ビットライン)に一定のDCバイアスを印加するものである。このビットライン電圧クランプ部23は、ソース端とゲート端が共通連結された第1、第2PMOSトランジスタPM1、PM2を備えている。その共通接続されたソース端が供給電圧VDDに接続され、第1PMOSトランジスタPM1のゲート端とドレイン端とは互いに連結されている。第1PMOSトランジスタPM1のドレイン端には第1NMOSトランジスタNM1が接続され、かつ第2PMOSトランジスタPM2のドレイン端には第2NMOSトランジスタSM2が接続されている。こらのNMOSトランジスタNM2,3のソースは共通に接続されて第3NMOSトランジスタNM3を介して接地されている。第1NMOSトランジスタNM1のゲート端は参照電圧Vref に接続され、第2NMOSトランジスタNM2のゲートはビットライン選択部22により選択されたセルのビットラインに連結される。さらに、ソース端をビットライン選択部22に、ドレイン端をカレントミラー24に、ゲート端を第2PMOSトランジスタPM2のドレイン端に接続された第4NMOSトランジスタNM4が用意されている。
【0019】
カレントミラー24は、第3、第4PMOSトランジスタPM3、PM4から構成される。第3PMOSトランジスタPM3のゲート端はドレイン端に連結され、PM3のドレイン端は第4NMOSトランジスタNM4のドレイン端に連結される。そして、第3PMOSトランジスタPM3と第4PMOSトランジスタPM4のソース端は共通連結されており、PM4のドレイン端はセンシングノードSNに連結されている。
【0020】
本実施形態の選択されたメモリセルが2ビットのしきい値電圧レベルを示している場合、マルチステップカレントソース部25は、第5、第6、第7、第8、第9、第10、第11、第12NMOSトランジスタNM5〜NM12で構成される。第5、第6、第7、第8、第9NMOSトランジスタNM5〜NM9のゲート端は共通連結され、ソース端は接地端に共通連結されている。そして、第5NMOSトランジスタNM5のドレイン端には電流供給源Iref が接続されており、そのドレイン端がゲート端に連結されている。そして、第10、第11、第12NMOSトランジスタNM10〜NM12のドレイン端はそれぞれセンシングノードSNに連結されている。また、これらのトランジスタNM10〜NM12はしきい値電圧がそれぞれ異なり、かつオン時の抵抗もそれぞれ異なる。第10NMOSトランジスタNM10はダイオード連結トランジスタであり、そのソース端は第7NMOSトランジスタNM7のドレイン端に連結され、そのゲート端は第6NMOSトランジスタNM6のドレイン端に連結されている。そして、第11NMOSトランジスタNM11のソース端は、第8NMOSトランジスタNM8のドレイン端に連結され、そのゲート端は第7NMOSトランジスタNM7のドレイン端に連結されている。さらに、第12NMOSトランジスタNM12のソース端は第9NMOSトランジスタNM9のドレイン端に連結され、そのゲート端は第8NMOSトランジスタNM8のドレイン端に連結されている。
【0021】
このマルチステップカレントソース部25aは、センシングノードSNに順次的に連結された4つのブランチ(第1、第2、第3、第4ブランチ)が接続されていると考えることができる。その第1ブランチにはNM12、NM9が直列連結されており、第2ブランチにはNM11、NM8が直列連結されており、第3ブランチにはNM10、NM7が直列連結されており、第4ブランチにはNM6が連結されている。このように、マルチステップカレントソース部25aは、メモリセルアレイ部21から選択されたメモリセルがNビットであれば、2N 個のブランチが形成される。
【0022】
本実施形態の多重ビットメモリセルのデータセンシング装置のセンシング動作を説明する前に、マルチステップカレントソース部25aの動作を図5、図6、図7を参照して説明する。
まず、各NMOSトランジスタは同じサイズを有すると仮定し、基準電流Irefにより第5NMOSトランジスタNM5のゲートとソースとの間に発生する電圧はVGSであると仮定する。
第6NMOSトランジスタNM6が一定の電流が流れるときの飽和電圧V0 は、第5NMOSトランジスタNM5のドレイン飽和電圧Vdsatである。同様に、第7、第10NMOSトランジスタNM7、NM10の電流が流れ出す電圧は第10NMOSトランジスタNM10のしきい値電圧によって変わり、それらの直列に接続されたトランジスタの飽和電圧V1 はVGS+Vdsatであり、また、第8、第11NMOSトランジスタNM8、NM11の飽和電圧V2 は2VGS+Vdsatで、第9、第12NMOSトランジスタNM9、NM12の飽和電圧V3 は3VGS+Vdsatである。
ここで、NMOSトランジスタの基板電圧の変化によるしきい値電圧の変化はないと仮定する。
【0023】
図5は、マルチステップカレントソース部25aに入力される電流量と出力される電圧との間の関数関係を示し、階段型をなしている。ここで、各斜線引き領域の電流(△I0、△I1、△I2、△I3、…△In)がメモリセルのしきい値電圧分布に対応する場合、この電流分布はそれぞれI−V特性の微分である小信号レジスタンス(small signal resistance)(図8の平らな部分)の小さな領域として示される。このレジスタンスが非常に小さい場合、メモリセルのしきい値電圧分布が量子化された電圧のV0、V1、V2、V3、…Vnに一対一に対応する動作が行われる。このような電流−電圧特性曲線を有する回路を用いて、本来のしきい値電圧分布とは無関係な分布を有する出力が得られる(図6参照)。更に、図5、図6に示すように、電流−電圧のステップ勾配が大きくなるほど、対応するしきい値電圧分布が狭くなり、これによりしきい値電圧分布間の間隙( △VM’)の広い新たな電圧分布特性が得られる。これにより、メモリセルの状態の読込時、基準電圧の選択幅が広くなってセンシングの信頼度が高くなる。
【0024】
このように、マルチステップカレントソース部25aの各部ランチは、一定電圧レベルの間にはマルチステップカレントソース部25aに流入される電流を防ぎ、その以上に両端電圧が増加すると、ブランチは段階別に電流を流す過程を順次に繰り返し行う。ここで、Iref 、VGS、そして各NMOSトランジスタのサイズを調節することにより、任意の階段状の電流−電圧特性とすることができるため、電圧分布間の間隙とマッピングされる電流(しきい値電圧)の分布を任意に調節することができる。
【0025】
前記デコーディングロジック部28は、図13に示すように、第2電圧比較部27bの出力信号を反転するインバータと、インバータで反転された信号と第1電圧比較部27aの出力信号とを論理積する第1ANDゲートと、第3電圧比較部27cの出力信号と第2電圧比較部27bの出力信号とを論理積する第2ANDゲートと、第2ANDゲートにより論理積された信号と第1ANDゲートにより論理積された信号とを論理和してB端に出力するNORゲートとから構成される。B端とNORゲートとの間にはD−F/Fが挿入されている。A端には第2電圧比較部27bの出力信号がD−F/Fを介してそのまま出力される。
【0026】
以下、マルチステップカレントソース部25aの電流−電圧特性を利用して本実施形態の第1実施形態の多重ビットメモリセルをセンシングする方法を説明する。
ここでは、一つのメモリセルに4レベルのしきい値電圧分布を有する多重ビットメモリセルのデータセンシングに関するもので、一般的にN個のしきい値電圧分布にも拡張適用可能である。
4レベルのしきい値電圧分布を4つの量子化電圧に変換するためには4つのステップを有するマルチステップカレントソース部を必要とし、Nビットのデータの格納された場合には2N 個のステップを有するマルチステップカレントソース部と、(2N −1)個の電圧比較器とを必要とする。そして、基準電圧発生部26を介して基準電圧Vref1、Vref2、Vref3を発生するが、各々の基準電圧は図6に示すようにVref1=(V0+V1)/2、Vref2=(V1+V2)/2、Vref3=(V2+V3)/2と与えられ、高い精度を必要としないため、電圧分配器などでも実現することができる。
【0027】
まず、図4(a)に示すように、メモリセルアレイ部21の任意のビットラインをビットライン選択部22を通じて選択する。この後、メモリセルのしきい値電圧に対応する電流の流れる選択されたビットラインに流れる量と同量の電流がカレントミラー24を介してセンシングノードSNに伝達される。このとき、選択されたビットラインにかかる電圧はビットライン電圧クランプ部23を介して一定に維持される。
【0028】
このように、センシングノードSNに伝達された電流量に基づくセンシング動作を図4(a)(b)、図5、図6を参照して説明する。
まず、図4(a)(b)、図5、図6に示すように、センシングノードSNに伝達された電流量が△I0 の範囲であれば、マルチステップカレントソース部25aを介してセンシングノードSNにV0 の電圧が出力される。この後、センシングノードSNに伝達されたV0 の電圧はそれぞれ第1、第2、第3電圧比較部27a、27b、27cに伝達され、第1、第2、第3基準電圧Vref1、Vref2、Vref3と比較される。このとき、V0は第1、第2、第3基準電圧Vref1、Vref2、Vref3よりも小さいため、X1、X2、X3端に全てロー信号が出力される。これにより、デコーディングロジック部28のA端、B端には0、0が出力される。従って、メモリセルに格納されたデータは、4レベル(00、01、10、11)のうち00レベルにプログラムされていることをセンシングすることができる。
【0029】
次に、センシングノードSNに伝達された電流量が△I1 の範囲であれば、マルチステップカレントソース部25aを介してセンシングノードSNにV1 の電圧が出力される。この後、センシングノードSNに伝達されたV1 の電圧はそれぞれ第1、第2、第3電圧比較部27a、27b、27cに伝達され、第1、第2、第3基準電圧Vref1、Vref2、Vref3と比較される。このとき、V1 は第1基準電圧Vref1より大きく且つ第2、第3基準電圧Vref2、Vref3よりは小さいため、X1 端にはハイ信号が出力され、X2、X3端にはロー信号が出力される。これにより、デコーディングロジック部28のA端、B端には0、1が出力される。従って、メモリセルに格納されたデータは、4レベル(00、01、10、11)のうち01レベルにプログラムされていることをセンシングすることができる。
【0030】
また、センシングノードSNに伝達された電流量が△I2 の範囲であれば、マルチステップカレントソース部25aを介してセンシングノードSNにV2 の電圧が出力される。この後、センシングノードSNに伝達されたV2 の電圧は、それぞれ第1、第2、第3電圧比較部27a、27b、27cに伝達され、第1、第2、第3基準電圧Vref1、Vref2、Vref3と比較される。この際、V2 は第1、第2基準電圧Vref1、Vref2よりは大きく且つ第3基準電圧Vref3よりは小さいため、X1、X2にはハイ信号が出力され、X3 端にはロー信号が出力される。これにより、デコーディングロジック部28のA端、B端には1、0が出力される。従って、メモリセルに格納されたデータは4レベル(00、01、10、11)のうち10レベルにプログラムされていることをセンシングすることができる。
【0031】
そして、センシングノードSNに伝達された電流量が△I3 の範囲であれば、マルチステップカレントソース部25aを介してセンシングノードSNにV3 の電圧が出力される。この後、センシングノードSNに伝達されたV3 の電圧は、それぞれ第1、第2、第3電圧比較部27a、27b、27cに伝達され、第1、第2、第3基準電圧Vref1、Vref2、Vref3と比較される。このとき、V3 は第1、第2、第3基準電圧Vref1、Vref2、Vref3よりも大きいため、X1、X2、X3 端には全てハイ信号が出力される。これにより、デコーディングロジック部28のA端、B端には1、1が出力される。従って、メモリセルに格納されたデータは4レベル(00、01、10、11)のうち11レベルにプログラムされていることをセンシングすることができる。
【0032】
図7は本実施形態の第1実施形態の多重ビットメモリセルのデータセンシング装置のマルチステップカレントソース部25aの電流−電圧特性を示すシミュレーションデータ図であり、図8は図7において電圧がレベルアップされて一定の電圧に維持される間のマルチステップカレントソース部25aの小信号レジスタンス(I−V曲線の微分)を示すシミュレーションデータ図である。
図7における電流増加区間、つまり図8の凹状区間を、センシングノードSNを介してマルチステップカレントソース部25aに向かって電流を流すことのできる許容帯と定義する。そして、図8の小信号レジスタンスの急激な増加区間はセンシングノードSNを介してマルチステップカレントソース部25aに向かって電流を流すことのできない禁止帯と定義する。
このように、マルチステップカレントソース部25aを介する電流と小信号レジスタンスの特性が理想的になるほど、許容帯は広くなり、禁止帯は狭くなる。言い換えれば、しきい値電圧分布幅が広く且つ分布幅間の間隙が狭い場合にもメモリセルのプログラム状態が正確に判別される。
【0033】
図9は本実施形態の多重ビットメモリセルのデータセンシング装置にリセットパルス及びイネーブルパルスが加えられた際の図4(a)のデコーディングロジック部28の出力端A、Bに2ビット(4レベル(00、01、10、11))メモリセルのデータが出力されることをシミュレーションした図である。
図10はセンシングノードSNの電流を10μAずつ順次に増加させながら、最終的にデコーディングロジック部28に安定的な出力信号がでるまでのセンシング遅延をシミュレーションした結果である。センシング遅延は、図7に示すように、アドレスされたメモリセルのデータ状態(00、01、10、11)が変えられる度に急激に増加した。すなわち、センシング遅延の大きな区間は、図7における平らな区間、つまり禁止帯に相当する。
上記のようなセンシング遅延の範囲は、最小20nsecから最大50nsecである。そして、許容帯及び禁止帯の大きさを決定するためには、所望のセンシング遅延を決め、センシング遅延よりも大きな区間は禁止帯、小さな区間は許容帯と設定すればよい。
【0034】
図11は本実施形態の第1実施形態を示す図4(a)の構成要素中のマルチステップカレントソース部25aを変化させた本実施形態の第2実施形態のマルチステップカレントソース部25bを示す図で、NMOSトランジスタをPMOSトランジスタに変化させて構成したものである。すなわち、PM3とPM4とから構成されたカレントミラー24は削除し、マルチステップカレントソース部25bの出力をビットライン電圧クランプ部23のNM4のドレイン端に直接連結し、供給電圧VDDと接地電圧VSSとを切り換え、更に基準電流Iref の方向を切り換えている。
図12は本実施形態の第2実施形態の図11のマルチステップカレントソース部25bの電流−電圧特性を示し、この実施形態は、第1実施形態とは逆階段状の電流−電圧特性であることを示している。ここで、センシングノードに伝達された各電流量に対応して出力される電圧の絶対値は|V0|>|V1|>|V2| >|V3|である。
【0035】
【発明の効果】
上記の本実施形態の多重ビットメモリセルのデータセンシング装置には以下のような効果がある。
本発明は、実際のメモリセルのしきい値電圧分布間の間隙よりも広い電圧分布間の間隙を利用してセンシングしているので、マルチレベルセンシング時のセンシングの信頼度を高めることができる。
また、本発明は、実際の多重ビットメモリセルのしきい値電圧分布よりも狭い電圧分布と各々の基準電圧とを比較してメモリセルの状態を2進データとして出力するため、温度変化や電圧変動などによるセンシング速度の減少を防ぐことができる。
【図面の簡単な説明】
【図1】(a)は、従来の多重ビットメモリセルのデータセンシングのための回路図、(b)は(a)のセンシング回路を用いたセンシング動作によりメモりセルのデータ格納状態を検出するテーブル。
【図2】(a)は従来のメモリセルのしきい値電圧分布を示す図、
(b)は従来のセンシングノードの電圧分布を示す図。
【図3】本実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図。
【図4】(a)は本実施形態の第1実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図、
(b)は(a)のセンシング動作によるメモリセルのデータ格納状態を示すテーブル。
【図5】図4(a)のマルチステップカレントソース部のマルチステップ形電流−電圧特性を示すグラフ。
【図6】本実施形態の多重ビットメモリセルに格納されたデータのセンシングのためにマッピングされる電圧分布図。
【図7】本実施形態の第1実施形態の多重ビットメモリセルのデータセンシング装置におけるマルチステップカレントソース部の電流−電圧特性を示すシミュレーションデータ図。
【図8】本実施形態のマルチステップカレントソース部の小信号レジスタンスを示すシミュレーションデータ図。
【図9】本実施形態の2ビット(4レベルしきい値電圧)のメモリセルに格納されたデータセンシング動作を示すシミュレーションデータ図。
【図10】本実施形態の量子化されたしきい値電圧分布を得るためのセンシング遅延時間の変化を示すシミュレーションデータ図。
【図11】本実施形態の第2実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図。
【図12】図11のマルチステップカレントソース部のマルチステップ形電流−電圧特性を示すグラフ。
【図13】本発明の実施形態のデコーディングロジック部のブロック構成図。
【符号の説明】
21 メモリセルアレイ部
22 ビットライン選択部
23 ビットライン電圧クランプ部
24 カレントミラー
25、25a、25b マルチステップカレントソース部
26 基準電圧発生部
27a 第1電圧比較部
27b 第2電圧比較部
27c 第3電圧比較部
28 デコーディングロジック部
29 アナログ/デジタルコンバータ
Claims (12)
- 各メモリセルが少なくとも2つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、
前記メモリセルアレイ部のうち任意に選択されたメモリセルに流れる電流量に基づいてメモりセルのしきい値電圧分布よりも狭幅の量子化された電圧を出力するマルチステップカレントソース部と、
前記マルチステップカレントソース部の量子化された電圧と複数の基準電圧とを比較してメモリセルの状態を2進データとして出力するアナログ/デジタルコンバータと
を備えることを特徴とする多重ビットメモリセルのデータセンシング装置。 - ワードライン及びビットラインに連結され、各メモリセルが少なくとも2つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、
前記メモリセルアレイ部のうち特定のメモリセルを選択するためのビットライン選択部と、
前記選択された特定のメモリセルのビットラインに流れる電流と同量の電流をセンシングノードに供給するカレントミラーと、
前記センシングノードに供給された電流量に基づいてメモリセルのしきい値電圧分布よりも狭幅の量子化された電圧をセンシングノードに供給するマルチステップカレントソース部と、
前記センシングノードに供給された量子化された電圧と基準電圧発生部から分配された各々の基準電圧とを比較してメモリセルの状態をデコーディングするアナログ/デジタルコンバータと
を備えることを特徴とする多重ビットメモリセルのデータセンシング装置。 - 前記アナログ/デジタルコンバータは、
電圧比較器にそれぞれ基準電圧を分配する基準電圧発生部と、
前記センシングノードに供給された量子化された電圧と、前記分配された基準電圧とをそれぞれ比較する複数の電圧比較器から構成された電圧比較部と、
前記電圧比較部の各々の出力を受けて2進データとして変更するデコーディングロジック部と
から構成されることを特徴とする請求項2に記載の多重ビットメモリセルのデータセンシング装置。 - 前記選択されたメモリセルが、Nビット(2N )のしきい値電圧レベルを格納している場合、前記電圧比較部は2N −1個の電圧比較器から構成されることを特徴とする請求項2に記載の多重ビットメモリセルのデータセンシング装置。
- 前記メモリセルがNビット(2N )のしきい値電圧レベルを格納している場合、前記マルチステップカレントソース部は2N 個のブランチを有することを特徴とする請求項2に記載の多重ビットメモリセルのデータセンシング装置。
- 前記ブランチの一端は電流供給源に共通連結され、前記ブランチの他端は直接又は一つ以上のスイッチング手段を介して順次にセンシングノードに連結されることを特徴とする請求項5に記載の多重ビットメモリセルのデータセンシング装置。
- 前記マルチステップカレントソース部は、前記メモリセルアレイ部が2ビットのしきい値電圧レベルを格納している場合、スイッチング手段を有する22 個のブランチ(第1、第2、第3、第4ブランチ)から構成されることを特徴とする請求項5に記載の多重ビットメモリセルのデータセンシング装置。
- 前記マルチステップカレントソース部は、
前記第1ブランチに直列連結される第1、第2MOSトランジスタと、
前記第2ブランチに直列連結される第3、第4MOSトランジスタと、
前記第3ブランチに直列連結される第5、第6MOSトランジスタと、
前記第4ブランチにドレイン端が連結される第7MOSトランジスタと、
ゲート端が前記第2、第4、第6、第7MOSトランジスタのゲート端に共通連結され、ドレイン端がゲート端に連結される第8MOSトランジスタと、
前記第8MOSトランジスタのドレイン端に連結される基準電流供給部と
から構成されることを特徴とする請求項7に記載の多重ビットメモリセルのデータセンシング装置。 - 前記第5MOSトランジスタのゲート端は前記第7MOSトランジスタのドレイン端に連結され、前記第3MOSトランジスタのゲート端は前記第6MOSトランジスタのドレイン端に連結され、前記第1MOSトランジスタのゲート端は前記第4MOSトランジスタのドレイン端に連結され、第2、第4、第6、第7MOSトランジスタのソース端は接地端に共通連結されていることを特徴とする請求項8に記載の多重ビットメモリセルのデータセンシング装置。
- 前記第1乃至第8MOSトランジスタがNMOSトランジスタである時には、前記第2、第4、第6、第7MOSトランジスタのソース端は接地されており、電流ソース部は供給電圧端に連結されていることを特徴とする請求項5に記載の多重ビットメモリセルのデータセンシング装置。
- 前記第1乃至第8MOSトランジスタがPMOSトランジスタである時には、前記第2、第4、第6、第7MOSトランジスタのソース端は供給電圧端に共通連結されており、電流ソース部は接地端に連結されていることを特徴とする請求項10に記載の多重ビットメモリセルのデータセンシング装置。
- 前記ビットライン選択部と前記カレントミラーとの間に、メモリセルのビットライン電圧をクランプして一定に維持するビットライン電圧クランプ部を更に備えることを特徴とする請求項2に記載の多重ビットメモリセルのデータセンシング装置。
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