KR20000033906A - 다중비트 메모리셀의 데이터 센싱장치 - Google Patents

다중비트 메모리셀의 데이터 센싱장치 Download PDF

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Abstract

다중 비트의 데이터를 저장하기 위한 다수의 문턱전압레벨을 갖는 비휘발성 메모리소자의 읽기마진을 더 많이 확보하여 센싱 신뢰도를 높이고, 또한 고속 센싱동작을 하기에 알맞은 다중비트 메모리셀의 데이터 센싱장치를 제공하기 위한 것이다. 이와 같은 목적을 달성하기 위한 다중비트 셀의 데이터 센싱장치는 각 메모리셀이 적어도 2개이상의 문턱전압레벨을 갖는 메모리셀 어레이부, 상기 메모리셀 어레이부 중 임의로 선택된 메모리셀에 흐르는 전류량에 따라서 메모리셀의 문턱전압분포보다 좁은폭을 갖는 양자화된 전압을 출력하는 멀티스텝 커런트소오스부, 상기 멀티스텝 커런트소오스부의 양자화된 전압과 복수개의 기준전압을 비교하여 메모리셀의 상태를 이진데이타로 출력하는 아날로그/디지탈 컨버터로 구성되는 것을 특징으로 한다.

Description

다중비트 메모리셀의 데이터 센싱장치
본 발명은 반도체 메모리장치에 대한 것으로, 특히 두 개 이상의 다중 레벨로 프로그램된 메모리셀의 데이터를 읽어내고, 센싱하기에 알맞은 다중비트 메모리셀의 데이터 센싱장치에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리 소자로는 데이터의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로는 롬(ROM)과 EPROM(Erasable Programmable ROM) 및 EEPROM(Electrically Erasable Programmable ROM)이 있다.
비휘발성 메모리 소자 중 롬(ROM)은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리 소자이며, EPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다.
여기서 EPROM과 EEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다. 즉, EPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
이와 같은 메모리 소자 중에 정보화 산업이 발전함에 따라 대용량의 메모리 소자가 요구되어 지고 이에 부응하여 DRAM이 저장 미디어(mass storage media)로 가장 널리 사용되어지고 있다. 그러나 DRAM은 일정 용량이상의 저장 커패시터가 필요하게 되고 이러한 커패시터를 이용하게 되므로 일정주기로 리프레쉬(reflash)동작을 수행해야 하는 단점을 갖고 있다. 그래서 DRAM 대용으로 리프레쉬 동작이 필요없는 EEPROM이 꾸준히 연구되어 왔다.
그러나 EEPROM 메모리 소자도 하나의 메모리 셀에 "1" 또는 "0"의 데이터 중 하나만을 기록할 수 있으므로 집적도가 메모리 셀의 개수와 일대일 대응관계에 있다.
따라서 EEPROM을 데이터 저장 미디어로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격이 너무 비싸다는 것이었다.
이러한 문제점을 해결하는 방안으로 최근 다중 비트 셀(multi bit cell)에 관한 연구가 활발하게 진행되고 있다.
다중비트 메모리 셀은 메모리 셀 하나에 2비트 이상의 데이터를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일한 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
이와 같은 다중 비트 메모리 셀은 셀당 여러단계의 문턱전압 레벨로 프로그램되어 있다.
즉, 셀당 2비트(2 bit)의 데이터를 저장하기 위해서는 22=4에서와 같이 4단계의 문턱전압 레벨로 각 셀이 프로그램되어 있다.
이때, 각 셀의 문턱레벨(Thresholds level)은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와 같이 다중 비트 메모리 셀에 있어서, 보다 많은 레벨을 프로그램하여 셀당 비트 수를 증가시키기 위해서는 문턱전압 레벨을 정확하게 조절하여 문턱전압레벨의 분포폭을 줄여야 한다.
그리고 이와 같이 다단계로 프로그램된 데이터를 센싱하기 위한 종래의 센싱장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a는 종래에 의한 다중비트 셀의 데이타 센싱을 위한 회로도이고, 도 1b는 도 1a의 센싱회로를 이용한 센싱동작에 의해 메모리셀의 데이터 저장상태를 검출하는 테이블이다.
종래 다중비트 셀을 센싱하는 방법은 전압을 기준으로 하여 센싱하는 것이다.
그 구성은 도 1a에 도시한 바와 같이 데이터를 저장하는 메모리셀(1)과, 소오스단이 상기 메모리셀(1)의 드레인단과 제 1 콘택노드(CN1)에서 콘택되고, 게이트단이 소오스단에 연결된 제 1 피모스트랜지스터(PM1)와, 복수개의 기준전압을 발생시키는 기준전압발생부(5)와, 상기 메모리셀(1)로부터 출력된 전압을 상기 기준전압발생부(5)에서 발생된 각각의 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교출력하기 위한 제 1, 제 2, 제 3 비교출력부(2,3,4)와, 상기 제 1, 제 2, 제 3 비교출력부(2,3,4)의 각각의 출력신호(X1,X2,X3)를 받아서 메모리셀(1)의 데이터 저장상태를 디코딩하는 디코딩로직부(6)로 구성되었다. 여기서 제 1 피모스트랜지스터(PM1)의 드레인단에는 공급전압(VDD)이 공급된다.
상기와 같이 구성된 종래 제 1 방법에 의한 다중비트 셀의 데이터 센싱에 따라 메모리셀의 상태를 검출하는 동작에 대하여 설명하면 다음과 같다.
종래의 다중비트 메모리 셀의 데이터 센싱방법을 설명하기 전에 메모리셀이 4레벨(00,01,10,11)의 문턱전압으로 프로그램되어 있다고 가정한다.
도 1a에 도시한 바와 같이 Vin신호를 받아서 메모리셀이 선택되면 메모리셀에 저장되어있던 데이터가 제 1 콘택노드(CN1)을 통해서 제 1, 제 2, 제 3 비교출력부(2,3,4)에 각각 전달되고 전달된 신호는 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교되어서 X1,X2,X3의 출력을 낸다. 그리고 디코딩로직부(6)는 X1,X2,X3값을 받아서 메모리셀의 데이터를 이진데이타의 형태로 출력한다.
Vref1<Vref2<Vref3일 때 메모리셀(1)의 데이터 저장상태를 센싱하기 위한 과정을 도 1a와 도 1b를 참조하여 설명하면 다음과 같다.
먼저, 제 1 콘택노드(CN1)을 통해서 Vref1보다 작은전압이 제 1, 제 2, 제 3 비교출력부(2,3,4)로 출력되면 제 1, 제 2, 제 3 비교출력부(2,3,4)의 각각의 출력단(X1,X2,X3)으로 모두 로우(Low:L)신호가 출력되고, 이 신호를 받은 디코딩로직부(6)는 A단과 B단으로 각각 0,0을 출력한다. 따라서 메모리셀(1)에 저장된 데이터는 4레벨(00,01,10,11)중 00레벨이라는 것을 알 수 있다.
또는 제 1 콘택노드(CN1)을 통해서 Vref1보다 크고 Vref2보다 작은 전압이 제 1, 제 2, 제 3 비교출력부(2,3,4)로 출력되면 제 1 비교출력부(2)의 출력단(X1)으로는 하이신호(High:H)가 출력되고 제 2, 제 3 비교출력부(3,4)로는 로우신호(Low:L)가 출력된다. 그리고 상기 출력신호를 받은 디코딩로직부(6)는 A단과 B단으로 각각 0,1을 출력한다. 따라서 메모리셀(1)에 저장된 데이터는 4레벨중 01째 레벨로 프로그램되어 있다는 것을 알 수 있다.
다음으로 제 1 콘택노드(CN1)을 통해서 Vref2보다 크고 Vref3보다 작은 전압이 제 1, 제 2, 제 3 비교출력부(2,3,4)로 출력되면 제 1, 제 2 비교출력부(2,3)의 출력단(X1,X2)으로는 하이신호(High:H)가 출력되고 제 3 비교출력부(4)의 출력단(X3)으로는 로우신호(Low:L)가 출력된다. 그리고 상기 출력신호를 받은 디코딩로직부(6)는 A단과 B단으로 각각 1,0을 출력한다. 따라서 메모리셀(1)에 저장된 데이터는 4레벨중 10 레벨로 프로그램되어 있다는 것을 알 수 있다.
또는 제 1 콘택노드(CN1)을 통해서 Vref3보다 큰전압이 제 1, 제 2, 제 3 비교출력부(2,3,4)로 출력되면 제 1, 제 2, 제 3 비교출력부(2,3)의 출력단(X1,X2,X3)으로 하이신호(High:H)가 출력되고, 상기 출력신호를 받은 디코딩로직부(6)는 A단과 B단으로 각각 1,1을 출력한다. 따라서 메모리셀(1)에 저장된 데이터는 4레벨중 11 레벨로 프로그램되어 있다는 것을 알 수 있다.
이와 같이 종래에 따른 데이터 센싱방법은 도 2의 (a)와 도 2의 (b)에 도시한 바와 같이 메모리셀의 문턱전압의 분포에 의한 제 1 콘택노드(CN1)(센싱노드)의 전압분포를 그대로 기준전압과 비교한다. 즉, △VM=△VM' (△VM= 문턱전압의 분포간의 간격, △VM'=센싱노드전압의 분포간의 간격)이다. 이와같이 메모리셀의 문턱전압분포를 그대로 센싱노드전압분포로 이용할 경우에는 문턱전압분포간의 간격이 좁을 경우에는 기준전압을 정확히 설정하여야 하는 어려움이 있다. 이때 문턱전압분포는 공정특성의 변화, 온도변화, 메모리셀 터널산화막의 트랩전하 등의 다양한 외부적 원인들에 의해서 결정된다.
상기와 같이 종래 다중비트 메모리셀의 데이터 센싱장치는 다음과 같은 문제가 있다.
첫째, 주어진 문턱전압분포에 대응하는 메모리셀의 데이터 상태들을 센싱하기 위해서 다수의 기준전압과 기준전류를 사용하고 있으므로 공정특성의 변화, 기준전압 선택의 정밀도, 온도변화등의 다양한 외부적 원인에 의해서 발생한 메모리셀의 문턱전압 분포를 그대로 사용하므로 센싱 속도가 떨어지고 또한 센싱의 신뢰도가 떨어지게 된다.
둘째, 비트수가 증가될수록 문턱전압 분포간의 간격은 더욱 좁아지고 상대적으로 분포폭은 넓어지게 되어 센싱의 신뢰도가 떨어지게 되고, 또한 하나의 메모리셀에 저장할 수 있는 상태의 수에 제한을 받게된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 다중 비트의 데이터를 저장하기 위한 다수의 문턱전압레벨을 갖는 비휘발성 메모리소자의 읽기마진을 더 많이 확보하여 센싱 신뢰도를 높이고, 또한 고속 센싱동작을 하기에 알맞은 다중비트 메모리셀의 데이터 센싱장치를 제공하는 데 그 목적이 있다.
도 1a는 종래에 의한 다중비트 메모리셀의 데이타 센싱을 위한 회로도
도 1b는 도 1a의 센싱회로를 이용한 센싱동작에 의해 메모리셀의 데이터 저장상태를 검출하는 테이블
도 2의 (a)는 종래 메모리셀의 문턱전압분포를 나타낸 도면
도 2의 (b)는 종래 센싱노드의 전압분포를 나타낸 도면
도 3은 본 발명 다중비트 메모리셀의 데이터 센싱장치를 나타낸 블록구성도
도 4a는 본 발명 제 1 실시예에 따른 다중비트 메모리셀의 데이터 센싱장치를 나타낸 블록구성도
도 4b는 도 4a의 센싱동작에 따른 메모리셀의 데이터 저장상태를 나타낸 테이블
도 5는 도 4a의 멀티스텝 커런트소오스부의 멀티스텝형 전류-전압 특성을 나타낸 그래프
도 6은 본 발명 다중비트 메모리셀에 저장된 데이터를 센싱하기 위해 맵핑(mapping)된 전압 분포도
도 7은 본 발명 제 1 실시예인 다중비트 메모리셀의 데이터 센싱장치의 멀티스텝 커런트소오스부의 전류-전압 특성을 나타낸 모의실험(Simulation)데이터도
도 8는 본 발명 멀티스텝 커런트소오스부의 스몰 시그널 출력 레지스턴스를 나타낸 모의실험데이터도
도 9는 본 발명의 2비트(4 레벨 문턱전압) 메모리셀에 저장된 데이터 센싱동작을 나타낸 모의실험데이터도
도 10은 본 발명 양자화된 문턱전압분포를 얻기 위한 센싱지연시간의 변화를 나타낸 모의실험데이터도
도 11는 본 발명 제 2 실시예에 따른 다중비트 메모리셀의 데이터 센싱장치를 나타낸 블록구성도
도 12은 도 11의 멀티스텝 커런트소오스부의 멀티스텝형 전류-전압 특성을 나타낸 그래프
도 13는 도 3의 본 발명 디코딩로직부의 구성도
도면의 주요 부분에 대한 부호의 설명
21: 메모리셀 어레이부 22: 비트라인 선택부
23: 비트라인 전압클램핑부 24: 커런트 미러
25, 25a 25b: 멀티스텝 커런트소오스부 26: 기준전압발생부
27a: 제 1 전압비교부 27b: 제 2 전압비교부
27c: 제 3 전압비교부 28: 디코딩로직부
29: 아날로그/디지탈 컨버터
상기와 같은 목적을 달성하기 위한 본 발명 다중비트 셀의 데이터 센싱장치는 각 메모리셀이 적어도 2개이상의 문턱전압레벨을 갖는 메모리셀 어레이부, 상기 메모리셀 어레이부중 임의로 선택된 메모리셀에 흐르는 전류량에 따라서 메모리셀의 문턱전압분포보다 좁은폭을 갖는 양자화된 전압을 출력하는 멀티스텝 커런트소오스부, 상기 멀티스텝 커런트소오스부의 양자화된 전압과 복수개의 기준전압을 비교하여 메모리셀의 상태를 이진데이타로 출력하는 아날로그/디지탈 컨버터로 구성되는 것을 특징으로 한다.
다중비트의 데이터를 저장하기 위한 다수의 문턱전압레벨을 가지도록 프로그램(program) 또는 소거(erase)된 프로그래머블(programmable) 메모리에서 각 메모리셀의 상태들은 셀의 퇴화(degradation), 프로그램회로상의 오차, 온도변화등에 의해서 불가피하게 문턱전압분포(voltage distribution)를 갖게된다. 그리고 상기 문턱전압분포의 폭을 줄이거나 분포간의 간격을 넓히는 것은 센싱동작의 신뢰도를 높이는 중요한 요소이다. 이에 따라서 상기 문턱전압분포에 문턱전압 양자화(quantization) 기법을 적용함으로써 양자화된 전압을 발생시켜서 그 값을 토대로 메모리셀의 읽기동작을 수행한다. 여기서 양자화 기법이란 임의의 분포와 분포간의 간격을 갖는 다수의 전압분포를 각각의 양자화된 전압에 일대일 대응시키는 것을 의미한다.
첨부 도면을 참조하여 본 발명 다중비트 메모리셀의 데이터 센싱장치에 대하여 설명하면 다음과 같다.
먼저 본 발명 다중비트 셀의 데이터 센싱장치는 도 3에 도시된 바와 같이 워드라인과 비트라인에 연결되어 적어도 2개이상의 문턱전압 레벨을 저장하고 있는 복수개의 메모리셀로 구성된 메모리셀 어레이부(21)와, 상기 메모리셀 어레이부(21)에서 임의의 메모리셀을 선택하기 위한 비트라인 선택부(22)와, 상기 비트라인 선택부(22)를 통해서 선택된 메모리셀의 비트라인의 급격한 전압변화를 막고 비트라인 전압을 일정하게 유지하기 위한 비트라인 전압클램핑부(23)와, 상기 비트라인에 흐르는 전류와 동일한 양의 전류를 센싱노드(Sensing Node:SN)에 공급하는 커런트미러(current mirror)(24)와, 센싱노드(SN)에 공급된 전류량에따라 양자화된 전압(메모리셀의 문턱전압 분포폭보다 좁은폭을 갖는 전압)을 센싱노드(SN)에 공급하기 위한 멀티스텝 커런트소오스부(25)와, 상기 멀티스텝 커런트소오스부(25)로 부터 센싱노드(SN)에 공급된 양자화된 전압과 기준전압 발생부(26)로 부터 분배된 각각의 기준전압을 비교하는 제 1, 제 2, 제 3 전압비교부(27a,27b,27c)와, 상기 제 1, 제 2, 제 3 전압비교부(27a,27b,27c)에 각각 기준전압(Vref1,Vref2,Vref3)을 분배하는 기준전압발생부(26)와, 상기 제 1, 제 2, 제 3 전압비교부(27a,27b,27c)를 통하여 비교출력된 전압을 입력받아서 디코딩하는 디코딩로직부(28)를 포함하여 구성된다. 이때 기준전압발생부(26)와 제 1, 제 2, 제 3 전압비교부(27a,27b,27c)와 디코딩로직부(28)는 센싱노드(SN)에 센싱된 아날로그신호를 디지탈 신호로 변환하는 아날로그/디지탈 컨버터(29)의 역할을 한다. 그리고 상기 비트라인 전압클램핑부(23)와 커런트미러(24)와 멀티스텝 커런트 소오스부(25)와 기준전압발생부(26)와 제 1, 제 2, 제 3 전압비교부(27a,27b,27c)와 디코딩로직부(28)가 하나의 센싱회로부를 구성한다.
도 3과 같은 구성을 갖는 본 발명 다중비트 메모리셀의 데이터 센싱장치의 제 1 실시예의 각 블록의 구성을 도 4a를 참조하여 설명하면 다음과 같다.
비트라인 전압클램핑부(23)는 단순한 차동증폭을 이용한 네가티브 피드백 회로로써 메모리셀 어레이부(21)중 비트라인 선택부(22)를 통해서 선택된 비트라인 전압을 기준전압(Vref)에 클램핑하여 리드 동작이 행해지는 동안 메모리셀의 드레인(비트라인)에 일정한 DC바이어스가 인가되도록 하기 위한 것이다. 이와같은 비트라인 전압클램핑부(23)의 구성은 소오스단과 게이트단이 공통으로 연결된 제 1, 제 2 피모스트랜지스터(PM1,PM2)와, 상기 제 1 피모스트랜지스터(PM1)의 드레인단에 드레인단이 연결되며 제 2 앤모스트랜지스터(NM2)와 공통의 소오스단을 갖는 제 1 앤모스트랜지스터(NM1)와, 상기 제 2 피모스트랜지스터(PM2)의 드레인단에 드레인단이 연결되고 소오스단이 제 1 앤모스트랜지스터(NM1)의 소오스단과 공통연결되며 또한 게이트단이 비트라인 선택부(22)를 통하여 선택된 셀의 비트라인과 연결되는 제 2 앤모스트랜지스터(NM2)와, 상기 제 1, 제 2 앤모스 트랜지스터(NM1,NM2)의 공통소오스단에 드레인단이 연결되고 소오스단이 접지단과 연결되어 있는 제 3 앤모스트랜지스터(NM3)와, 소오스단이 상기 비트라인 선택부(22)와 연결되고 드레인단이 커런트미러(24)에 연결되며 게이트단이 상기 제 2 피모스트랜지스터(PM2)의 드레인단과 콘택되는 제 4 앤모스트랜지스터(NM4)로 구성된다. 여기서 제 1 피모스트랜지스터(PM1)는 게이트단과 드레인단이 연결되어 있다.
그리고 커런트미러(24)는 제 3, 제 4 피모스트랜지스터(PM3,PM4)로 구성된다. 이때 제 3 피모스트랜지스터(PM3)의 게이트단은 드레인단과 연결되고 PM3의 드레인단은 제 4 앤모스트랜지스터(NM4)의 드레인단과 연결된다. 그리고 제 3 피모스트랜지스터(PM3)와 제 4 피모스트랜지스터(PM4)의 소오스단은 공통연결되어 있고, PM4의 드레인단은 센싱노드(Sensing Node:SN)에 연결된다.
그리고 본 발명 제 1 실시예의 선택된 메모리셀이 2비트의 문턱전압레벨을 나타내고 있을 경우에 멀티스텝 커런트소오스부(25)는 제 5, 제 6, 제 7, 제 8, 제 9, 제 10, 제 11, 제 12 앤모스트랜지스터(NM5,NM6,NM7,NM8,NM9,NM10,NM11,NM12)로 구성되었는데, 이때 제 5, 제 6, 제 7, 제 8, 제 9 앤모스트랜지스터(NM5,NM6,NM7,NM8,NM9)의 게이트단이 공통연결되고 소오스단이 접지단에 공통연결되어있다. 그리고 제 5 앤모스트랜지스터(NM5)의 드레인단에는 전류공급원(Iref)이 있고, 드레인단과 게이트단이 연결되어있다. 그리고 제 10, 제 11, 제 12 앤모스트랜지스터(NM10,NM11,NM12)의 드레인단은 각각 센싱노드(SN)에 순차적으로 연결되어있다. 그리고 제 10 앤모스트랜지스터(NM10)는 다이오드 컨넥티드(diode connected) 트랜지스터이다. 그리고 제 10 앤모스트랜지스터(NM10)의 소오스단은 제 7 앤모스트랜지스터(NM7)의 드레인단과 연결되고, 그 게이트단은 제 6 앤모스트랜지스터(NM6)의 드레인단에 연결된다. 그리고 제 11 앤모스트랜지스터(NM11)의 소오스단은 제 8 앤모스트랜지스터(NM8)의 드레인단과 연결되고, 그 게이트단은 제 7 앤모스트랜지스터(NM7)의 드레인단에 연결된다. 그리고 제 12 앤모스트랜지스터(NM12)의 소오스단은 제 9 앤모스트랜지스터(NM9)의 드레인단과 연결되고, 그 게이트단은 제 8 앤모스트랜지스터(NM8)의 드레인단에 연결된다.
여기서 멀티스텝 커런트소오스부(25a)는 센싱노드에 순차적으로 연결된 4개이 브랜치(branch)(제 1, 제 2, 제 3, 제 4 브랜치)로 구성된다. 이때 제 1 브랜치에는 NM12와 NM9가 직렬연결되어있고, 제 2 브랜치에는 NM11과 NM8이 직렬연결되어 있으며, 제 2 브랜치에는 NM10과 NM7이 직렬연결되어있고, 제 1 브랜치에는 NM6이 연결되어 있다.
이와 같이 멀티스텝 커런트소오스부(25a)는 메모리셀 어레이부(21)에서 선택된 메모리셀이 N비트이면 2N개의 브랜치가 형성된다.
그리고 본 발명 다중비트 메모리셀의 데이터 센싱장치의 센싱동작을 설명하기 전에 멀티스텝 커런트소오스부(25a)의 동작을 도 5a와 도 6 및 도 7을 참조하여 설명하면 다음과 같다.
먼저, 각 앤모스트랜지스터는 같은 사이즈를 갖는다고 가정하고, 기준전류(Iref)에 의해서 NM5의 게이트와 소오스간에 발생하는 전압은 Vref라고 가정한다.
제 6 앤모스트랜지스터(NM6)가 일정 전류를 흘리기 시작하는 전압(V0)은 제 6 앤모스트랜지스터(NM6)의 드레인 세츄레이션 전압(Vdsat)이 된다. 마찬가지로 제 7, 제 10 앤모스트랜지스터(NM7,NM10)의 전류패스가 일어나는 전압은 제 10 앤모스트랜지스터(NM10)의 문턱전압이며 세츄레이션되는 전압(V1)은 Vref+Vdsat이고, 제 8, 제 11 앤모스트랜지스터(NM8,NM11)가 세츄레이션되는 전압(V2)은 2Vref+Vdsat이고, 제 9, 제 12 앤모스트랜지스터(NM9,NM12)가 세츄레이션되는 전압(V3)은 3Vref+Vdsat이다.
여기서 앤모스트랜지스터의 기판전압의 변화에 의한 문턱전압의 변화는 없다고 가정한다.
상기와 같은 멀티스텝 커런트소오스부(25a)는 도 5에 도시한 바와 같이 멀티스텝 커런트소오스부(25a)로 입력되는 전류량과 출력되는 전압간의 함수관계를 나타낸 것으로 계단형을 이루고 있다. 여기서 각 빗금친 영역의 전류(△I0,△I1,△I2,△I3,…△In)가 메모리셀의 문턱전압분포에 대응한다고 하면 이 전류분포는 각각 스몰 시그널 레지스턴스(small signal resistance)가 작은영역에 나타나고, 이 레지스턴스가 매우작다면 양자화된 전압인 V0, V1, V2, V3,···, Vn에 일대일로 대응되는 동작을 하게 된다. 이와 같은 전류-전압 특성 곡선을 갖는 회로를 이용하여 원래의 문턱전압분포와는 무관한 분포를 가지는 출력을 얻을 수 있다.(도 6 참조)
그리고 도 5과 도 6에 도시된 바와 같이 이때 전류-전압의 스텝 기울기가 커질수록 대응되는 문턱전압분포를 좁힐 수 있고, 그에 따라서 문턱전압분포간의 간격(△VM')은 넓어진 새로운 전압분포 특성을 얻을 수 있다. 이에 따라서 메모리셀의 상태를 리드(read)할 때 기준전압의 선택폭이 넓어져서 센싱신뢰도를 높일 수 있다. 이와같이 멀티스텝 커런트소오스(25a)는 일정 전압레벨동안은 멀티스텝 커런트소오스(25a)로 유입되려는 전류를 막고있다가 그 이상으로 양단전압이 증가하면 전류를 흐르게 하는 과정을 순차적으로 반복한다. 여기서 Iref와 Vref와 각 앤모스트랜지스터의 사이즈를 조절하므로써 임의의 계단모양의 전류-전압 특성을 만들 수 있으므로 전압분포간의 간격과 맵핑(mapping)되는 전류(문턱전압)의 분포를 임의로 조절할 수가 있다.
그리고 상기 디코딩로직부(28)는 도 13에 도시한 바와 같이 제 2 전압비교부(27b)의 출력신호를 반전하는 인버터와, 상기 인버터를 통해 반전된 신호와 제 1 전압비교부(27a)의 출력신호를 논리곱하는 제 1 앤드게이트와, 상기 제 3 전압비교부(27c)와 제 2 전압비교부(27b)의 출력신호를 논리곱하는 제 2 앤드게이트와, 상기 제 2 앤드게이트를 통하여 논리곱된 신호와 제 1 앤드게이트를 통하여 논리곱된 신호를 논리합하여 B단으로 출력하는 노아게이트로 구성되었다. 이때 A단으로는 제 2 전압비교부(27b)의 출력신호가 그대로 출력된다.
상기 멀티스텝 커런트소오스부(25a)의 전류-전압 특성을 이용하여 본 발명 제 1 실시예의 다중비트 메모리셀을 센싱하는 방법을 설명하면 다음과 같습니다.
여기에서는 한 개의 메모리셀에 4레벨 문턱전압분포를 갖는 다중비트 메모리셀의 데이터 센싱에 대한 것이며, 일반적으로 N개의 문턱전압 분포에도 확장하여 적용할 수 있다.
참고로 4레벨 문턱전압분포를 4개의 양자화 전압으로 변환하기 위해서는 4개의 스텝을 갖는 멀티스텝 커런트소오스부가 필요하고, N비트의 데이터가 저장된 경우에는 2N개의 스텝을 갖는 멀티스텝 커런트소오스부와, (2N-1)개의 전압비교기가 필요하다.
그리고 기준전압발생부(26)를 통해서 기준전압(Vref1,Vref2,Vref3)이 발생되는데 이때 각각의 기준전압은 도 7에 도시한 바와 같이 Vref1=(V0+V1)/2, Vref2=(V1+V2)/2, Vref3=(V2+V3)/2으로 주어지고 높은 정밀도가 필요없으므로 전압분배기와 같은 것으로 부터 쉽게 구현할 수 있다.
먼저 도 4a에 도시한 바와 같이 메모리셀 어레이부(21)의 임의의 비트라인을 비트라인 선택부(22)를 통하여 선택한다. 이후에 메모리셀의 문턱전압에 상응하는 전류가 흐르는 선택된 비트라인에 흐르는양과 동일양의 전류가 커런트미러(24)를 통하여 센싱노드(SN)에 전달된다. 이때 선택된 비트라인에 걸리는 전압은 비트라인전압 클램핑부(23)를 통하여 일정하게 유지된다.
이와 같이 센싱노드(SN)에 전달된 전류량에 따른 센싱동작을 도 4a, 도 4b와 도 5와 도 6을 참조하여 설명하면 다음과 같다.
먼저, 도 4a와 도 4b와 도 5와 도 6에 도시한 바와 같이 센싱노드(SN)에 전달된 전류량이 △I0의 범위라면 멀티스텝 커런트소오스부(25a)를 통해서 센싱노드(SN)에 V0의 전압이 출력된다. 이후에 센싱노드(SN)에 전달된 V0의 전압은 각각 제 1, 제 2, 제 3 전압비교부(27a,28b,27c)로 전달되어 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교된다. 이때 V0는 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)보다 작기 때문에 X1.X2,X3단으로 모두 '로우(Low:L)'신호를 출력한다. 이에 따라서 디코딩로직부(28)의 A,B단으로는 0,0이 출력된다. 따라서 메모리셀에 저장된 데이터는 4레벨(00,01,10,11)중 00레벨로 프로그램되어 있다는 것을 센싱할 수 있다.
다음으로 센싱노드(SN)에 전달된 전류량이 △I1의 범위라면 멀티스텝 커런트소오스부(25a)를 통해서 센싱노드(SN)는 V1의 전압이 출력된다. 이후에 센싱노드(SN)에 전달된 V1의 전압은 각각 제 1, 제 2, 제 3 전압비교부(27a,28b,27c)로 전달되어 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교된다. 이때 V1은제 1 기준전압(Vref1)보다 크고 제 2, 제 3 기준전압(Vref2,Vref3)보다 작기때문에 X1단으로는 '하이(High:H)'신호가 출력되고 X2,X3단으로는 "로우(Low:L)"신호가 출력된다. 이에 따라서 디코딩로직부(28)의 A,B단으로는 0,1이 출력된다. 따라서 메모리셀에 저장된 데이터는 4레벨(00,01,10,11) 중 01 레벨로 프로그램되어 있다는 것을 센싱할 수 있다.
또는 센싱노드(SN)에 전달된 전류량이 △I2의 범위라면 멀티스텝 커런트소오스부(25a)를 통해서 센싱노드(SN)는 V2의 전압이 출력된다. 이후에 센싱노드(SN)에 전달된 V2의 전압은 각각 제 1, 제 2, 제 3 전압비교부(27a,28b,27c)로 전달되어 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교된다. 이때 V2는 제 1, 제 2 기준전압(Vref1,Vref2)보다 크고 제 3 기준전압(Vref3)보다 작기때문에 X1,X2단으로는 '하이(High:H)'신호가 출력되고,X3단으로는 "로우(Low:L)"신호가 출력된다. 이에 따라서 디코딩로직부(28)의 A,B단으로는 1,0이 출력된다. 따라서 메모리셀에 저장된 데이터는 4레벨(00,01,10,11)중 10 레벨로 프로그램되어 있다는 것을 센싱할 수 있다.
그리고 센싱노드(SN)에 전달된 전류량이 △I3의 범위라면 멀티스텝 커런트소오스부(25a)를 통해서 센싱노드(SN)는 V3의 전압이 출력된다. 이후에 센싱노드(SN)에 전달된 V3의 전압은 각각 제 1, 제 2, 제 3 전압비교부(27a,28b,27c)로 전달되어 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)과 비교된다. 이때 V3는 제 1, 제 2, 제 3 기준전압(Vref1,Vref2,Vref3)보다 크기때문에 X1,X2,X3단으로 '하이(High:H)'신호가 출력된다. 이에 따라서 디코딩로직부(28)의 A,B단으로는 1,1이 출력된다. 따라서 메모리셀에 저장된 데이터는 4레벨(00,01,10,11)중 11 레벨로 프로그램되어 있다는 것을 센싱할 수 있다.
그리고 도 7은 본 발명 제 1 실시예인 다중비트 메모리셀의 데이터 센싱장치의 멀티스텝 커런트소오스부(25a)의 전류-전압특성을 나타낸 모의실험데이타이고, 도 8은 도 7에서 전압이 레벨업되어 일정한 전압으로 유지되는 동안 멀티스텝 커런트소오스부(25a)의 스몰 시그널 출력 레지스턴스(small signal output resistance)를 나타낸 모의실험데이타도이다.
이때 도 7에서 전류가 증가하는 구간 즉, 도 8의 오목한 구간을 센싱노드(SN)를 통하여 멀티스텝 커런트소오스부(25a)로 전류가 흐를수 있는 얼로우드 밴드(allowed band)라 정의한다.
그리고 도 8의 스몰 시그널 출력 레지스턴스가 급격하게 커지는 구간은 센싱노드(SN)를 통해서 멀티스텝 커런트소오스부(25a)로 전류가 흐르지 못하는 포비든 밴드(forbidden band)라 정의한다.
이와 같이 멀티스텝 커런트소오스부(25a)를 통해서 전류와 스몰 시그널 출력 레지스턴스의 특성이 아이디얼(ideal) 해질수록 얼라우드 밴드는 넓어지고, 포비든 밴드는 좁아진다. 다시말해서 문턱전압 분포폭이 넓고 분포폭간 간격이 좁을 경우에도 메모리셀의 프로그램 상태를 정확히 판별해 낼 수 있다.
그리고 도 9는 본 발명 다중비트 메모리셀의 데이터 센싱장치로 리셋(reset)펄스와 인에이블(enable)펄스가 가해졌을 때의 도 4a의 디코딩로직부(28)의 출력단(A,B)으로 2비트(4레벨(00,01,10,11)) 메모리셀의 데이터가 제대로 출력되는 것을 시뮬레이션 한 것이다.
도 10은 센싱노드(SN)의 전류를 10㎂씩 순차적으로 증가시키면서 최종적으로 디코딩로직부(28)로 안정적인 출력신호가 나올 때까지의 센싱 딜레이(sensing delay)를 시뮬레이션(simulation)한 결과이다. 이때 센싱 딜레이는 도 7에 도시한 바와 같이 어드레싱(addressing)된 메모리셀의 데이터 상태(00,01,10,11)가 바뀔때마다 급격하게증가하였다. 즉, 센싱 딜레이가 큰 구간은 도 7에서의 평평한구간 즉, forbidden band에 해당한다.
상기와 같은 센싱딜레이의 범위는 최소 20n(즉,2e-08)sec에서 최대 50n(5e-08)sec이며, 최종 출력은 출력버퍼에 래치(latch)될 때까지이다.
그리고 allowed band와 forbidden band의 크기를 결정하기 위해서는 원하는 센싱 딜레이를 정하고, 센싱 딜레이 보다 큰 구간은 forbidden band로, 작은구간은 allowed band로 설정하면 된다.
도 11은 본 발명 제 1 실시예를 도시한 도 4a의 구성요소중 멀티레벨 커런트소오스부(25a)를 변화시킨 본 발명 제 2 실시예의 멀티레벨 커런트소오스부(25b)를 나타낸 것으로 앤모스트랜지스터를 피모스트랜지스터로 변화시켜서 구성한 것으로 PM3와 PM4로 구성된 커런트미러(24)는 삭제하고 멀티스텝 커런트소오스부(25b)의 출력을 비트라인 전압클램핑부(23)의 NM4의 드레인단에 직접연결하고, 공급전압(VDD)과 접지전압(VSS)을 바꾸고 또한 기준전류(Iref)의 방향을 바꾸어서 구성된다.
그리고 도 12는 본 발명 제 2 실시예인 도 11의 멀티스텝 커런트소오스부(25b)의 전류-전압 특성을 나타낸 것으로, 본 발명 제 1 실시예와는 반대의 계단형 전류-전압 특성을 나타내고 있다. 여기서 센싱노드에 전달된 각 전류량에 대응하여 출력되는 전압의 절대값은 이다.
상기와 같은 본 발명 다중비트 메모리셀의 데이터 센싱장치는 다음과 같은 효과가 있다.
첫째, 멀티레벨 전류소오스부를 통하여 실제 다중비트 메모리셀의 문턱전압분포보다 좁은 전압분포를 출력하여서 각각의 기준전압과 비교하여 메모리셀의 상태를 이진데이타로 출력하기 때문에 온도변화나 전압의 변동따위에 의한 센싱 속도의 감소를 막을 수 있다.
둘째, 실제 다중비트 메모리셀의 문턱전압분포간의 간격보다 넓은 간격을 갖는 전압분포를 이용하여 즉, 읽기마진을 크게하여 메모리셀의 센싱 신뢰도를 높일 수 있다.
셋째, 실제 다중비트 메모리셀의 문턱전압분포보다 폭이좁고 그 간격이 넓은 전압분포를 이용하여 센싱할 수 있으므로 하나의 메모리셀에 저장할 수 있는 상태의 수를 증가시킬 수 있다.

Claims (12)

  1. 각 메모리셀이 적어도 2개이상의 문턱전압레벨을 갖는 메모리셀 어레이부,
    상기 메모리셀 어레이부중 임의로 선택된 메모리셀에 흐르는 전류량에 따라서 메모리셀의 문턱전압분포보다 좁은폭을 갖는 양자화된 전압을 출력하는 멀티스텝 커런트소오스부,
    상기 멀티스텝 커런트소오스부의 양자화된 전압과 복수개의 기준전압을 비교하여 메모리셀의 상태를 이진데이타로 출력하는 아날로그/디지탈 컨버터로 구성되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  2. 워드라인과 비트라인에 연결되어 각 메모리셀이 적어도 2개이상의 문턱전압 레벨을 갖는 메모리셀 어레이부와,
    상기 메모리셀 어레이부 중 특정한 메모리셀을 선택하기 위한 비트라인 선택부,
    상기 선택된 특정 메모리셀의 비트라인에 흐르는 전류와 동일한 양의 전류를 센싱노드에 공급하기 위한 커런트미러,
    상기 센싱노드에 공급된 전류량에 따라 메모리셀의 문턱전압분포보다 좁은 폭을 갖는 양자화된 전압을 센싱노드에 공급하기 위한 멀티스텝 커런트소오스부,
    상기 센싱노드에 공급된 양자화된 전압과 기준전압 발생부로부터 분배되는 각각의 기준전압을 비교하여 메모리셀의 상태를 디코딩하는 아날로그/디지탈 컨버터로 구성되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  3. 제 2 항에 있어서,
    상기 아날로그/디지탈 컨버터는 전압비교기에 각각 기준전압을 분배하는 기준전압발생부와, 상기 센싱노드에 공급된 양자화된 전압과 상기 분배된 기준전압을 각각 비교하는 복수개의 전압비교기로 구성된 전압비교부와, 상기 전압비교부의 각각의 출력을 입력받아서 이진데이타로 변경하는 디코딩로직부로 구성됨을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  4. 제 2 항에 있어서,
    상기 선택된 메모리셀이 N비트(2N)의 문턱전압레벨을 저장하고 있다면 상기 전압비교부는 2N-1개의 전압비교기로 구성됨을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  5. 제 2 항에 있어서,
    상기 메모리셀이 N비트(2N)의 문턱전압레벨을 저장하고 있다면 상기 멀티스텝 커런트소오스부는 2N개의 브랜치(branch)를 갖고 형성되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  6. 제 5 항에 있어서,
    상기 브랜치의 한쪽끝은 전류공급원에 공통연결되고, 상기 브랜치의 다른쪽 끝은 직접 또는 하나이상의 스위칭 수단을 통해 순차적으로 센싱노드에 연결되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  7. 제 5 항에 있어서,
    상기 멀티스텝 커런트소오스부는 상기 메모리셀 어레이부가 2비트의 문턱전압레벨을 저장하고 있다면 스위칭수단을 갖는 22개의 브랜치(branch)(제 1, 제 2, 제 3, 제 4 브랜치)로 구성되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  8. 제 7 항에 있어서,
    상기 멀티레벨 커런트소오스부는 상기 제 1 브랜치에 직렬연결되는 제 1, 제 2 모스트랜지스터, 상기 제 2 브랜치에 직렬연결되는 제 3, 제 4 모스트랜지스터, 상기 제 3 브랜치에 직렬연결되는 제 5, 제 6 모스트랜지스터, 상기 제 4 브랜치에 드레인단이 연결되는 제 7 모스트랜지스터, 게이트단이 상기 제 2, 제 4, 제 6, 제 7 모스트랜지스터의 게이트단에 공통연결되며 드레인단이 게이트단과 연결되어 있는 제 8 모스트랜지스터, 상기 제 8 모스트랜지스터의 드레인단에 연결되는 기준전류공급부로 구성되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  9. 제 8 항에 있어서,
    상기 제 5 모스트랜지스터의 게이트단은 상기 제 7 모스트랜지스터의 드레인단과 연결되고, 상기 제 3 모스트랜지스터의 게이트단은 상기 제 6 모스트랜지스터의 드레인단과 연결되고, 제 1 모스트랜지스터의 게이트단은 상기 제 4 모스트랜지스터의 드레인단과 연결되고, 제 2, 제 4, 제 6, 제 7 모스트랜지스터의 소오스단은 접지단에 공통으로 연결되어 있음을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  10. 제 5 항에 있어서,
    상기 제 1 내지 제 8 모스트랜지스터가 앤모스 트랜지스터일 때는 상기 제 2, 제 4, 제 6, 제 7 모스트랜지스터의 소오스단은 접지되어 있고 전류소오스부는 공급전압단에 연결되는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  11. 제 10 항에 있어서,
    상기 제 1 내지 제 8 모스트랜지스터가 피모스트랜지스터일 때는 상기 제 2, 제 4, 제 6, 제 7 모스트랜지스터의 소오스단은 공급전압단에 공통으로 연결되어 있고, 전류소오스부는 접지단과 연결되어 있음을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
  12. 제 2 항에 있어서,
    상기 비트라인 선택부와 상기 커런트미러의 사이에 메모리셀의 비트라인 전압을 클램핑하여 일정하게 유지하는 비트라인 전압클램핑부를 더 구비하는 것을 특징으로 하는 다중비트 메모리셀의 데이터 센싱장치.
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