JP2000173282A - 多重ビットメモリセルのデ―タセンシング装置 - Google Patents
多重ビットメモリセルのデ―タセンシング装置Info
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 多重ビットのデータを格納するための多数の
しきい値電圧レベルを有する不揮発性メモリ装置の読込
マージンをより多く確保して、センシングの信頼度を高
め、高速センシング動作を行うに適した多重ビットメモ
リセルのデータセンシング装置を提供する。 【解決手段】 メモリセルアレイ部の選択されたセルの
電圧を直接比較するのではなく、本発明はそのセルに流
れる電流量に基づいてメモりセルのしきい値電圧分布よ
りも狭幅の量子化された電圧をマルチステップカレント
ソース部から出力させ、その出力を基準電圧と比較する
ようにした。
しきい値電圧レベルを有する不揮発性メモリ装置の読込
マージンをより多く確保して、センシングの信頼度を高
め、高速センシング動作を行うに適した多重ビットメモ
リセルのデータセンシング装置を提供する。 【解決手段】 メモリセルアレイ部の選択されたセルの
電圧を直接比較するのではなく、本発明はそのセルに流
れる電流量に基づいてメモりセルのしきい値電圧分布よ
りも狭幅の量子化された電圧をマルチステップカレント
ソース部から出力させ、その出力を基準電圧と比較する
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に２つ以上の多重レベルでプログラムされたメ
モリセルのデータを読み出しセンシングするのに適した
多重ビットメモリセルのデータセンシング装置に関す
る。なお、本明細書における第１トランジスタ、第２ト
ランジスタなどの第１、第２、・・・はそれぞれの素子
を区別するためだけに用いられているもので、素子の絶
対的名称を表すために使用するものではないことを留意
すべきである。
関し、特に２つ以上の多重レベルでプログラムされたメ
モリセルのデータを読み出しセンシングするのに適した
多重ビットメモリセルのデータセンシング装置に関す
る。なお、本明細書における第１トランジスタ、第２ト
ランジスタなどの第１、第２、・・・はそれぞれの素子
を区別するためだけに用いられているもので、素子の絶
対的名称を表すために使用するものではないことを留意
すべきである。
【０００２】
【従来の技術】一般に、半導体メモリ素子は、電源遮断
と共に記憶されていた情報が消去される揮発性メモリ
と、一旦記憶された情報が電源遮断時にも保存される不
揮発性メモリ素子とに大別される。揮発性メモリ素子に
は、データを記録／読込可能なＲＡＭがあり、不揮発性
メモリ素子にはＲＯＭ、ＥＰＲＯＭ、及びＥＥＰＲＯＭ
などがある。不揮発性メモリ素子中のＲＯＭは、一旦情
報を記憶した後には再びプログラムすることのできない
メモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは記憶さ
れた情報を消去して再びプログラムし、記憶させること
のできる素子である。ここで、ＥＰＲＯＭとＥＥＰＲＯ
Ｍは情報をプログラムする動作は同じであるが、記憶情
報を消去する方法が異なる。すなわち、ＥＰＲＯＭは紫
外線を用いて記憶情報を消去し、ＥＥＰＲＯＭは電気的
に記憶情報を消去する。
と共に記憶されていた情報が消去される揮発性メモリ
と、一旦記憶された情報が電源遮断時にも保存される不
揮発性メモリ素子とに大別される。揮発性メモリ素子に
は、データを記録／読込可能なＲＡＭがあり、不揮発性
メモリ素子にはＲＯＭ、ＥＰＲＯＭ、及びＥＥＰＲＯＭ
などがある。不揮発性メモリ素子中のＲＯＭは、一旦情
報を記憶した後には再びプログラムすることのできない
メモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは記憶さ
れた情報を消去して再びプログラムし、記憶させること
のできる素子である。ここで、ＥＰＲＯＭとＥＥＰＲＯ
Ｍは情報をプログラムする動作は同じであるが、記憶情
報を消去する方法が異なる。すなわち、ＥＰＲＯＭは紫
外線を用いて記憶情報を消去し、ＥＥＰＲＯＭは電気的
に記憶情報を消去する。
【０００３】情報化産業が発展するにつれて大容量のメ
モリ素子が要求され、これによりＤＲＡＭが記憶媒体と
して最も多く用いられている。しかし、ＤＲＡＭは、一
定容量以上の格納キャパシタを必要とし、このようなキ
ャパシタを利用するため一定の周期でリフレッシュ動作
を行わなければならないという短所があった。このた
め、ＤＲＡＭの代用として、リフレッシュ動作の必要な
いＥＥＰＲＯＭが研究されてきた。しかし、ＥＥＰＲＯ
Ｍメモリ素子も、一つのメモリセルに「１」又は「０」
のデータを記憶するだけであって、集積度はメモリセル
の個数と一対一の対応関係でＤＲＡＭと大差ないに係わ
らず製造費用が高いという問題があった。このような問
題を解決する一つの案として、最近、多重ビットセルに
関する研究が活発に進められている。
モリ素子が要求され、これによりＤＲＡＭが記憶媒体と
して最も多く用いられている。しかし、ＤＲＡＭは、一
定容量以上の格納キャパシタを必要とし、このようなキ
ャパシタを利用するため一定の周期でリフレッシュ動作
を行わなければならないという短所があった。このた
め、ＤＲＡＭの代用として、リフレッシュ動作の必要な
いＥＥＰＲＯＭが研究されてきた。しかし、ＥＥＰＲＯ
Ｍメモリ素子も、一つのメモリセルに「１」又は「０」
のデータを記憶するだけであって、集積度はメモリセル
の個数と一対一の対応関係でＤＲＡＭと大差ないに係わ
らず製造費用が高いという問題があった。このような問
題を解決する一つの案として、最近、多重ビットセルに
関する研究が活発に進められている。
【０００４】多重ビットメモリセルは、メモリセル一つ
に２ビット以上のデータを格納することにより、メモリ
セルのサイズを減少させなくても同じチップ面積へのデ
ータの格納集積度を大きく向上させることができる。こ
の類の多重ビットメモリセルは、個々のセルが多段階の
しきい値電圧レベルにプログラムされる。例えば、セル
当たり２ビットのデータを格納するためには、２2 ＝４
で示すように４段階のしきい値電圧レベルで各セルをプ
ログラムする。このとき、各セルのしきいレベルは論理
的に００、０１、１０、１１の各ロジック状態に対応さ
せる。このように、多重ビットメモリセルにおいて、よ
り多くのレベルをプログラムしてセル当たりのビット数
を増加させるためには、１つのセルにレベルの異なるし
きい値をより多く設定しなければならない。そのため、
しきい値電圧レベルを正確に調節してしきい値電圧レベ
ルの分布幅を小さくする必要がある。
に２ビット以上のデータを格納することにより、メモリ
セルのサイズを減少させなくても同じチップ面積へのデ
ータの格納集積度を大きく向上させることができる。こ
の類の多重ビットメモリセルは、個々のセルが多段階の
しきい値電圧レベルにプログラムされる。例えば、セル
当たり２ビットのデータを格納するためには、２2 ＝４
で示すように４段階のしきい値電圧レベルで各セルをプ
ログラムする。このとき、各セルのしきいレベルは論理
的に００、０１、１０、１１の各ロジック状態に対応さ
せる。このように、多重ビットメモリセルにおいて、よ
り多くのレベルをプログラムしてセル当たりのビット数
を増加させるためには、１つのセルにレベルの異なるし
きい値をより多く設定しなければならない。そのため、
しきい値電圧レベルを正確に調節してしきい値電圧レベ
ルの分布幅を小さくする必要がある。
【０００５】以下、４段階で、すなわち２ビットをプロ
グラムされたデータをセンシングするための従来のセン
シング装置を添付図面を参照して説明する。図１（ａ）
は従来の２ビットセルのデータセンシングのための回路
図で、図１（ｂ）は図１（ａ）のセンシング回路を用い
たセンシング動作によりメモりセルのデータ格納状態を
検出するテーブルである。従来、多重ビットセルをセン
シングする方法は電圧を基準としてセンシングしてい
た。図１（ａ）に示すように、従来のセンシング回路
は、データを格納するメモリセル１のドレインの電圧を
複数の比較器２〜４で比較して判断していた。そのぞれ
の比較器２〜４のセル１の電圧と比較する基準電圧は基
準電圧発生部５からそれぞれレベルが異なる値が与えら
れていた。すなわち、それぞれレベルの異なる基準電圧
とセル１のドレイン電圧を比較して、それぞれの比較器
の出力Ｘ１ないしＸ３からコーディングロジック６で格
納状態を判断していた。基準電圧発生回路からの出力さ
れる基準電圧は電圧の低いものから順に第１〜第３基準
電圧Ｖre f1、Ｖref2、Ｖref3とする。このセル１と供給
電圧ＶDDとの間には第１ＰＭＯＳトランジスタＰＭ１が
接続されている。セル１の電圧はトランジスタＰＭ１と
セル１との間のノードＣＮ１から取り出されていた。
グラムされたデータをセンシングするための従来のセン
シング装置を添付図面を参照して説明する。図１（ａ）
は従来の２ビットセルのデータセンシングのための回路
図で、図１（ｂ）は図１（ａ）のセンシング回路を用い
たセンシング動作によりメモりセルのデータ格納状態を
検出するテーブルである。従来、多重ビットセルをセン
シングする方法は電圧を基準としてセンシングしてい
た。図１（ａ）に示すように、従来のセンシング回路
は、データを格納するメモリセル１のドレインの電圧を
複数の比較器２〜４で比較して判断していた。そのぞれ
の比較器２〜４のセル１の電圧と比較する基準電圧は基
準電圧発生部５からそれぞれレベルが異なる値が与えら
れていた。すなわち、それぞれレベルの異なる基準電圧
とセル１のドレイン電圧を比較して、それぞれの比較器
の出力Ｘ１ないしＸ３からコーディングロジック６で格
納状態を判断していた。基準電圧発生回路からの出力さ
れる基準電圧は電圧の低いものから順に第１〜第３基準
電圧Ｖre f1、Ｖref2、Ｖref3とする。このセル１と供給
電圧ＶDDとの間には第１ＰＭＯＳトランジスタＰＭ１が
接続されている。セル１の電圧はトランジスタＰＭ１と
セル１との間のノードＣＮ１から取り出されていた。
【０００６】次に、上記のように構成された従来の２ビ
ットセルのデータセンシングに基づいてメモりセルの状
態を検出する動作を説明する。２ビットメモリセルは４
レベル（００、０１、１０、１１）のしきい値電圧のい
ずれかでプログラムされていると仮定する。図１（ａ）
に示すように、Ｖin信号が印加されてメモリセルが選択
されると、メモリセルに格納してあったデータが、第１
コンタクトノードＣＮ１を介して第１、第２、第３比較
出力部２、３、４に各々伝達される。第１、第２、第３
比較出力部２、３、４は、伝達された信号を第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3とそれぞれ比
較してＸ1、Ｘ2、Ｘ3を出力する。そして、デコーディ
ングロジック部６は、Ｘ1、Ｘ2、Ｘ 3 値を受けてメモり
セルのデータを２進データの形態として出力する。
ットセルのデータセンシングに基づいてメモりセルの状
態を検出する動作を説明する。２ビットメモリセルは４
レベル（００、０１、１０、１１）のしきい値電圧のい
ずれかでプログラムされていると仮定する。図１（ａ）
に示すように、Ｖin信号が印加されてメモリセルが選択
されると、メモリセルに格納してあったデータが、第１
コンタクトノードＣＮ１を介して第１、第２、第３比較
出力部２、３、４に各々伝達される。第１、第２、第３
比較出力部２、３、４は、伝達された信号を第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3とそれぞれ比
較してＸ1、Ｘ2、Ｘ3を出力する。そして、デコーディ
ングロジック部６は、Ｘ1、Ｘ2、Ｘ 3 値を受けてメモり
セルのデータを２進データの形態として出力する。
【０００７】Ｖref1＜Ｖref2＜Ｖref3である時、メモリ
セル１のデータ格納状態をセンシングするための過程を
図１（ａ）、図１（ｂ）を参照して説明する。まず、ノ
ードＣＮ１の電圧がＶref1よりも小さいと、第１、第
２、第３比較出力部２、３、４の各々の出力Ｘ1、Ｘ2、
Ｘ3 は全てローとなる。その場合は、デコーディングロ
ジック部６はＡ端、Ｂ端にそれぞれ０と０を出力する。
これにより、メモリセル１に格納されたデータは４レベ
ル（００、０１、１０、１１）のうち００レベルである
ことが分かる。
セル１のデータ格納状態をセンシングするための過程を
図１（ａ）、図１（ｂ）を参照して説明する。まず、ノ
ードＣＮ１の電圧がＶref1よりも小さいと、第１、第
２、第３比較出力部２、３、４の各々の出力Ｘ1、Ｘ2、
Ｘ3 は全てローとなる。その場合は、デコーディングロ
ジック部６はＡ端、Ｂ端にそれぞれ０と０を出力する。
これにより、メモリセル１に格納されたデータは４レベ
ル（００、０１、１０、１１）のうち００レベルである
ことが分かる。
【０００８】ノードＣＮ１の電圧がＶref1より大きく且
つＶref2より小さな電圧であったとすると、第１比較出
力部２の出力Ｘ1 はハイで、第２、第３比較出力部３、
４の出力Ｘ2，Ｘ3はローとなる。そして、デコーディン
グロジック部６は、Ａ端、Ｂ端にそれぞれ０、１を出力
する。これにより、メモリセル１に格納されたデータは
４レベルのうち０１レベルにプログラムされていること
が分かる。
つＶref2より小さな電圧であったとすると、第１比較出
力部２の出力Ｘ1 はハイで、第２、第３比較出力部３、
４の出力Ｘ2，Ｘ3はローとなる。そして、デコーディン
グロジック部６は、Ａ端、Ｂ端にそれぞれ０、１を出力
する。これにより、メモリセル１に格納されたデータは
４レベルのうち０１レベルにプログラムされていること
が分かる。
【０００９】次に、ノードＣＮ１の電圧がＶref2より大
きく且つＶref3より小さな電圧であれば、第１、第２比
較出力部２、３の出力Ｘ1、Ｘ2はハイであり、第３比較
出力部４の出力Ｘ3 はローである。したがって、デコー
ディングロジック部６はＡ端、Ｂ端にそれぞれ１、０を
出力する。これにより、メモリセル１に格納されたデー
タは４レベルのうち１０レベルにプログラムされている
ことが分かる。
きく且つＶref3より小さな電圧であれば、第１、第２比
較出力部２、３の出力Ｘ1、Ｘ2はハイであり、第３比較
出力部４の出力Ｘ3 はローである。したがって、デコー
ディングロジック部６はＡ端、Ｂ端にそれぞれ１、０を
出力する。これにより、メモリセル１に格納されたデー
タは４レベルのうち１０レベルにプログラムされている
ことが分かる。
【００１０】又、ノードＣＮ１の電圧がＶref3より大き
いと、第１、第２、第３比較出力部２、３、４の出力Ｘ
1、Ｘ2、Ｘ3 はすべてハイとなる。そして、デコーディ
ングロジック部６はＡ端、Ｂ端にそれぞれ１、１を出力
する。これにより、メモリセル１に格納されたデータは
４レベルのうち１１レベルにプログラムされていること
が分かる。
いと、第１、第２、第３比較出力部２、３、４の出力Ｘ
1、Ｘ2、Ｘ3 はすべてハイとなる。そして、デコーディ
ングロジック部６はＡ端、Ｂ端にそれぞれ１、１を出力
する。これにより、メモリセル１に格納されたデータは
４レベルのうち１１レベルにプログラムされていること
が分かる。
【００１１】このように、従来のデータセンシングは、
メモリセルのしきい値電圧の分布による第１コンタクト
ノードＣＮ１（センシングノード）の電圧分布をそのま
ま基準電圧と比較する。すなわち、図２（ａ）（ｂ）に
示すように、しきい値電圧の差△ＶMがそのままセンシ
ングノード間の電圧差△ＶM’である。このように、メ
モリセルのしきい値電圧分布をそのままセンシングノー
ド電圧分布として利用する場合、特にしきい値電圧分布
間の間隙が狭い場合には基準電圧を正確に設定しなけれ
ばならないという困難さがある。このしきい値電圧分布
は、工程特性の変化、温度変化、メモリセルのトンネル
酸化膜のトラップ電荷等の様々な外部的な原因により決
定される。上記は電圧によるセンシングであるが、電流
によるセンシングを同様に行われている。
メモリセルのしきい値電圧の分布による第１コンタクト
ノードＣＮ１（センシングノード）の電圧分布をそのま
ま基準電圧と比較する。すなわち、図２（ａ）（ｂ）に
示すように、しきい値電圧の差△ＶMがそのままセンシ
ングノード間の電圧差△ＶM’である。このように、メ
モリセルのしきい値電圧分布をそのままセンシングノー
ド電圧分布として利用する場合、特にしきい値電圧分布
間の間隙が狭い場合には基準電圧を正確に設定しなけれ
ばならないという困難さがある。このしきい値電圧分布
は、工程特性の変化、温度変化、メモリセルのトンネル
酸化膜のトラップ電荷等の様々な外部的な原因により決
定される。上記は電圧によるセンシングであるが、電流
によるセンシングを同様に行われている。
【００１２】
【発明が解決しようとする課題】従来の多重ビットメモ
リセルのデータセンシング装置には下記のような問題点
があった。 （１）多数のしきい値電圧レベルを有する多重ビットメ
モリセルのプログラム／消去状態をセンシングするため
に多くの基準電圧或いは多くの基準電流を使用する。こ
の際、工程特性の変化、基準電圧の精密度、温度変化等
の多様な外部的な原因により不可避にしきい値電圧がば
らつき、所定の分布ができるが、そのしきい値電圧分布
をそのまま使用してセンシングするため、センシングの
信頼度が落ちる。 （２）メモリセルがより多くのしきい値電圧レベルを有
すれば有するほど、それぞれのしきい値電圧分布間の間
隙が更に狭くなるため、センシングの信頼度が落ちる。
リセルのデータセンシング装置には下記のような問題点
があった。 （１）多数のしきい値電圧レベルを有する多重ビットメ
モリセルのプログラム／消去状態をセンシングするため
に多くの基準電圧或いは多くの基準電流を使用する。こ
の際、工程特性の変化、基準電圧の精密度、温度変化等
の多様な外部的な原因により不可避にしきい値電圧がば
らつき、所定の分布ができるが、そのしきい値電圧分布
をそのまま使用してセンシングするため、センシングの
信頼度が落ちる。 （２）メモリセルがより多くのしきい値電圧レベルを有
すれば有するほど、それぞれのしきい値電圧分布間の間
隙が更に狭くなるため、センシングの信頼度が落ちる。
【００１３】本発明は上記の問題点を解決するためにな
されたものであり、その目的は、多重ビットのしきい値
電圧レベルを有する不揮発性メモリ装置の読込マージン
をより多く確保してセンシングの信頼度を高め、更に高
速センシング動作を行うに適した多重ビットメモリセル
のデータセンシング装置を提供することである。
されたものであり、その目的は、多重ビットのしきい値
電圧レベルを有する不揮発性メモリ装置の読込マージン
をより多く確保してセンシングの信頼度を高め、更に高
速センシング動作を行うに適した多重ビットメモリセル
のデータセンシング装置を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
の本発明の多重ビットセルのデータセンシング装置は、
各メモリセルが少なくとも２つ以上のしきい値電圧レベ
ルを有するメモリセルアレイ部と、メモリセルアレイ部
のうち任意に選択されたメモリセルに流れる電流量に基
づいてメモりセルのしきい値電圧分布よりも狭幅の量子
化された電圧を出力するマルチステップカレントソース
部と、マルチステップカレントソース部の量子化された
電圧と複数の基準電圧とを比較してメモリセルの状態を
２進データとして出力するアナログ／デジタルコンバー
タとを備えることを特徴とする。
の本発明の多重ビットセルのデータセンシング装置は、
各メモリセルが少なくとも２つ以上のしきい値電圧レベ
ルを有するメモリセルアレイ部と、メモリセルアレイ部
のうち任意に選択されたメモリセルに流れる電流量に基
づいてメモりセルのしきい値電圧分布よりも狭幅の量子
化された電圧を出力するマルチステップカレントソース
部と、マルチステップカレントソース部の量子化された
電圧と複数の基準電圧とを比較してメモリセルの状態を
２進データとして出力するアナログ／デジタルコンバー
タとを備えることを特徴とする。
【００１５】
【作用】多重ビットのしきい値電圧レベルを有するよう
にプログラム又は消去されるプログラマブルメモリにお
いて、各メモリセルの状態は、セルの劣化、プログラム
回路上の誤差、温度変化等により不可避にしきい値電圧
分布を有する。そして、しきい値電圧分布の幅を小さく
するか、或いは分布間の間隙を広くするのは、センシン
グ動作の信頼度を高める重要な要素である。本発明は、
しきい値電圧分布にしきい値電圧量子化技法を適用し
て、量子化された電圧を発生させてその値に基づいてメ
モりセルの読込動作を行う。したがって、正確にセンシ
ングすることができる。ここで、量子化技法とは、任意
の分布と分布との間の間隙を有する多数の電圧分布を、
各々の量子化された電圧に一対一対応させることであ
る。
にプログラム又は消去されるプログラマブルメモリにお
いて、各メモリセルの状態は、セルの劣化、プログラム
回路上の誤差、温度変化等により不可避にしきい値電圧
分布を有する。そして、しきい値電圧分布の幅を小さく
するか、或いは分布間の間隙を広くするのは、センシン
グ動作の信頼度を高める重要な要素である。本発明は、
しきい値電圧分布にしきい値電圧量子化技法を適用し
て、量子化された電圧を発生させてその値に基づいてメ
モりセルの読込動作を行う。したがって、正確にセンシ
ングすることができる。ここで、量子化技法とは、任意
の分布と分布との間の間隙を有する多数の電圧分布を、
各々の量子化された電圧に一対一対応させることであ
る。
【００１６】
【発明の実施の形態】以下、本発明実施形態の多重ビッ
トメモリセルのデータセンシング装置を添付図面を参照
して説明する。まず、本実施形態の多重ビットセルのデ
ータセンシング装置は、図３に示すように、複数のメモ
リセルから構成されるメモリセルアレイ部２１を備えて
いる。そのアレイ部２１のそれぞれのセルはワードライ
ンとビットラインに連結され、少なくとも２つ以上のし
きい値電圧レベルを格納している。セルアレイ部２１に
接続されているビットライン選択部２２はメモリセルア
レイ部２１から任意のメモリセルを選択するためもので
ある。本実施形態は、ビットライン選択部２２にビット
ライン電圧クランプ部２３を接続し、ビットライン選択
部２２により選択されたメモリセルのビットラインの急
な電圧変化を防ぎ、ビットライン電圧を一定に維持する
ようにしている。供給電源ＶDDとビットライン電圧クラ
ンプ部２３の間には、ビットラインに流れる電流と同量
の電流をセンシングノードＳＮに供給するカレントミラ
ー２４が接続されている。このノードＳＮと低電圧源Ｖ
SSとの間には、センシングノードＳＮに供給された電流
量に基づいて量子化された電圧（メモリセルのしきい値
電圧分布幅よりも狭い幅の電圧）をセンシングノードＳ
Ｎに供給するためのマルチステップカレントソース部２
５が接続されている。本実施形態においても従来と同様
このノードＳＮには第１〜第３比較器２７ａ〜２７ｃと
基準電圧発生部２６と、デコーディングロジック部２８
とからなる回路２９が接続されている。基準電圧発生部
２６からは同様に比較部２７ａ、２７ｂ、２７ｃにそれ
ぞれレベルの異なる基準電圧Ｖref1、Ｖref2、Ｖref3を
供給する。本実施形態の比較器で基準電圧と比較される
のは、それぞれのセルに格納されたレベルの生の電圧で
はなく、マルチステップカレントソース部２５からセン
シングノードＳＮに供給された量子化された電圧であ
る。
トメモリセルのデータセンシング装置を添付図面を参照
して説明する。まず、本実施形態の多重ビットセルのデ
ータセンシング装置は、図３に示すように、複数のメモ
リセルから構成されるメモリセルアレイ部２１を備えて
いる。そのアレイ部２１のそれぞれのセルはワードライ
ンとビットラインに連結され、少なくとも２つ以上のし
きい値電圧レベルを格納している。セルアレイ部２１に
接続されているビットライン選択部２２はメモリセルア
レイ部２１から任意のメモリセルを選択するためもので
ある。本実施形態は、ビットライン選択部２２にビット
ライン電圧クランプ部２３を接続し、ビットライン選択
部２２により選択されたメモリセルのビットラインの急
な電圧変化を防ぎ、ビットライン電圧を一定に維持する
ようにしている。供給電源ＶDDとビットライン電圧クラ
ンプ部２３の間には、ビットラインに流れる電流と同量
の電流をセンシングノードＳＮに供給するカレントミラ
ー２４が接続されている。このノードＳＮと低電圧源Ｖ
SSとの間には、センシングノードＳＮに供給された電流
量に基づいて量子化された電圧（メモリセルのしきい値
電圧分布幅よりも狭い幅の電圧）をセンシングノードＳ
Ｎに供給するためのマルチステップカレントソース部２
５が接続されている。本実施形態においても従来と同様
このノードＳＮには第１〜第３比較器２７ａ〜２７ｃと
基準電圧発生部２６と、デコーディングロジック部２８
とからなる回路２９が接続されている。基準電圧発生部
２６からは同様に比較部２７ａ、２７ｂ、２７ｃにそれ
ぞれレベルの異なる基準電圧Ｖref1、Ｖref2、Ｖref3を
供給する。本実施形態の比較器で基準電圧と比較される
のは、それぞれのセルに格納されたレベルの生の電圧で
はなく、マルチステップカレントソース部２５からセン
シングノードＳＮに供給された量子化された電圧であ
る。
【００１７】本実施形態においては、基準電圧発生部２
６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２
７ｃと、デコーディングロジック部２８とからなる回路
２９は、センシングノードＳＮでセンシングされたアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
コンバータの役割を果たしている。そして、ビットライ
ン電圧クランプ部２３と、カレントミラー２４と、マル
チステップカレントソース部２５と、基準電圧発生部２
６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２
７ｃと、デコーディングロジック部２８とで一つのセン
シング回路を構成している。
６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２
７ｃと、デコーディングロジック部２８とからなる回路
２９は、センシングノードＳＮでセンシングされたアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
コンバータの役割を果たしている。そして、ビットライ
ン電圧クランプ部２３と、カレントミラー２４と、マル
チステップカレントソース部２５と、基準電圧発生部２
６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２
７ｃと、デコーディングロジック部２８とで一つのセン
シング回路を構成している。
【００１８】図３に示す構成の本実施形態の多重ビット
メモリセルのデータセンシング装置の各ブロックの構成
を図４（ａ）を参照して説明する。ビットライン電圧ク
ランプ部２３は、単なる差動増幅を用いたネガチブフィ
ードバック回路であり、メモリセルアレイ部２１のうち
ビットライン選択部２２により選択されたビットライン
の電圧を参照電圧Ｖref にクランピングして、読込動作
を行う間にメモリセルのドレイン（ビットライン）に一
定のＤＣバイアスを印加するものである。このビットラ
イン電圧クランプ部２３は、ソース端とゲート端が共通
連結された第１、第２ＰＭＯＳトランジスタＰＭ１、Ｐ
Ｍ２を備えている。その共通接続されたソース端が供給
電圧ＶDDに接続され、第１ＰＭＯＳトランジスタＰＭ１
のゲート端とドレイン端とは互いに連結されている。第
１ＰＭＯＳトランジスタＰＭ１のドレイン端には第１Ｎ
ＭＯＳトランジスタＮＭ１が接続され、かつ第２ＰＭＯ
ＳトランジスタＰＭ２のドレイン端には第２ＮＭＯＳト
ランジスタＳＭ２が接続されている。こらのＮＭＯＳト
ランジスタＮＭ２，３のソースは共通に接続されて第３
ＮＭＯＳトランジスタＮＭ３を介して接地されている。
第１ＮＭＯＳトランジスタＮＭ１のゲート端は参照電圧
Ｖref に接続され、第２ＮＭＯＳトランジスタＮＭ２の
ゲートはビットライン選択部２２により選択されたセル
のビットラインに連結される。さらに、ソース端をビッ
トライン選択部２２に、ドレイン端をカレントミラー２
４に、ゲート端を第２ＰＭＯＳトランジスタＰＭ２のド
レイン端に接続された第４ＮＭＯＳトランジスタＮＭ４
が用意されている。
メモリセルのデータセンシング装置の各ブロックの構成
を図４（ａ）を参照して説明する。ビットライン電圧ク
ランプ部２３は、単なる差動増幅を用いたネガチブフィ
ードバック回路であり、メモリセルアレイ部２１のうち
ビットライン選択部２２により選択されたビットライン
の電圧を参照電圧Ｖref にクランピングして、読込動作
を行う間にメモリセルのドレイン（ビットライン）に一
定のＤＣバイアスを印加するものである。このビットラ
イン電圧クランプ部２３は、ソース端とゲート端が共通
連結された第１、第２ＰＭＯＳトランジスタＰＭ１、Ｐ
Ｍ２を備えている。その共通接続されたソース端が供給
電圧ＶDDに接続され、第１ＰＭＯＳトランジスタＰＭ１
のゲート端とドレイン端とは互いに連結されている。第
１ＰＭＯＳトランジスタＰＭ１のドレイン端には第１Ｎ
ＭＯＳトランジスタＮＭ１が接続され、かつ第２ＰＭＯ
ＳトランジスタＰＭ２のドレイン端には第２ＮＭＯＳト
ランジスタＳＭ２が接続されている。こらのＮＭＯＳト
ランジスタＮＭ２，３のソースは共通に接続されて第３
ＮＭＯＳトランジスタＮＭ３を介して接地されている。
第１ＮＭＯＳトランジスタＮＭ１のゲート端は参照電圧
Ｖref に接続され、第２ＮＭＯＳトランジスタＮＭ２の
ゲートはビットライン選択部２２により選択されたセル
のビットラインに連結される。さらに、ソース端をビッ
トライン選択部２２に、ドレイン端をカレントミラー２
４に、ゲート端を第２ＰＭＯＳトランジスタＰＭ２のド
レイン端に接続された第４ＮＭＯＳトランジスタＮＭ４
が用意されている。
【００１９】カレントミラー２４は、第３、第４ＰＭＯ
ＳトランジスタＰＭ３、ＰＭ４から構成される。第３Ｐ
ＭＯＳトランジスタＰＭ３のゲート端はドレイン端に連
結され、ＰＭ３のドレイン端は第４ＮＭＯＳトランジス
タＮＭ４のドレイン端に連結される。そして、第３ＰＭ
ＯＳトランジスタＰＭ３と第４ＰＭＯＳトランジスタＰ
Ｍ４のソース端は共通連結されており、ＰＭ４のドレイ
ン端はセンシングノードＳＮに連結されている。
ＳトランジスタＰＭ３、ＰＭ４から構成される。第３Ｐ
ＭＯＳトランジスタＰＭ３のゲート端はドレイン端に連
結され、ＰＭ３のドレイン端は第４ＮＭＯＳトランジス
タＮＭ４のドレイン端に連結される。そして、第３ＰＭ
ＯＳトランジスタＰＭ３と第４ＰＭＯＳトランジスタＰ
Ｍ４のソース端は共通連結されており、ＰＭ４のドレイ
ン端はセンシングノードＳＮに連結されている。
【００２０】本実施形態の選択されたメモリセルが２ビ
ットのしきい値電圧レベルを示している場合、マルチス
テップカレントソース部２５は、第５、第６、第７、第
８、第９、第１０、第１１、第１２ＮＭＯＳトランジス
タＮＭ５〜ＮＭ１２で構成される。第５、第６、第７、
第８、第９ＮＭＯＳトランジスタＮＭ５〜ＮＭ９のゲー
ト端は共通連結され、ソース端は接地端に共通連結され
ている。そして、第５ＮＭＯＳトランジスタＮＭ５のド
レイン端には電流供給源Ｉref が接続されており、その
ドレイン端がゲート端に連結されている。そして、第１
０、第１１、第１２ＮＭＯＳトランジスタＮＭ１０〜Ｎ
Ｍ１２のドレイン端はそれぞれセンシングノードＳＮに
連結されている。また、これらのトランジスタＮＭ１０
〜ＮＭ１２はしきい値電圧がそれぞれ異なり、かつオン
時の抵抗もそれぞれ異なる。第１０ＮＭＯＳトランジス
タＮＭ１０はダイオード連結トランジスタであり、その
ソース端は第７ＮＭＯＳトランジスタＮＭ７のドレイン
端に連結され、そのゲート端は第６ＮＭＯＳトランジス
タＮＭ６のドレイン端に連結されている。そして、第１
１ＮＭＯＳトランジスタＮＭ１１のソース端は、第８Ｎ
ＭＯＳトランジスタＮＭ８のドレイン端に連結され、そ
のゲート端は第７ＮＭＯＳトランジスタＮＭ７のドレイ
ン端に連結されている。さらに、第１２ＮＭＯＳトラン
ジスタＮＭ１２のソース端は第９ＮＭＯＳトランジスタ
ＮＭ９のドレイン端に連結され、そのゲート端は第８Ｎ
ＭＯＳトランジスタＮＭ８のドレイン端に連結されてい
る。
ットのしきい値電圧レベルを示している場合、マルチス
テップカレントソース部２５は、第５、第６、第７、第
８、第９、第１０、第１１、第１２ＮＭＯＳトランジス
タＮＭ５〜ＮＭ１２で構成される。第５、第６、第７、
第８、第９ＮＭＯＳトランジスタＮＭ５〜ＮＭ９のゲー
ト端は共通連結され、ソース端は接地端に共通連結され
ている。そして、第５ＮＭＯＳトランジスタＮＭ５のド
レイン端には電流供給源Ｉref が接続されており、その
ドレイン端がゲート端に連結されている。そして、第１
０、第１１、第１２ＮＭＯＳトランジスタＮＭ１０〜Ｎ
Ｍ１２のドレイン端はそれぞれセンシングノードＳＮに
連結されている。また、これらのトランジスタＮＭ１０
〜ＮＭ１２はしきい値電圧がそれぞれ異なり、かつオン
時の抵抗もそれぞれ異なる。第１０ＮＭＯＳトランジス
タＮＭ１０はダイオード連結トランジスタであり、その
ソース端は第７ＮＭＯＳトランジスタＮＭ７のドレイン
端に連結され、そのゲート端は第６ＮＭＯＳトランジス
タＮＭ６のドレイン端に連結されている。そして、第１
１ＮＭＯＳトランジスタＮＭ１１のソース端は、第８Ｎ
ＭＯＳトランジスタＮＭ８のドレイン端に連結され、そ
のゲート端は第７ＮＭＯＳトランジスタＮＭ７のドレイ
ン端に連結されている。さらに、第１２ＮＭＯＳトラン
ジスタＮＭ１２のソース端は第９ＮＭＯＳトランジスタ
ＮＭ９のドレイン端に連結され、そのゲート端は第８Ｎ
ＭＯＳトランジスタＮＭ８のドレイン端に連結されてい
る。
【００２１】このマルチステップカレントソース部２５
ａは、センシングノードＳＮに順次的に連結された４つ
のブランチ（第１、第２、第３、第４ブランチ）が接続
されていると考えることができる。その第１ブランチに
はＮＭ１２、ＮＭ９が直列連結されており、第２ブラン
チにはＮＭ１１、ＮＭ８が直列連結されており、第３ブ
ランチにはＮＭ１０、ＮＭ７が直列連結されており、第
４ブランチにはＮＭ６が連結されている。このように、
マルチステップカレントソース部２５ａは、メモリセル
アレイ部２１から選択されたメモリセルがＮビットであ
れば、２N 個のブランチが形成される。
ａは、センシングノードＳＮに順次的に連結された４つ
のブランチ（第１、第２、第３、第４ブランチ）が接続
されていると考えることができる。その第１ブランチに
はＮＭ１２、ＮＭ９が直列連結されており、第２ブラン
チにはＮＭ１１、ＮＭ８が直列連結されており、第３ブ
ランチにはＮＭ１０、ＮＭ７が直列連結されており、第
４ブランチにはＮＭ６が連結されている。このように、
マルチステップカレントソース部２５ａは、メモリセル
アレイ部２１から選択されたメモリセルがＮビットであ
れば、２N 個のブランチが形成される。
【００２２】本実施形態の多重ビットメモリセルのデー
タセンシング装置のセンシング動作を説明する前に、マ
ルチステップカレントソース部２５ａの動作を図５、図
６、図７を参照して説明する。まず、各ＮＭＯＳトラン
ジスタは同じサイズを有すると仮定し、基準電流Ｉre f
により第５ＮＭＯＳトランジスタＮＭ５のゲートとソー
スとの間に発生する電圧はＶGSであると仮定する。第６
ＮＭＯＳトランジスタＮＭ６が一定の電流が流れるとき
の飽和電圧Ｖ0 は、第５ＮＭＯＳトランジスタＮＭ５の
ドレイン飽和電圧Ｖdsatである。同様に、第７、第１０
ＮＭＯＳトランジスタＮＭ７、ＮＭ１０の電流が流れ出
す電圧は第１０ＮＭＯＳトランジスタＮＭ１０のしきい
値電圧によって変わり、それらの直列に接続されたトラ
ンジスタの飽和電圧Ｖ1 はＶGS＋Ｖdsatであり、また、
第８、第１１ＮＭＯＳトランジスタＮＭ８、ＮＭ１１の
飽和電圧Ｖ2 は２ＶGS＋Ｖds atで、第９、第１２ＮＭＯ
ＳトランジスタＮＭ９、ＮＭ１２の飽和電圧Ｖ3 は３Ｖ
GS＋Ｖdsatである。ここで、ＮＭＯＳトランジスタの基
板電圧の変化によるしきい値電圧の変化はないと仮定す
る。
タセンシング装置のセンシング動作を説明する前に、マ
ルチステップカレントソース部２５ａの動作を図５、図
６、図７を参照して説明する。まず、各ＮＭＯＳトラン
ジスタは同じサイズを有すると仮定し、基準電流Ｉre f
により第５ＮＭＯＳトランジスタＮＭ５のゲートとソー
スとの間に発生する電圧はＶGSであると仮定する。第６
ＮＭＯＳトランジスタＮＭ６が一定の電流が流れるとき
の飽和電圧Ｖ0 は、第５ＮＭＯＳトランジスタＮＭ５の
ドレイン飽和電圧Ｖdsatである。同様に、第７、第１０
ＮＭＯＳトランジスタＮＭ７、ＮＭ１０の電流が流れ出
す電圧は第１０ＮＭＯＳトランジスタＮＭ１０のしきい
値電圧によって変わり、それらの直列に接続されたトラ
ンジスタの飽和電圧Ｖ1 はＶGS＋Ｖdsatであり、また、
第８、第１１ＮＭＯＳトランジスタＮＭ８、ＮＭ１１の
飽和電圧Ｖ2 は２ＶGS＋Ｖds atで、第９、第１２ＮＭＯ
ＳトランジスタＮＭ９、ＮＭ１２の飽和電圧Ｖ3 は３Ｖ
GS＋Ｖdsatである。ここで、ＮＭＯＳトランジスタの基
板電圧の変化によるしきい値電圧の変化はないと仮定す
る。
【００２３】図５は、マルチステップカレントソース部
２５ａに入力される電流量と出力される電圧との間の関
数関係を示し、階段型をなしている。ここで、各斜線引
き領域の電流（△Ｉ0、△Ｉ1、△Ｉ2、△Ｉ3、…△Ｉ
ｎ）がメモリセルのしきい値電圧分布に対応する場合、
この電流分布はそれぞれＩ−Ｖ特性の微分である小信号
レジスタンス(small signal resistance）（図８の平ら
な部分）の小さな領域として示される。このレジスタン
スが非常に小さい場合、メモリセルのしきい値電圧分布
が量子化された電圧のＶ0、Ｖ1、Ｖ2、Ｖ3、…Ｖｎに一
対一に対応する動作が行われる。このような電流−電圧
特性曲線を有する回路を用いて、本来のしきい値電圧分
布とは無関係な分布を有する出力が得られる（図６参
照）。更に、図５、図６に示すように、電流−電圧のス
テップ勾配が大きくなるほど、対応するしきい値電圧分
布が狭くなり、これによりしきい値電圧分布間の間隙
（ △ＶM’）の広い新たな電圧分布特性が得られる。こ
れにより、メモリセルの状態の読込時、基準電圧の選択
幅が広くなってセンシングの信頼度が高くなる。
２５ａに入力される電流量と出力される電圧との間の関
数関係を示し、階段型をなしている。ここで、各斜線引
き領域の電流（△Ｉ0、△Ｉ1、△Ｉ2、△Ｉ3、…△Ｉ
ｎ）がメモリセルのしきい値電圧分布に対応する場合、
この電流分布はそれぞれＩ−Ｖ特性の微分である小信号
レジスタンス(small signal resistance）（図８の平ら
な部分）の小さな領域として示される。このレジスタン
スが非常に小さい場合、メモリセルのしきい値電圧分布
が量子化された電圧のＶ0、Ｖ1、Ｖ2、Ｖ3、…Ｖｎに一
対一に対応する動作が行われる。このような電流−電圧
特性曲線を有する回路を用いて、本来のしきい値電圧分
布とは無関係な分布を有する出力が得られる（図６参
照）。更に、図５、図６に示すように、電流−電圧のス
テップ勾配が大きくなるほど、対応するしきい値電圧分
布が狭くなり、これによりしきい値電圧分布間の間隙
（ △ＶM’）の広い新たな電圧分布特性が得られる。こ
れにより、メモリセルの状態の読込時、基準電圧の選択
幅が広くなってセンシングの信頼度が高くなる。
【００２４】このように、マルチステップカレントソー
ス部２５ａの各部ランチは、一定電圧レベルの間にはマ
ルチステップカレントソース部２５ａに流入される電流
を防ぎ、その以上に両端電圧が増加すると、ブランチは
段階別に電流を流す過程を順次に繰り返し行う。ここ
で、Ｉref 、ＶGS、そして各ＮＭＯＳトランジスタのサ
イズを調節することにより、任意の階段状の電流−電圧
特性とすることができるため、電圧分布間の間隙とマッ
ピングされる電流（しきい値電圧）の分布を任意に調節
することができる。
ス部２５ａの各部ランチは、一定電圧レベルの間にはマ
ルチステップカレントソース部２５ａに流入される電流
を防ぎ、その以上に両端電圧が増加すると、ブランチは
段階別に電流を流す過程を順次に繰り返し行う。ここ
で、Ｉref 、ＶGS、そして各ＮＭＯＳトランジスタのサ
イズを調節することにより、任意の階段状の電流−電圧
特性とすることができるため、電圧分布間の間隙とマッ
ピングされる電流（しきい値電圧）の分布を任意に調節
することができる。
【００２５】前記デコーディングロジック部２８は、図
１３に示すように、第２電圧比較部２７ｂの出力信号を
反転するインバータと、インバータで反転された信号と
第１電圧比較部２７ａの出力信号とを論理積する第１Ａ
ＮＤゲートと、第３電圧比較部２７ｃの出力信号と第２
電圧比較部２７ｂの出力信号とを論理積する第２ＡＮＤ
ゲートと、第２ＡＮＤゲートにより論理積された信号と
第１ＡＮＤゲートにより論理積された信号とを論理和し
てＢ端に出力するＮＯＲゲートとから構成される。Ｂ端
とＮＯＲゲートとの間にはＤ−Ｆ／Ｆが挿入されてい
る。Ａ端には第２電圧比較部２７ｂの出力信号がＤ−Ｆ
／Ｆを介してそのまま出力される。
１３に示すように、第２電圧比較部２７ｂの出力信号を
反転するインバータと、インバータで反転された信号と
第１電圧比較部２７ａの出力信号とを論理積する第１Ａ
ＮＤゲートと、第３電圧比較部２７ｃの出力信号と第２
電圧比較部２７ｂの出力信号とを論理積する第２ＡＮＤ
ゲートと、第２ＡＮＤゲートにより論理積された信号と
第１ＡＮＤゲートにより論理積された信号とを論理和し
てＢ端に出力するＮＯＲゲートとから構成される。Ｂ端
とＮＯＲゲートとの間にはＤ−Ｆ／Ｆが挿入されてい
る。Ａ端には第２電圧比較部２７ｂの出力信号がＤ−Ｆ
／Ｆを介してそのまま出力される。
【００２６】以下、マルチステップカレントソース部２
５ａの電流−電圧特性を利用して本実施形態の第１実施
形態の多重ビットメモリセルをセンシングする方法を説
明する。ここでは、一つのメモリセルに４レベルのしき
い値電圧分布を有する多重ビットメモリセルのデータセ
ンシングに関するもので、一般的にＮ個のしきい値電圧
分布にも拡張適用可能である。４レベルのしきい値電圧
分布を４つの量子化電圧に変換するためには４つのステ
ップを有するマルチステップカレントソース部を必要と
し、Ｎビットのデータの格納された場合には２N 個のス
テップを有するマルチステップカレントソース部と、
（２N −１）個の電圧比較器とを必要とする。そして、
基準電圧発生部２６を介して基準電圧Ｖref1、Ｖref2、
Ｖref3を発生するが、各々の基準電圧は図６に示すよう
にＶref1＝（Ｖ0＋Ｖ1）／２、Ｖref2＝（Ｖ1＋Ｖ2）／
２、Ｖref3＝（Ｖ2＋Ｖ3）／２と与えられ、高い精度を
必要としないため、電圧分配器などでも実現することが
できる。
５ａの電流−電圧特性を利用して本実施形態の第１実施
形態の多重ビットメモリセルをセンシングする方法を説
明する。ここでは、一つのメモリセルに４レベルのしき
い値電圧分布を有する多重ビットメモリセルのデータセ
ンシングに関するもので、一般的にＮ個のしきい値電圧
分布にも拡張適用可能である。４レベルのしきい値電圧
分布を４つの量子化電圧に変換するためには４つのステ
ップを有するマルチステップカレントソース部を必要と
し、Ｎビットのデータの格納された場合には２N 個のス
テップを有するマルチステップカレントソース部と、
（２N −１）個の電圧比較器とを必要とする。そして、
基準電圧発生部２６を介して基準電圧Ｖref1、Ｖref2、
Ｖref3を発生するが、各々の基準電圧は図６に示すよう
にＶref1＝（Ｖ0＋Ｖ1）／２、Ｖref2＝（Ｖ1＋Ｖ2）／
２、Ｖref3＝（Ｖ2＋Ｖ3）／２と与えられ、高い精度を
必要としないため、電圧分配器などでも実現することが
できる。
【００２７】まず、図４（ａ）に示すように、メモリセ
ルアレイ部２１の任意のビットラインをビットライン選
択部２２を通じて選択する。この後、メモリセルのしき
い値電圧に対応する電流の流れる選択されたビットライ
ンに流れる量と同量の電流がカレントミラー２４を介し
てセンシングノードＳＮに伝達される。このとき、選択
されたビットラインにかかる電圧はビットライン電圧ク
ランプ部２３を介して一定に維持される。
ルアレイ部２１の任意のビットラインをビットライン選
択部２２を通じて選択する。この後、メモリセルのしき
い値電圧に対応する電流の流れる選択されたビットライ
ンに流れる量と同量の電流がカレントミラー２４を介し
てセンシングノードＳＮに伝達される。このとき、選択
されたビットラインにかかる電圧はビットライン電圧ク
ランプ部２３を介して一定に維持される。
【００２８】このように、センシングノードＳＮに伝達
された電流量に基づくセンシング動作を図４（ａ）
（ｂ）、図５、図６を参照して説明する。まず、図４
（ａ）（ｂ）、図５、図６に示すように、センシングノ
ードＳＮに伝達された電流量が△Ｉ0 の範囲であれば、
マルチステップカレントソース部２５ａを介してセンシ
ングノードＳＮにＶ0 の電圧が出力される。この後、セ
ンシングノードＳＮに伝達されたＶ0 の電圧はそれぞれ
第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに
伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、
Ｖref3と比較される。このとき、Ｖ0は第１、第２、第
３基準電圧Ｖref1、Ｖr ef2、Ｖref3よりも小さいため、
Ｘ1、Ｘ2、Ｘ3端に全てロー信号が出力される。これに
より、デコーディングロジック部２８のＡ端、Ｂ端には
０、０が出力される。従って、メモリセルに格納された
データは、４レベル（００、０１、１０、１１）のうち
００レベルにプログラムされていることをセンシングす
ることができる。
された電流量に基づくセンシング動作を図４（ａ）
（ｂ）、図５、図６を参照して説明する。まず、図４
（ａ）（ｂ）、図５、図６に示すように、センシングノ
ードＳＮに伝達された電流量が△Ｉ0 の範囲であれば、
マルチステップカレントソース部２５ａを介してセンシ
ングノードＳＮにＶ0 の電圧が出力される。この後、セ
ンシングノードＳＮに伝達されたＶ0 の電圧はそれぞれ
第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに
伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、
Ｖref3と比較される。このとき、Ｖ0は第１、第２、第
３基準電圧Ｖref1、Ｖr ef2、Ｖref3よりも小さいため、
Ｘ1、Ｘ2、Ｘ3端に全てロー信号が出力される。これに
より、デコーディングロジック部２８のＡ端、Ｂ端には
０、０が出力される。従って、メモリセルに格納された
データは、４レベル（００、０１、１０、１１）のうち
００レベルにプログラムされていることをセンシングす
ることができる。
【００２９】次に、センシングノードＳＮに伝達された
電流量が△Ｉ1 の範囲であれば、マルチステップカレン
トソース部２５ａを介してセンシングノードＳＮにＶ1
の電圧が出力される。この後、センシングノードＳＮに
伝達されたＶ1 の電圧はそれぞれ第１、第２、第３電圧
比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。このとき、Ｖ1 は第１基準電圧Ｖref1より大きく且
つ第２、第３基準電圧Ｖref2、Ｖref3よりは小さいた
め、Ｘ1 端にはハイ信号が出力され、Ｘ2、Ｘ3端にはロ
ー信号が出力される。これにより、デコーディングロジ
ック部２８のＡ端、Ｂ端には０、１が出力される。従っ
て、メモリセルに格納されたデータは、４レベル（０
０、０１、１０、１１）のうち０１レベルにプログラム
されていることをセンシングすることができる。
電流量が△Ｉ1 の範囲であれば、マルチステップカレン
トソース部２５ａを介してセンシングノードＳＮにＶ1
の電圧が出力される。この後、センシングノードＳＮに
伝達されたＶ1 の電圧はそれぞれ第１、第２、第３電圧
比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。このとき、Ｖ1 は第１基準電圧Ｖref1より大きく且
つ第２、第３基準電圧Ｖref2、Ｖref3よりは小さいた
め、Ｘ1 端にはハイ信号が出力され、Ｘ2、Ｘ3端にはロ
ー信号が出力される。これにより、デコーディングロジ
ック部２８のＡ端、Ｂ端には０、１が出力される。従っ
て、メモリセルに格納されたデータは、４レベル（０
０、０１、１０、１１）のうち０１レベルにプログラム
されていることをセンシングすることができる。
【００３０】また、センシングノードＳＮに伝達された
電流量が△Ｉ2 の範囲であれば、マルチステップカレン
トソース部２５ａを介してセンシングノードＳＮにＶ2
の電圧が出力される。この後、センシングノードＳＮに
伝達されたＶ2 の電圧は、それぞれ第１、第２、第３電
圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。この際、Ｖ2 は第１、第２基準電圧Ｖref1、Ｖref2
よりは大きく且つ第３基準電圧Ｖref3よりは小さいた
め、Ｘ1、Ｘ2にはハイ信号が出力され、Ｘ3 端にはロー
信号が出力される。これにより、デコーディングロジッ
ク部２８のＡ端、Ｂ端には１、０が出力される。従っ
て、メモリセルに格納されたデータは４レベル（００、
０１、１０、１１）のうち１０レベルにプログラムされ
ていることをセンシングすることができる。
電流量が△Ｉ2 の範囲であれば、マルチステップカレン
トソース部２５ａを介してセンシングノードＳＮにＶ2
の電圧が出力される。この後、センシングノードＳＮに
伝達されたＶ2 の電圧は、それぞれ第１、第２、第３電
圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第
２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。この際、Ｖ2 は第１、第２基準電圧Ｖref1、Ｖref2
よりは大きく且つ第３基準電圧Ｖref3よりは小さいた
め、Ｘ1、Ｘ2にはハイ信号が出力され、Ｘ3 端にはロー
信号が出力される。これにより、デコーディングロジッ
ク部２８のＡ端、Ｂ端には１、０が出力される。従っ
て、メモリセルに格納されたデータは４レベル（００、
０１、１０、１１）のうち１０レベルにプログラムされ
ていることをセンシングすることができる。
【００３１】そして、センシングノードＳＮに伝達され
た電流量が△Ｉ3 の範囲であれば、マルチステップカレ
ントソース部２５ａを介してセンシングノードＳＮにＶ
3 の電圧が出力される。この後、センシングノードＳＮ
に伝達されたＶ3 の電圧は、それぞれ第１、第２、第３
電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、
第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。このとき、Ｖ3 は第１、第２、第３基準電圧
Ｖref1、Ｖref2、Ｖref3よりも大きいため、Ｘ1、Ｘ2、
Ｘ3 端には全てハイ信号が出力される。これにより、デ
コーディングロジック部２８のＡ端、Ｂ端には１、１が
出力される。従って、メモリセルに格納されたデータは
４レベル（００、０１、１０、１１）のうち１１レベル
にプログラムされていることをセンシングすることがで
きる。
た電流量が△Ｉ3 の範囲であれば、マルチステップカレ
ントソース部２５ａを介してセンシングノードＳＮにＶ
3 の電圧が出力される。この後、センシングノードＳＮ
に伝達されたＶ3 の電圧は、それぞれ第１、第２、第３
電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、
第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較され
る。このとき、Ｖ3 は第１、第２、第３基準電圧
Ｖref1、Ｖref2、Ｖref3よりも大きいため、Ｘ1、Ｘ2、
Ｘ3 端には全てハイ信号が出力される。これにより、デ
コーディングロジック部２８のＡ端、Ｂ端には１、１が
出力される。従って、メモリセルに格納されたデータは
４レベル（００、０１、１０、１１）のうち１１レベル
にプログラムされていることをセンシングすることがで
きる。
【００３２】図７は本実施形態の第１実施形態の多重ビ
ットメモリセルのデータセンシング装置のマルチステッ
プカレントソース部２５ａの電流−電圧特性を示すシミ
ュレーションデータ図であり、図８は図７において電圧
がレベルアップされて一定の電圧に維持される間のマル
チステップカレントソース部２５ａの小信号レジスタン
ス（Ｉ−Ｖ曲線の微分）を示すシミュレーションデータ
図である。図７における電流増加区間、つまり図８の凹
状区間を、センシングノードＳＮを介してマルチステッ
プカレントソース部２５ａに向かって電流を流すことの
できる許容帯と定義する。そして、図８の小信号レジス
タンスの急激な増加区間はセンシングノードＳＮを介し
てマルチステップカレントソース部２５ａに向かって電
流を流すことのできない禁止帯と定義する。このよう
に、マルチステップカレントソース部２５ａを介する電
流と小信号レジスタンスの特性が理想的になるほど、許
容帯は広くなり、禁止帯は狭くなる。言い換えれば、し
きい値電圧分布幅が広く且つ分布幅間の間隙が狭い場合
にもメモリセルのプログラム状態が正確に判別される。
ットメモリセルのデータセンシング装置のマルチステッ
プカレントソース部２５ａの電流−電圧特性を示すシミ
ュレーションデータ図であり、図８は図７において電圧
がレベルアップされて一定の電圧に維持される間のマル
チステップカレントソース部２５ａの小信号レジスタン
ス（Ｉ−Ｖ曲線の微分）を示すシミュレーションデータ
図である。図７における電流増加区間、つまり図８の凹
状区間を、センシングノードＳＮを介してマルチステッ
プカレントソース部２５ａに向かって電流を流すことの
できる許容帯と定義する。そして、図８の小信号レジス
タンスの急激な増加区間はセンシングノードＳＮを介し
てマルチステップカレントソース部２５ａに向かって電
流を流すことのできない禁止帯と定義する。このよう
に、マルチステップカレントソース部２５ａを介する電
流と小信号レジスタンスの特性が理想的になるほど、許
容帯は広くなり、禁止帯は狭くなる。言い換えれば、し
きい値電圧分布幅が広く且つ分布幅間の間隙が狭い場合
にもメモリセルのプログラム状態が正確に判別される。
【００３３】図９は本実施形態の多重ビットメモリセル
のデータセンシング装置にリセットパルス及びイネーブ
ルパルスが加えられた際の図４（ａ）のデコーディング
ロジック部２８の出力端Ａ、Ｂに２ビット（４レベル
（００、０１、１０、１１））メモリセルのデータが出
力されることをシミュレーションした図である。図１０
はセンシングノードＳＮの電流を１０μＡずつ順次に増
加させながら、最終的にデコーディングロジック部２８
に安定的な出力信号がでるまでのセンシング遅延をシミ
ュレーションした結果である。センシング遅延は、図７
に示すように、アドレスされたメモリセルのデータ状態
（００、０１、１０、１１）が変えられる度に急激に増
加した。すなわち、センシング遅延の大きな区間は、図
７における平らな区間、つまり禁止帯に相当する。上記
のようなセンシング遅延の範囲は、最小２０ｎｓｅｃか
ら最大５０ｎｓｅｃである。そして、許容帯及び禁止帯
の大きさを決定するためには、所望のセンシング遅延を
決め、センシング遅延よりも大きな区間は禁止帯、小さ
な区間は許容帯と設定すればよい。
のデータセンシング装置にリセットパルス及びイネーブ
ルパルスが加えられた際の図４（ａ）のデコーディング
ロジック部２８の出力端Ａ、Ｂに２ビット（４レベル
（００、０１、１０、１１））メモリセルのデータが出
力されることをシミュレーションした図である。図１０
はセンシングノードＳＮの電流を１０μＡずつ順次に増
加させながら、最終的にデコーディングロジック部２８
に安定的な出力信号がでるまでのセンシング遅延をシミ
ュレーションした結果である。センシング遅延は、図７
に示すように、アドレスされたメモリセルのデータ状態
（００、０１、１０、１１）が変えられる度に急激に増
加した。すなわち、センシング遅延の大きな区間は、図
７における平らな区間、つまり禁止帯に相当する。上記
のようなセンシング遅延の範囲は、最小２０ｎｓｅｃか
ら最大５０ｎｓｅｃである。そして、許容帯及び禁止帯
の大きさを決定するためには、所望のセンシング遅延を
決め、センシング遅延よりも大きな区間は禁止帯、小さ
な区間は許容帯と設定すればよい。
【００３４】図１１は本実施形態の第１実施形態を示す
図４（ａ）の構成要素中のマルチステップカレントソー
ス部２５ａを変化させた本実施形態の第２実施形態のマ
ルチステップカレントソース部２５ｂを示す図で、ＮＭ
ＯＳトランジスタをＰＭＯＳトランジスタに変化させて
構成したものである。すなわち、ＰＭ３とＰＭ４とから
構成されたカレントミラー２４は削除し、マルチステッ
プカレントソース部２５ｂの出力をビットライン電圧ク
ランプ部２３のＮＭ４のドレイン端に直接連結し、供給
電圧ＶDDと接地電圧ＶSSとを切り換え、更に基準電流Ｉ
ref の方向を切り換えている。図１２は本実施形態の第
２実施形態の図１１のマルチステップカレントソース部
２５ｂの電流−電圧特性を示し、この実施形態は、第１
実施形態とは逆階段状の電流−電圧特性であることを示
している。ここで、センシングノードに伝達された各電
流量に対応して出力される電圧の絶対値は｜Ｖ0｜＞｜
Ｖ1｜＞｜Ｖ2｜＞｜Ｖ3｜である。
図４（ａ）の構成要素中のマルチステップカレントソー
ス部２５ａを変化させた本実施形態の第２実施形態のマ
ルチステップカレントソース部２５ｂを示す図で、ＮＭ
ＯＳトランジスタをＰＭＯＳトランジスタに変化させて
構成したものである。すなわち、ＰＭ３とＰＭ４とから
構成されたカレントミラー２４は削除し、マルチステッ
プカレントソース部２５ｂの出力をビットライン電圧ク
ランプ部２３のＮＭ４のドレイン端に直接連結し、供給
電圧ＶDDと接地電圧ＶSSとを切り換え、更に基準電流Ｉ
ref の方向を切り換えている。図１２は本実施形態の第
２実施形態の図１１のマルチステップカレントソース部
２５ｂの電流−電圧特性を示し、この実施形態は、第１
実施形態とは逆階段状の電流−電圧特性であることを示
している。ここで、センシングノードに伝達された各電
流量に対応して出力される電圧の絶対値は｜Ｖ0｜＞｜
Ｖ1｜＞｜Ｖ2｜＞｜Ｖ3｜である。
【００３５】
【発明の効果】上記の本実施形態の多重ビットメモリセ
ルのデータセンシング装置には以下のような効果があ
る。本発明は、実際のメモリセルのしきい値電圧分布間
の間隙よりも広い電圧分布間の間隙を利用してセンシン
グしているので、マルチレベルセンシング時のセンシン
グの信頼度を高めることができる。また、本発明は、実
際の多重ビットメモリセルのしきい値電圧分布よりも狭
い電圧分布と各々の基準電圧とを比較してメモリセルの
状態を２進データとして出力するため、温度変化や電圧
変動などによるセンシング速度の減少を防ぐことができ
る。
ルのデータセンシング装置には以下のような効果があ
る。本発明は、実際のメモリセルのしきい値電圧分布間
の間隙よりも広い電圧分布間の間隙を利用してセンシン
グしているので、マルチレベルセンシング時のセンシン
グの信頼度を高めることができる。また、本発明は、実
際の多重ビットメモリセルのしきい値電圧分布よりも狭
い電圧分布と各々の基準電圧とを比較してメモリセルの
状態を２進データとして出力するため、温度変化や電圧
変動などによるセンシング速度の減少を防ぐことができ
る。
【図１】（ａ）は、従来の多重ビットメモリセルのデー
タセンシングのための回路図、（ｂ）は（ａ）のセンシ
ング回路を用いたセンシング動作によりメモりセルのデ
ータ格納状態を検出するテーブル。
タセンシングのための回路図、（ｂ）は（ａ）のセンシ
ング回路を用いたセンシング動作によりメモりセルのデ
ータ格納状態を検出するテーブル。
【図２】（ａ）は従来のメモリセルのしきい値電圧分布
を示す図、（ｂ）は従来のセンシングノードの電圧分布
を示す図。
を示す図、（ｂ）は従来のセンシングノードの電圧分布
を示す図。
【図３】本実施形態の多重ビットメモリセルのデータセ
ンシング装置を示すブロック構成図。
ンシング装置を示すブロック構成図。
【図４】（ａ）は本実施形態の第１実施形態の多重ビッ
トメモリセルのデータセンシング装置を示すブロック構
成図、（ｂ）は（ａ）のセンシング動作によるメモリセ
ルのデータ格納状態を示すテーブル。
トメモリセルのデータセンシング装置を示すブロック構
成図、（ｂ）は（ａ）のセンシング動作によるメモリセ
ルのデータ格納状態を示すテーブル。
【図５】図４（ａ）のマルチステップカレントソース部
のマルチステップ形電流−電圧特性を示すグラフ。
のマルチステップ形電流−電圧特性を示すグラフ。
【図６】本実施形態の多重ビットメモリセルに格納され
たデータのセンシングのためにマッピングされる電圧分
布図。
たデータのセンシングのためにマッピングされる電圧分
布図。
【図７】本実施形態の第１実施形態の多重ビットメモリ
セルのデータセンシング装置におけるマルチステップカ
レントソース部の電流−電圧特性を示すシミュレーショ
ンデータ図。
セルのデータセンシング装置におけるマルチステップカ
レントソース部の電流−電圧特性を示すシミュレーショ
ンデータ図。
【図８】本実施形態のマルチステップカレントソース部
の小信号レジスタンスを示すシミュレーションデータ
図。
の小信号レジスタンスを示すシミュレーションデータ
図。
【図９】本実施形態の２ビット（４レベルしきい値電
圧）のメモリセルに格納されたデータセンシング動作を
示すシミュレーションデータ図。
圧）のメモリセルに格納されたデータセンシング動作を
示すシミュレーションデータ図。
【図１０】本実施形態の量子化されたしきい値電圧分布
を得るためのセンシング遅延時間の変化を示すシミュレ
ーションデータ図。
を得るためのセンシング遅延時間の変化を示すシミュレ
ーションデータ図。
【図１１】本実施形態の第２実施形態の多重ビットメモ
リセルのデータセンシング装置を示すブロック構成図。
リセルのデータセンシング装置を示すブロック構成図。
【図１２】図１１のマルチステップカレントソース部の
マルチステップ形電流−電圧特性を示すグラフ。
マルチステップ形電流−電圧特性を示すグラフ。
【図１３】本発明の実施形態のデコーディングロジック
部のブロック構成図。
部のブロック構成図。
２１ メモリセルアレイ部 ２２ ビットライン選択部 ２３ ビットライン電圧クランプ部 ２４ カレントミラー ２５、２５ａ、２５ｂ マルチステップカレントソー
ス部 ２６ 基準電圧発生部 ２７ａ 第１電圧比較部 ２７ｂ 第２電圧比較部 ２７ｃ 第３電圧比較部 ２８ デコーディングロジック部 ２９ アナログ／デジタルコンバータ
ス部 ２６ 基準電圧発生部 ２７ａ 第１電圧比較部 ２７ｂ 第２電圧比較部 ２７ｃ 第３電圧比較部 ２８ デコーディングロジック部 ２９ アナログ／デジタルコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 大 萬 大韓民国慶尚北道浦港市南区地容洞（番地 なし）浦港工大教授アパートメント９− 1201 (72)発明者 崔 雄 林 大韓民国忠清北道清洲市佳景洞（番地な し）世元アパートメント103−1002
Claims (12)
- 【請求項１】 各メモリセルが少なくとも２つ以上のし
きい値電圧レベルを有するメモリセルアレイ部と、 前記メモリセルアレイ部のうち任意に選択されたメモリ
セルに流れる電流量に基づいてメモりセルのしきい値電
圧分布よりも狭幅の量子化された電圧を出力するマルチ
ステップカレントソース部と、 前記マルチステップカレントソース部の量子化された電
圧と複数の基準電圧とを比較してメモリセルの状態を２
進データとして出力するアナログ／デジタルコンバータ
とを備えることを特徴とする多重ビットメモリセルのデ
ータセンシング装置。 - 【請求項２】 ワードライン及びビットラインに連結さ
れ、各メモリセルが少なくとも２つ以上のしきい値電圧
レベルを有するメモリセルアレイ部と、 前記メモリセルアレイ部のうち特定のメモリセルを選択
するためのビットライン選択部と、 前記選択された特定のメモリセルのビットラインに流れ
る電流と同量の電流をセンシングノードに供給するカレ
ントミラーと、 前記センシングノードに供給された電流量に基づいてメ
モリセルのしきい値電圧分布よりも狭幅の量子化された
電圧をセンシングノードに供給するマルチステップカレ
ントソース部と、 前記センシングノードに供給された量子化された電圧と
基準電圧発生部から分配された各々の基準電圧とを比較
してメモリセルの状態をデコーディングするアナログ／
デジタルコンバータとを備えることを特徴とする多重ビ
ットメモリセルのデータセンシング装置。 - 【請求項３】 前記アナログ／デジタルコンバータは、 電圧比較器にそれぞれ基準電圧を分配する基準電圧発生
部と、 前記センシングノードに供給された量子化された電圧
と、前記分配された基準電圧とをそれぞれ比較する複数
の電圧比較器から構成された電圧比較部と、 前記電圧比較部の各々の出力を受けて２進データとして
変更するデコーディングロジック部とから構成されるこ
とを特徴とする請求項２に記載の多重ビットメモリセル
のデータセンシング装置。 - 【請求項４】 前記選択されたメモリセルが、Ｎビット
（２N ）のしきい値電圧レベルを格納している場合、前
記電圧比較部は２N −１個の電圧比較器から構成される
ことを特徴とする請求項２に記載の多重ビットメモリセ
ルのデータセンシング装置。 - 【請求項５】 前記メモリセルがＮビット（２N ）のし
きい値電圧レベルを格納している場合、前記マルチステ
ップカレントソース部は２N 個のブランチを有すること
を特徴とする請求項２に記載の多重ビットメモリセルの
データセンシング装置。 - 【請求項６】 前記ブランチの一端は電流供給源に共通
連結され、前記ブランチの他端は直接又は一つ以上のス
イッチング手段を介して順次にセンシングノードに連結
されることを特徴とする請求項５に記載の多重ビットメ
モリセルのデータセンシング装置。 - 【請求項７】 前記マルチステップカレントソース部
は、前記メモリセルアレイ部が２ビットのしきい値電圧
レベルを格納している場合、スイッチング手段を有する
２2 個のブランチ（第１、第２、第３、第４ブランチ）
から構成されることを特徴とする請求項５に記載の多重
ビットメモリセルのデータセンシング装置。 - 【請求項８】 前記マルチステップカレントソース部
は、 前記第１ブランチに直列連結される第１、第２ＭＯＳト
ランジスタと、 前記第２ブランチに直列連結される第３、第４ＭＯＳト
ランジスタと、 前記第３ブランチに直列連結される第５、第６ＭＯＳト
ランジスタと、 前記第４ブランチにドレイン端が連結される第７ＭＯＳ
トランジスタと、 ゲート端が前記第２、第４、第６、第７ＭＯＳトランジ
スタのゲート端に共通連結され、ドレイン端がゲート端
に連結される第８ＭＯＳトランジスタと、 前記第８ＭＯＳトランジスタのドレイン端に連結される
基準電流供給部とから構成されることを特徴とする請求
項７に記載の多重ビットメモリセルのデータセンシング
装置。 - 【請求項９】 前記第５ＭＯＳトランジスタのゲート端
は前記第７ＭＯＳトランジスタのドレイン端に連結さ
れ、前記第３ＭＯＳトランジスタのゲート端は前記第６
ＭＯＳトランジスタのドレイン端に連結され、前記第１
ＭＯＳトランジスタのゲート端は前記第４ＭＯＳトラン
ジスタのドレイン端に連結され、第２、第４、第６、第
７ＭＯＳトランジスタのソース端は接地端に共通連結さ
れていることを特徴とする請求項８に記載の多重ビット
メモリセルのデータセンシング装置。 - 【請求項１０】 前記第１乃至第８ＭＯＳトランジスタ
がＮＭＯＳトランジスタである時には、前記第２、第
４、第６、第７ＭＯＳトランジスタのソース端は接地さ
れており、電流ソース部は供給電圧端に連結されている
ことを特徴とする請求項５に記載の多重ビットメモリセ
ルのデータセンシング装置。 - 【請求項１１】 前記第１乃至第８ＭＯＳトランジスタ
がＰＭＯＳトランジスタである時には、前記第２、第
４、第６、第７ＭＯＳトランジスタのソース端は供給電
圧端に共通連結されており、電流ソース部は接地端に連
結されていることを特徴とする請求項１０に記載の多重
ビットメモリセルのデータセンシング装置。 - 【請求項１２】 前記ビットライン選択部と前記カレン
トミラーとの間に、メモリセルのビットライン電圧をク
ランプして一定に維持するビットライン電圧クランプ部
を更に備えることを特徴とする請求項２に記載の多重ビ
ットメモリセルのデータセンシング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR50969/1998 | 1998-11-26 | ||
| KR10-1998-0050969A KR100371022B1 (ko) | 1998-11-26 | 1998-11-26 | 다중비트 메모리셀의 데이터 센싱장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000173282A true JP2000173282A (ja) | 2000-06-23 |
| JP3782628B2 JP3782628B2 (ja) | 2006-06-07 |
Family
ID=19559853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33602199A Expired - Lifetime JP3782628B2 (ja) | 1998-11-26 | 1999-11-26 | 多重ビットメモリセルのデータセンシング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6069821A (ja) |
| JP (1) | JP3782628B2 (ja) |
| KR (1) | KR100371022B1 (ja) |
| TW (1) | TW404051B (ja) |
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| KR101572263B1 (ko) | 2008-02-22 | 2015-11-26 | 세이코 인스트루 가부시키가이샤 | 비휘발성 반도체 기억 장치 |
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