JPH1011979A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1011979A JPH1011979A JP15857896A JP15857896A JPH1011979A JP H1011979 A JPH1011979 A JP H1011979A JP 15857896 A JP15857896 A JP 15857896A JP 15857896 A JP15857896 A JP 15857896A JP H1011979 A JPH1011979 A JP H1011979A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 読み出し動作マージンが大きく安定して多値
データを読み出すことのできる多値型の半導体不揮発性
記憶装置を実現する。 【解決手段】 １個のメモリトランジスタに２ビットの
２進デジタルデータを記録する半導体不揮発性記憶装置
であって、あらじめ読み出しメモリトランジスタに記録
された２進デジタルデータ〔Ｄ２，Ｄ１〕を判定するた
めに設定された３レベル読み出しワード線電圧ＶＲ１〜
ＶＲ３を設定し、データ読み出し時に、２進デジタルデ
ータのＭＳＢ側のビットＤ２からＬＳＢ側のビットＤ１
へと順次データ内容が判定されるように、ＶＲ１〜ＶＲ
３の最適の読み出しワード線電圧を逐次選択的に切り替
えてデータの読み出しを行うデータ読み出し手段６〜
８，ＣＭＰ，Ｄｒ１，Ｄｒ２を設ける。
データを読み出すことのできる多値型の半導体不揮発性
記憶装置を実現する。 【解決手段】 １個のメモリトランジスタに２ビットの
２進デジタルデータを記録する半導体不揮発性記憶装置
であって、あらじめ読み出しメモリトランジスタに記録
された２進デジタルデータ〔Ｄ２，Ｄ１〕を判定するた
めに設定された３レベル読み出しワード線電圧ＶＲ１〜
ＶＲ３を設定し、データ読み出し時に、２進デジタルデ
ータのＭＳＢ側のビットＤ２からＬＳＢ側のビットＤ１
へと順次データ内容が判定されるように、ＶＲ１〜ＶＲ
３の最適の読み出しワード線電圧を逐次選択的に切り替
えてデータの読み出しを行うデータ読み出し手段６〜
８，ＣＭＰ，Ｄｒ１，Ｄｒ２を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、１個のメモリトラ
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置の実現が要望されている（たとえば、『Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ』’９５ＩＳＳＣＣ ｐ１３２〜）。
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置の実現が要望されている（たとえば、『Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍ
ｅｍｏｒｙ』’９５ＩＳＳＣＣ ｐ１３２〜）。
【０００３】以下、上記文献例等における多値型ＮＯＲ
型フラッシュメモリにおける、従来のデータ読み出し方
法について、図４および図５を参照しながら、順に説明
する。
型フラッシュメモリにおける、従来のデータ読み出し方
法について、図４および図５を参照しながら、順に説明
する。
【０００４】図４は、上述した文献例等のＮＯＲ型フラ
ッシュメモリにおいて、１個のメモリトランジスタに２
データを記録する場合の、しきい値電圧Ｖｔｈレベルと
データ内容との関係を示す図である。
ッシュメモリにおいて、１個のメモリトランジスタに２
データを記録する場合の、しきい値電圧Ｖｔｈレベルと
データ内容との関係を示す図である。
【０００５】図４において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２データ内容は、〔Ｄ２，Ｄ１〕で表さ
れ、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，１〕，〔１，
０〕，〔１，１〕の４状態が存在する。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２データ内容は、〔Ｄ２，Ｄ１〕で表さ
れ、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，１〕，〔１，
０〕，〔１，１〕の４状態が存在する。
【０００６】図４の例において、〔Ｄ２，Ｄ１〕＝
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは０．５Ｖ＜Ｖｔｈ＜２Ｖの範囲にある。また、
〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプログラ
ム状態であって、しきい値電圧Ｖｔｈは３Ｖ＜Ｖｔｈ＜
３．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，
０〕の場合は、第２のプログラム状態であって、しきい
値電圧Ｖｔｈは４．５Ｖ＜Ｖｔｈ＜５Ｖの範囲にある。
また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、第３のプ
ログラム状態であって、しきい値電圧Ｖｔｈは６Ｖ＜Ｖ
ｔｈ＜６．５Ｖの範囲にある。
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは０．５Ｖ＜Ｖｔｈ＜２Ｖの範囲にある。また、
〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプログラ
ム状態であって、しきい値電圧Ｖｔｈは３Ｖ＜Ｖｔｈ＜
３．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，
０〕の場合は、第２のプログラム状態であって、しきい
値電圧Ｖｔｈは４．５Ｖ＜Ｖｔｈ＜５Ｖの範囲にある。
また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、第３のプ
ログラム状態であって、しきい値電圧Ｖｔｈは６Ｖ＜Ｖ
ｔｈ＜６．５Ｖの範囲にある。
【０００７】ＶＲＣ１は、読み出しメモリトランジスタ
のしきい値電圧Ｖｔｈが、消去状態であるのかあるいは
第１のプログラム状態以上であるのかを判定するために
設けられた第１の比較セルＲＣ１において設定されたし
きい値電圧を示し、メモリトランジスタに等価換算した
しきい値電圧Ｖｔｈとして、たとえば２．５Ｖに設定さ
れる。またＶＲＣ２は、読み出しメモリトランジスタの
しきい値電圧Ｖｔｈが、第１のプログラム状態以下であ
るのかあるいは第２のプログラム状態以上であるのかを
判定するために設けられた第２の比較セルＲＣ２におい
て設定されたしきい値電圧を示し、メモリトランジスタ
に等価換算したしきい値電圧Ｖｔｈとして、たとえば４
Ｖに設定される。またＶＲＣ３は、読み出しメモリトラ
ンジスタのしきい値電圧Ｖｔｈが、第２のプログラム状
態以下であるのかあるいは第３のプログラム状態以上で
あるのかを判定するために設けられた第３の比較セルＲ
Ｃ３において設定されたしきい値電圧を示し、メモリト
ランジスタに等価換算したしきい値電圧Ｖｔｈとして、
たとえば５．５Ｖに設定される。またＶｒｅａｄは、読
み出し時に選択するワード線に印加される読み出しワー
ド線電圧を示し、たとえばＶｒｅａｄ＝６．２Ｖに設定
される。
のしきい値電圧Ｖｔｈが、消去状態であるのかあるいは
第１のプログラム状態以上であるのかを判定するために
設けられた第１の比較セルＲＣ１において設定されたし
きい値電圧を示し、メモリトランジスタに等価換算した
しきい値電圧Ｖｔｈとして、たとえば２．５Ｖに設定さ
れる。またＶＲＣ２は、読み出しメモリトランジスタの
しきい値電圧Ｖｔｈが、第１のプログラム状態以下であ
るのかあるいは第２のプログラム状態以上であるのかを
判定するために設けられた第２の比較セルＲＣ２におい
て設定されたしきい値電圧を示し、メモリトランジスタ
に等価換算したしきい値電圧Ｖｔｈとして、たとえば４
Ｖに設定される。またＶＲＣ３は、読み出しメモリトラ
ンジスタのしきい値電圧Ｖｔｈが、第２のプログラム状
態以下であるのかあるいは第３のプログラム状態以上で
あるのかを判定するために設けられた第３の比較セルＲ
Ｃ３において設定されたしきい値電圧を示し、メモリト
ランジスタに等価換算したしきい値電圧Ｖｔｈとして、
たとえば５．５Ｖに設定される。またＶｒｅａｄは、読
み出し時に選択するワード線に印加される読み出しワー
ド線電圧を示し、たとえばＶｒｅａｄ＝６．２Ｖに設定
される。
【０００８】図５は、上述した文献例等のＮＯＲ型フラ
ッシュメモリにおける、具体的な構成例を示す図であ
る。図５のＮＯＲ型フラッシュメモリは、Ｐ個のメモリ
アレイＭ-array- １〜Ｍ-array- Ｐにより構成されてい
る。具体的には、メモリアレイ４〜８個（Ｐ＝４〜８）
で構成される。また、データ読み出し時には、それぞれ
のメモリアレイから各１個のメモリトランジスタを選択
して、２ビットデジタルデータ〔Ｄ２，Ｄ１〕を読み出
す。すなわち、いわゆるバイト単位でデータの読み出し
を行う。
ッシュメモリにおける、具体的な構成例を示す図であ
る。図５のＮＯＲ型フラッシュメモリは、Ｐ個のメモリ
アレイＭ-array- １〜Ｍ-array- Ｐにより構成されてい
る。具体的には、メモリアレイ４〜８個（Ｐ＝４〜８）
で構成される。また、データ読み出し時には、それぞれ
のメモリアレイから各１個のメモリトランジスタを選択
して、２ビットデジタルデータ〔Ｄ２，Ｄ１〕を読み出
す。すなわち、いわゆるバイト単位でデータの読み出し
を行う。
【０００９】図５において、１はメモリセルアレイであ
り、Ｎ本のワード線Ｗ１〜ＷＮとＭ本のビット線Ｂ１〜
ＢＭが交差する各格子位置にメモリトランジスタＭ1,1
〜ＭN,M が配置されている。２はローデコーダであり、
データ読み出し時には、Ｗ１〜ＷＮの中の選択ワード線
を、読み出しワード線電圧Ｖｒｅａｄに、その他の非選
択ワード線を接地電圧ＧＮＤに設定する。また、３はカ
ラムデコーダ、４はカラム選択部であり、データ読み出
し時に、Ｂ１〜ＢＭの中の任意のビット線を選択して、
読み出しビット線電圧ＶＢを出力する。
り、Ｎ本のワード線Ｗ１〜ＷＮとＭ本のビット線Ｂ１〜
ＢＭが交差する各格子位置にメモリトランジスタＭ1,1
〜ＭN,M が配置されている。２はローデコーダであり、
データ読み出し時には、Ｗ１〜ＷＮの中の選択ワード線
を、読み出しワード線電圧Ｖｒｅａｄに、その他の非選
択ワード線を接地電圧ＧＮＤに設定する。また、３はカ
ラムデコーダ、４はカラム選択部であり、データ読み出
し時に、Ｂ１〜ＢＭの中の任意のビット線を選択して、
読み出しビット線電圧ＶＢを出力する。
【００１０】５は比較電圧発生部であり、３種類の比較
セルＲＣ１〜ＲＣ３に対応して３種類の比較電圧Ｖｒｅ
ｆ１〜Ｖｒｅｆ３を発生する。すなわち、第１の比較セ
ルＲＣ１は第１の比較電圧Ｖｒｅｆ１を発生する。この
第１の比較電圧Ｖｒｅｆ１は、読み出しメモリトランジ
スタのしきい値電圧Ｖｔｈが、消去状態であるのかある
いは第１のプログラム状態以上であるのかを判定するた
めの基準電圧となる。また、第２の比較セルＲＣ２は第
２の比較電圧Ｖｒｅｆ２を発生する。この第２の比較電
圧Ｖｒｅｆ２は、読み出しメモリトランジスタのしきい
値電圧Ｖｔｈが、第１のプログラム状態状態であるのか
あるいは第２のプログラム状態以上であるのかを判定す
るための基準電圧となる。また、第３の比較セルＲＣ３
は第３の比較電圧Ｖｒｅｆ３を発生する。この第３の比
較電圧Ｖｒｅｆ３は、発生読み出しメモリトランジスタ
のしきい値電圧Ｖｔｈが、第２のプログラム状態以下で
あるのかあるいは第３のプログラム状態以上であるのか
を判定するための基準電圧となる。
セルＲＣ１〜ＲＣ３に対応して３種類の比較電圧Ｖｒｅ
ｆ１〜Ｖｒｅｆ３を発生する。すなわち、第１の比較セ
ルＲＣ１は第１の比較電圧Ｖｒｅｆ１を発生する。この
第１の比較電圧Ｖｒｅｆ１は、読み出しメモリトランジ
スタのしきい値電圧Ｖｔｈが、消去状態であるのかある
いは第１のプログラム状態以上であるのかを判定するた
めの基準電圧となる。また、第２の比較セルＲＣ２は第
２の比較電圧Ｖｒｅｆ２を発生する。この第２の比較電
圧Ｖｒｅｆ２は、読み出しメモリトランジスタのしきい
値電圧Ｖｔｈが、第１のプログラム状態状態であるのか
あるいは第２のプログラム状態以上であるのかを判定す
るための基準電圧となる。また、第３の比較セルＲＣ３
は第３の比較電圧Ｖｒｅｆ３を発生する。この第３の比
較電圧Ｖｒｅｆ３は、発生読み出しメモリトランジスタ
のしきい値電圧Ｖｔｈが、第２のプログラム状態以下で
あるのかあるいは第３のプログラム状態以上であるのか
を判定するための基準電圧となる。
【００１１】ＣＭＰ１，ＣＭＰ２はコンパレータであ
り、コンパレータＣＭＰ２は２ビット読み出しデータ
〔Ｄ２，Ｄ１〕の最上位（以下、ＭＳＢ( Most Signifi
cant Bit) という）側のビットデータＤ２を出力し、コ
ンパレータＣＰ１は最小位（以下、ＬＳＢ( Least Sign
ificant Bit)という）側のビットデータＤ１を出力す
る。すなわち、コンパレータＣＭＰ２は読み出しビット
線電圧ＶＢと第２の比較電圧Ｖｒｅｆ２との比較結果に
より、ＭＳＢ側のビットデータＤ２を判定出力する。ま
た、ビットデータＤ２の判定結果は転送ゲートＴ１、Ｔ
２に入力され、ビットデータＤ２のデータ内容に基づい
て第１の比較電圧Ｖｒｅｆ１または第３の比較電圧Ｖｒ
ｅｆ３のどちらか一方が選択されて、コンパレータＣＭ
Ｐ１において読み出しビット線電圧ＶＢと比較の結果、
ＬＳＢ側のビットデータＤ１を判定出力する。
り、コンパレータＣＭＰ２は２ビット読み出しデータ
〔Ｄ２，Ｄ１〕の最上位（以下、ＭＳＢ( Most Signifi
cant Bit) という）側のビットデータＤ２を出力し、コ
ンパレータＣＰ１は最小位（以下、ＬＳＢ( Least Sign
ificant Bit)という）側のビットデータＤ１を出力す
る。すなわち、コンパレータＣＭＰ２は読み出しビット
線電圧ＶＢと第２の比較電圧Ｖｒｅｆ２との比較結果に
より、ＭＳＢ側のビットデータＤ２を判定出力する。ま
た、ビットデータＤ２の判定結果は転送ゲートＴ１、Ｔ
２に入力され、ビットデータＤ２のデータ内容に基づい
て第１の比較電圧Ｖｒｅｆ１または第３の比較電圧Ｖｒ
ｅｆ３のどちらか一方が選択されて、コンパレータＣＭ
Ｐ１において読み出しビット線電圧ＶＢと比較の結果、
ＬＳＢ側のビットデータＤ１を判定出力する。
【００１２】
【発明が解決しようとする課題】ところで、上述した文
献例等のＮＯＲ型フラッシュメモリの場合には、基本的
に１回のステップで読み出しメモリトランジスタに記録
された２ビットデータを同時に判定できるため、高速読
み出しが可能であるが、読み出し動作マージンが小さい
という問題がある。
献例等のＮＯＲ型フラッシュメモリの場合には、基本的
に１回のステップで読み出しメモリトランジスタに記録
された２ビットデータを同時に判定できるため、高速読
み出しが可能であるが、読み出し動作マージンが小さい
という問題がある。
【００１３】たとえば図４の例において、読み出しワー
ド線電圧Ｖｒｅａｄは、読み出しメモリトランジスタに
記録された２ビットデータ〔Ｄ２，Ｄ１〕の４状態に対
してデータの判定を行う必要があるため、Ｖｒｅａｄ＝
６．２Ｖと高い電圧に設定される。したがって、読み出
しメモリトランジスタのしきい値電圧Ｖｔｈが第１の比
較セルＲＣ１を基準として消去状態（〔Ｄ２，Ｄ１〕＝
〔０，０〕）であるのかあるいは第１のプログラム状態
（〔Ｄ１，Ｄ１〕＝〔０，１〕）であるのかを判定する
ような場合は、第１の比較セルＲＣ１および読み出しメ
モリトランジスタは、データ内容の如何に関わらず、と
もに深いオン電流が流れている状態で比較される。その
結果、読み出し動作マージンが必然的に小さくなり、比
較セルあるいは読み出しメモリトランジスタの特性のバ
ラツキ等の影響を受け易くなり、誤動作を生じ易い。
ド線電圧Ｖｒｅａｄは、読み出しメモリトランジスタに
記録された２ビットデータ〔Ｄ２，Ｄ１〕の４状態に対
してデータの判定を行う必要があるため、Ｖｒｅａｄ＝
６．２Ｖと高い電圧に設定される。したがって、読み出
しメモリトランジスタのしきい値電圧Ｖｔｈが第１の比
較セルＲＣ１を基準として消去状態（〔Ｄ２，Ｄ１〕＝
〔０，０〕）であるのかあるいは第１のプログラム状態
（〔Ｄ１，Ｄ１〕＝〔０，１〕）であるのかを判定する
ような場合は、第１の比較セルＲＣ１および読み出しメ
モリトランジスタは、データ内容の如何に関わらず、と
もに深いオン電流が流れている状態で比較される。その
結果、読み出し動作マージンが必然的に小さくなり、比
較セルあるいは読み出しメモリトランジスタの特性のバ
ラツキ等の影響を受け易くなり、誤動作を生じ易い。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、読み出し動作マージンが大きく
安定して多値データを読み出すことのできる多値型の半
導体不揮発性記憶装置を提供することにある。
のであり、その目的は、読み出し動作マージンが大きく
安定して多値データを読み出すことのできる多値型の半
導体不揮発性記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置され、接続されたワード線
およびビット線への印加電圧に応じて電荷蓄積部に蓄積
された荷電量が変化し、その変化に応じてしきい値電圧
が変化するメモリトランジスタを有し、前記メモリトラ
ンジスタのしきい値電圧に応じて１個のメモリトランジ
スタに少なくとも２ビット以上の２進デジタルデータを
記録する半導体不揮発性記憶装置であって、データ読み
出し時に、読み出しメモリトランジスタに記録された２
進デジタルデータを判定するためにあらかじめ設定され
た少なくとも３レベル以上の複数の読み出しワード線電
圧の中から、前記２進デジタルデータのＭＳＢ側のビッ
トからＬＳＢ側のビットへと順次データ内容が判定され
るように最適の読み出しワード線電圧を逐次選択的に切
り替えてワード線に印加しデータの読み出しを行うデー
タ読み出し手段を有する。
め、本発明は、行列状に配置され、接続されたワード線
およびビット線への印加電圧に応じて電荷蓄積部に蓄積
された荷電量が変化し、その変化に応じてしきい値電圧
が変化するメモリトランジスタを有し、前記メモリトラ
ンジスタのしきい値電圧に応じて１個のメモリトランジ
スタに少なくとも２ビット以上の２進デジタルデータを
記録する半導体不揮発性記憶装置であって、データ読み
出し時に、読み出しメモリトランジスタに記録された２
進デジタルデータを判定するためにあらかじめ設定され
た少なくとも３レベル以上の複数の読み出しワード線電
圧の中から、前記２進デジタルデータのＭＳＢ側のビッ
トからＬＳＢ側のビットへと順次データ内容が判定され
るように最適の読み出しワード線電圧を逐次選択的に切
り替えてワード線に印加しデータの読み出しを行うデー
タ読み出し手段を有する。
【００１６】また、前記半導体不揮発性記憶装置では、
前記データの読み出しが複数のメモリトランジスタに対
して並列に行われ、前記データ読み出し手段は、それぞ
れのメモリトランジスタのデータ読み出し毎に、所定の
ワード線電圧を選択して該当するワード線に印加する。
前記データの読み出しが複数のメモリトランジスタに対
して並列に行われ、前記データ読み出し手段は、それぞ
れのメモリトランジスタのデータ読み出し毎に、所定の
ワード線電圧を選択して該当するワード線に印加する。
【００１７】また、本発明に係る半導体不揮発性記憶装
置は、前記メモリトランジスタが行列状に配置されたメ
モリアレイはＮＯＲ型構造をなしている。
置は、前記メモリトランジスタが行列状に配置されたメ
モリアレイはＮＯＲ型構造をなしている。
【００１８】本発明の半導体不揮発性記憶装置によれ
ば、データ読み出し時に、読み出しメモリトランジスタ
に記録された２進デジタルデータのＭＳＢ側のビットか
らＬＳＢ側のビットへと順次データ内容が判定されるよ
うに、複数の読み出しワード線電圧の最適の読み出しワ
ード線電圧を逐次選択的に切り替えてデータの読み出し
が行われる。したがって、基本的に読み出しメモリトラ
ンジスタがオンするかあるいはオフするかによってデー
タの判定がなされるために、読み出し動作マージンを大
きく確保できる。また、いわゆる、バイナリーサーチに
よりＭＳＢ側のビットからＬＳＢ側のビットへと順次デ
ータ内容が判定される。このため、読み出しステップ数
を最小限に抑えられ、読み出し速度が大きく損なわれる
ことはない。
ば、データ読み出し時に、読み出しメモリトランジスタ
に記録された２進デジタルデータのＭＳＢ側のビットか
らＬＳＢ側のビットへと順次データ内容が判定されるよ
うに、複数の読み出しワード線電圧の最適の読み出しワ
ード線電圧を逐次選択的に切り替えてデータの読み出し
が行われる。したがって、基本的に読み出しメモリトラ
ンジスタがオンするかあるいはオフするかによってデー
タの判定がなされるために、読み出し動作マージンを大
きく確保できる。また、いわゆる、バイナリーサーチに
よりＭＳＢ側のビットからＬＳＢ側のビットへと順次デ
ータ内容が判定される。このため、読み出しステップ数
を最小限に抑えられ、読み出し速度が大きく損なわれる
ことはない。
【００１９】また、前記の半導体不揮発性記憶装置にお
いて、並列にデータの読み出しを行う複数のメモリトラ
ンジスタに対して、それぞれのメモリトランジスタ毎
に、前記複数の読み出しワード線電圧と、前記データ読
み出し手段を用意することにより、前記複数のメモリト
ランジスタに対して並列にデータの読み出しができ、高
速読み出しが可能となる。
いて、並列にデータの読み出しを行う複数のメモリトラ
ンジスタに対して、それぞれのメモリトランジスタ毎
に、前記複数の読み出しワード線電圧と、前記データ読
み出し手段を用意することにより、前記複数のメモリト
ランジスタに対して並列にデータの読み出しができ、高
速読み出しが可能となる。
【００２０】また、本発明の半導体不揮発性記憶装置
は、ＮＯＲ型フラッシュメモリ等のバイト単位でデータ
の読み出しを行う多値型の半導体不揮発性記憶装置に適
用する場合に、特に好適である。
は、ＮＯＲ型フラッシュメモリ等のバイト単位でデータ
の読み出しを行う多値型の半導体不揮発性記憶装置に適
用する場合に、特に好適である。
【００２１】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＯＲ型フ
ラッシュメモリにおいてしきい値電圧Ｖｔｈレベルとデ
ータ内容との関係を示す図である。
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＯＲ型フ
ラッシュメモリにおいてしきい値電圧Ｖｔｈレベルとデ
ータ内容との関係を示す図である。
【００２２】図１において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分析頻度を表している。また、１個のメモリトランジス
タに記録する２データの内容は、〔Ｄ２，Ｄ１〕で表さ
れ、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，１〕〔１，
０〕，〔１，１〕の４状態が存在する。図１の例におい
て、〔Ｄ２，Ｄ１〕＝〔０，０〕の場合は、消去状態で
あって、しきい値電圧Ｖｔｈは０．５Ｖ＜Ｖｔｈ＜２Ｖ
の範囲にある。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場
合は、第１のプログラム状態であって、しきい値電圧Ｖ
ｔｈは３Ｖ＜Ｖｔｈ＜３．５Ｖの範囲にある。また、
〔Ｄ２，Ｄ１〕＝〔１，０〕の場合は、第２のプログラ
ム状態であって、しきい値電圧Ｖｔｈは４．５Ｖ＜Ｖｔ
ｈ＜５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，
１〕の場合は、第３のプログラム状態であって、しきい
値電圧Ｖｔｈは６Ｖ＜Ｖｔｈ＜６．５Ｖの範囲にある。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分析頻度を表している。また、１個のメモリトランジス
タに記録する２データの内容は、〔Ｄ２，Ｄ１〕で表さ
れ、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，１〕〔１，
０〕，〔１，１〕の４状態が存在する。図１の例におい
て、〔Ｄ２，Ｄ１〕＝〔０，０〕の場合は、消去状態で
あって、しきい値電圧Ｖｔｈは０．５Ｖ＜Ｖｔｈ＜２Ｖ
の範囲にある。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場
合は、第１のプログラム状態であって、しきい値電圧Ｖ
ｔｈは３Ｖ＜Ｖｔｈ＜３．５Ｖの範囲にある。また、
〔Ｄ２，Ｄ１〕＝〔１，０〕の場合は、第２のプログラ
ム状態であって、しきい値電圧Ｖｔｈは４．５Ｖ＜Ｖｔ
ｈ＜５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，
１〕の場合は、第３のプログラム状態であって、しきい
値電圧Ｖｔｈは６Ｖ＜Ｖｔｈ＜６．５Ｖの範囲にある。
【００２３】ＶＲ１は、読み出しメモリトランジスタの
しきい値電圧Ｖｔｈが、消去状態であるのかあるいは第
１のプログラム状態以上であるのかを判定するために設
けられた第１の読み出しワード線電圧を示し、たとえば
ＶＲ１＝２．５Ｖに設定されている。またＶＲ２は、読
み出しメモリトランジスタのしきい値電圧Ｖｔｈが、第
１のプログラム状態以下であるのかあるいは第２のプロ
グラム状態以上であるのかを判定するために設けられた
第２の読み出しワード線電圧を示し、たとえばＶＲ２＝
４Ｖに設定される。またＶＲ３は、読み出しメモリトラ
ンジスタのしきい値電圧Ｖｔｈが、第２のプログラム状
態以下であるのかあるいは第３のプログラム状態以上で
あるのかを判定するために設けられた第３の読み出しワ
ード線電圧を示し、たとえばＶＲ３＝５．５Ｖに設定さ
れる。
しきい値電圧Ｖｔｈが、消去状態であるのかあるいは第
１のプログラム状態以上であるのかを判定するために設
けられた第１の読み出しワード線電圧を示し、たとえば
ＶＲ１＝２．５Ｖに設定されている。またＶＲ２は、読
み出しメモリトランジスタのしきい値電圧Ｖｔｈが、第
１のプログラム状態以下であるのかあるいは第２のプロ
グラム状態以上であるのかを判定するために設けられた
第２の読み出しワード線電圧を示し、たとえばＶＲ２＝
４Ｖに設定される。またＶＲ３は、読み出しメモリトラ
ンジスタのしきい値電圧Ｖｔｈが、第２のプログラム状
態以下であるのかあるいは第３のプログラム状態以上で
あるのかを判定するために設けられた第３の読み出しワ
ード線電圧を示し、たとえばＶＲ３＝５．５Ｖに設定さ
れる。
【００２４】図２は、本発明に係る半導体不揮発性記憶
装置、たとえば図１のように１個のメモリトランジスタ
に２ビットのデジタルデータを記録する多値型のＮＯＲ
型フラッシュメモリにおける、具体的な構成例を示す図
である。
装置、たとえば図１のように１個のメモリトランジスタ
に２ビットのデジタルデータを記録する多値型のＮＯＲ
型フラッシュメモリにおける、具体的な構成例を示す図
である。
【００２５】図１のＮＯＲ型フラッシュメモリは、Ｐ個
のメモリアレイＭ-array- １〜Ｍ-array- Ｐにより構成
されている。具体的には、メモリアレイ４〜８個（Ｐ＝
４〜８）で構成される。また、データ読み出し時には、
それぞれのメモリアレイから各１個のメモリトランジス
タを選択して、２ビットデジタルデータ〔Ｄ２，Ｄ１〕
を読み出す。いわゆる、バイト単位でデータの読み出し
を行う。
のメモリアレイＭ-array- １〜Ｍ-array- Ｐにより構成
されている。具体的には、メモリアレイ４〜８個（Ｐ＝
４〜８）で構成される。また、データ読み出し時には、
それぞれのメモリアレイから各１個のメモリトランジス
タを選択して、２ビットデジタルデータ〔Ｄ２，Ｄ１〕
を読み出す。いわゆる、バイト単位でデータの読み出し
を行う。
【００２６】図１において、１はメモリセルアレイであ
り、Ｎ本のワード線Ｗ１〜ＷＮとＭ本のビット線Ｂ１〜
ＢＭが交差する各格子位置にメモリトランジスタＭ1,1
〜ＭN,M が配置されている。２はローデコーダであり、
データ読み出し時に、Ｗ１〜ＷＮの中の選択ワード線を
ＶＲ１〜ＶＲ３の任意の読み出しワード線電圧ＶＲに、
その他の非選択ワード線を接地電圧ＧＮＤに設定する。
また、３はカラムデコーダ、４はカラム選択部であり、
データ読み出し時に、Ｂ１〜ＢＭの中の任意のビット線
を選択して、読み出しビット線電圧ＶＢを出力する。
り、Ｎ本のワード線Ｗ１〜ＷＮとＭ本のビット線Ｂ１〜
ＢＭが交差する各格子位置にメモリトランジスタＭ1,1
〜ＭN,M が配置されている。２はローデコーダであり、
データ読み出し時に、Ｗ１〜ＷＮの中の選択ワード線を
ＶＲ１〜ＶＲ３の任意の読み出しワード線電圧ＶＲに、
その他の非選択ワード線を接地電圧ＧＮＤに設定する。
また、３はカラムデコーダ、４はカラム選択部であり、
データ読み出し時に、Ｂ１〜ＢＭの中の任意のビット線
を選択して、読み出しビット線電圧ＶＢを出力する。
【００２７】６は比較電圧発生部で、比較セルＲＣ、Ｎ
ＭＯＳトランジスタＮＴ61、ＰＭＯＳトランジスタＰＴ
61およびインバータＩＮＶ61により構成されており、比
較セルＲＣに対応して比較電圧Ｖｒｅｆを発生する。比
較セルＲＣ、選択ワード線に読み出しワード線電圧ＶＲ
１〜ＶＲ３が印加された読み出しメモリトランジスタの
オン／オフを判定するために、読み出しメモリトランジ
スタのオン電流の半分の電流値となるのように、そのし
きい値電圧、バイアス条件、サイズ等が最適設計されて
いる。そして、比較セルＲＣ、ＮＭＯＳトランジスタＮ
Ｔ61およびＰＭＯＳトランジスタＰＴ61が接地ラインと
電源ラインとの間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ61のゲート電極はインバータＩＮＶ61を
介して比較セルＲＣとＮＭＯＳトランジスタＮＴ61との
接続点に接続され、ＰＭＯＳトランジスタＰＴ61のゲー
ト電極は接地されている。そして、ＮＭＯＳトランジス
タＮＴ61とＰＭＯＳトランジスタＰＴ61のドレイン同士
の接続点に比較電圧Ｖｒｅｆが発生し、この接続点がコ
ンパレータＣＭＰの反転入力（−）に接続されている。
ＭＯＳトランジスタＮＴ61、ＰＭＯＳトランジスタＰＴ
61およびインバータＩＮＶ61により構成されており、比
較セルＲＣに対応して比較電圧Ｖｒｅｆを発生する。比
較セルＲＣ、選択ワード線に読み出しワード線電圧ＶＲ
１〜ＶＲ３が印加された読み出しメモリトランジスタの
オン／オフを判定するために、読み出しメモリトランジ
スタのオン電流の半分の電流値となるのように、そのし
きい値電圧、バイアス条件、サイズ等が最適設計されて
いる。そして、比較セルＲＣ、ＮＭＯＳトランジスタＮ
Ｔ61およびＰＭＯＳトランジスタＰＴ61が接地ラインと
電源ラインとの間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ61のゲート電極はインバータＩＮＶ61を
介して比較セルＲＣとＮＭＯＳトランジスタＮＴ61との
接続点に接続され、ＰＭＯＳトランジスタＰＴ61のゲー
ト電極は接地されている。そして、ＮＭＯＳトランジス
タＮＴ61とＰＭＯＳトランジスタＰＴ61のドレイン同士
の接続点に比較電圧Ｖｒｅｆが発生し、この接続点がコ
ンパレータＣＭＰの反転入力（−）に接続されている。
【００２８】７はＶＲ電圧マルチプレクサで、ＮＭＯＳ
からなる転送ゲートＴ１〜Ｔ３により構成され、３種類
に読み出しワード線電圧ＶＲ１〜ＶＲ３の任意に１種類
を選択する。転送ゲートＴ２のゲート電極が信号φ２の
供給ラインに接続され、転送ゲートＴ１のゲート電極が
アンドゲートＡＮＤ１の出力端子に接続され、転送ゲー
トＴ３のゲート電極がアンドゲートＡＮＤ２の出力端子
に接続されている。アンドゲートＡＮＤ１，ＡＮＤ２の
一方の入力端子は信号がφ１３の入力ラインに共通に接
続され、アンドゲートＡＮＤ１の他方の入力端子がイン
バータＩＮＶ１の入力端子に接続されている。そして、
アンドゲートＡＮＤ２の他方の入力端子およびインバー
タＩＮＶ１の入力端子がデータＤ２の出力ラインに接続
されている。
からなる転送ゲートＴ１〜Ｔ３により構成され、３種類
に読み出しワード線電圧ＶＲ１〜ＶＲ３の任意に１種類
を選択する。転送ゲートＴ２のゲート電極が信号φ２の
供給ラインに接続され、転送ゲートＴ１のゲート電極が
アンドゲートＡＮＤ１の出力端子に接続され、転送ゲー
トＴ３のゲート電極がアンドゲートＡＮＤ２の出力端子
に接続されている。アンドゲートＡＮＤ１，ＡＮＤ２の
一方の入力端子は信号がφ１３の入力ラインに共通に接
続され、アンドゲートＡＮＤ１の他方の入力端子がイン
バータＩＮＶ１の入力端子に接続されている。そして、
アンドゲートＡＮＤ２の他方の入力端子およびインバー
タＩＮＶ１の入力端子がデータＤ２の出力ラインに接続
されている。
【００２９】本構成の場合、選択信号φ２がハイレベル
で供給されると、転送ゲートＴ２が活性化され、第２の
読み出しワード線電圧ＶＲ２が出力され、その結果２ビ
ット読み出しデータ〔Ｄ２，Ｄ１〕のＭＳＢ側のビット
データＤ２が判定される。次に、選択信号φ１３がハイ
レベルで供給され、ビットデータＤ２の判定結果に応じ
て、読み出しワード線電圧ＶＲ１、ＶＲ３のいずれかが
選択される。すなわち、ビット線データＤ２が０の場合
には、次のステップで〔Ｄ２，Ｄ１〕＝〔０，１〕／
〔０，０〕を判定する必要がある。したがって、転送ゲ
ートＴ１が活性化され、第１の読み出しワード線電圧Ｖ
Ｒ１が出力され、その結果ＬＳＢ側のビットデータＤ１
が判定される。また、ビットデータＤ２が１の場合に、
次のステップで〔Ｄ２，Ｄ１〕＝〔０，１〕／〔１，
０〕を判定する必要がある。したがって、転送ゲートＴ
３が活性化され、第３の読み出しワード線電圧ＶＲ３が
出力され、その結果ＬＳＢ側のビットデータＤ１が判定
される。
で供給されると、転送ゲートＴ２が活性化され、第２の
読み出しワード線電圧ＶＲ２が出力され、その結果２ビ
ット読み出しデータ〔Ｄ２，Ｄ１〕のＭＳＢ側のビット
データＤ２が判定される。次に、選択信号φ１３がハイ
レベルで供給され、ビットデータＤ２の判定結果に応じ
て、読み出しワード線電圧ＶＲ１、ＶＲ３のいずれかが
選択される。すなわち、ビット線データＤ２が０の場合
には、次のステップで〔Ｄ２，Ｄ１〕＝〔０，１〕／
〔０，０〕を判定する必要がある。したがって、転送ゲ
ートＴ１が活性化され、第１の読み出しワード線電圧Ｖ
Ｒ１が出力され、その結果ＬＳＢ側のビットデータＤ１
が判定される。また、ビットデータＤ２が１の場合に、
次のステップで〔Ｄ２，Ｄ１〕＝〔０，１〕／〔１，
０〕を判定する必要がある。したがって、転送ゲートＴ
３が活性化され、第３の読み出しワード線電圧ＶＲ３が
出力され、その結果ＬＳＢ側のビットデータＤ１が判定
される。
【００３０】８は読み出しビット線電圧出力回路で、Ｎ
ＭＯＳトランジスタＮＴ81、ＰＭＯＳトランジスタＰＴ
81およびインバータＩＮＶ81により構成されており、カ
ラム選択部４による読み出しビット線電圧を受け電圧Ｖ
ＢとしてコンパレータＣＭＰに出力する。ＮＭＯＳトラ
ンジスタＮＴ81およびＰＭＯＳトランジスタＰＴ81が読
み出しビット線電圧の出力ラインと電源ラインとの間に
直列に接続されている。ＮＭＯＳトランジスタＮＴ81の
ゲート電極はインバータＩＮＶ81を介してＮＭＯＳトラ
ンジスタＮＴ81のソースに接続され、ＰＭＯＳトランジ
スタＰＴ81のゲート電極は接地されている。そして、Ｎ
ＭＯＳトランジスタＮＴ81とＰＭＯＳトランジスタＰＴ
81のドレイン同士の接続点がコンパレータＣＭＰの非反
転入力（＋）に接続されている。そして、この接続点に
電圧ＶＢが発生し、コンパレータＣＭＰに供給される。
ＭＯＳトランジスタＮＴ81、ＰＭＯＳトランジスタＰＴ
81およびインバータＩＮＶ81により構成されており、カ
ラム選択部４による読み出しビット線電圧を受け電圧Ｖ
ＢとしてコンパレータＣＭＰに出力する。ＮＭＯＳトラ
ンジスタＮＴ81およびＰＭＯＳトランジスタＰＴ81が読
み出しビット線電圧の出力ラインと電源ラインとの間に
直列に接続されている。ＮＭＯＳトランジスタＮＴ81の
ゲート電極はインバータＩＮＶ81を介してＮＭＯＳトラ
ンジスタＮＴ81のソースに接続され、ＰＭＯＳトランジ
スタＰＴ81のゲート電極は接地されている。そして、Ｎ
ＭＯＳトランジスタＮＴ81とＰＭＯＳトランジスタＰＴ
81のドレイン同士の接続点がコンパレータＣＭＰの非反
転入力（＋）に接続されている。そして、この接続点に
電圧ＶＢが発生し、コンパレータＣＭＰに供給される。
【００３１】コンパレータＣＭＰは、読み出しビット線
電圧ＶＢと比較電圧Ｖｒｅｆの比較の結果、まずＭＳＢ
側のビットデータＤ２を判定出力し、次にＬＳＢ側のビ
ットデータＤ１を判定出力する。
電圧ＶＢと比較電圧Ｖｒｅｆの比較の結果、まずＭＳＢ
側のビットデータＤ２を判定出力し、次にＬＳＢ側のビ
ットデータＤ１を判定出力する。
【００３２】Ｄｒ１はデータラッチ回路で、選択信号φ
２の立ち下がりのタイミングでコンパレータＣＭＰによ
るビットデータＤ２の判定結果をラッチする。Ｄｒ２は
データラッチ回路で、選択信号φ１３の立ち下がりのタ
イミングでコンパレータＣＭＰによるビットデータＤ１
の判定結果をラッチする。
２の立ち下がりのタイミングでコンパレータＣＭＰによ
るビットデータＤ２の判定結果をラッチする。Ｄｒ２は
データラッチ回路で、選択信号φ１３の立ち下がりのタ
イミングでコンパレータＣＭＰによるビットデータＤ１
の判定結果をラッチする。
【００３３】図３は、図２の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データの読み出しを
する場合の、タイミングチャートを示す図である。以
下、図３の多値データの読み出しのタイミングチャート
を参照しながら、図２の回路構成例に基づく動作を、順
を追って説明する。
性記憶装置の構成例において、多値データの読み出しを
する場合の、タイミングチャートを示す図である。以
下、図３の多値データの読み出しのタイミングチャート
を参照しながら、図２の回路構成例に基づく動作を、順
を追って説明する。
【００３４】まず時刻ｔ１で、読み出しメモリトランジ
スタのアドレスＸａｒが指定される。次に時刻ｔ２で、
選択信号φ２をハイレベルに切り換えられる。これによ
り、電圧マルチプレクサ７で第２の読み出しワード線電
圧ＶＲ２が選択されて、選択ワード線ＷＳＬは時刻ｔ３
までにＶＲ２に立ち上がる。その結果、時刻ｔ４までに
読み出しビット線電圧ＶＢが、読み出しメモリトランジ
スタに記録されたデータ内容に応じた電圧値に遷移す
る。すなわち、ＭＳＢ側のビットデータＤ２が１の場合
には、読み出しビット線電圧ＶＢは比較電圧Ｖｒｅｆよ
りも高くなり、時刻ｔ４までにコンパレータＣＭＰの出
力Ｃ−ＯＵＴがハイレベルとなる。また、ＭＳＢ側のビ
ットデータＤ２が０の場合には、読み出しビット線電圧
ＶＢは比較電圧Ｖｒｅｆよりも低くなり、時刻ｔ４まで
にコンパレータＣＭＰの出力Ｃ−ＯＵＴがローレベルと
なる。
スタのアドレスＸａｒが指定される。次に時刻ｔ２で、
選択信号φ２をハイレベルに切り換えられる。これによ
り、電圧マルチプレクサ７で第２の読み出しワード線電
圧ＶＲ２が選択されて、選択ワード線ＷＳＬは時刻ｔ３
までにＶＲ２に立ち上がる。その結果、時刻ｔ４までに
読み出しビット線電圧ＶＢが、読み出しメモリトランジ
スタに記録されたデータ内容に応じた電圧値に遷移す
る。すなわち、ＭＳＢ側のビットデータＤ２が１の場合
には、読み出しビット線電圧ＶＢは比較電圧Ｖｒｅｆよ
りも高くなり、時刻ｔ４までにコンパレータＣＭＰの出
力Ｃ−ＯＵＴがハイレベルとなる。また、ＭＳＢ側のビ
ットデータＤ２が０の場合には、読み出しビット線電圧
ＶＢは比較電圧Ｖｒｅｆよりも低くなり、時刻ｔ４まで
にコンパレータＣＭＰの出力Ｃ−ＯＵＴがローレベルと
なる。
【００３５】次に時刻ｔ５で、選択信号φ２がローレベ
ルに立ち下げられ、これにより、ＭＳＢ側のビットデー
タＤ２の判定出力Ｃ−ＯＵＴがデータラッチ回路Ｄｒ２
にラッチされると同時に、選択信号φ１３がハイレベル
に立ち上げられる。その結果、時刻ｔ６までに選択ワー
ド線ＷＳＬの電位が、Ｄ２の判定結果に応じてＶＲ１あ
るいはＶＲ３に切り替わり、時刻ｔ７までに読み出しビ
ット線電圧ＶＢが、読み出しメモリトランジスタに記録
されたデータ内容に応じた電圧値に遷移する。すなわ
ち、ＬＳＢ側のビットデータＤ１が１の場合には、読み
出しビット線電圧ＶＢは比較電圧Ｖｒｅｆよりも高くな
り、時刻ｔ７までにＣＭＰの出力Ｃ−ＯＵＴがハイレベ
ルとなる。また、ＬＳＢ側のビットデータＤ１が０の場
合には、読み出しビット線電圧ＶＢは比較電圧Ｖｒｅｆ
よりも低くなり、時刻ｔ７までにコンパレータＣＭＰの
出力Ｃ−ＯＵＴがローレベルとなる。
ルに立ち下げられ、これにより、ＭＳＢ側のビットデー
タＤ２の判定出力Ｃ−ＯＵＴがデータラッチ回路Ｄｒ２
にラッチされると同時に、選択信号φ１３がハイレベル
に立ち上げられる。その結果、時刻ｔ６までに選択ワー
ド線ＷＳＬの電位が、Ｄ２の判定結果に応じてＶＲ１あ
るいはＶＲ３に切り替わり、時刻ｔ７までに読み出しビ
ット線電圧ＶＢが、読み出しメモリトランジスタに記録
されたデータ内容に応じた電圧値に遷移する。すなわ
ち、ＬＳＢ側のビットデータＤ１が１の場合には、読み
出しビット線電圧ＶＢは比較電圧Ｖｒｅｆよりも高くな
り、時刻ｔ７までにＣＭＰの出力Ｃ−ＯＵＴがハイレベ
ルとなる。また、ＬＳＢ側のビットデータＤ１が０の場
合には、読み出しビット線電圧ＶＢは比較電圧Ｖｒｅｆ
よりも低くなり、時刻ｔ７までにコンパレータＣＭＰの
出力Ｃ−ＯＵＴがローレベルとなる。
【００３６】最後に時刻ｔ８で、選択信号φ１３の立ち
下げによりＬＳＢ側のビットデータＤ１の判定出力Ｃ−
ＯＵＴをデータラッチ回路Ｄｒ１にラッチして、データ
の読み出しが終了する。
下げによりＬＳＢ側のビットデータＤ１の判定出力Ｃ−
ＯＵＴをデータラッチ回路Ｄｒ１にラッチして、データ
の読み出しが終了する。
【００３７】以上説明したように、本実施形態の半導体
不揮発性記憶装置によれば、データ読み出し時に、読み
出しメモリトランジスタに記録された２進デジタルデー
タのＭＳＢ側のビットからＬＳＢ側のビットへと順次デ
ータ内容が判定されるように、複数の読み出しワード線
電圧の最適の読み出しワード線電圧を逐次選択的に切り
替えてデータの読み出しを行うので、基本的に読み出し
メモリトランジスタがオンするかあるいはオフするかに
よってデータの判定がなされるために、読み出し動作マ
ージンを大きく確保することが可能となる。また、いわ
ゆる、バイナリーサーチによりＭＳＢ側のビットからＬ
ＳＢ側のビットへと順次データ内容が判定されるため、
読み出しステップ数を最小限に抑えられ、読み出し速度
が大きく犠牲になることもない。
不揮発性記憶装置によれば、データ読み出し時に、読み
出しメモリトランジスタに記録された２進デジタルデー
タのＭＳＢ側のビットからＬＳＢ側のビットへと順次デ
ータ内容が判定されるように、複数の読み出しワード線
電圧の最適の読み出しワード線電圧を逐次選択的に切り
替えてデータの読み出しを行うので、基本的に読み出し
メモリトランジスタがオンするかあるいはオフするかに
よってデータの判定がなされるために、読み出し動作マ
ージンを大きく確保することが可能となる。また、いわ
ゆる、バイナリーサーチによりＭＳＢ側のビットからＬ
ＳＢ側のビットへと順次データ内容が判定されるため、
読み出しステップ数を最小限に抑えられ、読み出し速度
が大きく犠牲になることもない。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
読み出し動作マージンが大きく安定して多値データを読
み出すことのできる多値型の半導体不揮発性記憶装置を
実現することができる。
読み出し動作マージンが大きく安定して多値データを読
み出すことのできる多値型の半導体不揮発性記憶装置を
実現することができる。
【図１】本発明の多値型ＮＯＲ型フラッシュメモリにお
いて、しきい値電圧Ｖｔｈレベルとデータ内容との関係
を示す図である。
いて、しきい値電圧Ｖｔｈレベルとデータ内容との関係
を示す図である。
【図２】本発明に係る多値型の半導体不揮発性記憶装置
の具体的な構成例を示す図である。
の具体的な構成例を示す図である。
【図３】図２の半導体不揮発性記憶装置において、多値
データの読み出しをする場合の、タイミングチャートを
示す図である。
データの読み出しをする場合の、タイミングチャートを
示す図である。
【図４】従来の多値型のＮＯＲ型フラッシュメモリにお
いて、しきい値電圧Ｖｔｈレベルとデータ内容との関係
を示す図である。
いて、しきい値電圧Ｖｔｈレベルとデータ内容との関係
を示す図である。
【図５】従来の多値型のＮＯＲ型フラッシュメモリの具
体的な構成例を示す図である。
体的な構成例を示す図である。
Ｘ１〜Ｘａ…Ｘ入力、Ｙ１〜Ｙｂ…Ｙ入力、Ｗ１〜ＷＮ
…ワード線、Ｂ１〜ＢＮ…ビット線、Ｍ1,1 〜Ｍn,m …
メモリトランジスタ、〔Ｄ２，Ｄ１〕…読み出しデー
タ、φ２、φ１３…選択信号、Ｄｒ１、Ｄｒ２…データ
ラッチ回路、Ｔ１〜Ｔ３…転送ゲート、ＶＢ…読み出し
ビット線電圧、ＶＲ、ＶＲ１〜ＶＲ３…読み出しワード
線電圧、Ｖｒｅｆ、Ｖｒｅｆ１〜Ｖｒｅｆ３…比較電
圧、ＲＣ、ＲＣ１〜ＲＣ３…比較セル、ＣＭＰ、ＣＭＰ
１、ＣＭＰ２…コンパレータ、Ｃ−ＯＵＴ…コンパレー
タ出力、１…メモリアレイ、２…ローデコーダ、３…カ
ラムデコーダ、４…カラム選択部、５…比較電圧発生部
（図５）、６…比較電圧発生図（図２）、７…ＶＲ電圧
マルチプレクサ、８…読み出しビット線電圧出力回路。
…ワード線、Ｂ１〜ＢＮ…ビット線、Ｍ1,1 〜Ｍn,m …
メモリトランジスタ、〔Ｄ２，Ｄ１〕…読み出しデー
タ、φ２、φ１３…選択信号、Ｄｒ１、Ｄｒ２…データ
ラッチ回路、Ｔ１〜Ｔ３…転送ゲート、ＶＢ…読み出し
ビット線電圧、ＶＲ、ＶＲ１〜ＶＲ３…読み出しワード
線電圧、Ｖｒｅｆ、Ｖｒｅｆ１〜Ｖｒｅｆ３…比較電
圧、ＲＣ、ＲＣ１〜ＲＣ３…比較セル、ＣＭＰ、ＣＭＰ
１、ＣＭＰ２…コンパレータ、Ｃ−ＯＵＴ…コンパレー
タ出力、１…メモリアレイ、２…ローデコーダ、３…カ
ラムデコーダ、４…カラム選択部、５…比較電圧発生部
（図５）、６…比較電圧発生図（図２）、７…ＶＲ電圧
マルチプレクサ、８…読み出しビット線電圧出力回路。
Claims (3)
- 【請求項１】 行列状に配置され、接続されたワード線
およびビット線への印加電圧に応じて電荷蓄積部に蓄積
された荷電量が変化し、その変化に応じてしきい値電圧
が変化するメモリトランジスタを有し、前記メモリトラ
ンジスタのしきい値電圧に応じて１個のメモリトランジ
スタに少なくとも２ビット以上の２進デジタルデータを
記録する半導体不揮発性記憶装置であって、 データ読み出し時に、読み出しメモリトランジスタに記
録された２進デジタルデータを判定するためにあらかじ
め設定された少なくとも３レベル以上の複数の読み出し
ワード線電圧の中から、前記２進デジタルデータの最上
位側のビットから最小位側のビットへと順次データ内容
が判定されるように読み出しワード線電圧を逐次選択的
に切り替えてワード線に印加しデータの読み出しを行う
データ読み出し手段を有する半導体不揮発性記憶装置。 - 【請求項２】 前記データの読み出しが複数のメモリト
ランジスタに対して並列に行われ、 前記データ読み出し手段は、それぞれのメモリトランジ
スタのデータ読み出し毎に、所定のワード線電圧を選択
して該当するワード線に印加する請求項１記載の半導体
不揮発性記憶装置。 - 【請求項３】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＯＲ型構造をなす請求項１記載
の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15857896A JPH1011979A (ja) | 1996-06-19 | 1996-06-19 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15857896A JPH1011979A (ja) | 1996-06-19 | 1996-06-19 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011979A true JPH1011979A (ja) | 1998-01-16 |
Family
ID=15674759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15857896A Pending JPH1011979A (ja) | 1996-06-19 | 1996-06-19 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011979A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108234A (en) * | 1998-03-31 | 2000-08-22 | Nec Corporation | Semiconductor memory device capable of carrying out a read-out operation at a high speed |
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1996
- 1996-06-19 JP JP15857896A patent/JPH1011979A/ja active Pending
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