JP2000228092A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｎ値（ｎは４以上の整数）のデータを記憶す
るメモリセルからのデータ読み出しに要する時間を短く
すること。 【解決手段】 ４値データを記憶する、第１、第２のメ
モリセルを含むメモリセルアレイを具備し、前記４値デ
ータを判別する時、前記４値データを第１回読み出し、
第２回読み出しに分割し、第１回読み出しを、第１、第
２のメモリセルのソース電位Ｖｓをそれぞれ共通の０Ｖ
で行い、第２回読み出しを、第１回読み出しの結果に応
じて、第１、第２のメモリセルのソース電位Ｖｓを０
Ｖ、または正の電位Ｖｍに切り換えて行うことを特徴と
している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多値メモリのデ
ータ読み出しに関する。

【０００２】

【従来の技術】従来、１つのメモリセルが記憶するデー
タ準位数ｎは“ｎ＝２”であったが、近年、記憶容量を
大規模化する技術として、データ準位数ｎを“ｎ≧３”
にする多値メモリが注目されている。

【０００３】例えばデータ準位数ｎを“ｎ＝４”とする
と、１つのメモリセルに、“００”、“０１”、“１
０”、“１１”の２ビットデータを記憶させることがで
きる。従来のデータ準位数ｎが“ｎ＝２”のメモリで
は、２ビットデータを記憶するために、２つのメモリセ
ルが必要である。

【０００４】このようにデータ準位数ｎが“ｎ＝４”と
された多値メモリは、メモリセルの集積数が、データ準
位数ｎが“ｎ＝２”のメモリと同じ場合でも、その記憶
容量は２倍になる。このように多値メモリは、記憶容量
の大規模化に有用な技術である。

【０００５】データ準位数ｎを“ｎ≧３”にする理論
は、次の通りである。

【０００６】例えばＥＥＰＲＯＭのメモリセルにおい
て、そのデータ準位数ｎを“ｎ≧３”にする場合には、
メモリセルがとり得るしきい値電圧を、３種類以上にす
れば良い。

【０００７】例えばデータ準位数ｎを“ｎ＝４”にする
には、図２３（Ａ）に示すように、メモリセルがとり得
るしきい値電圧Ｖｔｈを、“Ｖｔｈ００”、“Ｖｔｈ０
１”、“Ｖｔｈ１０”、“Ｖｔｈ１１”の４種類にすれ
ば良い。しきい値電圧Ｖｔｈを４種類にするためには、
メモリセルの浮遊ゲートに蓄積される電荷の量を、４段
階に分ければ良い。

【０００８】同様に、データ準位数“８”にするには、
図２３（Ｂ）に示すように、メモリセルがとり得るしき
い値電圧Ｖｔｈを、“Ｖｔｈ０００”、“Ｖｔｈ００
１”、“Ｖｔｈ０１０”、“Ｖｔｈ０１１”、“Ｖｔｈ
１００”、“Ｖｔｈ１０１”、“Ｖｔｈ１１０”、“Ｖ
ｔｈ１１１”の８種類にすれば良い。

【０００９】

【発明が解決しようとする課題】しかし、多値ＥＥＰＲ
ＯＭは、３種類以上の複数のしきい値電圧を判別し、多
ビットデータに変換するために、データ読み出しを、
“データ準位数ｎ−１”回、繰り返さなければならな
い。

【００１０】例えば４種類のしきい値電圧“Ｖｔｈ０
０”、“Ｖｔｈ０１”、“Ｖｔｈ１０”、“Ｖｔｈ１
１”を判別し、“００”、“０１”、“１０”、“１
１”の２ビットデータに変換するためには、図２４
（Ａ）に示すように、以下の３回のデータ読み出しを行
うことが必要となる。

【００１１】第１回読み出し：ソース電位を０Ｖとし、
メモリセルのゲート電位を“Ｖｔｈ１１”と“Ｖｔｈ１
０”との間の読み出し電圧Ｖｔｃ１としてデータを読み
出す。メモリセルが“オン”（Ｖｔｃ１＞Ｖｔｈ）すれ
ば、データ“１１”が確定する。なお、メモリセルが
“オフ”すれば、データ“１０”、“０１”、“００”
のいずれかである。

【００１２】第２回読み出し：ソース電位を０Ｖとし、
メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０
１”との間の読み出し電圧Ｖｔｃ２としてデータを読み
出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれ
ば、データ“１０”が確定する。なお、メモリセルが
“オフ”すれば、データ“０１”、“００”のいずれか
である。

【００１３】第３回読み出し：ソース電位を０Ｖとし、
メモリセルのゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ０
０”との間の読み出し電圧Ｖｔｃ３としてデータを読み
出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれ
ば、データ“０１”が確定する。また、メモリセルが
“オフ”すれば、データ“００”が確定する。

【００１４】同様に、８種類のしきい値電圧“Ｖｔｈ０
００”、…、“Ｖｔｈ１１１”を、“０００”、…、
“１１１”の３ビットデータに変換するためには、図２
４（Ｂ）に示すように、７回のデータ読み出しを行わな
ければならない。

【００１５】このように多値ＥＥＰＲＯＭは、従来のＥ
ＥＰＲＯＭに比べて記憶容量を大規模化し易くなる利点
があるが、データ読み出しに要する時間はかえって長く
なってしまう、という事情がある。

【００１６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的は、ｎ値（ｎは４以上の整数）の
データを記憶するメモリセルを具備する半導体集積回路
装置において、データ読み出しに要する時間を短くでき
る半導体集積回路装置を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置の第１の態様
は、ｎ値（ｎは４以上の整数）のデータを記憶する、少
なくとも２つの第１、第２のメモリセルを含むメモリセ
ルアレイを具備する半導体集積回路装置であって、ｎ値
のデータ読み出しを、ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満た
す最も小さい整数）以上、ｎ−１未満のデータ読み出し
に分割し、前記分割したデータ読み出しのうち、第１の
データ読み出しを、前記第１、第２のメモリセルのソー
ス電位をそれぞれ共通として行い、前記第１のデータ読
み出しに続く第２のデータ読み出しを、第１のデータ群
の読み出し結果に応じて、前記第１、第２のメモリセル
のソース電位をそれぞれ個別として行うことを特徴とし
ている。

【００１８】また、第２の態様は、第１のソース線駆動
回路と、第１のデータ判別回路と、前記第１のソース線
駆動回路と前記第１のデータ判別回路との間に直列接続
された、ｎ値（ｎは４以上の整数）のデータを記憶する
第１のメモリセルと、第２のソース線駆動回路と、第２
のデータ判別回路と、前記第２のソース線駆動回路と前
記第１のデータ判別回路との間に直列接続された、ｎ値
（ｎは４以上の整数）のデータを記憶する第２のメモリ
セルとを具備する。そして、前記ｎ値のデータを判別す
る時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ
₂ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満の
データ読み出しに分割し、前記分割したデータ読み出し
のうち、第１のデータ読み出し時、前記第１、第２のソ
ース線駆動回路は、前記第１、第２のメモリセルのソー
スに、共通の電位を供給し、前記第１のデータ読み出し
に続く第２のデータ読み出し時、前記第１、第２のソー
ス線駆動回路は、前記第１、第２のデータ判別回路によ
る前記第１のデータ読み出し判別結果に応じて、前記第
１、第２のメモリセルのソースに、個別の電位を供給す
ることを特徴としている。

【００１９】上記第１、第２の態様の半導体集積回路装
置によれば、第１のデータ読み出し結果に応じて、これ
に続く第２のデータ読み出しを、第１、第２のメモリセ
ルのソース電位をそれぞれ個別として行う。第２のデー
タ読み出し時のソース電位をそれぞれ個別とすること
で、第１のデータ読み出し結果に応じて、メモリセルの
しきい値電圧はシフトされる。しきい値電圧がシフトさ
れる結果、第２のデータ読み出しにおいて、メモリセル
のゲートに与える読み出し電位の共通化が可能となる。

【００２０】もちろん第２のデータ読み出しに続くデー
タ読み出しにおいても、上記同様、前回のデータ読み出
しの結果に応じて、第１、第２のメモリセルのソース電
位をそれぞれ個別として行うことで、メモリセルのゲー
トに与える読み出し電位の共通化が可能である。

【００２１】また、上記目的を達成するために、この発
明に係る半導体集積回路装置の第３の態様は、ｎ値（ｎ
は４以上の整数）のデータを記憶する少なくとも２つの
第１、第２のメモリセルを含むメモリセルアレイと、前
記第１のメモリセルに第１の信号線を介して接続され、
前記第１のメモリセルに記憶されたｎ値のデータを判別
する第１のデータ判別回路と、前記第２のメモリセルに
第２の信号線を介して接続され、前記第２のメモリセル
に記憶されたｎ値のデータを判別する第２のデータ判別
回路と、前記第１の信号線を充放電する第１の充放電回
路と、前記第２の信号線を充放電する第２の充放電回路
とを具備する。そして、前記ｎ値のデータを判別する
時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ₂
ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満のデ
ータ読み出しに分割し、前記分割したデータ読み出しの
うち、第１のデータ読み出し時、前記第１、第２の充放
電回路は、前記第１、第２の信号線を共通の電位に設定
し、前記第１のデータ読み出し時に続く第２のデータ読
み出し時、前記第１、第２の充放電回路は、前記第１、
第２のデータ判別回路による前記第１のデータ読み出し
判別結果に応じて、前記第１、第２の信号線を個別の電
位に設定することを特徴としている。

【００２２】上記第３の態様の半導体集積回路装置によ
れば、第１のデータ読み出し結果に応じ、これに続く第
２のデータ読み出しを、第１、第２の信号線の電位を個
別の電位に設定して行うので、メモリセルのゲートに与
える読み出し電位の共通化が可能となる。

【００２３】もちろん第２のデータ読み出しに続くデー
タ読み出しにおいても、上記同様、前回のデータ読み出
しの結果に応じ、第１、第２の信号線の電位を個別の電
位に設定して行うことで、メモリセルのゲートに与える
読み出し電位の共通化が可能である。

【００２４】また、上記目的を達成するために、この発
明に係る半導体集積回路装置の第４の態様は、ｎ値（ｎ
は４以上の整数）のデータを記憶する、少なくとも２つ
の第１、第２のメモリセルを含むメモリセルアレイと、
前記第１のメモリセルに記憶されたｎ値のデータを判別
する第１のデータ判別回路と、前記第２のメモリセルに
記憶されたｎ値のデータを判別する第２のデータ判別回
路とを具備する半導体集積回路装置であって、前記ｎ値
のデータを判別する時、前記ｎ値のデータ読み出しを、
ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい整数）以
上、ｎ−１未満のデータ読み出しに分割し、前記分割し
たデータ読み出しのうち、第１のデータ読み出し時、前
記第１、第２のデータ判別回路の基準電位をそれぞれ共
通の第１の電位とし、前記第１のデータ読み出しに続く
第２のデータ読み出し時、前記第１のデータ読み出し判
別結果に応じて、前記第１、第２のデータ判別回路の基
準電位をそれぞれ前記第１の電位または第２の電位とす
ることを特徴としている。

【００２５】上記第４の態様の半導体集積回路装置によ
れば、第１のデータ読み出し結果に応じ、これに続く第
２のデータ読み出しを、第１、第２のデータ判別回路の
基準電位をそれぞれ第１、第２の電位として行うので、
メモリセルのゲートに与える読み出し電位の共通化が可
能となる。

【００２６】もちろん第２のデータ読み出しに続くデー
タ読み出しにおいても、上記同様、前回のデータ読み出
しの結果に応じ、第１、第２のデータ判別回路の基準電
位をそれぞれ第１、第２の電位として行うことで、メモ
リセルのゲートに与える読み出し電位の共通化が可能で
ある。

【００２７】以上のように、この発明では、読み出し電
位の共通化が可能になることによって、従来、ｎ値のデ
ータを判別するために、ｎ−１回のデータ読み出しが必
要とされていた事情を、ｍ回以上、ｎ−１回未満のデー
タ読み出しで済ませることができる。

【００２８】よって、ｎ値のデータの判別に要するデー
タ読み出し回数を減らすことができ、ｎ値のデータを記
憶するメモリセルを具備する半導体集積回路装置におい
て、上記メモリセルからのデータ読み出しに要する時間
を短くすることができる。

【００２９】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。

【００３０】実施の形態の説明にあたり、この明細書で
は、２ビット以上のデータを最上位ビットから順にbit
data 1、bit data 2、…、と定義する。具体的には、２
ビットデータは最上位ビットをbit data 1、最下位ビッ
トをbit data 2と定義する（図２（Ａ）参照）。同様に
３ビットデータは、最上位ビットから順にbit data 1、
bit data 2、最下位ビットをbit data 3と定義する（図
２（Ｂ）参照）。

【００３１】［第１の実施形態］図１（Ａ）はこの発明
の第１の実施形態に係る４値データ読み出し方法を示す
流れ図、図１（Ｂ）は従来の４値データ読み出し方法を
示す流れ図、図１（Ｃ）は４値データを記憶するメモリ
セルのしきい値電圧の分布を示す分布図である。まず、
４値データを記憶するメモリセルのしきい値電圧Ｖｔｈ
の分布を説明する。

【００３２】図１（Ｃ）に示すように、４値データを記
憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が４
段階に分けられている。低い順に説明すると、 第１段階： しきい値電圧Ｖｔｈ１１をピークとした分
布、 第２段階： しきい値電圧Ｖｔｈ１０をピークとした分
布、 第３段階： しきい値電圧Ｖｔｈ０１をピークとした分
布、 第４段階： しきい値電圧Ｖｔｈ００をピークとした分
布、 である。これら４つの段階のしきい値電圧Ｖｔｈの分布
は、それぞれ２ビットデータ“１１”、“１０”、“０
１”、“００”に対応する。

【００３３】第１段階は最もしきい値電圧Ｖｔｈが低く
なる分布であり、一般的なフラッシュメモリにおけるデ
ータを消去した状態（浮遊ゲートの電子が最も少ない）
に相当する。第２〜第４段階はそれぞれデータを書き込
んだ状態であり、順に浮遊ゲートに注入された電子の量
が多くされている。

【００３４】従来では、４つの段階のしきい値電圧の分
布を持つメモリセルのデータを、図１（Ｂ）に示すよう
に“３”回のデータ読み出しによって、２ビットデータ
に変換していた。なお、図１（Ｂ）については、従来の
技術の欄において、図２４（Ａ）を参照して説明した通
りである。

【００３５】これに対し、第１の実施形態に係る４値デ
ータ読み出し方法では、４つの段階のしきい値電圧の分
布を持つメモリセルのデータを、図１（Ａ）に示すよう
に“２”回のデータ読み出しによって、２ビットデータ
に変換できる。以下、図１（Ａ）を参照して説明する
と、 第１回読み出し：ソース電位Ｖｓを０Ｖとし、メモリセ
ルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との
間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メ
モリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、デー
タ“１１”、“１０”のいずれかである。即ち、２ビッ
トデータのいずれか一方、この第１の実施形態ではbit
data 1が“１”であることが確定する。また、メモリセ
ルが“オフ”すれば、データ“０１”、“００”のいず
れかである。即ちbit data 1が“０”であることが確定
する。

【００３６】第２回読み出し：第２回読み出しに先立
ち、メモリセルのソース電位Ｖｓを、第１回読み出し結
果に基いて変更する。即ち、bit data 1が“１”なら
ば、ソース電位を“０Ｖ”から正の電位Ｖｍに変更す
る。正の電位Ｖｍのレベルは、この発明に係るデータ読
み出しを実現するために、次の値に設定される。

【００３７】図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖ
ｍの設定を説明するための図である。

【００３８】図３（Ａ）に示すように、ソース電位Ｖｓ
を“０Ｖ”としたとき、しきい値電圧Ｖｔｈが“Ｖｔｃ
１”となるメモリセルを考える。メモリセルは、基本的
にＭＯＳＦＥＴである。このため、ソース電位Ｖｓを
“０Ｖ”より高い正の電位とすれば、通常のＭＯＳＦＥ
Ｔと同様に、基板バイアス効果によってしきい値電圧Ｖ
ｔｈは正の方向にシフトする。

【００３９】この現象を利用して、図３（Ｂ）に示すよ
うに、しきい値電圧Ｖｔｈがソース電位Ｖｓが“０Ｖ”
のときの“Ｖｔｃ１”から“Ｖｔｃ３”にシフトされる
ように、正の電位Ｖｍを設定する。

【００４０】このように正の電位Ｖｍの値を決め、bit
data 1に応じて、メモリセル毎にソース電位Ｖｓを個別
に設定する。

【００４１】なお、bit data 1が“０”ならば、ソース
電位は“０Ｖ”のままで変更しない。

【００４２】ソース電位Ｖｓを個別に設定した状態で、
ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の
読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリ
セルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ
“０１”、“１１”のいずれかである。即ち、２ビット
のデータの他方、この第１の実施形態ではbit data 2が
“１”であることが確定する。また、メモリセルが“オ
フ”すれば、データ“００”、“１０”のいずれかであ
る。即ちbit data 2が“０”であることが確定する。

【００４３】上記第１の実施形態によれば、第１回読み
出しでbit data 1が確定し、“１”ならばソース電位Ｖ
ｓを“０Ｖ”から“Ｖｍ”に変更する。これにより、ソ
ース電位が“０Ｖ”のときに“Ｖｔｈ１１”であったし
きい値電圧を“Ｖｔｈ０１”にシフトできる。同時にソ
ース電位が“０Ｖ”のときに“Ｖｔｈ１０”であったし
きい値電圧についても“Ｖｔｈ００”にシフトできる。

【００４４】よって、“０１”、“００”の群、“１
１”、“１０”の群のどちらについても、ゲート電位を
Ｖｔｃ３で共通とした第２回読み出しで、bit data 2を
確定させることができる。

【００４５】この結果、２回のデータ読み出しによっ
て、１つのメモリセルが記憶している４値データを、２
ビットデータに変換することができる。よって、４値デ
ータを判別する時、３回のデータ読み出しを要していた
従来に比べて、２回のデータ読み出しで判別することが
できる。

【００４６】なお、上記の事項を代数で表すと、“ｎ値
のデータを判別する時、この第１の実施形態では、ｎ値
のデータをｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さ
い整数）以上、ｎ−１未満の読み出しで判別できる”と
なる。

【００４７】このように第１の実施形態に係る４値デー
タ読み出し方法によれば、データ読み出し回数を減らせ
るので、データ読み出しに要する時間を短くすることが
できる。

【００４８】図４は、第１の実施形態に係る４値データ
読み出しが適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成
例を示す構成図である。

【００４９】図４に示すように、ＮＡＮＤ型ＥＥＰＲＯ
Ｍは、メモリセルアレイ１と、メモリセルアレイ１のロ
ーを選択するロー選択回路２と、メモリセルアレイ１か
らデータを読み出す、およびメモリセルアレイ１にデー
タを書き込むデータ線系回路３とを有する。

【００５０】メモリセルアレイ１には、ＮＡＮＤセル４
が形成されている。ＮＡＮＤセル４は、互いに直列接続
されたメモリセルＭＣ１〜ＭＣ８と、メモリセルＭＣ１
とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）との間に直列接
続された選択トランジスタＳＴ１と、メモリセルＭＣ８
とソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）との間に直列接
続された選択トランジスタＳＴ２とを含む。

【００５１】メモリセルＭＣ１〜ＭＣ８は、そのゲート
と基板との間に電荷を蓄積するための浮遊ゲートＦＧを
有するしきい値可変型のＭＯＳＦＥＴであり、そのゲー
トはワード線ＷＬ１〜ＷＬ８に接続されている。ワード
線ＷＬ１〜ＷＬ８は、ロー選択回路２のワード線駆動回
路５−１〜５−８に接続されている。ワード線駆動回路
５−１〜５−８は、図示せぬローアドレス信号にしたが
って、ワード線ＷＬ１〜ＷＬ８の中から、データを読み
書きする一本のワード線ＷＬを選択する。

【００５２】選択トランジスタＳＴ１、ＳＴ２は、通常
のＭＯＳＦＥＴであり、そのゲートは選択ゲート線ＳＧ
１、ＳＧ２に接続されている。選択ゲート線ＳＧ１、Ｓ
Ｇ２は、ロー選択回路２の選択ゲート線駆動回路６−
１、６−２に接続されている。選択ゲート線駆動回路６
−１、６−２は、図示せぬローアドレス信号にしたがっ
て、選択ゲート線ＳＧ１、ＳＧ２によって挟まれたブロ
ック（図４では１つのブロックのみ図示）の中から、デ
ータを読み書きする一つを選択する。

【００５３】データ線系回路３は、ビット線ＢＬ（ＢＬ
ｋ、ＢＬｋ＋１）を充放電する充放電回路７（７ｋ、７
ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読
み出されたデータを判別するデータ判別回路８（８ｋ、
８ｋ＋１）と、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を
駆動するソース線駆動回路９（９ｋ、９ｋ＋１）とを含
む。

【００５４】図５はデータ判別回路８ｋの回路図であ
る。なお、図５は、データ判別回路８ｋを示している
が、データ判別回路８ｋ＋１も同様の回路である。

【００５５】図５に示すように、データ判別回路８ｋ
は、bit data 1を判別し、判別したbit data 1をラッチ
するセンスアンプ兼データラッチ回路１０−１と、bit
data 2を判別し、判別したbit data 2をラッチするセン
スアンプ兼データラッチ回路１０−２と、接続／分離信
号φ１に応答して、ビット線ＢＬｋとセンスアンプ兼デ
ータラッチ回路１０−１とを接続／分離する接続／分離
回路１１−１と、接続／分離信号φ２に応答して、ビッ
ト線ＢＬｋとセンスアンプ兼データラッチ回路１０−２
とを接続／分離する接続／分離回路１１−２とを有して
いる。

【００５６】センスアンプ兼データラッチ回路１０−１
は、正相ノードＮ１と、逆相ノード/Ｎ１とを有する。
正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／
分離回路１１−１を介して伝えられる。逆相ノード /Ｎ
１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ
兼データラッチ回路１０−１は、正相ノードＮ１の電位
と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチ
する。増幅／ラッチされた正相ノードＮ１の電位、逆相
ノード /Ｎ１の電位は、bit data 1を示す相補信号であ
る。

【００５７】同様に、センスアンプ兼データラッチ回路
１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを
有する。正相ノードＮ２には、ビット線ＢＬｋの電位
が、接続／分離回路１１−２を介して伝えられる。逆相
ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられ
る。センスアンプ兼データラッチ回路１０−２は、正相
ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較
して増幅／ラッチする。増幅／ラッチされた正相ノード
Ｎ２の電位、逆相ノード /Ｎ２の電位は、bit data2を
示す相補信号である。

【００５８】この実施形態では、ソース線ＳＬ（ＳＬ
ｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1
を判別した後、このbit data 1の判別結果に応じて、ソ
ース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）
か、正の電位Ｖｍかのいずれかとして、bit data 2を判
別する。bit data 2の判別の際、ソース線ＳＬ（Ｓｌ
ｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、センス
アンプ兼データラッチ回路１０−１の正相ノードＮ１
（もしくは逆相ノード /Ｎ１）の電位に基づいて決定さ
れる。

【００５９】次に、その動作を説明する。なお、以下の
動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が
選択された場合を想定する。

【００６０】図６は、図４に示すＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作を示す動作波形図、図７（Ａ）、（Ｂ）はそれ
ぞれbit data 1読み出し時、bit data 2読み出し時にお
けるしきい値電圧の様子を示す図である。

【００６１】図６に示すように、まず、時刻ｔ０におい
て、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。

【００６２】次に、時刻ｔ１において、一時的に信号φ
１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２を
それぞれ、電位Ｖｐｃにプリチャージする。

【００６３】次に、時刻ｔ２において、ソース線ＳＬｋ
の電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ
２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ
２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を
電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの
電位が、メモリセルＭＣ３のしきい値電圧に応じて変化
する。

【００６４】即ち、図７（Ａ）に示すように、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高けれ
ば、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位
は電位Ｖｐｃから実質的に変化しない。また、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は電位Ｖｐｃから低下する。

【００６５】次に、時刻ｔ３において、一時的に信号φ
１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線Ｂ
Ｌｋの電位を転送する。

【００６６】次に、時刻ｔ４において、正相ノードＮ１
の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ１の電位が逆相ノード /
Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が
“０”であることが確定し、反対に低ければ、bit data
1が“１”であることが確定する。bit data 1の
“０”、“１”が確定したことを受けて、ソース線ＳＬ
ｋの電位を変化させる。即ち、bit data 1が“０”の
時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”
の時、ソース線ＳＬｋは正の電位Ｖｍとする。

【００６７】また、この実施形態においては、信号φ１
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【００６８】次に、時刻ｔ５において、ソース線ＳＬｋ
を０Ｖ、または正の電位Ｖｍとした状態で、選択ゲート
線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ
３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、Ｗ
Ｌ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビ
ット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電
圧に応じて変化する。

【００６９】即ち、図７（Ｂ）に示すように、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高けれ
ば、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位
は電位Ｖｐｃから実質的に変化しない。また、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は電位Ｖｐｃから低下する。

【００７０】次に、時刻ｔ６において、一時的に信号φ
２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線Ｂ
Ｌｋの電位を転送する。

【００７１】次に、時刻ｔ７において、正相ノードＮ２
の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ２の電位が逆相ノード /
Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が
“０”であることが確定し、正相ノードＮ１の電位が電
位Ｖｒｅｆよりも低ければ、bit data 2が“１”である
ことが確定する。

【００７２】このように図４に示すＮＡＮＤ型ＥＥＰＲ
ＯＭであると、２回のデータ読み出しによって、１つの
メモリセルが記憶している４値データを、２ビットデー
タに変換することができる。

【００７３】［第２の実施形態］次に、この発明を８値
のＥＥＰＲＯＭに適用した例を、第２の実施形態として
説明する。

【００７４】図８（Ａ）はこの発明の第２の実施形態に
係る８値データ読み出し方法を示す流れ図、図８（Ｂ）
は従来の８値データ読み出し方法を示す流れ図、図８
（Ｃ）は８値のデータを記憶するメモリセルのしきい値
電圧の分布を示す図である。

【００７５】図８（Ｃ）に示すように、８値のデータを
記憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が
８段階に分かれている。低い順に説明すると、 第１段階： しきい値電圧Ｖｔｈ１１１をピークとした
分布、 第２段階： しきい値電圧Ｖｔｈ１１０をピークとした
分布、 第３段階： しきい値電圧Ｖｔｈ１０１をピークとした
分布、 第４段階： しきい値電圧Ｖｔｈ１００をピークとした
分布、 第５段階： しきい値電圧Ｖｔｈ０１１をピークとした
分布、 第６段階： しきい値電圧Ｖｔｈ０１０をピークとした
分布、 第７段階： しきい値電圧Ｖｔｈ００１をピークとした
分布、 第８段階： しきい値電圧Ｖｔｈ０００をピークとした
分布、 である。これら８つの段階のしきい値電圧Ｖｔｈの分布
は、それぞれ３ビットデータ“１１１”、“１１０”、
“１０１”、“１００”、“０１１”、“０１０”、
“００１”、“０００”に対応する。

【００７６】第１段階は最もしきい値電圧Ｖｔｈが低く
なる分布であり、一般的なフラッシュメモリにおけるデ
ータを消去した状態（浮遊ゲートの電子が最も少ない）
に相当する。第２〜第８段階はそれぞれデータを書き込
んだ状態であり、順に浮遊ゲートに注入された電子の量
が多くされている。

【００７７】従来では、８つの段階のしきい値電圧の分
布を持つメモリセルのデータを、図８（Ｂ）に示すよう
に、７回のデータ読み出しによって、３ビットデータに
変換していた。

【００７８】これに対し、第３の実施形態に係るデータ
読み出し方法では、８つの段階のしきい値電圧の分布を
持つメモリセルのデータを、図８（Ａ）に示すように、
３回のデータ読み出しによって、３ビットデータに変換
できる。以下、説明すると、図８（Ａ）に示すように、 第１回読み出し：ソース電位Ｖｓを０Ｖとし、メモリセ
ルのゲート電位を“Ｖｔｈ１００”と“Ｖｔｈ０１１”
との間の読み出し電圧Ｖｔｃ４としてデータを読み出
す。メモリセルが“オン”（Ｖｔｃ４＞Ｖｔｈ）すれ
ば、データ“１１１”、“１１０”、“１０１”、“１
００”のいずれかである。即ち、３ビットデータの１
つ、この第２の実施形態ではbit data 1が“１”である
ことが確定する。また、メモリセルが“オフ”すれば、
データ“０１１”、“０１０”、“００１”、“００
０”のいずれかである。即ちbit data 1が“０”である
ことが確定する。

【００７９】第２回読み出し：第２回読み出しに先立
ち、メモリセルのソース電位Ｖｓを、第１回読み出し結
果に基いて変更する。即ち、bit data 1が“１”なら
ば、ソース電位を“０Ｖ”から正の電位Ｖｍ１に変更す
る。正の電位Ｖｍ１のレベルは、次の値に設定される。

【００８０】図９（Ａ）は正の電位Ｖｍ１の設定値を説
明するための図である。

【００８１】図９（Ａ）に示すように、ソース電位Ｖｓ
が“０Ｖ”のとき、しきい値電圧Ｖｔｈが“Ｖｔｃ２”
となるメモリセルを考える。このメモリセルのしきい値
電圧Ｖｔｈが、“Ｖｔｃ２”から“Ｖｔｃ６”にシフト
されるように、正の電位Ｖｍ１は設定される。

【００８２】このように正の電位Ｖｍ１の値を決め、bi
t data 1に応じて、メモリセル毎にソース電位Ｖｓを個
別に設定する。

【００８３】なお、bit data 1が“０”ならば、ソース
電位は“０Ｖ”のままで変更しない。

【００８４】ソース電位Ｖｓを個別に設定した状態で、
ゲート電位を読み出し電圧Ｖｔｃ６としてデータを読み
出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔｈ）すれ
ば、データ“０１１”、“０１０”、“１１１”、“１
１０”のいずれかである。即ち、３ビットのデータの２
つめ、この第１の実施形態ではbit data 2が“１”であ
ることが確定する。また、メモリセルが“オフ”すれ
ば、データ“０００”、“００１”、“１００”、“１
０１”のいずれかである。即ちbit data 2が“０”であ
ることが確定する。

【００８５】第３回読み出し：第３回読み出しに先立
ち、メモリセルのソース電位Ｖｓを、第２回読み出し結
果に基いて変更する。即ち、bit data 2が“１”なら
ば、第１回目読み出し時のソース電位Ｖｓに、さらに正
の電位Ｖｍ２を加算する。正の電位Ｖｍ２のレベルは、
次の値に設定される。

【００８６】図９（Ｂ）は正の電位Ｖｍ２の設定値を説
明するための図である。

【００８７】図９（Ｂ）に示すように、ソース電位Ｖｓ
が“０Ｖ”および“Ｖｍ”のとき、しきい値電圧Ｖｔｈ
が“Ｖｔｃ５”となるメモリセルを考える。このメモリ
セルのしきい値電圧Ｖｔｈが、“Ｖｔｃ５”から“Ｖｔ
ｃ７”にシフトされるように、正の電位Ｖｍ２は設定さ
れる。

【００８８】このように正の電位Ｖｍ２の値を決め、bi
t data 2に応じて、メモリセル毎にソース電位Ｖｓを個
別に設定する。

【００８９】なお、bit data 2が“０”ならば、ソース
電位は“０Ｖ”または“Ｖｍ”のままで変更しない。

【００９０】ソース電位Ｖｓを個別に設定した状態で、
ゲート電位を読み出し電圧Ｖｔｃ７としてデータを読み
出す。メモリセルが“オン”（Ｖｔｃ７＞Ｖｔｈ）すれ
ば、データ“００１”、“０１１”、“１０１”、“１
１１”のいずれかである。即ち、３ビットのデータの３
つめ、この第１の実施形態ではbit data 3が“１”であ
ることが確定する。また、メモリセルが“オフ”すれ
ば、データ“０００”、“０１０”、“１００”、“１
１０”のいずれかである。即ちbit data 3が“０”であ
ることが確定する。

【００９１】この結果、３回のデータ読み出しによっ
て、１つのメモリセルが記憶している８値データを、３
ビットデータに変換することができる。よって、８値デ
ータを判別する時、７回のデータ読み出しを要していた
従来に比べて、３回のデータ読み出しで判別することが
できる。

【００９２】図１０はこの発明の第２の実施形態に係る
８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰ
ＲＯＭの一構成例を示す構成図である。

【００９３】図１０に示すように、第２の実施形態が適
用されたＥＥＰＲＯＭが、図４に示すＥＥＰＲＯＭと異
なるところは、データ線系回路３’の構成である。具体
的には、ソース線駆動回路９’（９’ｋ、９’ｋ＋１）
が、bit data 1に応じてソース電位Ｖｓを０Ｖ（Ｖｓ
ｓ）か正の電位Ｖｍ１かのいずれかに切り換えるととも
に、bit data 2に応じて、ソース電位Ｖｓにさらに正の
電位Ｖｍ２を加算することである。

【００９４】図１１はデータ判別回路８’ｋの回路図で
ある。なお、図１１は、データ判別回路８’ｋを示して
いるが、データ判別回路８’ｋ＋１も同様の回路であ
る。

【００９５】図１１に示すように、データ判別回路８’
ｋは、センスアンプ兼データラッチ回路１０−１〜１０
−３と、接続／分離回路１１−１〜１１−３とを有して
いる。接続／分離回路１１−１〜１１−３はそれぞれ、
接続／分離信号φ１、φ２、φ３に応答して、ビット線
ＢＬｋとセンスアンプ兼データラッチ回路１０−１〜１
０−３とを接続／分離する。

【００９６】センスアンプ兼データラッチ回路１０−１
は、正相ノードＮ１と、逆相ノード/Ｎ１とを有する。
正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／
分離回路１１−１を介して伝えられる。逆相ノード /Ｎ
１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ
兼データラッチ回路１０−１は、正相ノードＮ１の電位
と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチ
する。増幅／ラッチされた正相ノードＮ１の電位、逆相
ノード /Ｎ１の電位は、bit data 1を示す相補信号であ
る。

【００９７】同様に、センスアンプ兼データラッチ回路
１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを
有する。正相ノードＮ２には、ビット線ＢＬｋの電位
が、接続／分離回路１１−２を介して伝えられる。逆相
ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられ
る。センスアンプ兼データラッチ回路１０−２は、正相
ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較
して増幅／ラッチする。増幅／ラッチされた正相ノード
Ｎ２の電位、逆相ノード /Ｎ２の電位は、bit data2を
示す相補信号である。

【００９８】同様に、センスアンプ兼データラッチ回路
１０−３は、正相ノードＮ３と、逆相ノード /Ｎ３とを
有する。正相ノードＮ３には、ビット線ＢＬｋの電位
が、接続／分離回路１１−３を介して伝えられる。逆相
ノード /Ｎ３には、上記参照電位Ｖｒｅｆが伝えられ
る。センスアンプ兼データラッチ回路１０−３は、正相
ノードＮ３の電位と、逆相ノード /Ｎ３の電位とを比較
して増幅／ラッチする。増幅／ラッチされた正相ノード
Ｎ３の電位、逆相ノード /Ｎ３の電位は、bit data3を
示す相補信号である。

【００９９】この実施形態では、ソース線ＳＬ（ＳＬ
ｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1
を判別した後、このbit data 1の判別結果に応じて、ソ
ース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）
か、正の電位Ｖｍ１かのいずれかとしてbit data 2を判
別する。さらにソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を
０Ｖか、正の電位Ｖｍ１かのいずれかとして、bit data
2を判別した後、このbitdata 2の判別結果に基づい
て、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）に正の電位Ｖ
ｍ２をさらに加算してbit data 3を判別する。

【０１００】bit data 2の判別の際、ソース線ＳＬ（Ｓ
ｌｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、セン
スアンプ兼データラッチ回路１０−１の正相ノードＮ１
（もしくは逆相ノード /Ｎ１）の電位に基づいて決定さ
れる。

【０１０１】また、bit data 3の判別の際、ソース線Ｓ
Ｌ（Ｓｌｋ、ＳＬｋ＋１）の電位に正の電位Ｖｍ２を加
算するか否かは、センスアンプ兼データラッチ回路１０
−２の正相ノードＮ２（もしくは逆相ノード /Ｎ２）の
電位に基づいて決定される。次に、その動作を説明す
る。なお、以下の動作説明はビット線ＢＬｋに着目し、
ワード線ＷＬ３が選択された場合を想定する。

【０１０２】図１２は図１０に示すＮＡＮＤ型ＥＥＰＲ
ＯＭの動作波形図、図１３（Ａ）、（Ｂ）、（Ｃ）はそ
れぞれbit data 1読み出し時、bit data 2読み出し時、
bitdata 3読み出し時におけるしきい値電圧の様子を示
す図である。

【０１０３】図１２に示すように、まず、時刻ｔ０にお
いて、ビット線ＢＬｋを電位Ｖｐｃにプリチャージす
る。

【０１０４】次に、時刻ｔ１において、一時的に信号φ
１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、
Ｎ２、Ｎ３をそれぞれ、電位Ｖｐｃにプリチャージす
る。

【０１０５】次に、時刻ｔ２において、ソース線ＳＬｋ
の電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ
２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ
４、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を
電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの
電位が、メモリセルＭＣ３のしきい値電圧に応じて変化
する。

【０１０６】即ち、図１３（Ａ）に示すように、メモリ
セルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも高けれ
ば、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位
は電位Ｖｐｃから実質的に変化しない。また、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は電位Ｖｐｃから低下する。

【０１０７】次に、時刻ｔ３において、一時的に信号φ
１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１０８】次に、時刻ｔ４において、正相ノードＮ１
の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ１の電位が逆相ノード /
Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が
“０”であることが確定し、反対に低ければ、bit data
1が“１”であることが確定する。bit data 1の
“０”、“１”が確定したことを受けて、ソース線ＳＬ
ｋの電位を変化させる。即ち、bit data 1が“０”の
時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”
の時、ソース線ＳＬｋは正の電位Ｖｍ１とする。

【０１０９】また、この実施形態においては、信号φ１
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【０１１０】次に、時刻ｔ５において、ソース線ＳＬｋ
の電位を０Ｖ、またはＶｍ１とした状態で、選択ゲート
線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ
３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ２、Ｗ
Ｌ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビ
ット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電
圧に応じて変化する。

【０１１１】即ち、図１３（Ｂ）に示すように、メモリ
セルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも高けれ
ば、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位
は電位Ｖｐｃから実質的に変化しない。また、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は電位Ｖｐｃから低下する。

【０１１２】次に、時刻ｔ６において、一時的に信号φ
２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１１３】次に、時刻ｔ７において、正相ノードＮ２
の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ２の電位が逆相ノード /
Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が
“０”であることが確定し、正相ノードＮ２の電位が電
位Ｖｒｅｆよりも低ければ、bit data 2が“１”である
ことが確定する。bit data 2の“０”、“１”が確定し
たことを受けて、ソース線ＳＬｋの電位を変化させる。
即ち、bit data 2が“０”の時、ソース線ＳＬｋは０
Ｖ、またはＶｍ１のまま、bit data 2が“１”の時、ソ
ース線ＳＬｋにはさらに正の電位Ｖｍ２が加算される。

【０１１４】また、この実施形態においては、信号φ２
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【０１１５】次に、時刻ｔ８において、ソース線ＳＬｋ
の電位を０Ｖ、Ｖｍ１、Ｖｍ２、またはＶｍ１＋Ｖｍ２
とした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒ
ｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ７、非選択ワ
ード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａ
ｄとする。これにより、ビット線ＢＬｋの電位が、メモ
リセルＭＣ３のしきい値電圧に応じて変化する。

【０１１６】即ち、図１３（Ｃ）に示すように、メモリ
セルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも高けれ
ば、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位
は電位Ｖｐｃから実質的に変化しない。また、メモリセ
ルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は電位Ｖｐｃから低下する。

【０１１７】次に、時刻ｔ９において、一時的に信号φ
３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１１８】次に、時刻ｔ１０において、正相ノードＮ
３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位と
を比較／増幅する。正相ノードＮ３の電位が逆相ノード
/Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 3が
“０”であることが確定し、正相ノードＮ３の電位が電
位Ｖｒｅｆよりも低ければ、bit data 3が“１”である
ことが確定する。

【０１１９】このように図１０に示すＮＡＮＤ型ＥＥＰ
ＲＯＭであると、３回のデータ読み出しによって、１つ
のメモリセルが記憶している８値データを、３ビットデ
ータに変換することができる。

【０１２０】［第３の実施形態］多値データの読み出し
方式には、２つの基本的な方式がある。

【０１２１】一つは、従来の技術の欄でも説明したよう
に、ビット線ＢＬを“Ｈ”レベルにプリチャージし、プ
リチャージされたビット線がメモリセルＭＣがオンかオ
フかに応じ、ビット線ＢＬがディスチャージされたか否
かを検知する方式である（以下、ビット線ディスチャー
ジ方式という）。

【０１２２】もう一つは、共通線ＣＬを“Ｈ”レベル、
ビット線ＢＬを“Ｌ”レベルからフローティングにした
状態で、メモリセルＭＣをオンさせる。そして、ビット
線ＢＬの充電レベルがメモリセルＭＣのしきい値電圧に
応じて変わることを利用して、基準電位をｎ−１回切り
換えてビット線ＢＬがどの電位レベルまで充電されたか
を検知する方式である（以下、しきい値電圧検出方式と
いう）。

【０１２３】第１、第２の実施形態で利用した基板バイ
アス効果によるしきい値電圧のシフトは、ＭＯＳＦＥＴ
のソース、ドレインのいずれか低電位の端子の電位を変
化させることで発生する。第１、第２の実施形態は、メ
モリセルのソースの電位を個別に設定したのに対し、第
３の実施形態は、メモリセルのドレイン電位に相当する
ビット線電位を個別に設定するデータ読み出しに関す
る。

【０１２４】図１４はこの発明の第３の実施形態に係る
４値データ読み出し方法を示す流れ図である。

【０１２５】図１４に示すように、 第１回読み出し：ビット線電位ＶＢＬを０Ｖからフロー
ティングとした状態で、メモリセルのゲート電位を“Ｖ
ｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔ
ｃ２としてデータを読み出す。メモリセルが“オン”
（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１
０”のいずれかである。即ち、２ビットデータのいずれ
か一方、この第３の実施形態ではbit data 1が“１”で
あることが確定する。また、メモリセルが“オフ”すれ
ば、データ“０１”、“００”のいずれかである。即ち
bit data 1が“０”であることが確定する。

【０１２６】第２回読み出し：第２回読み出しに先立
ち、ビット線電位ＶＢＬを、第１回読み出し結果に基い
て変更する。即ち、bit data 1が“１”ならば、ビット
線電位ＶＢＬを、正の電位Ｖｍからフローティングにす
る。また、bit data 1が“０”ならば、ビット線電位Ｖ
ＢＬは、第１回読み出しと同様０Ｖからフローティング
とする。

【０１２７】また、ビット線ＢＬの電位ＶＢＬを、正の
電位Ｖｍからフローティングとした場合には、基準電位
Ｖｒｅｆには、正の電位Ｖｍが加算される。

【０１２８】このようにビット線電位ＶＢＬを個別に設
定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ
００”との間の読み出し電圧Ｖｔｃ３としてデータを読
み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）す
れば、データ“０１”、“１１”のいずれかである。即
ち、２ビットのデータの他方、この第３の実施形態では
bit data 2が“１”であることが確定する。また、メモ
リセルが“オフ”すれば、データ“００”、“１０”の
いずれかである。即ちbit data 2が“０”であることが
確定する。

【０１２９】上記第３の実施形態によれば、第１の実施
形態と同様に、第１回読み出しでbit data 1が確定し、
“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍから
フローティングとなるように変更する。さらに基準電位
Ｖｒｅｆに、正の電位Ｖｍを加算する。これにより、ゲ
ート電位をＶｔｃ３で共通とした第２回読み出しで、bi
t data 2を確定させることができる。

【０１３０】この結果、第１の実施形態と同様に、２回
のデータ読み出しによって、１つのメモリセルが記憶し
ている４値データを、２ビットデータに変換することが
できる。

【０１３１】このような第３の実施形態によれば、基準
電位をｎ−１回切り換え、比較／増幅をｎ−１回行う従
来のしきい値電圧検出方式に比べて、比較／増幅回数を
ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい整数）以
上、ｎ−１未満に減らすことができる。よって、データ
読み出しからデータ確定までに要する時間を短縮しやす
くなる、という効果を得ることができる。

【０１３２】図１５はこの発明の第３の実施形態に係る
４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰ
ＲＯＭの一構成例を示す構成図である。

【０１３３】図１５に示すように、第３の実施形態に係
る４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥ
ＰＲＯＭのデータ線系回路３３は、ビット線ＢＬ（ＢＬ
ｋ、ＢＬｋ＋１）を充放電する充放電回路３７（３７
ｋ、３７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋
１）に読み出されたデータを判別するデータ判別回路３
８（３８ｋ、３８ｋ＋１）と、各ＮＡＮＤセル４で共通
の共通線ＣＬを駆動する共通線駆動回路３９と、基準電
位（参照電位）スイッチ４０（４０ｋ、４０ｋ＋１）と
を含む。

【０１３４】図１６はデータ判別回路３８ｋの回路図で
ある。なお、図１６は、データ判別回路３８ｋを示して
いるが、データ判別回路３８ｋ＋１も同様の回路であ
る。

【０１３５】図１６に示すように、データ判別回路３８
ｋは、第１の実施形態のデータ判別回路８ｋとほぼ同様
の構成である。異なるところは、bit data 1を、ビット
線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を０Ｖからフロー
ティングとして判別した後、このbit data 1の判別結果
に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位
を０Ｖからフローティング、あるいは正の電位Ｖｍから
フローティングとしてbit data 2を判別すること、およ
び基準電位Ｖｒｅｆに正の電位Ｖｍを加算することであ
る。

【０１３６】bit data 2の判別の際、基準電位とビット
線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否
かは、センスアンプ兼データラッチ回路１０−１の正相
ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づ
いて決定される。

【０１３７】次に、その動作を説明する。なお、以下の
動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が
選択された場合を想定する。

【０１３８】図１７は図１５に示すＮＡＮＤ型ＥＥＰＲ
ＯＭの動作波形図である。

【０１３９】図１７に示すように、まず、時刻ｔ０にお
いて、ビット線ＢＬｋを０Ｖにプリチャージする。

【０１４０】次に、時刻ｔ１において、一時的に信号φ
１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２を
それぞれ、０Ｖにプリチャージする。

【０１４１】次に、時刻ｔ２において、ビット線ＢＬｋ
の電位を０Ｖからフローティング、共通線ＣＬの電位を
Ｖｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位
Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選
択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒ
ｅａｄとする。これにより、ビット線ＢＬｋの電位が、
メモリセルＭＣ３のしきい値電圧に応じて変化する。即
ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よ
りも高ければ、メモリセルＭＣ３はオフし、ビット線Ｂ
Ｌｋの電位は０Ｖから実質的に変化しない。また、メモ
リセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低け
れば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電
位は０Ｖから、メモリセルのしきい値電圧に応じて、
“Ｖｔｃ２−Ｖｔｈ１０”、“Ｖｔｃ２−Ｖｔｈ１１”
のいずれかに上昇する。

【０１４２】次に、時刻ｔ３において、一時的に信号φ
１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１４３】次に、時刻ｔ４において、正相ノードＮ１
の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ１の電位が逆相ノード /
Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が
“１”であることが確定し、反対に低ければ、bit data
1が“０”であることが確定する。bit data 1の
“０”、“１”が確定したことを受けて、ビット線ＢＬ
ｋの電位、および参照電位Ｖｒｅｆを変化させる。即
ち、bit data 1が“０”の時、ビット線ＢＬｋは０Ｖ、
bitdata 1が“１”の時、ビット線ＢＬｋは正の電位Ｖ
ｍとする。また、bit data 1が“１”の時、基準電位Ｖ
ｒｅｆには正の電位Ｖｍが加算される。

【０１４４】また、この実施形態においては、信号φ１
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【０１４５】次に、時刻ｔ５において、ビット線ＢＬｋ
を０Ｖからフローティング、または正の電位Ｖｍからフ
ローティング、共通線ＣＬをＶｄとした状態で、選択ゲ
ート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線
ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ
２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これによ
り、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしき
い値電圧に応じて変化する。即ち、メモリセルＭＣ３の
しきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセ
ルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、また
は正の電位Ｖｍから実質的に変化しない。また、メモリ
セルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低けれ
ば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位
は、“Ｖｔｃ３−Ｖｔｈ０１”分、上昇する。

【０１４６】次に、時刻ｔ６において、一時的に信号φ
２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１４７】次に、時刻ｔ７において、正相ノードＮ２
の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆ、またはＶ
ｒｅｆ＋Ｖｍの電位とを比較／増幅する。正相ノードＮ
２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆ、または電
位Ｖｒｅｆ＋Ｖｍよりも高ければ、bit data 2が“１”
であることが確定し、正相ノードＮ１の電位が電位Ｖｒ
ｅｆ、または電位Ｖｒｅｆ＋Ｖｍよりも低ければ、bit
data 2が“０”であることが確定する。

【０１４８】このように図１５に示すＮＡＮＤ型ＥＥＰ
ＲＯＭであると、２回のデータ読み出し、２回の比較／
増幅によって、１つのメモリセルが記憶している４値デ
ータを、２ビットのデータに変換することができる。

【０１４９】［第４の実施形態］図１８はこの発明の第
４の実施形態に係る８値データ読み出し方法を示す流れ
図である。

【０１５０】図１８に示すように、 第１回読み出し：ビット線電位ＶＢＬを０Ｖからフロー
ティングとした状態で、メモリセルのゲート電位を“Ｖ
ｔｈ０１１”と“Ｖｔｈ１００”との間の読み出し電圧
Ｖｔｃ４としてデータを読み出す。メモリセルが“オ
ン”（Ｖｔｃ４＞Ｖｔｈ）すれば、データ“１００”、
“１０１”、“１１０”、“１１１”のいずれかであ
る。即ち、３ビットデータの１つ、この第４の実施形態
ではbit data 1が“１”であることが確定する。また、
メモリセルが“オフ”すれば、データ“０００”、“０
０１”、“０１０”、“０１１”のいずれかである。即
ちbit data 1が“０”であることが確定する。

【０１５１】第２回読み出し：第２回読み出しに先立
ち、ビット線電位ＶＢＬを、第１回読み出し結果に基い
て変更する。即ち、bit data 1が“１”ならば、ビット
線電位ＶＢＬを、正の電位Ｖｍ１からフローティングに
する。また、bit data 1が“０”ならば、ビット線電位
ＶＢＬは、第１回読み出しと同様０Ｖからフローティン
グとする。また、bit data 1が“１”ならば、基準電位
Ｖｒｅｆに正の電位Ｖｍ１を加算する。

【０１５２】このようにビット線電位ＶＢＬと基準電位
Ｖｒｅｆとを、第１回読み出し結果に基づいて個別に設
定した状態で、ゲート電位を“Ｖｔｈ０１０”と“Ｖｔ
ｈ００１”との間の読み出し電圧Ｖｔｃ６としてデータ
を読み出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔ
ｈ）すれば、データ“０１０”、“０１１”、“１１
０”、“１１１”のいずれかである。即ち、３ビットの
データの２つめ、この第４の実施形態ではbit data 2が
“１”であることが確定する。また、メモリセルが“オ
フ”すれば、データ“０００”、“００１”、“１０
０”、“１０１”のいずれかである。即ちbit data 2が
“０”であることが確定する。

【０１５３】第３回読み出し：第３回読み出しに先立
ち、ビット線電位ＶＢＬを、第２回読み出し結果に基い
て変更する。即ち、bit data 2が“１”ならば、ビット
線電位ＶＢＬに、正の電位Ｖｍ２を加算してからフロー
ティングにする。また、bit data 2が“０”ならば、ビ
ット線電位ＶＢＬは、第２回読み出しと同様の電位０
Ｖ、または正の電位Ｖｍ１からフローティングとする。
また、bit data 2が“１”ならば、基準電位Ｖｒｅｆ、
またはＶｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ２を加算す
る。

【０１５４】このようにビット線電位ＶＢＬと基準電位
Ｖｒｅｆとを個別に設定した状態で、ゲート電位を“Ｖ
ｔｈ００１”と“Ｖｔｈ０００”との間の読み出し電圧
Ｖｔｃ７としてデータを読み出す。メモリセルが“オ
ン”（Ｖｔｃ７＞Ｖｔｈ）すれば、データ“００１”、
“０１１”、“１０１”、“１１１”のいずれかであ
る。即ち、３ビットのデータの３つめ、この第４の実施
形態ではbit data 3が“１”であることが確定する。ま
た、メモリセルが“オフ”すれば、データ“０００”、
“０１０”、“１００”、“１１０”のいずれかであ
る。即ちbit data 3が“０”であることが確定する。

【０１５５】上記第４の実施形態によれば、第２の実施
形態と同様に、第１回読み出しでbit data 1が確定し、
“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍ１か
らフローティングとなるように変更する。さらに基準電
位Ｖｒｅｆに、正の電位Ｖｍ１を加算する。これによ
り、bit data 2を、ゲート電位をＶｔｃ６で共通とした
第２回読み出しでbit data 2を確定させることができ
る。さらに第２回読み出しでbit data 2が“１”なら
ば、ビット線電位ＶＢＬに、正の電位Ｖｍ２を加算した
電位からフローティングとなるように変更する。さらに
基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ
２を加算する。これにより、bit data 3を、ゲート電位
をＶｔｃ７で共通とした第３回読み出しでbit data 3を
確定させることができる。

【０１５６】この結果、第２の実施形態と同様に、３回
のデータ読み出し、３回の比較／増幅によって、１つの
メモリセルが記憶している８値データを、３ビットのデ
ータに変換することができる。

【０１５７】また、第４の実施形態によれば、第３の実
施形態と同様に、基準電位をｎ−１回切り換え、比較／
増幅をｎ−１回行う従来のしきい値電圧検出方式に比べ
て、比較／増幅回数をｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満た
す最も小さい整数）以上、ｎ−１未満に減らすことがで
きる。よって、基準電位をｎ−１回切り換える多値デー
タ読み出し方法に比べて、データ読み出しからデータ確
定までに要する時間を短縮しやすくなる、という効果を
得ることができる。

【０１５８】図１９はこの発明の第４の実施形態に係る
８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰ
ＲＯＭの一構成例を示す構成図である。

【０１５９】図１９に示すように、第４の実施形態が適
用されたＥＥＰＲＯＭが、図１５に示すＥＥＰＲＯＭと
異なるところは、データ線系回路３３’の構成である。
具体的には、ビット線充放電回路３７’（３７’ｋ、３
７’ｋ＋１）が、bit data 1に応じてビット線の電位Ｖ
ＢＬを０Ｖか正の電位Ｖｍ１に切り換えるとともに、bi
t data 2に応じて、ビット線の電位ＶＢＬに、さらに正
の電位Ｖｍ２を加算する点、また、基準電位スイッチ４
０’ｋの接続が、bit data 1、bit data 2に応じて制御
可能とされている点である。

【０１６０】図２０は図１９に示すデータ判別回路３
８’ｋの回路図である。なお、図２０には、データ判別
回路３８’ｋを示しているが、データ判別回路３８’ｋ
＋１も同様の回路である。

【０１６１】図２０に示すように、データ判別回路３
８’ｋは、第２の実施形態のデータ判別回路８’ｋとほ
ぼ同様の構成である。異なるところは、bit data 1を、
ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフロー
ティングとして判別した後、このbit data 1の判別結果
に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖ
からフローティング、あるいは正の電位Ｖｍ１からフロ
ーティングとしてbit data 2を判別すること、および基
準電位Ｖｒｅｆに正の電位Ｖｍ１を加算することであ
る。

【０１６２】さらにbit data 2の判別結果に応じて、ビ
ット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローテ
ィング、あるいは正の電位Ｖｍ２からフローティング、
あるいは正の電位Ｖｍ１からフローティング、あるいは
正の電位Ｖｍ１＋Ｖｍ２からフローティングとしてbit
data 2を判別すること、および基準電位Ｖｒｅｆ、ある
いはＶｒｅｆ＋Ｖｍ１に正の電位Ｖｍ２を加算し、基準
電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ２、Ｖｒｅｆ＋Ｖｍ１、
Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２のいずれかとすることであ
る。

【０１６３】bit data 2の判別の際、ビット線ＢＬ（Ｂ
Ｌｋ、ＢＬｋ＋１）の電位を切り換えるか否か、および
基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１を切り換えるか否
かは、センスアンプ兼データラッチ回路１０−１の正相
ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づ
いて決定される。

【０１６４】また、bit data 3の判別の際、ビット線Ｂ
Ｌ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否か、
および基準電位Ｖｒｅｆを切り換えるか否かは、センス
アンプ兼データラッチ回路１０−２の正相ノードＮ２
（もしくは逆相ノード /Ｎ２）の電位に基づいて決定さ
れる。

【０１６５】次に、その動作を説明する。なお、以下の
動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が
選択された場合を想定する。

【０１６６】図２１は図１９に示すＮＡＮＤ型ＥＥＰＲ
ＯＭの動作波形図である。

【０１６７】図２１に示すように、まず、時刻ｔ０にお
いて、ビット線ＢＬｋを０Ｖにプリチャージする。

【０１６８】次に、時刻ｔ１において、一時的に信号φ
１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、
Ｎ２、Ｎ３をそれぞれ、０Ｖにプリチャージする。

【０１６９】次に、時刻ｔ２において、ビット線ＢＬｋ
の電位を０Ｖからフローティング、共通線ＣＬの電位を
Ｖｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位
Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ４、非選
択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒ
ｅａｄとする。これにより、ビット線ＢＬｋの電位が、
メモリセルＭＣ３のしきい値電圧に応じて変化する。即
ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よ
りも高ければ、メモリセルＭＣ３はオフし、ビット線Ｂ
Ｌｋの電位は０Ｖから実質的に変化しない。また、メモ
リセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低け
れば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電
位は０Ｖから、メモリセルのしきい値電圧に応じて、
“Ｖｔｃ４−Ｖｔｈ１００”、“Ｖｔｃ４−Ｖｔｈ１０
１”、“Ｖｔｃ４−Ｖｔｈ１１０”、“Ｖｔｃ４−Ｖｔ
ｈ１１１”のいずれかに上昇する。

【０１７０】次に、時刻ｔ３において、一時的に信号φ
１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１７１】次に、時刻ｔ４において、正相ノードＮ１
の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ１の電位が逆相ノード /
Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が
“１”であることが確定し、反対に低ければ、bit data
1が“０”であることが確定する。bit data 1の
“０”、“１”が確定したことを受けて、ビット線ＢＬ
ｋの電位を変化させる。即ち、bit data 1が“０”の
時、ビット線ＢＬｋは０Ｖ、bit data 1が“１”の時、
ビット線ＢＬｋは正の電位Ｖｍ１とする。また、bit da
ta 1が“１”の時、基準電位Ｖｒｅｆには正の電位Ｖｍ
１が加算される。

【０１７２】また、この実施形態においては、信号φ１
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【０１７３】次に、時刻ｔ５において、ビット線ＢＬｋ
を０Ｖからフローティング、または正の電位Ｖｍ１から
フローティング、共通線ＣＬをＶｄとした状態で、選択
ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード
線ＷＬ３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ
２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これによ
り、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしき
い値電圧に応じて変化する。即ち、メモリセルＭＣ３の
しきい値電圧が電位Ｖｔｃ６よりも高ければ、メモリセ
ルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、また
は正の電位Ｖｍ１から実質的に変化しない。また、メモ
リセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低け
れば、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電
位は、“Ｖｔｃ６−Ｖｔｈ０１０”、または“Ｖｔｃ６
−Ｖｔｈ０１１”分、上昇する。

【０１７４】次に、時刻ｔ６において、一時的に信号φ
２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１７５】次に、時刻ｔ７において、正相ノードＮ２
の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを
比較／増幅する。正相ノードＮ２の電位が逆相ノード /
Ｎ２の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ１より
も高ければ、bit data 2が“１”であることが確定し、
正相ノードＮ２の電位が電位Ｖｒｅｆ、または電位Ｖｒ
ｅｆ＋Ｖｍ１よりも低ければ、bit data 2が“０”であ
ることが確定する。bit data 2の“０”、“１”が確定
したことを受けて、ビット線ＢＬｋの電位、および参照
電位Ｖｒｅｆを変化させる。即ち、bit data 2が“０”
の時、ビット線ＢＬｋは０Ｖ、または正の電位Ｖｍ１、
bit data 1が“１”の時、ビット線ＢＬｋに正の電位Ｖ
ｍ２を加算するとともに、基準電位Ｖｒｅｆに正の電位
Ｖｍ２を加算する。

【０１７６】また、この実施形態においては、信号φ２
が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲー
ト線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワー
ド線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとす
る。

【０１７７】次に、時刻ｔ８において、ビット線ＢＬｋ
を０Ｖからフローティング、または正の電位Ｖｍ２から
フローティング、または正の電位Ｖｍ１からフローティ
ング、または正の電位Ｖｍ１＋Ｖｍ２からフローティン
グ、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ
１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電
位Ｖｔｃ７、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜
ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線
ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応
じて変化する。即ち、メモリセルＭＣ３のしきい値電圧
が電位Ｖｔｃ７よりも高ければ、メモリセルＭＣ３はオ
フし、ビット線ＢＬｋの電位は０Ｖ、正の電位Ｖｍ２、
正の電位Ｖｍ１、正の電位Ｖｍ１＋Ｖｍ２から実質的に
変化しない。また、メモリセルＭＣ３のしきい値電圧が
電位Ｖｔｃ７よりも低ければ、メモリセルＭＣ３はオン
し、ビット線ＢＬｋの電位は、“Ｖｔｃ７−Ｖｔｈ００
１”分、上昇する。

【０１７８】次に、時刻ｔ９において、一時的に信号φ
３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線Ｂ
Ｌｋの電位を転送する。

【０１７９】次に、時刻ｔ１０において、正相ノードＮ
３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位と
を比較／増幅する。正相ノードＮ３の電位が逆相ノード
/Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、
または電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖ
ｍ１＋Ｖｍ２よりも高ければ、bit data 3が“１”であ
ることが確定し、正相ノードＮ３の電位が逆相ノード /
Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、ま
たは電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖｍ
１＋Ｖｍ２よりも低ければ、bit data 2が“０”である
ことが確定する。

【０１８０】このように図１９に示すＮＡＮＤ型ＥＥＰ
ＲＯＭであると、３回のデータ読み出し、３回の比較／
増幅によって、１つのメモリセルが記憶している８値デ
ータを、３ビットのデータに変換することができる。

【０１８１】図２２はデータ準位数とデータ読み出し回
数との関係を示す図である。

【０１８２】図２２に示すように、第１〜第４の実施形
態によれば、データ準位数ｎの判別に必要なデータ読み
出し回数が、従来のｎ−１回から、ｍ（ｍは、ｌｏｇ₂
ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１回に減ら
すことができる。このようにデータ読み出し回数が減ら
せることによって、データ読み出しに要する時間を短縮
することができる。

【０１８３】以上、この発明を第１〜第４の実施形態を
参照して説明したが、この発明は、第１〜第４の実施形
態に限られるものではなく、その主旨を逸脱しない範囲
で様々に変形できることはもちろんである。

【０１８４】例えば第１〜第４の実施形態ではＮＡＮＤ
型ＥＥＰＲＯＭを例示したが、この発明はＮＡＮＤ型Ｅ
ＥＰＲＯＭでなくとも、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮ
Ｄ型など、他のＥＥＰＲＯＭにも適用することができ
る。

【０１８５】また、特に第２、第４の実施形態では、第
３回読み出し時にソース線、あるいはビット線に供給さ
れる電位を、第２回読み出し時にソース線、あるいはビ
ット線に供給される正の電位Ｖｍ１に、正の電位Ｖｍ２
を加算して得た。これは、正の電位Ｖｍ２を加算しなく
ても、正の電位Ｖｍ１とＶｍ２とをほぼ加算した値の電
位を別に用意しておき、これをスイッチングによりソー
ス線、またはビット線に供給するようにすることも可能
である。

【０１８６】同様に、第３、第４の実施形態では、基準
電位Ｖｒｅｆに、正の電位Ｖｍ、または正の電位Ｖｍ
１、または正の電位Ｖｍ２を加算して変更するようにし
たが、第２の実施形態では２種類の基準電位、第４の実
施形態では４種類の基準電位をそれぞれ用意しておき、
これをスイッチングにより、センスアンプ兼ラッチ回路
１０（１０−１〜１０−３）に供給するようにしても良
い。

【０１８７】

【発明の効果】以上説明したように、この発明によれ
ば、ｎ値（ｎは４以上の整数）のデータを記憶するメモ
リセルを具備する半導体集積回路装置において、上記メ
モリセルからのデータ読み出しに要する時間を短くでき
る半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１（Ａ）はこの発明の第１の実施形態に係る
多値データ読み出し方法を示す流れ図、図１（Ｂ）は従
来の多値データ読み出し方法を示す流れ図、図１（Ｃ）
はメモリセルのしきい値電圧の分布を示す図。

【図２】図２（Ａ）は２ビットデータを示す図、図２
（Ｂ）は３ビットデータを示す図。

【図３】図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖｍの
設定値を説明するための図。

【図４】図４はこの発明の第１の実施形態に係る多値デ
ータ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭ
の構成図。

【図５】図５は図４に示すデータ判別回路の回路図。

【図６】図６は図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動
作波形図。

【図７】図７（Ａ）、（Ｂ）はそれぞれbit data 1読み
出し時、bit data 2読み出し時におけるしきい値電圧の
様子を示す図。

【図８】図８（Ａ）はこの発明の第２の実施形態に係る
多値データ読み出し方法を示す流れ図、図８（Ｂ）は従
来の多値データ読み出し方法を示す流れ図、図８（Ｃ）
はメモリセルのしきい値電圧の分布を示す図。

【図９】図９（Ａ）は正の電位Ｖｍ１の設定値を説明す
るための図、図９（Ｂ）は正の電位Ｖｍ２の設定値を説
明するための図。

【図１０】図１０はこの発明の第２の実施形態に係る多
値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲ
ＯＭの構成図。

【図１１】図１１は図１０に示すデータ判別回路の回路
図。

【図１２】図１２は図１０に示すＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作波形図。

【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれbi
t data 1読み出し時、bit data 2読み出し時、bit data
3読み出し時におけるしきい値電圧の様子を示す図。

【図１４】図１４はこの発明の第３の実施形態に係る多
値データ読み出し方法を示す流れ図。

【図１５】図１５はこの発明の第３の実施形態に係る多
値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲ
ＯＭの構成図。

【図１６】図１６は図１５に示すデータ判別回路の回路
図。

【図１７】図１７は図１５に示すＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作波形図。

【図１８】図１８はこの発明の第４の実施形態に係る多
値データ読み出し方法を示す流れ図。

【図１９】図１９はこの発明の第４の実施形態に係る多
値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲ
ＯＭの構成図。

【図２０】図２０は図１９に示すデータ判別回路の回路
図。

【図２１】図２１は図１９に示すＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作波形図。

【図２２】図２２はデータ準位数とデータ読み出し回数
との関係を示す図。

【図２３】図２３（Ａ）はデータ準位数が４のメモリセ
ルのしきい値電圧の分布を示す図、図２３（Ｂ）はデー
タ準位数が８のメモリセルのしきい値電圧の分布を示す
図。

【図２４】図２４（Ａ）はデータ準位数が４のときの従
来のデータ読み出し方法を示す流れ図、図２４（Ｂ）は
データ準位数が８のときの従来のデータ読み出し方法を
示す流れ図。

【符号の説明】

１…メモリセルアレイ、 ２…ロー系選択駆動回路、 ３…データ線系回路、 ４…ＮＡＮＤセル、 ５−１〜５−８…ワード線駆動回路、 ６−１、６−２…選択ゲート線駆動回路、 ７ｋ、７ｋ＋１、７’ｋ、７’ｋ＋１…ビット線充放電
回路、 ８ｋ、８ｋ＋１、８’ｋ、８’ｋ＋１…データ判別回
路、 ９ｋ、９ｋ＋１、９’ｋ、９’ｋ＋１…ソース線駆動回
路、 １０−１〜１０−３…センスアンプ兼ラッチ回路、 １１−１〜１１−３…分離／接続回路、 ３７ｋ、３７ｋ＋１、３７’ｋ、３７’ｋ＋１…ビット
線充放電回路、 ３８ｋ、３８ｋ＋１、３８’ｋ、３８’ｋ＋１…データ
判別回路、 ３９…共通線駆動回路、 ４０ｋ、４０ｋ＋１、４０’ｋ、４０’ｋ＋１…基準電
位（参照電位）スイッチ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ｎ値（ｎは４以上の整数）のデータを記
   憶する、少なくとも２つの第１、第２のメモリセルを含
   むメモリセルアレイを具備する半導体集積回路装置であ
   って、 前記ｎ値のデータを判別する時、前記ｎ値のデータ読み
   出しを、ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい
   整数）以上、ｎ−１未満のデータ読み出しに分割し、 前記分割したデータ読み出しのうち、第１のデータ読み
   出しを、前記第１、第２のメモリセルのソース電位をそ
   れぞれ共通として行い、 前記第１のデータ読み出しに続く第２のデータ読み出し
   を、第１のデータ群の読み出し結果に応じて、前記第
   １、第２のメモリセルのソース電位をそれぞれ個別とし
   て行うことを特徴とする半導体集積回路装置。
2. 【請求項２】 第１のソース線駆動回路と、 第１のデータ判別回路と、 前記第１のソース線駆動回路と前記第１のデータ判別回
   路との間に直列接続された、ｎ値（ｎは４以上の整数）
   のデータを記憶する第１のメモリセルと、 第２のソース線駆動回路と、 第２のデータ判別回路と、 前記第２のソース線駆動回路と前記第１のデータ判別回
   路との間に直列接続された、ｎ値（ｎは４以上の整数）
   のデータを記憶する第２のメモリセルとを具備し、 前記ｎ値のデータを判別する時、前記ｎ値のデータ読み
   出しを、ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい
   整数）以上、ｎ−１未満のデータ読み出しに分割し、 前記分割したデータ読み出しのうち、第１のデータ読み
   出し時、 前記第１、第２のソース線駆動回路は、前記第１、第２
   のメモリセルのソースに、共通の電位を供給し、 前記第１のデータ読み出しに続く第２のデータ読み出し
   時、 前記第１、第２のソース線駆動回路は、前記第１、第２
   のデータ判別回路による前記第１のデータ読み出し判別
   結果に応じて、前記第１、第２のメモリセルのソース
   に、個別の電位を供給することを特徴とする半導体集積
   回路装置。
3. 【請求項３】 ｎ値（ｎは４以上の整数）のデータを記
   憶する少なくとも２つの第１、第２のメモリセルを含む
   メモリセルアレイと、 前記第１のメモリセルに第１の信号線を介して接続さ
   れ、前記第１のメモリセルに記憶されたｎ値のデータを
   判別する第１のデータ判別回路と、 前記第２のメモリセルに第２の信号線を介して接続さ
   れ、前記第２のメモリセルに記憶されたｎ値のデータを
   判別する第２のデータ判別回路と、 前記第１の信号線を充放電する第１の充放電回路と、 前記第２の信号線を充放電する第２の充放電回路とを具
   備し、 前記ｎ値のデータを判別する時、前記ｎ値のデータ読み
   出しを、ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい
   整数）以上、ｎ−１未満のデータ読み出しに分割し、 前記分割したデータ読み出しのうち、第１のデータ読み
   出し時、 前記第１、第２の充放電回路は、前記第１、第２の信号
   線を共通の電位に設定し、 前記第１のデータ読み出し時に続く第２のデータ読み出
   し時、 前記第１、第２の充放電回路は、前記第１、第２のデー
   タ判別回路による前記第１のデータ読み出し判別結果に
   応じて、前記第１、第２の信号線を個別の電位に設定す
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 ｎ値（ｎは４以上の整数）のデータを記
   憶する、少なくとも２つの第１、第２のメモリセルを含
   むメモリセルアレイと、 前記第１のメモリセルに記憶されたｎ値のデータを判別
   する第１のデータ判別回路と、 前記第２のメモリセルに記憶されたｎ値のデータを判別
   する第２のデータ判別回路とを具備する半導体集積回路
   装置であって、 前記ｎ値のデータを判別する時、前記ｎ値のデータ読み
   出しを、ｍ（ｍは、ｌｏｇ₂ｎ≦ｍを満たす最も小さい
   整数）以上、ｎ−１未満のデータ読み出しに分割し、 前記分割したデータ読み出しのうち、第１のデータ読み
   出し時、前記第１、第２のデータ判別回路の基準電位を
   それぞれ共通の第１の電位とし、 前記第１のデータ読み出しに続く第２のデータ読み出し
   時、前記第１のデータ読み出し判別結果に応じて、前記
   第１、第２のデータ判別回路の基準電位をそれぞれ前記
   第１の電位または第２の電位とすることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 前記第１、第２のデータ読み出しはそれ
   ぞれ、前記第１、第２のメモリセルのゲート電位を共通
   として行うことを特徴とする請求項１乃至請求項４いず
   れか一項に記載の半導体集積回路装置。