JPH103792A - 半導体記憶装置及び記憶システム - Google Patents

半導体記憶装置及び記憶システム

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JPH103792A
JPH103792A JP30233596A JP30233596A JPH103792A JP H103792 A JPH103792 A JP H103792A JP 30233596 A JP30233596 A JP 30233596A JP 30233596 A JP30233596 A JP 30233596A JP H103792 A JPH103792 A JP H103792A
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Abstract

(57)【要約】 【課題】 書き込みに要する時間を短縮することができ
る多値記憶の半導体記憶装置の提供。 【解決手段】 “１”〜“４”までの４値をしきい値の
違いで記憶するメモリセルを備えた多値記憶の半導体記
憶装置において、第１の書き込み動作においてメモリセ
ルは、“Ｌ”の論理レベルが入力すると“１”状態にな
り、“Ｈ”の論理レベルが入力すると“２”状態にな
り、第１の書き込み動作の結果“１”状態であるメモリ
セルは第２の書き込み動作において、“Ｌ”の論理レベ
ルが入力すると“１”状態のままになり、“Ｈ”の論理
レベルが入力すると“３”状態になり、第１の書き込み
動作の結果“２”状態であるメモリセルは第２の書き込
み動作において、“Ｌ”の論理レベルが入力すると
“２”状態のままになり、“Ｈ”の論理レベルが入力す
ると“４”状態になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な半導体記憶装置及び記憶システムに係わり、特に多
値記憶の半導体記憶装置とこれを具備した記憶システム
に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、電源を切っ
てもデータが消えない等の利点があるため、近年大幅に
需要が増大している。電気的に一括消去可能な不揮発性
半導体記憶装置であるフラッシュメモリは、２トランジ
スタ型のバイト型不揮発性半導体記憶装置と異なり、１
トランジスタでメモリセルを構成することができる。こ
の結果、メモリセルを小さくすることが可能となり、大
容量の磁気ディスクの代替用途等が期待されている。
【０００３】こうしたフラッシュメモリの中でも、特に
高集積化に有利なものとしてＮＡＮＤ型ＥＥＰＲＯＭが
知られている。これは、例えば次のような構造を有す
る。すなわち、電荷蓄積層となる浮遊ゲートと制御ゲー
トとが積層されたｎチャネルＦＥＴＭＯＳ構造を有する
複数のメモリセルを例えばカラム方向に並べ、これらの
セルのうちの互いに隣り合うセル同士のソースとドレイ
ンを順次直列に接続する。このような接続により、複数
のメモリセルが直列接続された単位セル群（ＮＡＮＤセ
ル）を構成し、こうした単位セル群を一単位としてビッ
ト線に接続する。
【０００４】ここで図７４（ａ）、（ｂ）に、ＮＡＮＤ
型ＥＥＰＲＯＭにおける一つのＮＡＮＤセルの平面図及
び回路図を示す。また図７５は、図７４に示されるＮＡ
ＮＤセルの縦断面図であり、図７５（ａ）は図７４
（ａ）中のＡ−Ａ´線断面図、図７５（ｂ）は図７４
（ａ）中のＢ−Ｂ´線断面図をそれぞれ示す。
【０００５】図示される通り、ｐ型基板１１またはｎ型
基板に形成されたｐ型ウェル内に素子分離酸化膜１２で
囲まれた素子領域が設けられ、この素子領域にＮＡＮＤ
セルが形成される。ここでは、８個のメモリセルＭ１〜
Ｍ８が直列に接続されて一つのＮＡＮＤセルを構成して
いる。ｎチャネルＦＥＴＭＯＳ構造を有する各メモリセ
ルにおいては、ｐ型シリコン半導体基板１１上に第１の
ゲート絶縁膜１３を介して電荷蓄積層となる浮遊ゲート
１４（１４−１，１４−２，…，１４−８）が形成さ
れ、さらにその上に第２のゲート絶縁膜１５を介して制
御ゲート１６（１６−１，１６−２，…，１６−８）が
積層される。またｎチャネルＦＥＴＭＯＳ構造における
ｎ型拡散層１９は、隣接する二つのメモリセルの一方で
はソースとして、他方ではドレインとして共用され、こ
れにより各メモリセルが直列に接続されることになる。
【０００６】このようなＮＡＮＤセルのドレイン側とソ
ース側には、それぞれメモリセルの浮遊ゲート１４、制
御ゲート１６と同じプロセスによって形成された選択ゲ
ート１４−９，１６−９及び１４−１０，１６−１０が
設けられている。なお、選択ゲート１４−９，１６−９
及び１４−１０，１６−１０は、ともに図示されない所
望部分で１層目と２層目とが導通接続されている。ま
た、こうして素子形成されたｐ型シリコン半導体基板１
１の上方は、層間絶縁膜１７により覆われている。この
層間絶縁膜１７の上にビット線１８が配設されており、
ビット線１８はＮＡＮＤセルの一端のドレイン側ｎ型拡
散層１９にコンタクトさせられている。すなわちＮＡＮ
Ｄセルのドレイン側は、選択ゲート１４−９，１６−９
を介してビット線１８に接続される。さらにＮＡＮＤセ
ルのソース側は、選択ゲート１４−１０，１６−１０を
介してソース線となるｎ型拡散層１９が形成されてお
り、ソース線は例えば行方向においてビット線６４本当
り１箇所設けられたコンタクト部で、基準電位配線とコ
ンタクトする。
【０００７】一方、行方向に並ぶ複数のＮＡＮＤセルの
同一行の制御ゲート１４は共通に接続され、行方向に走
る制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設
されており、これら制御ゲート線はいわゆるワード線と
なっている。すなわち各メモリセルの制御ゲート１４
は、それぞれロウ方向に配設されたワード線に接続され
ている。また、選択ゲート１４−９，１６−９及び１４
−１０，１６−１０も、それぞれ行方向に走る選択ゲー
ト線ＳＧ１，ＳＧ２として配設されている。
【０００８】さらに図７６に、ＮＡＮＤセルのメモリセ
ルアレイの回路図を示す。図７６に示される通り、制御
ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８及び選択ゲート線
ＳＧ１，ＳＧ２は、行方向に連続的に配設される。通常
１本の制御ゲート線、すなわちワード線と共通接続され
るメモリセル群がページ（１ページ）を形成し、１組の
ドレイン側選択ゲート線（選択ゲート１４−９，１６−
９）及びソース側選択ゲート線（選択ゲート１４−１
０，１６−１０）で挟まれたこのページの集合を、通常
ＮＡＮＤブロック（１ＮＡＮＤブロック）またはブロッ
ク（１ブロック）と呼ぶ。このとき、１ページは例えば
２５６バイト（２５６×８）個のメモリセルから構成さ
れ、１ページ分のメモリセルはほぼ同時に書き込みが行
なわれる。また、１ブロックは例えば２０４８バイト
（２０４８×８）個のメモリセルから構成され、１ブロ
ック分のメモリセルはほぼ同時に消去される。
【０００９】以下、上述したようなＮＡＮＤ型ＥＥＰＲ
ＯＭの動作について説明する。まずデータの書き込みに
関しては、一般にビット線から遠い方のメモリセルから
順に行なわれる。具体的には、選択されたメモリセルの
制御ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ
程度）を印加する一方、他の非選択メモリセルの制御ゲ
ート及び第１の選択ゲートにはそれぞれ中間電位（＝１
０Ｖ程度）を印加する。さらにビット線には、データに
応じて０Ｖ（“０”書き込み）又は中間電位（“１”書
き込み）を印加する。こうして、ビット線の電位は選択
されたメモリセルに伝達される。従ってデータが“０”
のときは、選択されたメモリセルで浮遊ゲートと基板と
の間に高電圧が加わり、基板から浮遊ゲートに電子がト
ンネル注入され、メモリセルのトランジスタのしきい値
電圧が正方向にシフトする。逆に、データが“１”のと
きはしきい値電圧は変化しない。
【００１０】一方データ消去は、ブロック単位でほぼ同
時に行なわれる。すなわち、消去を行なうブロック内の
全ての制御ゲート及び選択ゲートを０Ｖとし、ｐ型基板
又はｎ型基板及びこのｎ型基板に形成されたｐ型ウェル
に、昇圧された昇圧電位ＶppE （＝２０Ｖ程度）を印加
する。また、消去を行なわないブロック内の制御ゲート
及び選択ゲートには、上述したような昇圧電位ＶppE を
印加する。これにより、消去が行なわれるブロックのメ
モリセルにおいて浮遊ゲートに蓄積されていた電子がｐ
型基板又はｎ型基板ｐ型ウェルに放出され、トランジス
タのしきい値電圧が負の方向にシフトする。
【００１１】さらにデータの読み出し動作については、
ビット線をプリチャージした後ビット線をフローティン
グとし、選択されたメモリセルの制御ゲートを０Ｖ、そ
れ以外のメモリセルの制御ゲート及び選択ゲートを電源
電圧Ｖcc（例えば３Ｖ）、ソース線を０Ｖとしたうえ
で、選択されたメモリセルで電流が流れるか否かをビッ
ト線に検出することで行なわれる。すなわち、選択され
たメモリセルに書き込まれたデータが“０”（メモリセ
ルのトランジスタのしきい値電圧Ｖth＞０）ならば、ト
ランジスタはオフになるのでビット線はプリチャージ電
位を保つが、“１”（メモリセルのトランジスタのしき
い値電圧Ｖth＜０）であれば、メモリセルは“ＯＮ”し
てビット線はプリチャージ電位からΔＶだけ電位が下が
る。従って、こうしたビット線電位をセンスアンプで検
出することにより、メモリセルのデータを読み出すこと
ができる。
【００１２】
【発明が解決しようとする課題】ところで、上述したよ
うなＮＡＮＤ型ＥＥＰＲＯＭにおいても、いまだコスト
パフォーマンスの点では磁気ディスクとの隔たりは大き
く、さらなる大容量化を進めてビット単価を低減するこ
と等が強く要望されている。このため最近になって、Ｎ
ＡＮＤ型ＥＥＰＲＯＭ等の電気的書き換え可能な不揮発
性半導体記憶装置に対し、一つのメモリセルに３値以上
の情報を記憶させる多値記憶技術が提案されている（例
えば特開平７−９３９７９号公報）。
【００１３】ここで、一つのメモリセルに４値の情報を
記憶させる４値セルを例にとり、その基本動作について
説明する。まず図７７は、４値セルについてメモリセル
のトランジスタのしきい値電圧と４値データとの関係を
示す特性図である。図示される通り、４値セルにおいて
データ“１”の状態は、消去後の状態と同じで例えば負
のしきい値を持つ。これに対し、データ“２”の状態は
例えば０．５〜０．８Ｖ、データ“３”の状態は例えば
１．５〜１．８Ｖ、データ“４”の状態は例えば２．５
〜２．８Ｖのしきい値を持つ。
【００１４】従って、メモリセルの制御ゲートに図７７
に示されるような読み出し電圧VCG3R を印加したとき
に、メモリセルのトランジスタが“ＯＮ”か“ＯＦＦ”
かで、メモリセルのデータが「“１”，“２”のいずれ
かか、あるいは“３”，“４”のいずれかか」を検出で
き、続いて読み出し電圧VCG4R 、VCG2R を印加すること
で、メモリセルのデータを完全に検出できる。このとき
読み出し電圧VCG2R 、VCG 3R、VCG4R は、例えばそれぞ
れ０Ｖ、１Ｖ、２Ｖに設定されればよい。
【００１５】また、図７７中のVCG2V 、VCG3V 、VCG4V
はベリファイ電圧を表し、データ書き込み時には、これ
らベリファイ電圧を制御ゲートに印加してメモリセルの
状態を検知し、充分に書き込みが行なわれたか否かをチ
ェックする。ここでのベリファイ電圧VCG2V 、VCG3V 、
VCG4V は、例えばそれぞれ０．５Ｖ、１．５Ｖ、２．５
Ｖとされる。
【００１６】一方、図７８は４値セルに対する書き込み
動作の一例を示す特性図であり、図７９はこうした書き
込みを１ページ分のメモリセルに対して行なう場合につ
き、書き込みデータと書き込み先のメモリセルとの対応
を示す概念図である。すなわち、これまでの一般的な４
値セルへの書き込み動作においては、図７９に示される
通り外部から入力された書き込みデータが、先頭アドレ
スからＡ0 ，Ａ1 はメモリセルＭＣ１に、次のＡ2 ，Ａ
3 はメモリセルＭＣ２に、さらにその次のＡ4，Ａ5 は
メモリセルＭＣ３にといった具合に順次割り当てられ、
このようにそれぞれ割り当てられた２ビットのアドレス
を基に、各メモリセルにデータが書き込まれる。
【００１７】具体的に、例えばメモリセルＭＣ１に関し
ては、Ａ0 ，Ａ1 のデータをメモリセルＭＣ１と対応す
るデータ回路に一時記憶したうえで、これらの書き込み
データを基に図７８に示されるような書き込みが行なわ
れる。同様に他のメモリセルＭＣ２〜１２８について
も、Ａ2 〜Ａ255 のデータに応じた“２”書き込み、
“３”書き込み又は“４”書き込みが行なわれるか、あ
るいは消去状態（非書き込み状態）“１”が保持され
る。
【００１８】しかしながらこうした書き込み動作では、
２値セルの“０”書き込みに相当する“２”書き込みに
比べ“３”書き込みに要する時間が長くなり、さらに
“４”書き込みについては一段と長い時間を要する。ま
た、これらのデータが充分に書き込まれたか否かをチェ
ックするうえでも、“２”書き込み、“３”書き込み及
び“４”書き込みのそれぞれに対し個別にチェックを行
なう必要があり、書き込み動作に引き続いて行なわれる
ベリファイリードの動作に関してもその長時間化は避け
られない。従って、上述した通りほぼ同時に書き込みが
行なわれる１ページ分のメモリセル全部に充分データが
書き込まれるまでの時間が増大し、換言すればこのよう
なページ書き込みに要する時間で通常定義される書き込
み時間が長くなるという問題点がある。
【００１９】さらに、ＮＡＮＤ型ＥＥＰＲＯＭ等の電気
的書き換え可能な不揮発性半導体記憶装置では、電荷蓄
積層としての浮遊ゲートに蓄積されていた電子のリーク
に起因するデータの破壊が問題となることがあるが、多
値記憶の半導体記憶装置はこうしたデータの破壊が発生
しやすく、実用化に当ってさらなる信頼性の向上が求め
られている。すなわち、多値記憶の半導体記憶装置に対
し特にしきい値レベルの高いデータがメモリセルに書き
込まれた場合、基板及び浮遊ゲート間の電界が強いこと
から浮遊ゲート中の蓄積電荷の基板へのリークが増大す
る傾向がある。しかも多値記憶の半導体記憶装置におい
ては、メモリセルに書き込まれる各データ間の状態差が
小さく設定されることが多く、蓄積電荷のリークによる
しきい値レベルの変動がわずかでもデータの破壊が生じ
てしまう。
【００２０】上述したように従来の多値記憶の半導体記
憶装置は、２値のものに比べ書き込み時間が長いことに
加え信頼性が充分ではないため、いまだ実用化には至っ
ていない。本発明はこのような事情を考慮して成された
もので、その目的とするところは、書き込み時間が短縮
され、さらには信頼性の向上が可能となる多値記憶の半
導体記憶装置と、こうした半導体記憶装置を具備した記
憶システムを提供することにある。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。 （１）“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは３以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するメモリセルを
備えた半導体記憶装置において、メモリセルが“１”状
態，“２”状態，…，“ｍ−１”状態，“ｍ”状態（ｍ
は２以上の自然数）のいずれかを保持する場合に、メモ
リセルの外部から入力する書き込みデータとメモリセル
が保持するデータに基づいて、前記メモリセルを“１”
状態，“２”状態，…，“ｋ−１”状態，“ｋ”状態
（ｋはｍより大きい自然数）のいずれかにすることを特
徴とする。
【００２２】（２）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
メモリセルが“１”状態のしきい値レベルである場合
に、メモリセルの外部から入力する書き込みデータに基
づいて、前記メモリセルを“１”状態，“２”状態，
…，“ｍ−１”状態，“ｍ”状態（ｍは２以上の自然
数）のいずれかのしきい値レベルにする第１の書き込み
モードと、メモリセルが“１”状態，“２”状態，…，
“ｍ−１”状態，“ｍ”状態のいずれかのしきい値レベ
ルである場合に、メモリセルの外部から入力する書き込
みデータとメモリセルのしきい値レベルに基づいて、前
記メモリセルを“１”状態，“２”状態，…，“ｋ−
１”状態，“ｋ”状態（ｋはｍより大きい自然数）のい
ずれかのしきい値レベルにする第２の書き込みモードと
を有し、前記第１の書き込みモードにおける前記バイア
ス値の増加幅をΔＶpp1 、前記第２の書き込みモードに
おける前記バイアス値の増加幅をΔＶpp2 としたとき、
ΔＶpp1 ＜ΔＶpp2 の関係を満足することを特徴とす
る。
【００２３】（３）（１）、（２）において、“１”状
態が消去状態であり、“２”状態，“３”状態，…，
“ｍ−１”状態，“ｍ”状態のしきい値分布幅が“ｍ＋
１”状態，“ｍ＋２”状態，…，“ｋ−１”状態，
“ｋ”状態のしきい値分布幅よりも狭いことを特徴とす
る。
【００２４】（４）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、メモリセル
が“１”状態，“２”状態，…，“２m-1 −１”状態，
“２m-1 ”状態（ｍはｎ＝２m を満たす自然数）のいず
れかを保持する場合に、メモリセルの外部から入力する
書き込みデータとメモリセルが保持するデータに基づい
て、前記メモリセルを“１”状態，“２”状態，…，
“２m −１”状態，“２m ”状態のいずれかにすること
を特徴とする。
【００２５】（５）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
メモリセルが“１”状態のしきい値レベルである場合
に、メモリセルの外部から入力する書き込みデータに基
づいて、前記メモリセルを“１”状態又は“２”状態の
いずれかのしきい値レベルにする第１の書き込みモード
と、メモリセルが“１”状態，“２”状態，…，“２
m-1 −１”状態，“２m-1 ”状態（ｍはｎ＝２m を満た
す自然数）のいずれかのしきい値レベルである場合に、
メモリセルの外部から入力する書き込みデータとメモリ
セルのしきい値レベルに基づいて、前記メモリセルを
“１”状態，“２”状態，…，“２m −１”状態，“２
m ”状態のいずれかのしきい値レベルにする第ｍの書き
込みモードとを有し、前記第１の書き込みモードにおけ
る前記バイアス値の増加幅をΔＶpp1 、前記第ｍの書き
込みモードにおける前記バイアス値の増加幅をΔＶppm
としたとき、ΔＶpp1 ＜ΔＶppm の関係を満足すること
を特徴とする。
【００２６】（６）（５）において、“２”状態のしき
い値分布幅が“２m-1 ＋１”状態，“２m-1 ＋２”状
態，…，“２m −１”状態，“２m ”状態のしきい値分
布幅よりも狭いことを特徴とする。 （７）（４）、（５）において、“１”状態が消去状態
であり、“２”状態，“３”状態，…，“２m-1 −１”
状態，“２m-1 ”状態のしきい値分布幅が“２m-1 ＋
１”状態，“２m-1 ＋２”状態，…，“２m −１”状
態，“２m ”状態のしきい値分布幅よりも狭いことを特
徴とする。
【００２７】（８）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、メモリセル
が“１”状態又は“２”状態を保持する場合に、メモリ
セルの外部から入力する書き込みデータとメモリセルが
保持するデータに基づいて、前記メモリセルを“１”状
態，“２”状態，“３”状態又は“４”状態にすること
を特徴とする。
【００２８】（９）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
メモリセルが“１”状態のしきい値レベルである場合
に、メモリセルの外部から入力する書き込みデータに基
づいて、前記メモリセルを“１”状態又は“２”状態の
いずれかのしきい値レベルにする第１の書き込みモード
と、メモリセルが“１”状態又は“２”状態のしきい値
レベルである場合に、メモリセルの外部から入力する書
き込みデータとメモリセルのしきい値レベルに基づい
て、前記メモリセルを“１”状態，“２”状態，“３”
状態又は“４”状態のいずれかのしきい値レベルにする
第２の書き込みモードとを有し、前記第１の書き込みモ
ードにおける前記バイアス値の増加幅をΔＶpp1 、前記
第２の書き込みモードにおける前記バイアス値の増加幅
をΔＶpp2 としたとき、ΔＶpp1 ＜ΔＶpp2 の関係を満
足することを特徴とする。
【００２９】（10）（８）、（９）において、“１”状
態が消去状態であり、“２”状態のしきい値分布幅が
“３”状態及び“４”状態のしきい値分布幅よりも狭い
ことを特徴とする。
【００３０】（11）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、メモリセル
が“１”状態，“２”状態，…，“ｒ−１”状態，
“ｒ”状態（ｒは２以上の自然数）のいずれかを保持す
る場合に、メモリセルの外部から入力する書き込みデー
タとメモリセルが保持するデータに基づいて、前記メモ
リセルを“１”状態，“２”状態，…，“ｓ−１”状
態，“ｓ”状態（ｓはｒより大きい自然数）のいずれか
にし、メモリセルが“１”状態，“２”状態，…，“ｓ
−１”状態，“ｓ”状態のいずれかを保持する場合に、
メモリセルの外部から入力する書き込みデータとメモリ
セルが保持するデータに基づいて、前記メモリセルを
“１”状態，“２”状態，…，“ｔ−１”状態，“ｔ”
状態（ｔはｓより大きい自然数）のいずれかにすること
を特徴とする。
【００３１】（12）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
メモリセルが“１”状態，“２”状態，…，“ｒ−１”
状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
しきい値レベルである場合に、メモリセルの外部から入
力する書き込みデータとメモリセルのしきい値レベルに
基づいて、前記メモリセルを“１”状態，“２”状態，
…，“ｓ−１”状態，“ｓ”状態（ｓはｒより大きい自
然数）のいずれかのしきい値レベルにする第ｊ（ｊは２
以上の自然数）の書き込みモードと、メモリセルが
“１”状態，“２”状態，…，“ｓ−１”状態，“ｓ”
状態のいずれかのしきい値レベルである場合に、メモリ
セルの外部から入力する書き込みデータとメモリセルの
しきい値レベルに基づいて、前記メモリセルを“１”状
態，“２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔ
はｓより大きい自然数）のいずれかのしきい値レベルに
する第ｊ＋１の書き込みモードとを有し、前記第ｊの書
き込みモードにおける前記バイアス値の増加幅をΔＶpp
j 、前記第j ＋１の書き込みモードにおける前記バイア
ス値の増加幅をΔＶpp(j+1) としたとき、ΔＶppj ＜Δ
Ｖpp(j+1) の関係を満足することを特徴とする。
【００３２】（13）（11）、（12）において、“ｒ＋
１”状態，“ｒ＋２”状態，…，“ｓ−１”状態，
“ｓ”状態のしきい値分布幅が“ｓ＋１”状態，“ｓ＋
２”状態，…，“ｔ−１”状態，“ｔ”状態のしきい値
分布幅よりも狭いことを特徴とする。 （14）（11）〜（13）において、“１”状態が消去状態
であり、“２”状態，“３”状態，…，“ｒ−１”状
態，“ｒ”状態のしきい値分布幅が“ｒ＋１”状態，
“ｒ＋２”状態，…，“ｓ−１”状態，“ｓ”状態のし
きい値分布幅よりも狭いことを特徴とする。
【００３３】（15）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、メモリセル
が“１”状態，“２”状態，…，“２k-1 −１”状態，
“２k-1 ”状態（ｋは２以上の自然数）のいずれかを保
持する場合に、メモリセルの外部から入力する書き込み
データとメモリセルが保持するデータに基づいて、前記
メモリセルを“１”状態，“２”状態，…，“２k −
１”状態，“２k ”状態のいずれかにし、メモリセルが
“１”状態，“２”状態，…，“２k −１”状態，“２
k ”状態のいずれかを保持する場合に、メモリセルの外
部から入力する書き込みデータとメモリセルが保持する
データに基づいて、前記メモリセルを“１”状態，
“２”状態，…，“２k+1 −１”状態，“２k+1 ”状態
のいずれかにすることを特徴とする。
【００３４】（16）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
メモリセルが“１”状態，“２”状態，…，“２k-1 −
１”状態，“２k-1 ”状態（ｋは２以上の自然数）のい
ずれかのしきい値レベルである場合に、メモリセルの外
部から入力する書き込みデータとメモリセルのしきい値
レベルに基づいて、前記メモリセルを“１”状態，
“２”状態，…，“２k −１”状態，“２k ”状態のい
ずれかのしきい値レベルにする第ｋの書き込みモード
と、メモリセルが“１”状態，“２”状態，…，“２k
−１”状態，“２k ”状態のいずれかのしきい値レベル
である場合に、メモリセルの外部から入力する書き込み
データとメモリセルのしきい値レベルに基づいて、前記
メモリセルを“１”状態，“２”状態，…，“２k+1 −
１”状態，“２k+1 ”状態のいずれかのしきい値レベル
にする第ｋ＋１の書き込みモードとを有し、前記第ｋの
書き込みモードにおける前記バイアス値の増加幅をΔＶ
ppk 、前記第ｋ＋１の書き込みモードにおける前記バイ
アス値の増加幅をΔＶpp(k+1) としたとき、ΔＶppk ＜
ΔＶpp(k+1) の関係を満足することを特徴とする。
【００３５】（17）（15）（16）において、“２k-1 ＋
１”状態，“２k-1 ＋２”状態，…，“２k −１”状
態，“２k ”状態のしきい値分布幅が“２k ＋１”状
態，“２k＋２”状態，…，“２k+1 −１”状態，“２
k+1 ”状態のしきい値分布幅よりも狭いことを特徴とす
る。 （18）（15）〜（17）において、“１”状態が消去状態
であり、“２”状態，“３”状態，…，“２k-1 −１”
状態，“２k-1 ”状態のしきい値分布幅が“２k-1 ＋
１”状態，“２k-1 ＋２”状態，…，“２k −１”状
態，“２k ”状態のしきい値分布幅よりも狭いことを特
徴とする。
【００３６】（19）（15）〜（18）において、“１”状
態が消去状態であり、“２”状態のしきい値分布幅が
“３”状態，“４”状態，…，“２k-1 −１”状態，
“２k-1 ”状態のしきい値分布幅よりも狭いことを特徴
とする。
【００３７】（20）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、第１の書き
込み動作に際しメモリセルは、第１の論理レベルが入力
すると“１”状態になり、第２の論理レベルが入力する
と“２”状態になり、第ｋ−１（ｋは２以上の自然数）
の書き込み動作の結果“Ａ”状態であるメモリセルは第
ｋの書き込み動作に際し、第２ｋ−１の論理レベルが入
力すると“Ａ”状態になり、第２ｋの論理レベルが入力
すると“Ａ＋２k-1 ”状態になることを特徴とする。
【００３８】（21）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
第１の書き込み動作に際しメモリセルは、第１の論理レ
ベルが入力すると“１”状態になり、第２の論理レベル
が入力すると“２”状態になり、第ｋ−１（ｋは２以上
の自然数）の書き込み動作の結果“Ａ”状態であるメモ
リセルは第ｋの書き込み動作に際し、第２ｋ−１の論理
レベルが入力すると“Ａ”状態になり、第２ｋの論理レ
ベルが入力すると“Ａ＋２k-1 ”状態になり、前記第１
の書き込み動作を行なう第１の書き込みモードにおける
前記バイアス値の増加幅をΔＶpp1 、前記第ｋの書き込
み動作を行なう第ｋの書き込みモードにおける前記バイ
アス値の増加幅をΔＶppk としたとき、ΔＶpp1 ＜ΔＶ
ppk の関係を満足することを特徴とする。
【００３９】（22）（20）、（21）において、“１”状
態が消去状態であり、“２”状態のしきい値分布幅が
“Ａ＋２k-1 ”状態のしきい値分布幅よりも狭いことを
特徴とする。 （23）（20）、（21）において、“Ａ”状態のしきい値
分布幅が“Ａ＋２k-1 ”状態のしきい値分布幅よりも狭
いことを特徴とする。
【００４０】（24）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルを備えた半導体記憶装置において、第１の書き
込み動作に際しメモリセルは、第１の論理レベルが入力
すると“１”状態になり、第２の論理レベルが入力する
と“２”状態になり、第１の書き込み動作の結果“１”
状態であるメモリセルは第２の書き込み動作に際し、第
３の論理レベルが入力すると“１”状態になり、第４の
論理レベルが入力すると“３”状態になり、第１の書き
込み動作の結果“２”状態であるメモリセルは第２の書
き込み動作に際し、第３の論理レベルが入力すると
“２”状態になり、第４の論理レベルが入力すると
“４”状態になることを特徴とする。
【００４１】（25）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルにバイアスを供給して所望
のしきい値レベル間でメモリセルのしきい値をシフトさ
せる書き込み手段と、前記メモリセルに所定時間バイア
スが供給された毎に、所望のしきい値レベル間でメモリ
セルのしきい値がシフトしたか否かを検出して、しきい
値がシフトするまで前記書き込み手段による前記メモリ
セルへのバイアスの供給を繰り返させるベリファイ手段
とを備え、前記書き込み手段による前記メモリセルへの
バイアスの供給を繰り返す際、繰り返し回数に応じてバ
イアス値が段階的に増加する半導体記憶装置において、
第１の書き込み動作に際しメモリセルは、第１の論理レ
ベルが入力すると“１”状態になり、第２の論理レベル
が入力すると“２”状態になり、第１の書き込み動作の
結果“１”状態であるメモリセルは第２の書き込み動作
に際し、第３の論理レベルが入力すると“１”状態にな
り、第４の論理レベルが入力すると“３”状態になり、
第１の書き込み動作の結果“２”状態であるメモリセル
は第２の書き込み動作に際し、第３の論理レベルが入力
すると“２”状態になり、第４の論理レベルが入力する
と“４”状態になり、前記第１の書き込み動作を行なう
第１の書き込みモードにおける前記バイアス値の増加幅
をΔＶpp1、前記第２の書き込み動作を行なう第２の書
き込みモードにおける前記バイアス値の増加幅をΔＶpp
2 としたとき、ΔＶpp1 ＜ΔＶpp2 の関係を満足するこ
とを特徴とする。
【００４２】（26）（24）、（25）において、“１”状
態が消去状態であり、“２”状態のしきい値分布幅が
“３”状態及び“４”状態のしきい値分布幅よりも狭い
ことを特徴とする。 （27）（24）〜（26）において、前記第３のしきい値レ
ベルが第２のしきい値レベルより大きいことを特徴とす
る。 （28）（27）において、“３”状態のしきい値分布と
“４”状態のしきい値分布の間の電圧差が、“２”状態
のしきい値分布と“３”状態のしきい値分布の間の電圧
差と等しいことを特徴とする。 （29）（27）において、“３”状態のしきい値分布と
“４”状態のしきい値分布の間の電圧差が、“２”状態
のしきい値分布と“３”状態のしきい値分布の間の電圧
差より大きいことを特徴とする。 （30）（24）〜（26）において、前記第３のしきい値レ
ベルが第２のしきい値レベルより小さいことを特徴とす
る。
【００４３】（31）（30）において、“２”状態のしき
い値分布と“４”状態のしきい値分布の間の電圧差が、
“３”状態のしきい値分布と“２”状態のしきい値分布
の間の電圧差と等しいことを特徴とする。 （32）（30）において、“２”状態のしきい値分布と
“４”状態のしきい値分布の間の電圧差が、“３”状態
のしきい値分布と“２”状態のしきい値分布の間の電圧
差より大きいことを特徴とする。 （33）“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは４以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するメモリセルを
備えた半導体記憶装置において、第１の書き込み動作に
際しメモリセルは、第１の論理レベルが入力すると
“１”状態になり、第２の論理レベルが入力すると
“２”状態になり、第１の書き込み動作の結果“１”状
態であるメモリセルは、第２の書き込み動作に際し、第
３の論理レベルが入力すると、メモリセルに保持する
“１”データと第３の論理レベルに基づいて“１”状態
になり、第４の論理レベルが入力すると、メモリセルに
保持する“１”データと第４の論理レベルに基づいて
“３”状態になり、第１の書き込み動作の結果“２”状
態であるメモリセルは、第２の書き込み動作に際し、第
３の論理レベルが入力すると、メモリセルに保持する
“２”データと第３の論理レベルに基づいて“２”状態
になり、第４の論理レベルが入力すると、メモリセルに
保持する“２”データと第４の論理レベルに基づいて
“４”状態になることを特徴とする。
【００４４】（34）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルの書き込みデータを保持す
るデータ回路とを備えた半導体記憶装置において、第１
の書き込み動作に際しメモリセルは、データ回路に保持
する第１の書き込みデータに応じて、書き込みデータが
第１の論理レベルの場合には“１”状態になり、書き込
みデータが第２の論理レベルの場合には“２”状態にな
り、次いで、前記データ回路がメモリセルの外部から入
力する第２の書き込みデータ及び、前記メモリセルから
読み出されたデータを保持した後に、メモリセルが
“１”状態でありかつ第２の書き込みデータが第３の論
理レベルであると前記データ回路が保持する場合、前記
メモリセルは“１”状態になり、メモリセルが“１”状
態でありかつ第２の書き込みデータが第４の論理レベル
であると前記データ回路が保持する場合、前記メモリセ
ルは“３”状態になり、メモリセルが“２”状態であり
かつ第２の書き込みデータが第３の論理レベルであると
前記データ回路が保持する場合、前記メモリセルは
“２”状態になり、メモリセルが“２”状態でありかつ
第２の書き込みデータが第４の論理レベルであると前記
データ回路が保持する場合、前記メモリセルは“４”状
態になることを特徴とする。
【００４５】（35）（24）〜（34）において、第１の論
理レベルと第３の論理レベルが等しく、第２の論理レベ
ルと第４の論理レベルが等しいことを特徴とする。 （36）“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは３以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するメモリセル
と、前記メモリセルの書き込みデータを保持するデータ
回路とを備えた半導体記憶装置において、メモリセルが
“１”状態，“２”状態，…，“ｍ−１”状態，“ｍ”
状態（ｍは２以上の自然数）を保持する場合に、データ
回路がメモリセルの外部から入力する書き込みデータ及
び、前記メモリセルから読み出されたデータを保持した
後に、前記データ回路に保持したデータを基に、前記メ
モリセルを“１”状態，“２”状態，…，“ｋ−１”状
態，“ｋ”状態（ｋはｍより大きい自然数）にすること
を特徴とする。
【００４６】（37）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルの書き込みデータを保持す
るデータ回路と、前記メモリセルにバイアスを供給して
所望のしきい値レベル間でメモリセルのしきい値をシフ
トさせる書き込み手段と、前記メモリセルに所定時間バ
イアスが供給された毎に、所望のしきい値レベル間でメ
モリセルのしきい値がシフトしたか否かを検出して、し
きい値がシフトするまで前記書き込み手段による前記メ
モリセルへのバイアスの供給を繰り返させるベリファイ
手段とを備え、前記書き込み手段による前記メモリセル
へのバイアスの供給を繰り返す際、繰り返し回数に応じ
てバイアス値が段階的に増加する半導体記憶装置におい
て、メモリセルが“１”状態のしきい値レベルである場
合に、データ回路がメモリセルの外部から入力する書き
込みデータを保持した後に、前記データ回路に保持した
データを基に、前記メモリセルを“１”状態，“２”状
態，…，“ｍ−１”状態，“ｍ”状態（ｍは２以上の自
然数）のいずれかのしきい値レベルにする第１の書き込
みモードと、メモリセルが“１”状態，“２”状態，
…，“ｍ−１”状態，“ｍ”状態のいずれかのしきい値
レベルである場合に、データ回路がメモリセルの外部か
ら入力する書き込みデータ及び、前記メモリセルから読
み出されたデータを保持した後に、前記データ回路に保
持したデータを基に、前記メモリセルを“１”状態，
“２”状態，…，“ｋ−１”状態，“ｋ”状態（ｋはｍ
より大きい自然数）のいずれかのしきい値レベルにする
第２の書き込みモードとを有し、前記第１の書き込みモ
ードにおける前記バイアス値の増加幅をΔＶpp1 、前記
第２の書き込みモードにおける前記バイアス値の増加幅
をΔＶpp2 としたとき、ΔＶpp1 ＜ΔＶpp2 の関係を満
足することを特徴とする。
【００４７】（38）（36）、（37）において、“１”状
態が消去状態であり、“２”状態，“３”状態，…，
“ｍ−１”状態，“ｍ”状態のしきい値分布幅が“ｍ＋
１”状態，“ｍ＋２”状態，…，“ｋ−１”状態，
“ｋ”状態のしきい値分布幅よりも狭いことを特徴とす
る。
【００４８】（39）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルの書き込みデータを保持す
るデータ回路とを備えた半導体記憶装置において、メモ
リセルが“１”状態又は“２”状態を保持する場合に、
データ回路がメモリセルの外部から入力する書き込みデ
ータ、及び前記メモリセルから読み出されたデータを保
持した後に、前記データ回路に保持したデータを基に、
前記メモリセルを“１”状態，“２”状態，“３”状態
又は“４”状態にすることを特徴とする。
【００４９】（40）“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルと、前記メモリセルの書き込みデータを保持す
るデータ回路と、前記メモリセルにバイアスを供給して
所望のしきい値レベル間でメモリセルのしきい値をシフ
トさせる書き込み手段と、前記メモリセルに所定時間バ
イアスが供給された毎に、所望のしきい値レベル間でメ
モリセルのしきい値がシフトしたか否かを検出して、し
きい値がシフトするまで前記書き込み手段による前記メ
モリセルへのバイアスの供給を繰り返させるベリファイ
手段とを備え、前記書き込み手段による前記メモリセル
へのバイアスの供給を繰り返す際、繰り返し回数に応じ
てバイアス値が段階的に増加する半導体記憶装置におい
て、メモリセルが“１”状態のしきい値レベルである場
合に、データ回路がメモリセルの外部から入力する書き
込みデータを保持した後に、前記データ回路に保持した
データを基に、前記メモリセルを“１”状態又は“２”
状態のいずれかのしきい値レベルにする第１の書き込み
モードと、メモリセルが“１”状態又は“２”状態のい
ずれかのしきい値レベルである場合に、データ回路がメ
モリセルの外部から入力する書き込みデータ及び、前記
メモリセルから読み出されたデータを保持した後に、前
記データ回路に保持したデータを基に、前記メモリセル
を“１”状態，“２”状態，“３”状態又は“４”状態
のいずれかのしきい値レベルにする第２の書き込みモー
ドとを有し、前記第１の書き込みモードにおける前記バ
イアス値の増加幅をΔＶpp1 、前記第２の書き込みモー
ドにおける前記バイアス値の増加幅をΔＶpp2 としたと
き、ΔＶpp1 ＜ΔＶpp2 の関係を満足することを特徴と
する。
【００５０】（41）（39）、（40）において、“１”状
態が消去状態であり、“２”状態のしきい値分布幅が
“３”状態及び“４”状態のしきい値分布幅よりも狭い
ことを特徴とする。 （42）（１）〜（41）において、メモリセルは、ワード
線を共有してメモリセルアレイを構成することを特徴と
する。
【００５１】（43）複数ビットのデータの記憶が可能な
メモリセルと、前記メモリセルの書き込みデータを保持
するデータ回路とを備えた半導体記憶装置において、前
記複数ビットのデータのうち先にメモリセルに書き込ま
れるものを上位ビットのデータ、後にメモリセルに書き
込まれるものを下位ビットのデータとしたとき、データ
回路にメモリセルの外部から第１の書き込みデータが入
力されて一時的に記憶された後前記上位ビットのデータ
の書き込み動作が行なわれ、前記上位ビットのデータの
書き込み動作の終了後に、前記データ回路にメモリセル
の外部から第２の書き込みデータが入力されて一時的に
記憶された後前記下位ビットのデータの書き込み動作が
行なわれることを特徴とする。
【００５２】（44）（43）において、前記下位ビットの
データの書き込み動作は、前記データ回路がメモリセル
の外部から入力された第２の書き込みデータ及び、前記
メモリセルから読み出された前記上位ビットのデータを
保持した後に行なわれることを特徴とする。
【００５３】（45）複数ビットのデータの記憶が可能な
メモリセルと、前記メモリセルの書き込みデータを保持
するデータ回路とを備え、所定の複数個のメモリセルか
らなるメモリセル群が書き込み単位となるページを形成
する半導体記憶装置において、前記複数ビットのデータ
のうち先にメモリセルに書き込まれるものを上位ビット
のデータ、後にメモリセルに書き込まれるものを下位ビ
ットのデータとし、前記ページを形成するメモリセル群
のそれぞれに対し前記複数ビットのデータを書き込むに
当り、前記上位ビットのデータの書き込みを行なう動作
を上位ページの書き込み動作、前記下位ビットのデータ
の書き込みを行なう動作を下位ページの書き込み動作と
したとき、前記ページを形成する各メモリセル群のそれ
ぞれについて、上位ページの書き込み動作が終了した後
下位ページの書き込み動作が開始されることを特徴とす
る。
【００５４】（46）（45）において、前記データ回路に
メモリセルの外部から第１の書き込みデータが入力され
て一時的に記憶された後前記上位ページの書き込み動作
が行なわれ、次いで前記データ回路にメモリセルの外部
から第２の書き込みデータが入力されて一時的に記憶さ
れた後前記下位ページの書き込み動作が行なわれること
を特徴とする。 （47）（45）、（46）において前記データ回路は、複数
個のメモリセルからなるメモリセル群に対応して複数個
設けられていることを特徴とする。
【００５５】（48）複数ビットのデータの記憶が可能な
メモリセルと、前記メモリセルの書き込みデータを保持
するデータ回路と、前記データ回路に保持された書き込
みデータに応じて前記メモリセルへの書き込み動作を行
なう書き込み手段と、前記データ回路に保持された書き
込みデータが前記メモリセルに書き込まれたか否かを検
出して、所望の書き込みが行なわれたことが検出される
まで前記書き込み手段による前記メモリセルへの書き込
み動作を繰り返させるベリファイ手段とを備えた半導体
記憶装置において、前記複数ビットのデータのうち先に
メモリセルに書き込まれるものを上位ビットのデータ、
後にメモリセルに書き込まれるものを下位ビットのデー
タとしたとき、前記上位ビットのデータについて前記書
き込み手段によるメモリセルへの書き込み動作を行な
い、所望の書き込みが行なわれたことを前記ベリファイ
手段で検出した後、前記下位ビットのデータについて前
記書き込み手段によるメモリセルへの書き込み動作が行
なわれることを特徴とする。
【００５６】（49）（48）において、前記下位ビットの
データの書き込み動作は、前記上位ビットのデータが書
き込まれた後、前記データ回路がメモリセルの外部から
入力された書き込みデータ及び、前記メモリセルから読
み出された前記上位ビットのデータを保持した後に行な
われることを特徴とする。 （50）複数ビットのデータの記憶が可能なメモリセル
と、前記メモリセルの書き込みデータを保持するデータ
回路と、前記データ回路に保持された書き込みデータに
応じて前記メモリセルへの書き込み動作を行なう書き込
み手段と、前記データ回路に保持された書き込みデータ
が前記メモリセルに書き込まれたか否かを検出して、所
望の書き込みが行なわれたことが検出されるまで前記書
き込み手段による前記メモリセルへの書き込み動作を繰
り返させるベリファイ手段とを備え、所定の複数個のメ
モリセルからなるメモリセル群が書き込み単位となるペ
ージを形成する半導体記憶装置において、前記複数ビッ
トのデータのうち先にメモリセルに書き込まれるものを
上位ビットのデータ、後にメモリセルに書き込まれるも
のを下位ビットのデータとし、前記ページを形成するメ
モリセル群のそれぞれに対し前記複数ビットのデータを
書き込むに当り、前記上位ビットのデータの書き込みを
行なう動作を上位ページの書き込み動作、前記下位ビッ
トのデータの書き込みを行なう動作を下位ページの書き
込み動作としたとき、前記ページを形成する各メモリセ
ル群のそれぞれについて、前記書き込み手段による上位
ページの書き込み動作を行ない、メモリセル群の全ての
メモリセルで所望の書き込みが行なわれたことを前記ベ
リファイ手段で検出した後、前記書き込み手段による下
位ページの書き込み動作が行なわれることを特徴とす
る。
【００５７】（51）（50）において、前記下位ページの
書き込み動作は、前記上位ページの書き込み動作の後、
前記データ回路がメモリセルの外部から入力された書き
込みデータ及び、前記メモリセルから読み出されたデー
タを保持した後に行なわれることを特徴とする。 （52）（50）、（51）において、前記データ回路は、複
数個のメモリセルからなるメモリセル群に対応して複数
個設けられていることを特徴とする。
【００５８】（53）所定の複数個のメモリセルからなる
メモリセル群が書き込み単位となるページを形成する半
導体記憶装置において、前記メモリセルは複数ビットの
データの記憶が可能なｎ値（ｎは３以上の自然数）記憶
メモリセルであり、第ｐ（ｐは１以上の自然数）の書き
込み動作及び第ｐ＋１の書き込み動作による前記メモリ
セルへの複数ビットのデータの書き込みの際、第１のペ
ージに属する第１のメモリセルに第ｐの書き込み動作を
行ない、第２のページに属する第２のメモリセルに第ｐ
の書き込み動作を行なった後、前記第１のメモリセルに
第ｐ＋１の書き込み動作を行なうことを特徴とする。
【００５９】（54）複数ビットのデータの記憶が可能な
メモリセルと、前記メモリセルの書き込みデータを保持
するデータ回路と、前記データ回路に保持された書き込
みデータに応じて前記メモリセルへの書き込み動作を行
なう書き込み手段と、前記データ回路に保持された書き
込みデータが前記メモリセルに書き込まれたか否かを検
出して、所望の書き込みが行なわれたことが検出される
まで前記書き込み手段による前記メモリセルへの書き込
み動作を繰り返させるベリファイ手段とを備え、所定の
複数個のメモリセルからなるメモリセル群が書き込み単
位となるページを形成する半導体記憶装置において、第
ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋１
の書き込み動作による前記メモリセルへの複数ビットの
データの書き込みの際、第１のページに属する第１のメ
モリセルに第ｐの書き込み動作を行ない、第２のページ
に属する第２のメモリセルに第ｐの書き込み動作を行な
った後、前記第１のメモリセルに第ｐ＋１の書き込み動
作を行なうことを特徴とする。
【００６０】（55）（53）、（54）において、前記第１
のメモリセルへの第ｐ＋１の書き込み動作に引き続い
て、前記第２のメモリセルに第ｐ＋１の書き込み動作を
行なうことを特徴とする。 （56）（54）において、前記第１のメモリセルへの第ｐ
の書き込み動作の結果、第１のメモリセルに所望の書き
込みが行なわれたことを前記ベリファイ手段で検出した
後、前記書き込み手段による前記第２のメモリセルへの
第ｐの書き込み動作が行なわれることを特徴とする。 （57）（54）において、前記第２のメモリセルへの第ｐ
の書き込み動作の結果、第２のメモリセルに所望の書き
込みが行なわれたことを前記ベリファイ手段で検出した
後、前記書き込み手段による前記第１のメモリセルへの
第ｐ＋１の書き込み動作が行なわれることを特徴とす
る。
【００６１】（58）（53）〜（57）において、前記第ｐ
の書き込み動作が第１の書き込み動作であり、前記第ｐ
＋１の書き込み動作が第２の書き込み動作であることを
特徴とする。 （59）（58）において、前記メモリセルは、“１”状態
は第１のしきい値レベルを有し、“２”状態は第２のし
きい値レベルを有し、“３”状態は第３のしきい値レベ
ルを有し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎ
は３以上の自然数）は第ｉのしきい値レベルを有するよ
うなｎ値を記憶するものであり、メモリセルが“１”状
態のしきい値レベルである場合に、メモリセルの外部か
ら入力する書き込みデータに基づいて前記第１の書き込
みが行なわれ、前記メモリセルを“１”状態，“２”状
態，…，“ｍ−１”状態，“ｍ”状態（ｍは２以上の自
然数）のいずれかのしきい値レベルにする第１の書き込
みモードと、メモリセルが“１”状態，“２”状態，
…，“ｍ−１”状態，“ｍ”状態のいずれかのしきい値
レベルである場合に前記第２の書き込みが行なわれ、メ
モリセルの外部から入力する書き込みデータとメモリセ
ルのしきい値レベルに基づいて、前記メモリセルを
“１”状態，“２”状態，…，“ｋ−１”状態，“ｋ”
状態（ｋはｍより大きい自然数）のいずれかのしきい値
レベルにする第２の書き込みモードとを有することを特
徴とする。
【００６２】（60）（53）〜（57）において、前記メモ
リセルは、“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは４以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するものであり、
メモリセルが“１”状態，“２”状態，…，“ｒ−１”
状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
しきい値レベルである場合に前記第ｐの書き込みが行な
われ、メモリセルの外部から入力する書き込みデータと
メモリセルのしきい値レベルに基づいて、前記メモリセ
ルを“１”状態，“２”状態，…，“ｓ−１”状態，
“ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
込みモードと、メモリセルが“１”状態，“２”状態，
…，“ｓ−１”状態，“ｓ”状態のいずれかのしきい値
レベルである場合に前記第ｐ＋１の書き込みが行なわ
れ、メモリセルの外部から入力する書き込みデータとメ
モリセルのしきい値レベルに基づいて、前記メモリセル
を“１”状態，“２”状態，…，“ｔ−１”状態，
“ｔ”状態（ｔはｓより大きい自然数）のいずれかのし
きい値レベルにする第ｊ＋１の書き込みモードとを有す
ることを特徴とする。
【００６３】（61）所定の複数個のメモリセルからなる
メモリセル群が書き込み単位となるページを形成する半
導体記憶装置において、前記メモリセルは複数ビットの
データの記憶が可能なｎ値（ｎは３以上の自然数）記憶
メモリセルであり、第ｐ（ｐは１以上の自然数）の書き
込み動作及び第ｐ＋１の書き込み動作による前記メモリ
セルへの複数ビットのデータの書き込みの際、第１のペ
ージに属するメモリセル群に第ｐの書き込み動作を行な
い、第２のページに属するメモリセル群に第ｐの書き込
み動作を行なった後、前記第１のページに属するメモリ
セル群に第ｐ＋１の書き込み動作を行なうことを特徴と
する。
【００６４】（62）複数ビットのデータの記憶が可能な
メモリセルと、前記メモリセルの書き込みデータを保持
するデータ回路と、前記データ回路に保持された書き込
みデータに応じて前記メモリセルへの書き込み動作を行
なう書き込み手段と、前記データ回路に保持された書き
込みデータが前記メモリセルに書き込まれたか否かを検
出して、所望の書き込みが行なわれたことが検出される
まで前記書き込み手段による前記メモリセルへの書き込
み動作を繰り返させるベリファイ手段とを備え、所定の
複数個のメモリセルからなるメモリセル群が書き込み単
位となるページを形成する半導体記憶装置において、第
ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋１
の書き込み動作による前記メモリセルへの複数ビットの
データの書き込みの際、第１のページに属するメモリセ
ル群に第ｐの書き込み動作を行ない、第２のページに属
するメモリセル群に第ｐの書き込み動作を行なった後、
前記第１のページに属するメモリセル群に第ｐ＋１の書
き込み動作を行なうことを特徴とする。
【００６５】（63）（61）、（62）において、前記第１
のページに属するメモリセル群への第ｐ＋１の書き込み
動作に引き続いて、前記第２のページに属するメモリセ
ル群に第ｐ＋１の書き込み動作を行なうことを特徴とす
る。 （64）（62）において、前記第１のページに属するメモ
リセル群への第ｐの書き込み動作の結果、第１のページ
を形成するメモリセル群の全てのメモリセルで所望の書
き込みが行なわれたことを前記ベリファイ手段で検出し
た後、前記書き込み手段による前記第２のページに属す
るメモリセル群への第ｐの書き込み動作が行なわれるこ
とを特徴とする。
【００６６】（65）（62）において、前記第２のページ
に属するメモリセル群への第ｐの書き込み動作の結果、
第２のページを形成するメモリセル群の全てのメモリセ
ルで所望の書き込みが行なわれたことを前記ベリファイ
手段で検出した後、前記書き込み手段による前記第１の
ページに属するメモリセル群への第ｐ＋１の書き込み動
作が行なわれることを特徴とする。 （66）（61）〜（65）において、前記第ｐの書き込み動
作が第１の書き込み動作であり、前記第ｐ＋１の書き込
み動作が第２の書き込み動作であることを特徴とする。
【００６７】（67）（66）において、前記メモリセル
は、“１”状態は第１のしきい値レベルを有し、“２”
状態は第２のしきい値レベルを有し、“３”状態は第３
のしきい値レベルを有し、“ｉ”状態（ｉはｎ以下の自
然数であり、ｎは３以上の自然数）は第ｉのしきい値レ
ベルを有するようなｎ値を記憶するものであり、メモリ
セルが“１”状態のしきい値レベルである場合に、メモ
リセルの外部から入力する書き込みデータに基づいて前
記第１の書き込みが行なわれ、前記メモリセルを“１”
状態，“２”状態，…，“ｍ−１”状態，“ｍ”状態
（ｍは２以上の自然数）のいずれかのしきい値レベルに
する第１の書き込みモードと、メモリセルが“１”状
態，“２”状態，…，“ｍ−１”状態，“ｍ”状態のい
ずれかのしきい値レベルである場合に前記第２の書き込
みが行なわれ、メモリセルの外部から入力する書き込み
データとメモリセルのしきい値レベルに基づいて、前記
メモリセルを“１”状態，“２”状態，…，“ｋ−１”
状態，“ｋ”状態（ｋはｍより大きい自然数）のいずれ
かのしきい値レベルにする第２の書き込みモードとを有
することを特徴とする。
【００６８】（68）（61）〜（65）において、前記メモ
リセルは、“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは４以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するものであり、
メモリセルが“１”状態，“２”状態，…，“ｒ−１”
状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
しきい値レベルである場合に前記第ｐの書き込みが行な
われ、メモリセルの外部から入力する書き込みデータと
メモリセルのしきい値レベルに基づいて、前記メモリセ
ルを“１”状態，“２”状態，…，“ｓ−１”状態，
“ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
込みモードと、メモリセルが“１”状態，“２”状態，
…，“ｓ−１”状態，“ｓ”状態のいずれかのしきい値
レベルである場合に前記第ｐ＋１の書き込みが行なわ
れ、メモリセルの外部から入力する書き込みデータとメ
モリセルのしきい値レベルに基づいて、前記メモリセル
を“１”状態，“２”状態，…，“ｔ−１”状態，
“ｔ”状態（ｔはｓより大きい自然数）のいずれかのし
きい値レベルにする第ｊ＋１の書き込みモードとを有す
ることを特徴とする。
【００６９】（69）（61）〜（68）において、装置内の
全ページに属するメモリセル群に対しそれぞれ前記第ｐ
の書き込み動作が行なわれた後、第１のページに属する
メモリセル群への前記第ｐ＋１の書き込み動作が行なわ
れることを特徴とする。 （70）（53）〜（69）において、前記第ｐ＋１の書き込
み動作の行なわれた回数が各ページ毎に記憶され、この
回数に基づいて書き込み順が決定されることを特徴とす
る。 （71）（43）〜（70）において、前記メモリセルは、所
定の複数個が１本のワード線を共有するとともに、前記
ワード線を共有する所定の複数個のメモリセルからなる
メモリセル群が、書き込み単位となるページを形成する
ことを特徴とする。
【００７０】（72）複数ビットのデータの記憶が可能な
メモリセルを備えた半導体記憶装置を複数個記憶部とし
て具備した記憶システムにおいて、前記メモリセルは、
各半導体記憶装置毎にそれぞれ所定の複数個のメモリセ
ルからなるメモリセル群が書き込み単位となるページを
形成し、第ｐ（ｐは１以上の自然数）の書き込み動作及
び第ｐ＋１の書き込み動作による前記メモリセルへの複
数ビットのデータの書き込みの際、第１の半導体記憶装
置内のページに属するメモリセル群に第ｐの書き込み動
作を行ない、第２の半導体記憶装置内のページに属する
メモリセル群に同様の第ｐの書き込み動作を行なった
後、前記第１の半導体記憶装置内のページに属するメモ
リセル群に第ｐ＋１の書き込み動作を行なうことを特徴
とする。 （73）（72）において、前記第１の半導体記憶装置内の
ページに属するメモリセル群への第ｐ＋１の書き込み動
作に引き続いて、前記第２の半導体記憶装置内のページ
に属するメモリセル群に第ｐ＋１の書き込み動作を行な
うことを特徴とする。
【００７１】（74）（73）において、前記第１の半導体
記憶装置内の１部のページに属するメモリセル群のみに
前記第ｐ＋１の書き込み動作を行なった後、前記第２の
半導体記憶装置内のページに属するメモリセル群に第ｐ
＋１の書き込み動作を行なうことを特徴とする。 （75）（72）〜（74）において、前記第ｐの書き込み動
作が第１の書き込み動作であり、前記第ｐ＋１の書き込
み動作が第２の書き込み動作であることを特徴とする。
【００７２】（76）（75）において、前記メモリセル
は、“１”状態は第１のしきい値レベルを有し、“２”
状態は第２のしきい値レベルを有し、“３”状態は第３
のしきい値レベルを有し、“ｉ”状態（ｉはｎ以下の自
然数であり、ｎは３以上の自然数）は第ｉのしきい値レ
ベルを有するようなｎ値を記憶するものであり、メモリ
セルが“１”状態のしきい値レベルである場合に、メモ
リセルの外部から入力する書き込みデータに基づいて前
記第１の書き込みが行なわれ、前記メモリセルを“１”
状態，“２”状態，…，“ｍ−１”状態，“ｍ”状態
（ｍは２以上の自然数）のいずれかのしきい値レベルに
する第１の書き込みモードと、メモリセルが“１”状
態，“２”状態，…，“ｍ−１”状態，“ｍ”状態のい
ずれかのしきい値レベルである場合に前記第２の書き込
みが行なわれ、メモリセルの外部から入力する書き込み
データとメモリセルのしきい値レベルに基づいて、前記
メモリセルを“１”状態，“２”状態，…，“ｋ−１”
状態，“ｋ”状態（ｋはｍより大きい自然数）のいずれ
かのしきい値レベルにする第２の書き込みモードとを有
することを特徴とする。
【００７３】（77）（72）〜（74）において、前記メモ
リセルは、“１”状態は第１のしきい値レベルを有し、
“２”状態は第２のしきい値レベルを有し、“３”状態
は第３のしきい値レベルを有し、“ｉ”状態（ｉはｎ以
下の自然数であり、ｎは４以上の自然数）は第ｉのしき
い値レベルを有するようなｎ値を記憶するものであり、
メモリセルが“１”状態，“２”状態，…，“ｒ−１”
状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
しきい値レベルである場合に前記第ｐの書き込みが行な
われ、メモリセルの外部から入力する書き込みデータと
メモリセルのしきい値レベルに基づいて、前記メモリセ
ルを“１”状態，“２”状態，…，“ｓ−１”状態，
“ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
込みモードと、メモリセルが“１”状態，“２”状態，
…，“ｓ−１”状態，“ｓ”状態のいずれかのしきい値
レベルである場合に前記第ｐ＋１の書き込みが行なわ
れ、メモリセルの外部から入力する書き込みデータとメ
モリセルのしきい値レベルに基づいて、前記メモリセル
を“１”状態，“２”状態，…，“ｔ−１”状態，
“ｔ”状態（ｔはｓより大きい自然数）のいずれかのし
きい値レベルにする第ｊ＋１の書き込みモードとを有す
ることを特徴とする。
【００７４】（78）（72）〜（77）において、前記記憶
部を成す全ての半導体記憶装置内の全ページに属するメ
モリセル群に対しそれぞれ前記第ｐの書き込み動作が行
なわれた後、第１の半導体記憶装置内のページに属する
メモリセル群への前記第ｐ＋１の書き込み動作が行なわ
れることを特徴とする。 （79）（72）〜（78）において、前記半導体記憶装置の
動作を制御する手段をさらに具備することを特徴とす
る。 （80）（79）において、前記半導体記憶装置の動作を制
御する手段が、前記ページを形成する各メモリセル群へ
の書き込み順を制御することを特徴とする。 （81）（80）において、前記書き込み順がページ単位で
決定されることを特徴とする。 （82）（81）において、前記書き込み順が装置単位で決
定されることを特徴とする。
【００７５】以上のように構成された本発明によれば、
例えば４値セルの場合だと、第１の書き込み動作により
メモリセルを“１”状態又は“２”状態に書き込み、第
２の書き込み動作により“１”状態をそのまま保持する
か“３”状態に書き込み、さらに“２”状態をそのまま
保持するか“４”状態に書き込むことにより、４値の書
き込みを行なうことができる。すなわち、２回の書き込
み動作により４値の書き込みを行なうことができる。
【００７６】従って、第１の書き込み動作は２値セル、
第２の書き込み動作は３値セルとほぼ同様に行なうこと
ができる。その結果、書き込み回路は簡略化され、書き
込みも高速化される。同様に４値セル以外の多値セルに
ついても、メモリセル内のデータを複数のビットに分け
てそれぞれの書き込み動作を行なうことにより、書き込
みを高速化することが可能となる。
【００７７】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 ［第１の実施形態］図１は、本発明の第１の実施形態に
係わるＥＥＰＲＯＭを説明するためのもので、１つのワ
ード線に接続するメモリセルを表した図である。従来の
４値メモリセルと異なり、図１では外部から入力した書
き込みデータのうち、先頭アドレスからＡ0 をメモリセ
ルＭＣ１に、次のＡ1 をメモリセルＭＣ２に、その次の
Ａ2をメモリセルＭＣ３に、というようにアドレスＡ0
からＡ127 のデータを書き込む。
【００７８】＜上位ページへの書き込み＞上記のアドレ
スＡ0 からＡ127 までが第１のページ（上位ページ）を
構成する。書き込みの様子を示したのが図２、図３であ
る。Ａ0 がＬｏｗならばメモリセルは消去状態
（“１”）を保ち、Ａ0 がＨｉｇｈならばメモリセルは
“２”書き込みが行なわれる。このように上位ページ
（アドレスＡ0 からＡ127 ）への書き込みは２値メモリ
セルと同様に高速に行なわれる。
【００７９】＜下位ページへの書き込み＞次に入力する
アドレスＡ128 からＡ255 のデータが第２のページ（下
位ページ）を構成する。アドレスＡ128 をメモリセルＭ
Ｃ１に、次のＡ129 をメモリセルＭＣ２に、その次のＡ
130 をメモリセルＭＣ３に、というようにアドレスＡ12
8からＡ255 のデータを書き込む。書き込みの様子を示
したのが図３、図４である。下位ページを書き込む前に
は既に上位ページのデータがメモリセルに書き込まれて
いる。従って、下位ページを書き込む前ではメモリセル
の状態は図３のように“１”状態又は“２”状態であ
る。この後、例えばＡ128 がＬｏｗならばメモリセルは
書き込まれず、“１”状態又は“２”状態を保つ。
【００８０】一方、Ａ128 がＨｉｇｈならばメモリセル
は図３、図４のように、書き込みが行なわれる。つま
り、書き込み前が“１”状態のメモリセルは“３”状態
に書き込まれ、“２”状態のメモリセルは“４”状態に
書き込まれる。図４から分るように、“１”状態から
“３”状態への書き込み、或いは“２”状態から“４”
状態への書き込みは従来の書き込み方法（図７８）より
もしきい値変化量が小さいので、高速な書き込みが行な
われる。
【００８１】次に、図５を用いて読み出しについて説明
する。 ＜上位ページの読み出し＞第１のページ（上位ページ）
を読み出す場合には、メモリセルが“１”状態又は
“３”状態にあるのか、或いは“２”状態又は“４”状
態にあるのかを判定する。この場合、メモリセルの制御
ゲートに“３”状態と“２”状態の間の電圧（図５のＶ
１）を印加する。メモリセルトランジスタが導通すれば
メモリセルが“１”状態又は“３”状態にあることが分
り、その結果として、例えばＬｏｗデータが外部に出力
される。一方、メモリセルトランジスタが非導通状態を
保てば、メモリセルが“２”状態又は“４”状態にある
のかが分り、その結果として、例えばＨｉｇｈデータが
外部に出力される。
【００８２】＜下位ページの読み出し＞第２のページ
（下位ページ）を読み出す場合には、メモリセルが
“１”状態又は“２”状態にあるか、或いは“３”状態
又は“４”状態にあるかを判定する。この場合、メモリ
セルの制御ゲートに“３”状態と“２”状態の間の電圧
（図５のＶ１）を印加する。メモリセルトランジスタが
導通すればメモリセルが“１”状態又は“３”状態にあ
ることが分る。次に、メモリセルの制御ゲートにまず
“１”状態と“３”状態の間の電圧（図５のＶ２）を印
加することにより、メモリセルが“１”状態であるか否
かが分る。
【００８３】次に、メモリセルの制御ゲートにまず
“２”状態と“４”状態の間の電圧（図５のＶ３）を印
加することにより、メモリセルが“４”状態であるか否
かが分る。これにより、メモリセルが“１”状態又は
“２”状態にあるか、或いは“３”状態又は“４”状態
にあるかを判定する。“１”状態又は“２”状態にある
と、例えばＬｏｗデータが外部に出力される。一方、メ
モリセルトランジスタが“３”状態又は“４”状態にあ
ると、例えばＨｉｇｈデータが外部に出力される。
【００８４】上記の実施形態では図３のように、第２の
書き込み動作で書き込まれる“３”状態のしきい値レベ
ルが、第１の書き込み動作で書き込まれる“２”状態の
しきい値レベルより小さく設定されている。これは、３
値セルと同様の書き込み動作が行なわれる第２の書き込
み動作につき、２値セルと同様の書き込み動作が行なわ
れる第１の書き込み動作に比してしきい値変化量を小さ
くした方が、書き込みの高速化の点で有利となるからで
ある。ただし、書き込みデータのしきい値レベルの設定
の仕方はこれに限らず、大いに任意性を有する。例えば
図６のように設定してもよい。
【００８５】図６の実施形態では、“１”状態、“２”
状態、“３”状態及び“４”状態のしきい値レベルが図
７４に示した従来の例と同様の大小関係を有しており、
第２の書き込み動作で書き込まれる“３”状態のしきい
値レベルが、第１の書き込み動作で書き込まれる“２”
状態のしきい値レベルより大きく設定されている。しか
しながら、ここでは図３と同様上位ページは“１”又は
“２”であり、外部から入力した書き込みデータが図３
と同様にしてメモリセルに書き込まれる。つまり、アド
レスＡ0 がＬｏｗならばメモリセルＭＣ１は“１”状態
を保ち、アドレスＡ0 がＨｉｇｈならばメモリセルＭＣ
１は“２”状態に書き込まれる。一方、下位ページが書
き込まれる前ではメモリセルＭＣ１は“１”状態又は
“２”状態であり、Ａ128 がＬｏｗならばメモリセルＭ
Ｃ１は“１”状態又は“２”状態を保つ。一方、Ａ128
がＨｉｇｈならば、“１”状態又は“２”状態のメモリ
セルＭＣ１はそれぞれ“３”状態、“４”状態に書き込
まれる。
【００８６】以上で説明したように、１つのメモリセル
に蓄えられている多値データを複数のページに分けるこ
とにより、高速な書き込みが可能になる。例えば、１つ
のメモリセルに４値のデータを蓄える場合には、第１の
ページ及び第２のページとすればよい。１つのメモリセ
ルに８値のデータを蓄える場合には、第１のページ、第
２のページ、第３のページとすればよい。さらに、例え
ば１つのメモリセルに１６値のデータを蓄える場合に
は、第１のページ、第２のページ、第３のページ、第４
のページとすればよい。つまり、１つのメモリセルに２
n （ｎは自然数）値のデータを蓄える場合には、第１，
第２，…，第ｎのページとすればよい。
【００８７】このように本実施形態によれば、１つのメ
モリセルに３値以上の値を記憶する多値半導体記憶装置
において、１つのメモリセル内のデータを複数のページ
に分けて書き込むことにより、書き込みが高速化され
る。上記実施形態ではＥＥＰＲＯＭについて説明した
が、本発明は多値記憶を行なうＳＲＡＭ，ＤＲＡＭ、マ
スクＲＯＭ等に対しても有効である。
【００８８】以下ではブロック図を用いて、本実施形態
をより詳細に説明する。多値半導体記憶装置のブロック
図が図７である。メモリセルがマトリクス状に配置され
て構成されるメモリセルアレイ１に対して、メモリセル
を選択したり、制御ゲートに書き込み電圧及び読み出し
電圧を印加する制御ゲート・選択ゲート駆動回路２が設
けられる。制御ゲート・選択ゲート駆動回路２はアドレ
スバッファ５につながりアドレス信号を受ける。データ
回路３は、書き込みデータを保持したり、メモリセルの
データを読み出したりするための回路である。データ回
路３はデータ入出力バッファ４につながり、アドレスバ
ッファ５からのアドレス信号を受ける。データ入出力バ
ッファ４は、チップ外部とのデータ入出力制御を行な
う。
【００８９】メモリセルの書き込み、読み出しを示した
のが図８、図９である。少なくとも１つのメモリセルを
含むメモリセルユニットはビット線を介してデータ回路
に接続する。図中、ワード線ＷＬ１をゲート電極として
共有するメモリセルはＭＣ１，ＭＣ２，ＭＣ３，…，Ｍ
Ｃ１２７，ＭＣ１２８である。
【００９０】＜書き込み＞書き込みを説明する図が図８
である。まず、アドレスＡ0 からＡ127 までに対応する
１ページ目（上位ページ）の書き込みを説明する。Ａ0
のデータが第１のデータ回路にラッチされ、Ａ1 のデー
タが第２のデータ回路にラッチされる。同様に、Ａ126
のデータが第１２７のデータ回路に、Ａ127 のデータが
第１２８のデータ回路にラッチされる。データ回路にラ
ッチしたデータに従って、ワード線ＷＬ１を共有する、
ＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣ１２７，ＭＣ１２８
に上位ページの書き込みが行なわれる。
【００９１】次に、アドレスＢ0 からＢ127 までに対応
する２ページ目（下位ページ）の書き込みを説明する。
Ｂ0 のデータが第１のデータ回路にラッチされ、Ｂ1 の
データが第２のデータ回路にラッチされる。同様に、Ｂ
126 のデータが第１２７のデータ回路に、Ｂ127 のデー
タが第１２８のデータ回路にラッチされる。アドレスＢ
0 からＢ127 の下位ページの書き込みデータを第１のデ
ータ回路から第１２８のデータ回路にラッチしている間
に、メモリセルに書き込まれたアドレスＡ0 からＡ127
の上位ページのデータを第１のデータ回路から第１２８
のデータ回路に読み出し、保持する。データ回路にラッ
チしたＡ0 からＡ127 の上位ページのデータ及びＢ0 か
らＢ127 の下位ページの書き込みデータに従って、ワー
ド線ＷＬ１を共有する、ＭＣ１，ＭＣ２，ＭＣ３，…，
ＭＣ１２７，ＭＣ１２８に下位ページ書き込みが行なわ
れる。
【００９２】＜読み出し＞読み出しを説明する図が図９
である。まず、アドレスＡ0 からＡ127 までに対応する
１ページ目（上位ページ）の読み出しを説明する。メモ
リセルＭＣ１からＡ0 のデータが第１のデータ回路に読
み出され、メモリセルＭＣ２からＡ1 のデータが第２の
データ回路に読み出される。同様に、メモリセルＭＣ１
２７からＡ126 のデータが第１２７のデータ回路に、メ
モリセルＭＣ１２８からＡ127 のデータが第１２８のデ
ータ回路にラッチされる。以上のように、ワード線ＷＬ
１を共有する、ＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣ１２
７，ＭＣ１２８の上位ページのデータがデータ回路に読
み出される。
【００９３】次にアドレスＢ0 からＢ127 までに対応す
る２ページ目（下位ページ）の読み出しを説明する。メ
モリセルＭＣ１からＢ0 のデータが第１のデータ回路に
読み出され、メモリセルＭＣ２からＢ1 のデータが第２
のデータ回路に読み出される。同様に、メモリセルＭＣ
１２７からＢ126 のデータが第１２７のデータ回路に、
メモリセルＭＣ１２８からＢ127 のデータが第１２８の
データ回路に読み出される。以上のように、ワード線Ｗ
Ｌ１を共有する、ＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣ１
２７，ＭＣ１２８の下位ページのデータがデータ回路に
読み出される。
【００９４】メモリセルユニットは１個又は複数個のメ
モリセル、及び０個又は１個又は複数個の選択ＭＯＳト
ランジスタから構成されている。メモリセルユニットの
例を幾つか図１０に示した。図１０（ａ）はいわゆるＮ
ＡＮＤ型ＥＥＰＲＯＭ又はＮＡＮＤ型マスクＲＯＭ、図
１０（ｂ）は図１０（ａ）の選択ＭＯＳトランジスタの
しきい値が異なる（Ｅ-type 、Ｉ-type ）場合である。
図１０（ｃ）は選択ＭＯＳトランジスタを３個設けた場
合のＮＡＮＤ型不揮発性メモリの一例、図１０（ｄ）は
選択ＭＯＳトランジスタを４個設けた場合のＮＡＮＤ型
不揮発性メモリの一例である（図中Ｅ-type 選択ＭＯＳ
トランジスタのしきい値は正、Ｄ-type選択ＭＯＳトラ
ンジスタのしきい値は負である。）。なお、ＮＡＮＤセ
ルの構成は図７４及び図７５と、メモリセルアレイの構
成は図７６と同様である。
【００９５】さらに、図１１（ａ）はＮＯＲ型ＥＥＰＲ
ＯＭ又はＮＯＲ型マスクＲＯＭである。図１１（ｂ）
（ｃ）はＮＯＲ型不揮発性メモリに選択ＭＯＳトランジ
スタを１個或いは２個設けた場合の一例である。図１２
（ａ）はソース及びドレインを複数個のメモリセルで共
有して、メモリセルが並列接続されたものである。図１
２（ｂ）は複数個のメモリセルを並列接続したものに、
選択ＭＯＳトランジスタを１個接続したもの（公知例 O
noda,H.,et al.,IEDM Tech.Dig,1992,p.599 ）である。
図１２（ｃ）は複数個のメモリセルを並列接続したもの
に、選択ＭＯＳトランジスタを２個接続したもの（公知
例 Kume,H.,et al,.IEDM Tech.Dig 、1992,p991、Hisamu
ne,Y.,et al.,IEDM Tech.Dig,1992,p19 ）である。図１
３は複数のメモリセルを並列に接続した別の例である
（公知例 Bergemont,A.,et al,.IEDMTech.Dig,1993,p15
）。
【００９６】［第２の実施形態］４値ＮＡＮＤフラッシ
ュメモリを例にとり、図面を参照して本実施形態を説明
する。図７は、多値記憶式ＥＥＰＲＯＭの構成を示して
いる。メモリセルがマトリクス状に配置されて構成され
るメモリセルアレイ１に対して、メモリセルを選択した
り、制御ゲートに書き込み電圧及び読み出し電圧を印加
する制御ゲート・選択ゲート駆動回路２が設けられる。
制御ゲート・選択ゲート駆動回路２はアドレスバッファ
５につながりアドレス信号を受ける。データ回路３は、
書き込みデータに保持したり、メモリセルのデータを読
み出したりするための回路である。データ回路３はデー
タ入出力バッファ４に繋がり、アドレスバッファ５から
のアドレス信号を受ける。データ入出力バッファ４は、
ＥＥＰＲＯＭ外部とのデータ入出力制御を行なう。
【００９７】図１４は、図７に見られるメモリセルアレ
イ１とデータ回路３を示している。メモリセルＭ1 〜Ｍ
4 が直列に接続されＮＡＮＤ型セルを構成している。そ
の両端は、選択トランジスタＳ1 ，Ｓ2 を介して、それ
ぞれビット線ＢＬ、ソース線Ｖｓに接続される。また、
４本の制御ゲートＣＧ１〜ＣＧ４に繋がるメモリセル群
でブロックを形成する。“ページ”，“ブロック”は制
御ゲート・選択ゲート駆動回路２によって選択される。
各ビット線ＢＬ0A〜ＢＬmAには、データ回路３-0〜３-m
が接続され、対応するメモリセルへの書き込みデータを
一時的に記憶したりする。この実施形態はオープン・ビ
ット線配置なのでデータ回路３-0〜３-mにはビット線Ｂ
Ｌ0B〜ＢＬmBも接続される。
【００９８】図１５は、メモリセルＭに４つの書き込み
状態を設けることによって４値記憶する場合の、メモリ
セルＭのしきい値電圧と４つの書き込み状態（４レベル
データ“１”，“２”，“３”，“４”）の関係を示し
ている。データ“１”の状態は消去後の状態と同じで、
例えば負のしきい値を持つ。“２”状態は、例えば０．
５Ｖから０．８Ｖの間のしきい値を持つ。“３”状態
は、例えば１．５Ｖから１．８Ｖの間のしきい値を持
つ。“４”状態は、例えば２．５Ｖから２．８Ｖの間の
しきい値を持つ。
【００９９】メモリセルＭの制御ゲートＣＧに、読み出
し電圧VCG3R を印加して、メモリセルが“ＯＮ”か“Ｏ
ＦＦ”かでメモリセルのデータが「“１”，“２”のい
ずれかか“３”，“４”のいずれか」を検出できる。続
けて、読み出し電圧VCG4R ，VCG2R を印加することでメ
モリセルのデータが完全に検出される。読み出し電圧VC
G2R ，VCG3R ，VCG4R は例えばそれぞれ０Ｖ，１Ｖ，２
Ｖとされる。電圧VCG2V ，VCG3V ，VCG4V はベリファイ
電圧と呼ばれ、データ書き込み時にはこれらベリファイ
電圧を制御ゲートに印加してメモリセルＭの状態を検出
し、充分書き込みが行なわれたか否かをチェックする。
例えばそれぞれ０．５Ｖ，１．５Ｖ，２．５Ｖとされ
る。
【０１００】図１６はデータ回路を示している。データ
回路は２つのラッチ回路（第１のラッチ回路及び第２の
ラッチ回路）を含む。書き込みの際には、２ビットの書
き込みデータはこの２つのラッチ回路に蓄えられる。読
み出しの際には、読み出した４値データはこの２つのラ
ッチ回路に蓄えられ、その後ＩＯ１を介してチップ外部
に出力される。本実施形態では１ページは２５６個のメ
モリセルで構成される。つまり、同じ制御ゲート、選択
ゲートで同時に選択されるメモリセルの数は２５６個で
ある。ここで、５１２ビットの２ページ分のデータを書
き込み、そして読み出す場合を例にとって説明する。５
１２ビットのデータは上位ページと、下位ページのデー
タから構成される。上位ページのデータはカラムアドレ
スＡ0 ，Ａ1 ，Ａ2 ，…，Ａ254 ，Ａ255 に対応し、下
位ページのデータはカラムアドレスＢ0 ，Ｂ1 ，Ｂ2 ，
…，Ｂ254 ，Ｂ255 に対応する。
【０１０１】＜上位ページ（Ａ0 ，Ａ1 ，Ａ2 ，…，Ａ
254 ，Ａ255 ）の書き込み＞まず、先頭アドレスＡ0 の
書き込みデータは第１のラッチ回路ＲＴ1-0 に入力し、
そして保持される。続いて、アドレスＡ1 ，Ａ2 ，…，
Ａ254 ，Ａ255 の書き込みデータは第１のラッチ回路Ｒ
Ｔ1-1 ，ＲＴ1-2 ，…，ＲＴ1-254 ，ＲＴ1-255 に入力
し、保持される。その後、データ回路内の第１のラッチ
回路に保持された１ビットの書き込みデータに従ってメ
モリセルに書き込みが行なわれ、“１”状態又は“２”
状態になる。もし、データが２５６ビットに満たない場
合には、データ回路内の第１のラッチ回路には書き込み
データの入力されないものがある。この場合には、メモ
リセルの書き込み状態が、しきい値レベルが低い“１”
状態になるように第１のラッチ回路に書き込みデータを
設定すればよい。
【０１０２】＜下位ページ（Ｂ0 ，Ｂ1 ，Ｂ2 ，…，Ｂ
254 ，Ｂ255 ）の書き込み＞まず、先頭アドレスＢ0 の
書き込みデータは第１のラッチ回路ＲＴ1-0 に入力し、
そして保持される。続いてアドレスＢ1 ，Ｂ2 ，…，Ｂ
254 ，Ｂ255 の書き込みデータは第１のラッチ回路ＲＴ
1-1 ，ＲＴ1-2 ，…，ＲＴ1-254 ，ＲＴ1-255 に入力
し、保持される。外部から入力した書き込みデータを第
１のラッチ回路にロードしている間に、メモリセルに既
に書き込まれているアドレスＡ0 ，Ａ1，Ａ2 ，…，Ａ
254 ，Ａ255 の書き込みデータを読み出し、第２のラッ
チ回路ＲＴ2-0 ，ＲＴ2-1 ，…，ＲＴ2-254 ，ＲＴ2-25
5 に入力する。その後、データ回路内の２つのラッチ回
路に保持された２ビットの書き込みデータに従ってメモ
リセルに書き込みが行なわれる。
【０１０３】すなわち、“１”又は“２”を保つか、或
いは“１”から“３”又は“２”から“４”への書き込
みが行なわれる。もし、データが５１２ビットに満たな
い場合には、データ回路内のラッチ回路のうち、データ
が入力しないものがある。この場合には、メモリセルの
書き込み状態が、しきい値レベルができるだけ低い
“１”状態又は“２”状態又は“３”状態になるよう
に、データが入力しないラッチ回路のデータを設定すれ
ばよい。
【０１０４】＜読み出し＞読み出し手順を図１７に示し
た。まず、読み出すメモリセルのワード線に“２”状態
と“３”状態の間の電圧Ｖp1を印加する。メモリセルが
導通状態になればメモリセルが“１”又は“２”状態で
あり、メモリセルが非導通状態になればメモリセルは
“３”又は“４”状態である。このようにしてカラムア
ドレスＢ0 ，Ｂ1 ，Ｂ2 ，…，Ｂ254 ，Ｂ255 に相当す
る下位ページの読み出しデータを第２のラッチ回路に保
持する。下位ページ（カラムアドレスＢ0 ，Ｂ1 ，
Ｂ2 ，…，Ｂ254 ，Ｂ255 ）を読み出す場合には、ここ
でデータをＩＯ１を介してチップ外部に出力する。上位
ページを読み出す場合には、更に読み出しを続行する。
選択ワード線にＶp2を印加すると、メモリセルが“４”
状態であるか、或いは“１”又は“２”又は“３”状態
であるかが分る。読み出したデータは第１のラッチ回路
に保持する。
【０１０５】最後に、選択ワード線にＶp3を印加する
と、メモリセルが“１”状態であるか、或いは“２”又
は“３”又は“４”状態であるかが分る。これにより、
メモリセルに蓄えられたカラムアドレスＡ0 ，Ａ1 ，Ａ
2 ，…，Ａ254 ，Ａ255 に相当する読み出しデータを第
１のラッチ回路に保持する。この後、第１のラッチ回路
に保持されたカラムアドレスＡ0 ，Ａ1 ，Ａ2 ，…，Ａ
254 ，Ａ255 に相当するデータをチップ外部に出力す
る。
【０１０６】以下では、より詳細に動作を説明する。多
値記憶式ＥＥＰＲＯＭの構成は、図７と同様である。Ｎ
ＡＮＤセルの構成は例えば図７４及び図７５と、メモリ
セルアレイの構成は図７６と同様である。メモリセルの
書き込み状態としきい値の関係は、図１５と同様であ
る。図１８が、データ回路３の具体例である。
【０１０７】本実施形態は４値記憶を例に構成されてい
る。ｎチャネルＭＯＳトランジスタＱn21 ，Ｑn22 ，Ｑ
n23 とｐチャネルＭＯＳトランジスタＱp9，Ｑp10 ，Ｑ
p11で構成されるフリップ・フロップＦＦ１とｎチャネ
ルＭＯＳトランジスタＱn29，Ｑn30 ，Ｑn31 とｐチャ
ネルＭＯＳトランジスタＱp16 ，Ｑp17 ，Ｑp18 で構成
されるＦＦ２に、書き込み／読み出しデータをラッチす
る。また、これらはセンスアンプとしても動作する。
【０１０８】フリップ・フロップＦＦ１，ＦＦ２は、
「“１”書き込みをするか、“２”書き込みをするか、
“３”書き込みをするか、“４”書き込みをするか」を
書き込みデータ情報としてラッチし、メモリセルが
「“１”の情報を保持しているか、“２”の情報を保持
しているか、“３”の情報を保持しているか、“４”の
情報を保持しているか」を読み出しデータ情報としてセ
ンスしラッチする。
【０１０９】データ入出力線ＩＯＡ，ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
n28 ，Ｑn27 を介して接続される。データ入出力線ＩＯ
Ａ，ＩＯＢとフリップ・フロップＦＦ２は、ｎチャネル
ＭＯＳトランジスタＱn35 ，Ｑn36 を介して接続され
る。データ入出力線ＩＯＡ，ＩＯＢは、図７中のデータ
入出力バッファ４にも接続される。フリップ・フロップ
ＦＦ１に保持された読み出しデータはＣＥＮＢ１が活性
化されることにより、ＩＯＡ及びＩＯＢに出力される。
フリップ・フロップＦＦ２に保持された読み出しデータ
はＣＥＮＢ２が活性化されることにより、ＩＯＡ及びＩ
ＯＢに出力される。
【０１１０】ｎチャネルＭＯＳトランジスタＱn26 ，Ｑ
n34 は、それぞれフリップ・フロップＦＦ１，ＦＦ２を
信号ＥＣＨ１，ＥＣＨ２が“Ｈ”となってイコライズす
る。ｎチャネルＭＯＳトランジスタＱn24 ，Ｑn32 は、
フリップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパシタ
Ｑd1の接続を制御する。ｎチャネルＭＯＳトランジスタ
Ｑn25 ，Ｑn33 は、フリップ・フロップＦＦ１，ＦＦ２
とＭＯＳキャパシタＱd2の接続を制御する。
【０１１１】ｐチャネルＭＯＳトランジスタＱp12C，Ｑ
p13Cで構成される回路は、活性化信号ＶＲＦＹＢＡＣに
よって、フリップ・フロップＦＦ１のデータに応じて、
ＭＯＳキャパシタＱd1のゲート電圧を変更する。ｐチャ
ネルＭＯＳトランジスタＱp14C，Ｑp15Cで構成される回
路は、活性化信号ＶＲＦＹＢＢＣによって、フリップ・
フロップＦＦ１のデータに応じて、ＭＯＳキャパシタＱ
d2のゲート電圧を変更する。ｎチャネルＭＯＳトランジ
スタＱn1C ，Ｑn2C で構成される回路は、活性化信号Ｖ
ＲＦＹＢＡ１Ｃによって、フリップ・フロップＦＦ２の
データに応じて、ＭＯＳキャパシタＱd1のゲート電圧を
変更する。ｎチャネルＭＯＳトランジスタＱn3C ，Ｑn4
C で構成される回路は、活性化信号ＶＲＦＹＢＢ１Ｃに
よって、フリップ・フロップＦＦ２のデータに応じて、
ＭＯＳキャパシタＱd2のゲート電圧を変更する。
【０１１２】ＭＯＳキャパシタＱd1，Ｑd2は、ディプリ
ーション型ｎチャネルＭＯＳトランジスタで構成され、
ビット線容量より充分小さくされる。ｎチャネルＭＯＳ
トランジスタＱn37 は、信号ＰＲＥＡによってＭＯＳキ
ャパシタＱd1を電圧ＶＡに充電する。ｎチャネルＭＯＳ
トランジスタＱn38 は、信号ＰＲＥＢによってＭＯＳキ
ャパシタＱd2を電圧ＶＢに充電する。ｎチャネルＭＯＳ
トランジスタＱn39 ，Ｑn40 は、信号ＢＬＣＡ，ＢＬＣ
Ｂによって、データ回路３とビット線ＢＬａ，ＢＬｂの
接続をそれぞれ制御する。ｎチャネルＭＯＳトランジス
タＱn37 ，Ｑn38 で構成される回路はビット線電圧制御
回路を兼ねる。
【０１１３】次に、このように構成されたＥＥＰＲＯＭ
の動作を、タイミング図に従って説明する。以下では制
御ゲートＣＧ２Ａが選択されている場合を示す。 ＜上位ページの書き込み＞ (1) 上位ページのプログラム 書き込み動作前に、入力されたデータは、データ入出力
バッファ４を経て、データ回路３に入力される。１ペー
ジの大きさが２５６ビットであり、データ回路は２５６
個あるとすると、入力した上位ページの２５６ビットの
書き込みデータは、カラム活性化信号ＣＥＮＢ１が
“Ｈ”で、ＩＯＡ，ＩＯＢを介してフリップ・フロップ
ＦＦ１に入力する。書き込みデータとＦＦ１のノードＮ
３Ｃ，Ｎ４Ｃの関係が図１９である。入力データがＨｉ
ｇｈの場合には“１”状態を保ち、入力データがＬｏｗ
の場合には“２”状態に書き込まれる。
【０１１４】書き込み動作は図２０に示されている。時
刻ｔ1sにＶＲＦＹＢＡＣが０Ｖになり、データ“１”が
保持されているデータ回路からはビット線書き込み制御
電圧Ｖccがビット線に出力される。その後、時刻ｔ2sに
RV1AがＶccになることにより、データ“２”が保持され
ているデータ回路からは０Ｖがビット線に出力される。
その結果、“１”書き込みするビット線はＶcc、“２”
書き込みするビット線は０Ｖになる。
【０１１５】時刻ｔ1sに制御ゲート・選択ゲート駆動回
路２によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccになる。選択
ゲートＳＧ２Ａは０Ｖである。次に、時刻ｔ3sに、選択
された制御ゲートＣＧ２Ａが高電圧Ｖpp（例えば２０
Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａ
がＶM （例えば１０Ｖ）となる。データ“２”が保持さ
れているデータ回路に対応するメモリセルでは、０Ｖの
チャネル電位と制御ゲートのＶppの電位差によって、浮
遊ゲートに電子が注入されしきい値が上昇する。データ
“１”が保持されているデータ回路に対応するメモリセ
ルでは、選択ゲートＳＧ１Ａが“ＯＦＦ”になるのでメ
モリセルのチャネルはフローティングになる。その結
果、メモリセルのチャネルは制御ゲートとの間の容量結
合により、８Ｖ程度になる。データ“１”を書き込むメ
モリセルではチャネルが８Ｖ、制御ゲートが２０Ｖなの
で、メモリセルへの電子の注入は行なわれず、消去状態
（“１”）を保つ。書き込み動作中、信号ＳＡＮ１，Ｓ
ＡＮ２，ＰＲＥＢ，ＢＬＣＢは“Ｈ”、信号ＳＡＰ１，
ＳＡＰ２，ＶＲＦＹＢＡ１Ｃ，ＲＶ１Ｂ，ＲＶ２Ｂ，Ｅ
ＣＨ１，ＥＣＨ２は“Ｌ”、電圧ＶＢは０Ｖである。
【０１１６】(2) 上位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、データ回路のデータを“１”に変更す
る。もし、所望のしきい値に達していなければ、データ
回路のデータを保持して再度書き込み動作を行なう。書
き込み動作と書き込みベリファイは全ての“２”書き込
みするメモリセルが所望のしきい値に達するまで繰り返
される。図１８及び図２１を用いて、この書き込みベリ
ファイ動作を説明する。まず、時刻ｔ1yc に、電圧Ｖ
Ａ，ＶＢがそれぞれ１．８Ｖ，１．５Ｖとなって、ビッ
ト線ＢＬａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖにな
る。信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離され、ビット線ＢＬａ，Ｂ
Ｌｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥＢ
が“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲー
ト電極であるノードＮ１，Ｎ２はフローティング状態に
なる。
【０１１７】続いて、時刻ｔ2yc に、制御ゲート・選択
ゲート駆動回路２によって選択されたブロックの選択さ
れた制御ゲートＣＧ２Ａは０．５Ｖ、非選択制御ゲート
ＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，
ＳＧ２ＡはＶccにされる。選択されたメモリセルのしき
い値が０．５Ｖ以下なら、ビット線電圧は１．５Ｖより
低くなる。選択されたメモリセルのしきい値が０．５Ｖ
以上なら、ビット線電圧は１．８Ｖのままとなる。時刻
ｔ3yc に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とされ、ビ
ット線の電位がＮ１，Ｎ２に転送される。その後、信号
ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａ
とＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャ
パシタＱd2は切り離される。
【０１１８】この後、時刻ｔ4yc にＶＲＦＹＢＡＣが
“Ｌ”となると、“１”書き込みデータが保持されてい
るデータ回路では、ｐチャネルＭＯＳトランジスタＱp1
2Cが“ＯＮ”であり、ノードＮ１はＶccとなる。その結
果、ノードＮ１は“１”書き込みの場合にはＶccにな
る。“２”書き込みの場合には、ｐチャネルＭＯＳトラ
ンジスタＱp12Cが“ＯＦＦ”する。つまり、“２”書き
込みが充分に行なわれた場合には、Ｎ１はＶccになり、
“２”書き込みが不充分の場合には、Ｎ１は０Ｖにな
る。その後、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。
【０１１９】この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”
となる。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｈ”、“Ｌ”となることで、時刻ｔ5yc にノードＮ１
の電圧がセンスされラッチされる。これで、“２”書き
込みデータを保持しているデータ回路のみ、対応するメ
モリセルのデータが充分“２”書き込み状態となったか
否かを検出する。メモリセルのデータが“２”であれ
ば、フリップ・フロップＦＦ１でノードＮ１の電圧をセ
ンスしラッチすることで書き込みデータは“１”に変更
される。メモリセルのデータが“２”でなければ、フリ
ップ・フロップＦＦ１でノードＮ１の電圧をセンスしラ
ッチすることで書き込みデータは“２”に保持される。
“１”書き込みデータを保持しているデータ回路の書き
込みデータは変更されない。
【０１２０】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
【０１２１】＜下位ページの書き込み＞ (1) 上位データの読み出しとデータ反転、及びデータロ
ード 下位ページを書き込むに先だって、メモリセルには上位
ページのデータが書き込まれ、図２２（ａ）のように、
“１”状態又は“２”状態になっている。下位ページの
データを外部からＩＯＡ，ＩＯＢを通じてフリップ・フ
ロップＦＦ１に入力すると同時に、メモリセルに蓄えら
れた上位ページのデータを読み出してフリップ・フロッ
プＦＦ２に保持する。図２２、図２３を用いてメモリセ
ルに書き込まれた上位ページのデータの読み出しを説明
する。
【０１２２】まず時刻ｔ1yd に、電圧ＶＡ，ＶＢがそれ
ぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，Ｂ
Ｌｂはそれぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣ
Ａ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯ
ＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャパシタ
Ｑd2は切り離され、ビット線ＢＬａ，ＢＬｂはフローテ
ィングとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となっ
て、ＭＯＳキャパシタＱd1，Ｑd2のゲート電極であるノ
ードＮ１，Ｎ２はフローティング状態になる。
【０１２３】続いて時刻ｔ2yd に、制御ゲート・選択ゲ
ート駆動回路２によって選択されたブロックの選択され
た制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲートＣＧ１
Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２
ＡはＶccにされる。選択されたメモリセルのしきい値が
０Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。
選択されたメモリセルのしきい値が０Ｖ以上なら、ビッ
ト線電圧は１．８Ｖのままとなる。時刻ｔ3yd に、信号
ＢＬＣＡ，ＢＬＣＢが“Ｈ”とされ、ビット線の電位が
Ｎ１，Ｎ２に転送される。その後、信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパ
シタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切
り離される。その後、信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”、“Ｌ”となることで、時刻ｔ4yd にノードＮ１
の電圧がセンスされラッチされる。この時のフリップ・
フロップＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図２２（ｂ）
になる。
【０１２４】この後に読み出したデータを反転する。例
えば“１”を読み出した場合、図２２（ｂ）のようにＮ
５Ｃは“Ｌ”であるが、データ反転動作によって“Ｈ”
にする。時刻ｔ5yd に、信号ＰＲＥＡ，ＰＲＥＢが
“Ｈ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート
電極であるノードＮ１，Ｎ２は１．８Ｖ，１．５Ｖにプ
リチャージされ、その後、フローティング状態になる。
続いて時刻ｔ6yd にＶＲＦＹＢＡ１Ｃが“Ｈ”となる
と、“２”書き込みデータが保持されているデータ回路
では、ｎチャネルＭＯＳトランジスタＱn2C が“ＯＮ”
であり、ノードＮ１は０Ｖとなる。“１”書き込みの場
合には、ｎチャネルＭＯＳトランジスタＱn2Cが“ＯＦ
Ｆ”し、ノードＮ１は１．８Ｖを保つ。
【０１２５】その後、信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”，“Ｌ”となることで、時刻ｔ7yd にノードＮ１
の電圧がセンスされラッチされる。以上のデータ反転動
作の結果、フリップ・フロップＦＦ２のノードは図２２
（ｃ）のようになる。
【０１２６】外部からフリップ・フロップＦＦ１に入力
した下位ページの書き込みデータは図２４の通りであ
る。下位ページの入力データが“Ｈ”ならば書き込みは
行なわれず、メモリセルは“１”又は“２”状態を保
つ。一方、下位ページの入力データが“Ｌ”ならば書き
込みが行なわれ、“１”状態のメモリセルは“３”状態
に、“２”状態のメモリセルは“４”状態に書き込まれ
る。以上をまとめると、下位ページ書き込み時のフリッ
プ・フロップのノードＮ３Ｃ，Ｎ４Ｃ，Ｎ５Ｃ，Ｎ６Ｃ
のデータは図２５のようになる。
【０１２７】（２）下位ページのプログラム 書き込み動作は図２６に示されている。時刻ｔ1pに電圧
ＶＡがビット線書き込み制御電圧１Ｖとなってビット線
ＢＬａが１Ｖとされる。ｎチャネルＭＯＳトランジスタ
Ｑn39 のしきい値分の電圧降下分が問題になるときは、
信号ＢＬＣＡを昇圧すればよい。続いて、信号ＰＲＥＡ
が“Ｌ”となってビット線がフローティングにされる。
次に、時刻ｔ2pに信号ＲＶ２Ａが１．５Ｖとされる。こ
れによって、データ“２”又は“４”が保持されている
データ回路からはビット線制御電圧０Ｖがビット線に印
加される。
【０１２８】ｎチャネルＭＯＳトランジスタＱn32 のし
きい値を１Ｖとすると、“１”又は“３”書き込み時に
はｎチャネルＭＯＳトランジスタＱn32 は“ＯＦＦ”，
“２”又は“４”書き込み時には“ＯＮ”となる。その
後、時刻ｔ3pにＶＲＦＹＢＡＣが０Ｖになり、データ
“１”又はデータ“２”が保持されているデータ回路か
らはビット線書き込み制御電圧Ｖccがビット線に出力さ
れる。その結果、“１”書き込み又は“２”書き込みす
るビット線はＶcc、“３”書き込みするビット線は１
Ｖ，“４”書き込みするビット線は０Ｖになる。
【０１２９】時刻ｔ1pに制御ゲート・選択ゲート駆動回
路２によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccとなる。選択
ゲートＳＧ２Ａは０Ｖである。時刻ｔ4pに選択された制
御ゲートＣＧ２Ａが高電圧Ｖpp（例えば２０Ｖ）、非選
択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４ＡがＶM （例
えば１０Ｖ）となる。データ“４”が保持されているデ
ータ回路に対応するメモリセルでは、０Ｖのチャネル電
位と制御ゲートのＶppの電位差によって、浮遊ゲートに
電子が注入されしきい値が上昇する。データ“３”が保
持されているデータ回路に対応するメモリセルでは、１
Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
【０１３０】“３”書き込みの場合のチャネル電位を１
Ｖにしているのは、電子の注入量を“４”データ書き込
みの場合よりも、少なくするためである。データ“１”
又は“２”が保持されているデータ回路に対応するメモ
リセルでは、チャネル電位と制御ゲートのＶppの電位差
が小さいため、実効的には浮遊ゲートに電子は注入され
ない。よって、メモリセルのしきい値は変動しない。書
き込み動作中、信号ＳＡＮ１，ＳＡＮ２，ＰＲＥＢ，Ｂ
ＬＣＢは“Ｈ”、信号ＳＡＰ１，ＳＡＰ２，ＶＲＦＹＢ
Ａ１Ｃ，ＲＶ１Ａ，ＲＶ１Ｂ，ＲＶ２Ｂ，ＥＣＨ１，Ｅ
ＣＨ２は“Ｌ”、電圧ＶＢは０Ｖである。書き込み方は
任意性を有する。例えば図２７のようにｎチャネルトラ
ンジスタＱn2C ，Ｑn4C が接続するノードを図１８のよ
うに接地電位ではなく、固定電位Vrefにして、図２８の
ようなタイミングで動作させてもよい。図２８ではビッ
ト線を０Ｖに接地した後にフローティングにし、その後
ＶＲＦＹＢＡ１ＣをＶccにすることにより、“１”又は
“３”書き込みのビット線を１Ｖにする。その後、ＶＲ
ＦＹＢＡＣを０Ｖにすることにより、“１”又は“２”
書き込みのビット線をＶccにする。その結果、“４”書
き込みのビット線は０Ｖ、“３”書き込みのビット線は
１Ｖ、“１”又は“２”書き込みのビット線はＶccにな
る。
【０１３１】(3) 下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、フリップ・フロップＦＦ１のノードＮ３
Ｃを“Ｈ”に変更する。そして、所望のしきい値に達し
ていなければ、データ回路のデータを保持して再度書き
込み動作を行なう。書き込み動作と書き込みベリファイ
は全ての“３”書き込みするメモリセル及び“４”書き
込みするメモリセルが所望のしきい値に達するまで繰り
返される。
【０１３２】図１８及び図２９を用いて、この書き込み
ベリファイ動作を説明する。まず、“３”書き込みする
メモリセルが所定のしきい値に達しているかを検出す
る。まず時刻ｔ1yx に、電圧ＶＡ，ＶＢがそれぞれ１．
８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂはそ
れぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ、ＢＬ
ＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパ
シタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切
り離され、ビット線ＢＬａ，ＢＬｂはフローティングと
なる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、ＭＯ
ＳキャパシタＱd1，Ｑd2のゲート電極であるノードＮ
１，Ｎ２はフローティング状態になる。続いて制御ゲー
ト・選択ゲート駆動回路２によって選択されたブロック
の選択された制御ゲートＣＧ２Ａは１．５Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が１．５Ｖ以下なら、ビット線電圧は１．
５Ｖより低くなる。選択されたメモリセルのしきい値が
１．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。
【０１３３】時刻ｔ2yx に、信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転送され
る。その後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱd1、ビット線
ＢＬｂとＭＯＳキャパシタＱd2は切り離される。この後
時刻ｔ3yx にＲＶ２Ａが１．５Ｖになり、“２”書き込
みの場合及び“４”書き込みの場合には、ノードＮ１が
０Ｖに放電される。時刻ｔ4yx に信号ＶＲＦＹＢＡＣが
“Ｌ”となると、“１”又は“２”書き込みデータが保
持されているデータ回路では、ｐチャネルＭＯＳトラン
ジスタＱp12Cが“ＯＮ”であり、ノードＮ１はＶccとな
る。その結果、ノードＮ１は“１”書き込み又は“２”
書き込みの場合にはＶcc，“４”書き込みの場合には０
Ｖになる。
【０１３４】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5yx にノードＮ１の電圧が
センスされラッチされる。これで、“３”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“３”書き込み状態となったか否かを検
出する。メモリセルのデータが“３”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“１”に変更される。メ
モリセルのデータが“３”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“３”に保持され以後、追加書き
込みが行なわれる。“１”又は“２”又は“４”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。
【０１３５】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルのしきい値が２．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が２．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。時刻ｔ6yx にＰＲＥ
Ａ，ＰＲＥＢがＶccになりノードＮ１，Ｎ２が１．８
Ｖ，１．５Ｖになった後、フローティングになる。この
後時刻ｔ7yx に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れ、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1，ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。時刻ｔ8yx に信号
ＶＲＦＹＢＡＣが“Ｌ”となると、“１”又は“２”書
き込みデータが保持されているデータ回路及び、“３”
書き込みが充分に行なわれたために“１”書き込みデー
タが保持されているデータ回路では、ｐチャネルＭＯＳ
トランジスタＱp12Cが“ＯＮ”であり、ノードＮ１はＶ
ccとなる。
【０１３６】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ9yx にノードＮ１の電圧が
センスされラッチされる。これで、“４”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“４”書き込み状態となったか否かを検
出する。メモリセルのデータが“４”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“２”に変更され、以後
は書き込まれなくなる。メモリセルのデータが“４”で
なければ、フリップ・フロップＦＦ１でノードＮ１の電
圧をセンスしラッチすることで書き込みデータは“４”
に保持され以後、追加書き込みが行なわれる。“１”又
は“２”又は“３”書き込みデータを保持しているデー
タ回路の書き込みデータは変更されない。
【０１３７】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
【０１３８】＜上位ページの読み出し動作＞上位ページ
の読み出しは「“１”又は“３”か、或いは“２”又は
“４”か」が読み出される。図３０、図３１に従って、
読み出し動作を説明する。まず時刻ｔ1RD に、電圧Ｖ
Ａ，ＶＢがそれぞれ１．８Ｖ，１．５Ｖとなって、ビッ
ト線ＢＬａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖにな
る。信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離され、ビット線ＢＬａ，Ｂ
Ｌｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥＢ
が“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲー
ト電極であるノードＮ１，Ｎ２はフローティング状態に
なる。続いて、制御ゲート・選択ゲート駆動回路２によ
って選択されたブロックの選択された制御ゲートＣＧ２
Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ
４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccにされる。
選択されたメモリセルのしきい値が１Ｖ以下なら、ビッ
ト線電圧は１．５Ｖより低くなる。選択されたメモリセ
ルのしきい値が１Ｖ以上なら、ビット線電圧は１．８Ｖ
のままとなる。
【０１３９】この後、時刻ｔ2RD に信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｈ”となりビット線のデータがＭＯＳキャパシ
タＱd1，Ｑd2に転送される。その後、再度、信号ＢＬＣ
Ａ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯ
ＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャパシタ
Ｑd2は切り離される。信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。時刻ｔ3RD に再度、信号ＳＡＮ２，ＳＡＰ２がそ
れぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧
がセンスされラッチされる。これで、「メモリセルのデ
ータが“１”又は“２”か、或いは“３”又は“４”
か」がフリップ・フロップＦＦ２によってセンスされ、
その情報はラッチされる。この時のフリップ・フロップ
ＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図３２のようになる。
【０１４０】次に、選択された制御ゲートが２Ｖにされ
る。選択されたメモリセルのしきい値が２Ｖ以下なら、
ビット線電圧は１．５Ｖより低くなる。選択されたメモ
リセルのしきい値が２Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。時刻ｔ４RDに信号ＰＲＥＡ，ＰＲＥ
Ｂが“Ｈ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲ
ート電極であるノードＮ１，Ｎ２はそれぞれ１．８Ｖ，
１．５Ｖになる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”とな
って、ＭＯＳキャパシタＱd1，Ｑd2のゲート電極である
ノードＮ１，Ｎ２はフローティング状態になる。この
後、時刻ｔ5RD に信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れる。再度、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱd1、ビット線
ＢＬｂとＭＯＳキャパシタＱd2は切り離される。信号Ｓ
ＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，“Ｈ”となってフ
リップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１
が“Ｈ”となってイコライズされる。この後、信号ＲＶ
１Ａ，ＲＶ１Ｂが“Ｈ”となる。時刻ｔ6RD に再度、信
号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，“Ｌ”となる
ことで、ノードＮ１の電圧がセンスされラッチされる。
これで、「メモリセルのデータが“１”又は“２”又は
“３”か、或いは“４”か」がフリップ・フロップＦＦ
１によってセンスされ、その情報はラッチされる。この
時のフリップフロップＦＦ１，ＦＦ２のノードＮ３Ｃ，
Ｎ５Ｃの電位は図３３のようになる。
【０１４１】引き続き、図３１のように読み出しが行な
われる。まず時刻ｔ7RD に、電圧ＶＡ，ＶＢがそれぞれ
１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂ
はそれぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ，
ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキ
ャパシタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2
は切り離され、ビット線ＢＬａ，ＢＬｂはフローティン
グとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、
ＭＯＳキャパシタＱd1，Ｑd2のゲート電極であるノード
Ｎ１，Ｎ２はフローティング状態になる。続いて、制御
ゲート・選択ゲート駆動回路２によって選択されたブロ
ックの選択された制御ゲートＣＧ２Ａは０Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖ
より低くなる。選択されたメモリセルのしきい値が０Ｖ
以上なら、ビット線電圧は１．８Ｖのままとなる。この
後、時刻ｔ8RD に信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とな
りビット線のデータがＭＯＳキャパシタＱd1，Ｑd2に転
送される。その後、再度、信号ＢＬＣＡ，ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
d1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切り離さ
れる。続いて、時刻ｔ9RD にＶＲＦＹＢＡ１Ｃが“Ｈ”
になる。この時、フリップ・フロップＦＦ２のノードＮ
５Ｃが“Ｈ”なのは図３３から分るように、“３”又は
“４”読み出しの場合である。この場合、図１８のｎチ
ャネルＭＯＳトランジスタＱn2C が“ＯＮ”し、“３”
又は“４”読み出しのノードＮ１は接地される。
【０１４２】続いて、時刻ｔ10RDにＶＲＦＹＢＡＣが
“Ｌ”になる。この時、フリップ・フロップＦＦ１のノ
ードＮ３Ｃが“Ｈ”、Ｎ４Ｃが“Ｌ”なのは図３３から
分るように、“３”読み出しの場合である。この場合、
図１８のｐチャネルＭＯＳトランジスタＱp12Cが“Ｏ
Ｎ”し、“４”読み出しのノードＮ１はＶccになる。そ
の後、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，
“Ｈ”となってフリップ・フロップＦＦ１が非活性化さ
れ、信号ＥＣＨ１が“Ｈ”となってイコライズされる。
この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”となる。時刻
ｔ11RDに再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、ノードＮ３Ｃ，Ｎ４Ｃの
電位がフリップ・フロップＦＦ１によってセンスされ、
その情報はラッチされる。この時のフリップ・フロップ
ＦＦ１及びフリップ・フロップＦＦ２のノードＮ３Ｃ，
Ｎ４Ｃ，Ｎ５Ｃ，Ｎ６Ｃは図３４のようになる。
【０１４３】上位ページのデータはフリップ・フロップ
ＦＦ１のノードＮ３Ｃ，Ｎ４Ｃ（図３４参照）に読み出
されている。つまり、“１”状態及び“３”状態ではノ
ードＮ３Ｃが“Ｌ”、Ｎ４Ｃが“Ｈ”になり、“２”状
態及び“４”状態ではノードＮ３Ｃが“Ｈ”、Ｎ４Ｃが
“Ｌ”になる。＜上位ページの書き込み＞で記したよう
に上位ページのデータは「“１”又は“３”か、或いは
“２”又は“４”か」を蓄えているが、この書き込みデ
ータがフリップ・フロップＦＦ１に正しく読み出されて
いることが分る。フリップ・フロップＦＦ１に保持され
たデータはＣＥＮＢ１が活性化されることにより、チッ
プ外部に出力される。
【０１４４】＜下位ページの読み出し動作＞下位ページ
の読み出しでは「“１”又は“２”か、或いは“３”又
は“４”か」が読み出される。図３０に従って、読み出
し動作を説明する。まず時刻ｔ1RD に、電圧ＶＡ，ＶＢ
がそれぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬ
ａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖになる。信号
ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａ
とＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャ
パシタＱd2は切り離され、ビット線ＢＬａ，ＢＬｂはフ
ローティングとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”
となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート電極で
あるノードＮ１，Ｎ２はフローティング状態になる。
【０１４５】続いて、制御ゲート・選択ゲート駆動回路
２によって選択されたブロックの選択された制御ゲート
ＣＧ２Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３
Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccに
される。選択されたメモリセルのしきい値が１Ｖ以下な
ら、ビット線電圧は１．５Ｖより低くなる。選択された
メモリセルのしきい値が１Ｖ以上なら、ビット線電圧は
１．８Ｖのままとなる。この後、時刻ｔ2RD に信号ＢＬ
ＣＡ，ＢＬＣＢが“Ｈ”となりビット線のデータがＭＯ
ＳキャパシタＱd1，Ｑd2に転送される。その後、再度、
信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線Ｂ
ＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳ
キャパシタＱd2は切り離される。信号ＳＡＮ２，ＳＡＰ
２がそれぞれ“Ｌ”，“Ｈ”となってフリップ・フロッ
プＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”となっ
てイコライズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂ
が“Ｈ”となる。時刻ｔ3RD に再度、信号ＳＡＮ２，Ｓ
ＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、ノード
Ｎ１の電圧がセンスされラッチされる。これで、「メモ
リセルのデータが“１”又は“２”か、或いは“３”又
は“４”か」がフリップ・フロップＦＦ２によってセン
スされ、その情報はラッチされる。この時のフリップ・
フロップＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図３２のよう
になる。
【０１４６】下位ページのデータはフリップ・フロップ
ＦＦ２のノードＮ５Ｃ，Ｎ６Ｃ（図３２参照）に読み出
されている。つまり、“１”状態及び“２”状態ではノ
ードＮ５Ｃが“Ｌ”、Ｎ６Ｃが“Ｈ”になり、“３”状
態及び“４”状態ではノードＮ５Ｃが“Ｈ”、Ｎ６Ｃが
“Ｌ”になる。＜下位ページの書き込み＞で記したよう
に下位ページのデータは「“１”又は“２”か、或いは
“３”又は“４”か」を蓄えているが、この書き込みデ
ータがフリップ・フロップＦＦ２に正しく読み出されて
いることが分る。フリップ・フロップＦＦ２に保持され
たデータはＣＥＮＢ２が活性化されることにより、チッ
プ外部に出力される。
【０１４７】上記の説明から分るように、下位ページの
読み出しは上位ページの読み出しの時刻ｔ3RD までの動
作である。従って、例えば下位ページに引き続いて上位
ページを読み出す場合には、まず下位ページを読み出し
た後に、下位ページのデータをチップ外部に出力してい
る間に、引き続き、上位ページのデータを読み出しても
よい。つまり、時刻ｔ3RD に下位ページのデータがフリ
ップ・フロップＦＦ２にラッチされ、チップ外部に出力
されるのと同時に、＜上位ページの読み出し＞で記した
図３０及び図３１の時刻ｔ3RD 以降の動作を行なう。こ
れにより、見かけ上、上位ページの読み出しを高速に行
なうことができる。
【０１４８】［第３の実施形態］第２の実施形態では下
位ページの書き込みに先だって、上位ページの読み出し
及び、データ反転動作を行なっている。下位ページの書
き込み前のデータ反転動作を行なわなくても下位ページ
の書き込みを行なうことができる。以下ではこの下位ペ
ージの書き込み方法について説明する。本実施形態のデ
ータ回路は先の実施形態と同様に、図１８である。上位
ページの書き込みは実施形態２と同様である。
【０１４９】（１）下位ページ書き込み前の上位ページ
の読み出し 下位ページを書き込むに先だって、メモリセルには上位
ページのデータが書き込まれ、図２２（ａ）のように、
“１”状態又は“２”状態になっている。下位ページの
データを外部からＩＯＡ，ＩＯＢを通じてフリップ・フ
ロップＦＦ１に入力すると同時に、メモリセルに蓄えら
れた上位ページのデータを読み出してフリップ・フロッ
プＦＦ２に保持する。上位ページの読み出し動作は第２
の実施形態とほぼ同様であり、図２３の通りである。た
だし、データ反転は行なわないので、時刻ｔ4yd にセン
スした時点で終了する。その結果、下位ページの書き込
みデータは図２５ではなく、図３５のようになる。デー
タ反転動作を行なわないので、図２５と比較すると、Ｎ
５Ｃ及びＮ６Ｃのロジックが逆転している。
【０１５０】（２）下位ページのプログラム 書き込み動作は図３６に示されている。時刻ｔ1pq に電
圧ＶＡがビット線書き込み制御電圧１Ｖとなってビット
線ＢＬａが１Ｖとされる。ｎチャネルＭＯＳトランジス
タＱn39 のしきい値分の電圧降下分が問題になるとき
は、信号ＢＬＣＡを昇圧すればよい。続いて、信号ＰＲ
ＥＡが“Ｌ”となってビット線がフローティングにされ
る。次に、時刻ｔ2pq に信号ＶＲＦＹＢＡ１ＣがＶccと
される。これによって、データ“２”又は“４”が保持
されている場合には、ｎチャネルＭＯＳトランジスタＱ
n2C が“ＯＮ”するので、ビット線制御電圧０Ｖがビッ
ト線に印加される。図３６のようにＶＲＦＹＢＡ１Ｃを
Ｖcc以上にしてもよい。その後、時刻ｔ3pq にＶＲＦＹ
ＢＡＣが０Ｖになり、データ“１”又はデータ“２”が
保持されているデータ回路からはビット線書き込み制御
電圧Ｖccがビット線に出力される。その結果、“１”書
き込み又は“２”書き込みするビット線はＶcc、“３”
書き込みするビット線は１Ｖ、“４”書き込みするビッ
ト線は０Ｖになる。
【０１５１】時刻ｔ1pq に制御ゲート・選択ゲート駆動
回路２によって、選択されたブロックの選択ゲートＳＧ
１Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccとなる。選
択ゲートＳＧ２Ａは０Ｖである。次に、時刻ｔ4pq に選
択された制御ゲートＣＧ２Ａが高電圧Ｖpp（例えば２０
Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａ
がＶM （例えば１０Ｖ）となる。データ“４”が保持さ
れているデータ回路に対応するメモリセルでは、０Ｖの
チャネル電位と制御ゲートのＶppの電位差によって、浮
遊ゲートに電子が注入されしきい値が上昇する。データ
“３”が保持されているデータ回路に対応するメモリセ
ルでは、１Ｖのチャネル電位と制御ゲートのＶppの電位
差によって、浮遊ゲートに電子が注入されしきい値が上
昇する。
【０１５２】“３”書き込みの場合のチャネル電位を１
Ｖにしているのは、電子の注入量を“４”データ書き込
みの場合よりも、少なくするためである。データ“１”
又は“２”が保持されているデータ回路に対応するメモ
リセルでは、チャネル電位と制御ゲートのＶppの電位差
が小さいため、実効的には浮遊ゲートに電子は注入され
ない。よって、メモリセルのしきい値は変動しない。書
き込み動作中、信号ＳＡＮ１，ＳＡＮ２，ＰＲＥＢ，Ｂ
ＬＣＢは“Ｈ”、信号ＳＡＰ１，ＳＡＰ２，ＲＶ１Ａ，
ＲＶ１Ｂ，ＲＶ２Ｂ，ＥＣＨ１，ＥＣＨ２は“Ｌ”、電
圧ＶＢは０Ｖである。
【０１５３】（３）下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、フリップ・フロップＦＦ１のノードＮ３
Ｃを“Ｈ”に変更する。もし、所望のしきい値に達して
いなければ、データ回路のデータを保持して再度書き込
み動作を行なう。書き込み動作と書き込みベリファイ
は、全ての“３”書き込みするメモリセル及び“４”書
き込みするメモリセルが所望のしきい値に達するまで繰
り返される。
【０１５４】図１８及び図３７を用いて、この書き込み
ベリファイ動作を説明する。まず、“３”書き込みする
メモリセルが所定のしきい値に達しているかを検出す
る。まず時刻ｔ1ys に、電圧ＶＡ，ＶＢがそれぞれ１．
８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂはそ
れぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパ
シタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切
り離され、ビット線ＢＬａ，ＢＬｂはフローティングと
なる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、ＭＯ
ＳキャパシタＱd1，Ｑd2のゲート電極であるノードＮ
１，Ｎ２はフローティング状態になる。続いて制御ゲー
ト・選択ゲート駆動回路２によって選択されたブロック
の選択された制御ゲートＣＧ２Ａは１．５Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が１．５Ｖ以下なら、ビット線電圧は１．
５Ｖより低くなる。選択されたメモリセルのしきい値が
１．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。時刻ｔ2ys に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”と
され、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。この後時刻ｔ3ys
にＶＲＦＹＢＡ１ＣがＶccになり、“２”書き込みの場
合及び“４”書き込みの場合にはＱｎ２Ｃが“ＯＮ”
し、ノードＮ１が０Ｖに放電される。時刻ｔ4ys に信号
ＶＲＦＹＢＡＣが“Ｌ”となると、“１”又は“２”書
き込みデータが保持されているデータ回路では、ｐチャ
ネルＭＯＳトランジスタＱp12Cが“ＯＮ”であり、ノー
ドＮ１はＶccとなる。その結果、ノードＮ１は“１”書
き込み又は“２”書き込みの場合にはＶcc，“４”書き
込みの場合には０Ｖになる。
【０１５５】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5ys にノードＮ１の電圧が
センスされラッチされる。これで、“３”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“３”書き込み状態となったか否かを検
出する。メモリセルのデータが“３”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“１”に変更される。メ
モリセルのデータが“３”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“３”に保持され以後、追加書き
込みが行なわれる。“１”又は“２”又は“４”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。
【０１５６】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルのしきい値が２．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が２．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。時刻ｔ6ys にＰＲＥ
Ａ，ＰＲＥＢがＶccになりノードＮ１，Ｎ２が１．８
Ｖ，１．５Ｖになった後、フローティングになる。この
後時刻ｔ7ys に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れ、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。時刻ｔ8ys に信号
ＶＲＦＹＢＡＣが“Ｌ”となると、“１”又は“２”書
き込みデータが保持されているデータ回路及び、“３”
書き込みが充分に行なわれたために“１”書き込みデー
タが保持されているデータ回路では、ｐチャネルＭＯＳ
トランジスタＱp12Cが“ＯＮ”であり、ノードＮ１はＶ
ccとなる。
【０１５７】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ9ys にノードＮ１の電圧が
センスされラッチされる。これで、“４”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“４”書き込み状態となったか否かを検
出する。メモリセルのデータが“４”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“２”に変更され、以後
は書き込まれなくなる。メモリセルのデータが“４”で
なければ、フリップ・フロップＦＦ１でノードＮ１の電
圧をセンスしラッチすることで書き込みデータは“４”
に保持され以後、追加書き込みが行なわれる。“１”又
は“２”又は“３”書き込みデータを保持しているデー
タ回路の書き込みデータは変更されない。
【０１５８】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
【０１５９】［第４の実施形態］第２及び第３の実施形
態では図６のように、消去状態“１”のメモリセルに対
し外部から入力する書き込みデータを基に書き込みを行
なう際、上位ページの書き込み動作で書き込まれる
“２”状態のしきい値分布よりも、下位ページの書き込
み動作で書き込まれる“３”状態のしきい値分布が高い
しきい値レベルを有する。本実施形態では図３のよう
に、上位ページの書き込み動作で書き込まれる“２”状
態のしきい値分布が逆に、下位ページの書き込み動作で
書き込まれる“３”状態のしきい値分布よりも高いしき
い値レベルを有することを特徴とする。本実施形態のデ
ータ回路は図１８である。以下では、書き込み、読み出
し動作について説明する。
【０１６０】＜上位ページのプログラム及びベリファイ
リード＞上位ページの書き込み動作は第２の実施形態と
ほぼ同様である。書き込みデータは図３８であり、書き
込みのタイミングは図２０、ベリファイリードの動作タ
イミングは図３９である。第２の実施形態と異なるのは
ベリファイリード時の選択した制御ゲート電圧（図３
９）である。本実施形態では、書き込みを行なうメモリ
セルは１．５Ｖから１．８Ｖの間のしきい値を持つ
“２”状態に書き込みを行なうので、選択メモリセルの
ベリファイ電圧（図３９のＣＧ２Ａ）は１．５Ｖであ
る。その結果、“２”書き込みを行なうメモリセルはし
きい値が１．５Ｖになるまで書き込みが行なわれる。
【０１６１】＜下位ページの書き込み＞ （１）上位データの読み出しとデータ反転、及びデータ
ロード 上位データの読み出し及びデータ反転も第２の実施形態
（図２３）とほぼ同様に行なわれる。ただし、第２の実
施形態では読み出し時の選択した制御ゲート電圧（図２
３のＣＧ２Ａ）は０Ｖであるが、本実施形態では“２”
状態及び“３”状態のしきい値レベルが異なることに起
因して、０Ｖではなく１Ｖである。
【０１６２】（２）プログラム 下位ページのプログラムデータは図４０である。入力デ
ータが“Ｈ”の場合には、“１”又は“２”状態を保
つ。入力データが“Ｌ”の場合には、“１”状態は
“３”状態に書き込まれ、“２”状態は“４”状態に書
き込まれる。下位ページ書き込み時のデータ回路のノー
ドを図４１にまとめる。書き込み動作のタイミング図が
図４２である。時刻ｔ1ps に電圧ＶＡがビット線書き込
み制御電圧２Ｖとなってビット線ＢＬａが２Ｖとされ
る。ｎチャネルＭＯＳトランジスタＱn39 のしきい値分
の電圧降下分が問題になるときは、信号ＢＬＣＡを昇圧
すればよい。続いて、信号ＰＲＥＡが“Ｌ”となってビ
ット線がフローティングにされる。次に、時刻ｔ2ps に
信号ＲＶ２Ａが１．５Ｖとされる。これによって、デー
タ“２”又は“４”が保持されているデータ回路からは
ビット線制御電圧０Ｖがビット線に印加される。ｎチャ
ネルＭＯＳトランジスタＱn32 のしきい値を１Ｖとする
と、“１”又は“３”書き込み時にはｎチャネルＭＯＳ
トランジスタＱn32 は“ＯＦＦ”、“２”又は“４”書
き込み時には“ＯＮ”となる。その後、時刻ｔ3ps にＶ
ＲＦＹＢＡＣが０Ｖになり、データ“１”又はデータ
“２”が保持されているデータ回路からはビット線書き
込み制御電圧Ｖccがビット線に出力される。その結果、
“１”書き込み又は“２”書き込みするビット線はＶc
c、“３”書き込みするビット線は２Ｖ、“４”書き込
みするビット線は０Ｖになる。時刻ｔ4ps に制御ゲート
・選択ゲート駆動回路２によって、選択されたブロック
の選択ゲートＳＧ１Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４Ａ
がＶccとなる。選択ゲートＳＧ２Ａは０Ｖである。次
に、選択された制御ゲートＣＧ２Ａが高電圧Ｖpp（例え
ば２０Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，Ｃ
Ｇ４ＡがＶM （例えば１０Ｖ）となる。データ“４”が
保持されているデータ回路に対応するメモリセルでは、
０Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
データ“３”が保持されているデータ回路に対応するメ
モリセルでは、２Ｖのチャネル電位と制御ゲートのＶpp
の電位差によって、浮遊ゲートに電子が注入されしきい
値が上昇する。“３”書き込みの場合のチャネル電位を
２Ｖにしているのは、電子の注入量を“４”データ書き
込みの場合よりも、少なくするためである。データ
“１”又は“２”が保持されているデータ回路に対応す
るメモリセルでは、チャネル電位と制御ゲートのＶppの
電位差が小さいため、実効的には浮遊ゲートに電子は注
入されない。よって、メモリセルのしきい値は変動しな
い。書き込み動作中、信号ＳＡＮ１、ＳＡＮ２，ＰＲＥ
Ｂ，ＢＬＣＢは“Ｈ”、信号ＳＡＰ１，ＳＡＰ２，ＶＲ
ＦＹＢＡ１Ｃ，ＲＶ１Ａ，ＲＶ１Ｂ，ＲＶ２Ｂ，ＥＣＨ
１，ＥＣＨ２は“Ｌ”、電圧ＶＢは０Ｖである。
【０１６３】（３）下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、フリップ・フロップＦＦ１のノードＮ３
Ｃを“Ｈ”に変更する。もし、所望のしきい値に達して
いなければ、データ回路のデータを保持して再度書き込
み動作を行なう。書き込み動作と書き込みベリファイ
は、全ての“３”書き込みするメモリセル及び“４”書
き込みするメモリセルが所望のしきい値に達するまで繰
り返される。
【０１６４】図１８及び図４３を用いて、この書き込み
ベリファイ動作を説明する。まず、“３”書き込みする
メモリセルが所定のしきい値に達しているかを検出す
る。まず時刻ｔ1yy に、電圧ＶＡ，ＶＢがそれぞれ１．
８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂはそ
れぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパ
シタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切
り離され、ビット線ＢＬａ，ＢＬｂはフローティングと
なる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、ＭＯ
ＳキャパシタＱd1，Ｑd2のゲート電極であるノードＮ
１，Ｎ２はフローティング状態になる。続いて制御ゲー
ト・選択ゲート駆動回路２によって選択されたブロック
の選択された制御ゲートＣＧ２Ａは０．５Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が０．５Ｖ以下なら、ビット線電圧は１．
５Ｖより低くなる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。
【０１６５】時刻ｔ2yy に、信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転送され
る。その後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱd1、ビット線
ＢＬｂとＭＯＳキャパシタＱd2は切り離される。この後
時刻ｔ3yy にＲＶ２Ａが１．５Ｖになり、“２”書き込
みの場合及び“４”書き込みの場合には、ノードＮ１が
０Ｖに放電される。時刻ｔ4yy に信号ＶＲＦＹＢＡＣが
“Ｌ”となると、“１”又は“２”書き込みデータが保
持されているデータ回路では、ｐチャネルＭＯＳトラン
ジスタＱp12Cが“ＯＮ”であり、ノードＮ１はＶccとな
る。その結果、ノードＮ１は“１”書き込み又は“２”
書き込みの場合にはＶcc，“４”書き込みの場合には０
Ｖになる。
【０１６６】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5yy にノードＮ１の電圧が
センスされラッチされる。これで、“３”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“３”書き込み状態となったか否かを検
出する。メモリセルのデータが“３”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“１”に変更される。メ
モリセルのデータが“３”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“３”に保持され以後、追加書き
込みが行なわれる。“１”又は“２”又は“４”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。
【０１６７】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルのしきい値が２．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が２．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。時刻ｔ6yy にＰＲＥ
Ａ，ＰＲＥＢがＶccになりノードＮ１，Ｎ２が１．８
Ｖ，１．５Ｖになった後、フローティングになる。この
後時刻ｔ7yy に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れ、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。時刻ｔ8yy に信号
ＶＲＦＹＢＡＣが“Ｌ”となると、“１”又は“２”書
き込みデータが保持されているデータ回路及び、“３”
書き込みが充分に行なわれたために“１”書き込みデー
タが保持されているデータ回路では、ｐチャネルＭＯＳ
トランジスタＱp12Cが“ＯＮ”であり、ノードＮ１はＶ
ccとなる。
【０１６８】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ9yy にノードＮ１の電圧が
センスされラッチされる。これで、“４”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“４”書き込み状態となったか否かを検
出する。メモリセルのデータが“４”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“２”に変更され、以後
は書き込まれなくなる。メモリセルのデータが“４”で
なければ、フリップ・フロップＦＦ１でノードＮ１の電
圧をセンスしラッチすることで書き込みデータは“４”
に保持され以後、追加書き込みが行なわれる。“１”又
は“２”又は“３”書き込みデータを保持しているデー
タ回路の書き込みデータは変更されない。
【０１６９】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
【０１７０】＜上位ページの読み出し＞上位ページの読
み出しではメモリセルが「“１”又は“３”であるか、
或いは“２”又は“４”であるか」が読み出される。こ
のためには選択した制御ゲートに１Ｖを印加し、電流が
流れるか否かを検出すればよい。タイミング図は図３０
であり、図３０の時刻ｔ3RD にフリップ・フロップＦＦ
２によってデータをラッチした後に、ＣＥＮＢ２を
“Ｈ”にすることにより、上位ページの書き込みデータ
が外部に出力される。この時のフリップ・フロップＦＦ
２のデータは図３２である。
【０１７１】＜下位ページの読み出し＞下位ページの読
み出しではメモリセルが「“０”又は“２”であるか、
或いは“１”又は“３”であるか」が読み出される。タ
イミング図は図３０及び図３１である。読み出した結果
のフリップ・フロップのノードは図３４である。下位ペ
ージのデータはフリップ・フロップ１（ノードＮ３Ｃ，
Ｎ４Ｃ）に蓄えられている。ＣＥＮＢ１を活性化するこ
とにより、下位ページのデータを外部に出力できる。
【０１７２】上記の説明から分るように、上位ページの
読み出しは下位ページの読み出しの時刻ｔ3RD までの動
作である。従って、例えば上位ページに引き続いて下位
ページを読み出す場合には、まず上位ページを読み出し
た後に、上位ページのデータをチップ外部に出力してい
る間に、引き続き、下位ページのデータを読み出しても
よい。つまり、時刻ｔ3RD に上位ページのデータがフリ
ップ・フロップＦＦ２にラッチされ、チップ外部に出力
されるのと同時に、＜下位ページの読み出し＞で記した
図３０及び図３１の時刻ｔ3RD 以降の動作を行なう。こ
れにより、見かけ上、下位ページの書き込みを高速に行
なうことができる。
【０１７３】＜下位ページの別の書き込み方法＞上記実
施形態では下位ページの書き込みの際に、上位ページの
データの読み出し、及びデータ反転を行なっている。第
３の実施形態と同様に、本実施形態でも上位ページのデ
ータ反転動作を省略できる。データ回路は図１８であ
る。上位データ読み出しのタイミング図は図２３の時刻
ｔ4yd までとほぼ同様である。図２３と異なるのは、本
実施形態では“２”状態が１．５Ｖから１．８Ｖの間の
しきい値を持つので、ＣＧ２Ａを０Ｖではなく、１Ｖに
する点である。プログラム及びベリファイリードの動作
タイミングは図４４、及び図４５である。動作内容は第
３の実施形態とほぼ同様なので、ここでは詳細な説明は
省略する。
【０１７４】［第５の実施形態］本実施形態は、“１”
状態は第１のしきい値レベルを有し、“２”状態は第２
のしきい値レベルを有し、“３”状態は第３のしきい値
レベルを有し、“ｉ“状態（ｉはｎ以下の自然数であ
り、ｎは４以上の自然数）は第ｉのしきい値レベルを有
するようなｎ値を記憶するメモリセルにおいて、図５２
のようにメモリセルが“１”状態，“２”状態，…，
“２k-1 −１”状態又は“２k-1 ”状態（ｋは２以上の
自然数）を保持する場合に、メモリセルの外部から入力
する書き込みデータとメモリセルが保持するデータに基
づいて、メモリセルを“１”状態，“２”状態，…，
“２k −１”状態又は“２k ”状態にし、メモリセルが
“１”状態，“２”状態，…，“２k −１”状態又は
“２k ”状態を保持する場合に、メモリセルの外部から
入力する書き込みデータとメモリセルが保持するデータ
に基づいて、メモリセルを“１”状態，“２”状態，
…，“２k+1 −１”状態又は“２k+1 ”状態にし、メモ
リセルが“１”状態，“２”状態，…，“２m-1 −１”
状態又は“２m-1 ”状態（ｍはｎ＝２m を満たす自然
数）を保持する場合に、メモリセルの外部から入力する
書き込みデータとメモリセルが保持するデータに基づい
て、メモリセルを“１”状態，“２”状態，…，“２m
−１”状態又は“２m”状態にすることを特徴とする。
【０１７５】例えば４値メモリセルの場合には、図４６
のようにメモリセルが“１”状態又は“２”状態を保持
する場合に、メモリセルの外部から入力する書き込みデ
ータと、前記メモリセルが保持するデータを基づいて、
メモリセルを“１”状態，“２”状態，“３”状態又は
“４”状態にすることを特徴とする。
【０１７６】また本実施形態は、図４６のように、第１
の書き込み動作において、第１の論理レベルが入力する
とメモリセルは“１”状態になり、第２の論理レベルが
入力すると“２”状態になり、その後、第１の書き込み
動作の結果“１”状態であるメモリセルは第２の書き込
み動作において、第３の論理レベルが入力すると“１”
状態になり、第４の論理レベルが入力すると“３”状態
になり、第１の書き込み動作の結果“２”状態であるメ
モリセルは第２の書き込み動作において、第３の論理レ
ベルが入力すると“２”状態になり、第４の論理レベル
が入力すると“４”状態になることを特徴とする。
【０１７７】本実施形態は、“１”状態は第１のしきい
値レベルを有し、“２”状態は第２のしきい値レベルを
有し、“３”状態は第３のしきい値レベルを有し、
“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以上の
自然数）は第ｉのしきい値レベルを有するようなｎ値を
記憶するメモリセルと、メモリセルの書き込みデータを
保持するデータ回路と、から図４７のように構成され
る。
【０１７８】そして、メモリセルが“１”状態又は
“２”状態を保持する場合に、データ回路がメモリセル
の外部から入力する書き込みデータ及び、前記メモリセ
ルから読み出されたデータを保持した後に、前記データ
回路に保持したデータを基に、メモリセルを“１”状
態，“２“状態，“３”状態又は“４”状態にすること
を特徴とする。
【０１７９】また、第１の書き込み動作において、デー
タ回路に保持する第１の書き込みデータに応じて、書き
込みデータが第１の論理レベルの場合にはメモリセルは
“１”状態になり、書き込みデータが第２の論理レベル
の場合には“２”状態になり、その後、データ回路がメ
モリセルの外部から入力する書き込みデータ及び、前記
メモリセルから読み出されたデータを保持した後に、メ
モリセルが“１”状態でありかつ第２の書き込みデータ
が第３の論理レベルであるとデータ回路が保持する場
合、前記メモリセルは“１”状態になり、メモリセルが
“１”状態でありかつ書き込みデータが第４の論理レベ
ルであるとデータ回路が保持する場合、前記メモリセル
は“３”状態になり、メモリセルが“２”状態でありか
つ第２の書き込みデータが第３の論理レベルであるとデ
ータ回路が保持する場合、前記メモリセルは“２”状態
になり、メモリセルが“２”状態でありかつ第２の書き
込みデータが第４の論理レベルであるとデータ回路が保
持する場合、前記メモリセルは“４”状態になることを
特徴とする。
【０１８０】従って、４値メモリセルの場合には、例え
ば図４６のようなしきい値分布であればよい。書き込み
は図４６、図４７のように行なえばよい。データ回路は
例えば第１のラッチ回路及び第２のラッチ回路から構成
されればよい。
【０１８１】第１の書き込み動作において第１の書き込
みデータはＩ／Ｏ線から第１のラッチ回路に入力し、デ
ータ回路に保持する第１の書き込みデータに応じて、書
き込みデータが第１の論理レベルの場合にはメモリセル
は“１”状態になり、書き込みデータが第２の論理レベ
ルの場合には“２”状態になる。第２の書き込み動作で
は、データ回路内の第１のラッチ回路がメモリセルの外
部から入力する第２の書き込みデータをラッチし、第２
のラッチ回路が前記メモリセルから読み出された第１の
書き込みデータを保持する。その後、メモリセルが
“１”状態でありかつ第２の書き込みデータが第３の論
理レベルであるとデータ回路が保持する場合、前記メモ
リセルは“１”状態になり、メモリセルが“１“状態で
ありかつ第２の書き込みデータが第４の論理レベルであ
るとデータ回路が保持する場合、前記メモリセルは
“３”状態になり、メモリセルが”２”状態でありかつ
第２の書き込みデータが第３の論理レベルであるとデー
タ回路が保持する場合、前記メモリセルは“２”状態に
なり、メモリセルが“２“状態でありかつ第２の書き込
みデータが第４の論理レベルであるとデータ回路が保持
する場合、前記メモリセルは“４”状態になる。本実施
形態は４値メモリセルに限らず、倒えば８値メモリセル
でもよいし、１６値メモリセルや２m 値（ｍは自然数）
メモリセルでも構わない。１メモリセルに蓄える情報
は、２の倍数に限らず、もちろん３値でも５値でも６値
でも１０値でも２８０値でもよい。
【０１８２】８値メモリセルのしきい値分布と書き込み
動作の一例が図４８、図４９である。データ回路は例え
ば第１のラッチ回路、第２のラッチ回路及び第３のラッ
チ回路から構成されればよい。
【０１８３】第１の書き込み動作において第１の書き込
みデータはＩ／Ｏ線から第１のラッチ回路に入力し、デ
ータ回路に保持する第１の書き込みデータに応じて、書
き込みデータが第１の論理レベルの場合にはメモリセル
は“１”状態になり、書き込みデータが第２の論理レベ
ルの場合には“２”状態になる。第２の書き込み動作で
は、データ回路内の第１のラッチ回路がメモリセルの外
部から入力する第２の書き込みデータをラッチし、第２
のラッチ回路が前記メモリセルから読み出された第１の
書き込みデータを保持する。その後、メモリセルが
“１”状態でありかつ第２の書き込みデータが第３の論
理レベルであるとデータ回路が保持する場合、前記メモ
リセルは“１”状態になり、メモリセルが“１”状態で
ありかつ第２の書き込みデータが第４の論理レベルであ
るとデータ回路が保持する場合、前記メモリセルは
“３”状態になり、メモリセルが“２”状態でありかつ
第２の書き込みデータが第３の論理レベルであるとデー
タ回路が保持する場合、前記メモリセルは“２”状態に
なり、メモリセルが“２”状態でありかつ第２の書き込
みデータが第４の論理レベルであるとデータ回路が保持
する場合、前記メモリセルは“４”状態になる。第３の
書き込み動作では、データ回路内の第１のラッチ回路が
メモリセルの外部から入力する第３の書き込みデータを
ラッチし、第２、第３のラッチ回路が前記メモリセルか
ら読み出された第１の書き込みデータ及び第２の書き込
みデータを保持する。その後、第３の書き込みデータか
ら第５の論理レベルである場合には、メモリセルは
“１”又は“２”又は“３”又は“４”状態を保つ。第
３の書き込みデータが第６の論理レベルである場合に
は、“１”状態，“２”状態，“３”状態，“４”状態
のメモリセルは、それぞれ“５”状態，“６”状態，
“７”状態，“８”状態になる。
【０１８４】１６値メモリセルのしきい値分布と書き込
み動作の一例が図５０、図５１である。データ回路は例
えば第１のラッチ回路、第２のラッチ回路、第３のラッ
チ回路及び第４のラッチ回路から構成されればよい。
【０１８５】第１の書き込み動作において第１の書き込
みデータはＩ／Ｏ線から第１のラッチ回路に入力し、デ
ータ回路に保持する第１の書き込みデータに応じて、書
き込みデータが第１の論理レベルの場合にはメモリセル
は“１”状態になり、書き込みデータが第２の論理レベ
ルの場合には“２”状態になる。第２の書き込み動作で
は、データ回路内の第１のラッチ回路がメモリセルの外
部から入カする第２の書き込みデータをラッチし、第２
のラッチ回路が前記メモリセルから読み出された第１の
書き込みデータを保持する。その後、メモリセルが
“１”状態でありかつ第２の書き込みデータが第３の論
理レベルであるとデータ回路が保持する場合、前記メモ
リセルは“１”状態になり、メモリセルが“１”状態で
ありかつ第２の書き込みデータが第４の論理レベルであ
るとデータ回路が保持する場合、前記メモリセルは
“３”状態になり、メモリセルが“２”状態でありかつ
第２の書き込みデータが第３の論理レベルであるとデー
タ回路が保持する場合、前記メモリセルは“２”状態に
なり、メモリセルが“２”状態でありかつ第２の書き込
みデータが第４の論理レベルであるとデータ回路が保持
する場合、前記メモリセルは“４”状態になる。第３の
書き込み動作では、データ回路内の第１のラッチ回路が
メモリセルの外部から入力する第３の書き込みデータを
ラッチし、第２、第３のラッチ回路が前記メモリセルか
ら読み出された第１の書き込みデータ及び第２の書き込
みデータを保持する。その後、第３の書き込みデータが
第５の論理レベルである場合には、メモリセルは“１”
又は“２”又は“３”又は“４”状態を保つ。第３の書
き込みデータが第６の論理レベルである場合には、
“１”状態，“２”状態，“３”状態，“４”状態のメ
モリセルは、それぞれ“５”状態，“６”状態，“７”
状態，“８”状態になる。
【０１８６】第４の書き込み動作では、データ回路内の
第１のラッチ回路がメモリセルの外部から人力する第４
の書き込みデータをラッチし、第２，第３，第４のラッ
チ回路が前記メモリセルから読み出された第１の書き込
みデータ、第２の書き込みデータ、及び第３の書き込み
データを保持する。その後、第４の書き込みデータが第
７の論理レベルである場合には、メモリセルは“１”又
は“２”又は“３”又は“４”又は“５”又は“６”又
は“７”又は“８”状態を保つ。第４の書き込みデータ
が第８の論理レベルである場合には、“１”状態，
“２”状態，“３”状態，“４”状態，“５”状態，
“６”状態，“７”状態，“８”状態のメモリセルは、
それぞれ“９”状態，“１０”状態，“１１”状態，
“１２”状態，“１３”状態，“１４”状態，“１５”
状態，“１６”状態になる。２m 値（ｍは自然数）メモ
リセルのしきい値分布と書き込み動作の一例が図５２、
図５３である。データ回路は例えば第１のラッチ回路、
第２のラッチ回路、第３のラッチ回路、第４のラッチ回
路、…、第ｍのラッチ回路から構成されればよい。
【０１８７】第１の書き込み動作において第１の書き込
みデータはＩ／Ｏ線から第１のラッチ回路に入力し、デ
ータ回路に保持する第１の書き込みデータに応じて、書
き込みデータが第１の論理レベルの場合にはメモリセル
は“１”状態になり、書き込みデータが第２の論理レベ
ルの場合には“２″状態になる。第２の書き込み動作で
は、データ回路内の第１のラッチ回路がメモリセルの外
部から入カする第２の書き込みデータをラッチし、第２
のラッチ回路が前記メモリセルから読み出された第１の
書き込みデータを保持する。その後、メモリセルが
“１”状態でありかつ第２の書き込みデータが第３の論
理レベルであるとデータ回路が保持する場合、前記メモ
リセルは“１“状態になり、メモリセルが“１”状態で
ありかつ第２の書き込みデータが第４の論理レベルであ
るとデータ回路が保持する場合、前記メモリセルは
“３”状態になり、メモリセルが“２”状態でありかつ
第２の書き込みデータが第３の論理レベルであるとデー
タ回路が保持する場合、前記メモリセルは“２”状態に
なり、メモリセルが“２“状態でありかつ第２の書き込
みデータが第４の論理レベルであるとデータ回路が保持
する場合、前記メモリセルは“４”状態になる。
【０１８８】第３の書き込み動作では、データ回路内の
第１のラッチ回路がメモリセルの外部から入力する第３
の書き込みデータをラッチし、第２、第３のラッチ回路
が前記メモリセルから読み出された第１の書き込みデー
タ及び第２の書き込みデータを保持する。その後、第３
の書き込みデータが第５の論理レベルである場合には、
メモリセルは“１”又は“２”又は“３”又は“４“状
態を保つ。第３の書き込みデータが第６の論理レベルで
ある場合には、“１”状態，“２“状態，“３”状態，
“４”状態のメモリセルは、それぞれ“５”状態，
“６”状態，“７”状態，“８”状態になる。第４の書
き込み動作では、データ回路内の第１のラッチ回路がメ
モリセルの外部から入力する第４の書き込みデータをラ
ッチし、第２，第３，第４のラッチ回路が前記メモリセ
ルから読み出された第１の書き込みデータ、第２の書き
込みデータ、及び第３の書き込みデータを保持する。そ
の後、第４の書き込みデータが第７の論理レベルである
場合には、メモリセルは“１”又は“２”又は“３”又
は“４”又は“５”又は“６”又は“７”又は“８“状
態を保つ。第４の書き込みデータが第８の論理レベルで
ある場合には、“１”状態，“２”状態，“３”状態，
“４”状態，“５”状態，“６”状態，“７”状態，
“８”状態のメモリセルは、それぞれ“９”状態，“１
０”状態，“１１”状態，“１２”状態，“１３”状
態，“１４”状態，“１５”状態，“１６“状態にな
る。
【０１８９】第ｍの書き込み動作では、データ回路内の
第１のラッチ回路がメモリセルの外部から入力する第ｍ
の書き込みデータをラッチし、第２，第３，第４，…，
第ｍのラッチ回路が、前記メモリセルから読み出された
第１の書き込みデータ、第２の書き込みデータ，第３の
書き込みデータ，…，第（ｍ−１）の書き込みデータを
保持する。その後、第ｍの書き込みデータが第（２ｍ−
１）の論理レベルである場合には、メモリセルは“１
“又は“２”又は“３”…又は“２m-1 −１”又は“２
m-1 ”状態を保つ。第ｍの書き込みデータが第２ｍの論
理レベルである場合には、“１”状態，“２”状態，
“３”状態，…，“２m-1 −１”状態，“２m-1 ”状態
のメモリセルは、それぞれ“２m-1 ＋１”状態，“２
m-1 ＋２”状態，…，“２m −１”状態，“２m ”状態
になる。
【０１９０】［第６の実施形態］本実施形態は、“１”
状態は第１のしきい値レベルを有し、“２”状態は第２
のしきい値レベルを有し、“３”状態は第３のしきい値
レベルを有し、“ｉ”状態（ｉはｎ以下の自然数であ
り、ｎは３以上の自然数）は第ｉのしきい値レベルを有
するようなｎ値を記憶する、複数ビットのデータの記憶
が可能なメモリセルにおいて、第ｐ（ｐは１以上の自然
数）の書き込み動作で書き込まれたデータのしきい値分
布幅が、第ｐ＋１の書き込み動作で新たに書き込まれた
データのしきい値分布幅のしきい値分布幅よりも狭いこ
とを特徴とする。４値ＮＡＮＤフラッシュメモリを例に
とり、図面を参照して本実施形態を説明する。１つのメ
モリセルには、上位ビット及び下位ビットの２つに分け
ることのできる複数ビットのデータが記憶され得る。こ
の複数ビットのデータはそれぞれ、上位ビットのデータ
が上位ページの書き込み動作、下位ビットのデータが下
位ページの書き込み動作で、データ書き込みの単位とな
るページを形成するメモリセル群へ書き込まれる。
【０１９１】書き込み動作手順を図５４に示した。すな
わち図５４（ａ）は、上位ページの書き込みを示す図で
ある。上位ページの書き込みデータがＨｉｇｈの場合に
はメモリセルは消去状態である“１”状態を保ち、Ｌｏ
ｗの場合にはメモリセルは“２”状態に書き込まれる。
また図５４（ｂ）は、下位ページの書き込みを示す図で
ある。下位ページの書き込みデータがＨｉｇｈの場合に
は“１”状態、“２”状態のメモリセルはその状態を保
ち、Ｌｏｗの場合には“１”状態のメモリセルは“３”
状態に、“２”状態のメモリセルは“４”状態に書き込
まれる。このように、１つのメモリセル内のデータを複
数のページに分けて書き込むことにより、書き込みが高
速化される。図５４に示される通り、下位ページの書き
込みでは“３”書き込みが充分に行なわれたかを調べる
“３”ベリファイリード、及び“４”書き込みが充分に
行なわれたかを調べる“４”ベリファイリードを行なう
のに対し、上位ページの書き込みでは“２”書き込みが
充分に行なわれたかを調べる“２”ベリファイリードの
み行なう。しかも通常は、“４”状態のようにしきい値
レベルが高いデータほど、ベリファイリードの動作自体
長くなる傾向がある。従って、こうした書き込み動作に
おいてメモリセルのトランジスタのしきい値をシフトさ
せるため、書き込みバイアスとしてのパルスをワード線
に供給する際に、充分な書き込みが行なわれるまで書き
込みバイアスを段階的に大きくしていく増加幅（書き込
み電圧のステップアップ幅）を上位ページ及び下位ペー
ジの書き込みで等しくすると、下位ページの書き込みに
比べて上位ページの書き込みを高速に行なうことができ
る。
【０１９２】しかしながら、ページ書き込みに要する時
間で通常定義される書き込み時間は、結局は上位ページ
及び下位ページの書き込みのうちの長い方の時間で決定
され、チップの書き込み時間の仕様は書き込み時間が長
くなる下位ページの書き込み時間に設定される。このた
め、上位ページの書き込みだけが高速に行なわれても利
点は少ない。本実施形態においては、こうした点を考慮
して上位ページの書き込み時間が下位ページの書き込み
時間とほぼ同程度となるように、上位ページの書き込み
を高精度にゆっくりと行なう。すなわち、上位ページの
書き込みの際の書き込み電圧のステップアップ幅をΔＶ
pp1 、下位ページの書き込みの際の書き込み電圧のステ
ップアップ幅をΔＶpp2 としたとき、ΔＶpp1 ＜ΔＶpp
2 の関係を満足させる。このように上位ページの書き込
みを高精度に行なうことで、“２”状態のメモリセルの
しきい値分布幅が狭まってメモリセルの信頼性が向上す
る。以下、ΔＶpp1 ＝ΔＶpp2 に設定した場合と比較し
ながら、本実施形態をより詳細に説明する。
【０１９３】図５５は、書き込み電圧のステップアップ
幅が上位ページ及び下位ページで等しく（ΔＶpp1 ＝Δ
Ｖpp2 ）、上位ページの書き込み動作で書き込まれたデ
ータ“２”のしきい値分布幅が、下位ページの書き込み
動作で新たに書き込まれたデータ“３”、“４”のしき
い値分布幅と等しい場合について、メモリセルのしきい
値分布を示す図である。なお図中のVCG2V 、VCG3V 、VC
G4V は、それぞれメモリセルにデータ“２”、“３”、
“４”が充分書き込まれたか否かをチェックする際のベ
リファイ電圧に相当する。また図５６に、ここでの書き
込みに当ってメモリセルに供給されるパルスの波形を示
す。
【０１９４】図５５に示されるように、“２”状態、
“３”状態、“４”状態の各しきい値分布幅が全て０．
８Ｖであるとき、上位ページの書き込み電圧は図５６に
示される通り、例えば初期値の１５Ｖから０．８Ｖずつ
大きくする。また下位ページの書き込み電圧は、上位ペ
ージの書き込み電圧の初期値に“２”書き込みに対する
ベリファイ電圧と“４”書き込みに対するベリファイ電
圧との電圧差を加算した１７．８Ｖを初期値とし、１
７．８Ｖからやはり０．８Ｖずつ大きくしていく。さら
に、このとき“４”書き込みするメモリセルのチャネル
及びビット線は０Ｖとし、“３”書き込みするメモリセ
ルのチャネル及びビット線を“３”書き込みに対するベ
リファイ電圧と“４”書き込みに対するベリファイ電圧
との電圧差に相当する１．４Ｖに設定することで、下位
ページの書き込み動作の際“３”状態と“４”状態をほ
ぼ同時に書き込むことができる。これに対し、本実施形
態でのメモリセルのしきい値分布を図５７に示し、書き
込みに当ってメモリセルに供給するパルスの波形を図５
８、図５９に示す。まず図５７（ａ）のしきい値分布を
得るためには、図５８（ａ）、（ｂ）に示されるような
パルスを書き込み電圧とすればよい。上位ページの書き
込み電圧として、初期値１５Ｖから０．３Ｖずつ大きく
なるパルスを供給することで、“２”状態のしきい値分
布幅を０．３Ｖに狭めることができる。なお、このよう
に書き込み電圧のステップアップ幅を小さくすると高精
度に書き込みが行なわれる反面、書き込み時間は長時間
化する。従って書き込み電圧のステップアップ幅の大き
さは、ベリファイリードに要する時間も併せた書き込み
時間が上位ページの書き込みと下位ページの書き込みと
でほぼ同程度となるように設定することが好ましい。
【０１９５】一方下位ページの書き込み電圧は、図５８
（ｂ）に示される通り初期値１７．３Ｖから０．８Ｖず
つ大きくしていく。すなわち下位ページの書き込み電圧
の初期値は、上位ページの書き込み電圧の初期値に
“２”書き込みに対するベリファイ電圧と“４”書き込
みに対するベリファイ電圧との電圧差を加算した１７．
３Ｖに設定し、書き込み電圧のステップアップ幅は図５
５のしきい値分布を得る場合と同様に、０．８Ｖとす
る。またこのとき“４”書き込みするメモリセルのチャ
ネル及びビット線は０Ｖとし、“３”書き込みするメモ
リセルのチャネル及びビット線を“３”書き込みに対す
るベリファイ電圧と“４”書き込みに対するベリファイ
電圧との電圧差に相当する１．４Ｖに設定することで、
下位ページの書き込み動作の際“３”状態と“４”状態
をほぼ同時に書き込むことができる。ここでは、図５７
（ａ）に示される通り“２”状態のしきい値分布幅を
０．３Ｖに狭めたことで、最もしきい値レベルの高い
“４”状態のしきい値分布が図５５に比べ約０．５Ｖ低
下する。この結果、メモリセルにおいて浮遊ゲート中の
蓄積電荷の基板へのリークが抑制され、ひいてはメモリ
セルのデータ保持時間を２、３倍程度長くしてその信頼
性を向上することができる。なお、こうして上位ページ
の書き込みが高精度に行なわれると上位ページの書き込
み速度は反面低下する。しかしながら、下位ページの書
き込みの方に長時間を要する以上、チップの書き込み速
度の仕様は下位ページの書き込み速度で決定されるの
で、上位ページの書き込み速度が下位ページの書き込み
速度よりも遅くならない限り、チップの書き込み速度の
仕様は遅くならない。
【０１９６】また本実施形態において、メモリセルのし
きい値分布は以上に限定されるものではなく任意性を有
する。例えば、図５７（ｂ）に示されるようなしきい値
分布であってもよい。すなわちこの場合も、上位ページ
の書き込みを高精度に行なうことで“２”状態のしきい
値分布幅を０．３Ｖに狭める。ただしここでは、“３”
状態のしきい値分布と“４”状態のしきい値分布の間の
電圧差及び、“２”状態のしきい値分布と“３”状態の
しきい値分布の間の電圧差がいずれも、図５５や図５７
（ａ）と比較して大きく設定されている。具体的に図５
５や図５７（ａ）においては、こうしたしきい値分布の
間の電圧差が０．６Ｖであり、メモリセルでのデータ
“３”又は“４”の保持時、浮遊ゲート中の蓄積電荷の
リークに起因するしきい値の低下が０．６Ｖを越える
と、メモリセルが“２”状態或いは“３”状態となって
データの破壊が生じる可能性がある。一方、図５７
（ｂ）におけるしきい値分布の間の電圧差は０．８Ｖで
あるので、同様のしきい値低下が０．８Ｖを越えないと
データは破壊されず、結果としてメモリセルの寿命が改
善され信頼性が向上する。
【０１９７】図５７（ｂ）のしきい値分布を得るために
は、図５８（ａ）、（ｃ）に示されるようなパルスを書
き込み電圧とすればよい。上位ページの書き込み電圧と
して、初期値１５Ｖから０．３Ｖずつ大きくなるパルス
を供給することで、“２”状態のしきい値分布幅を０．
３Ｖに狭めることができる。なお、このように書き込み
電圧のステップアップ幅を小さくすると高精度に書き込
みが行なわれる反面、書き込み時間は長時間化する。従
って書き込み電圧のステップアップ幅の大きさは、ベリ
ファイリードに要する時間も併せた書き込み時間が上位
ページの書き込みと下位ページの書き込みとでほぼ同程
度となるように設定することが好ましい。一方下位ペー
ジの書き込み電圧は、図５８（ｃ）に示される通り初期
値１７．７Ｖから０．８Ｖずつ大きくしていく。すなわ
ち下位ページの書き込み電圧の初期値は、上位ページの
書き込み電圧の初期値に“２”書き込みに対するベリフ
ァイ電圧と“４”書き込みに対するベリファイ電圧との
電圧差を加算した１７．７Ｖに設定し、書き込み電圧の
ステップアップ幅は図５５のしきい値分布を得る場合と
同様に、０．８Ｖとする。またこのとき“４”書き込み
するメモリセルのチャネル及びビット線は０Ｖとし、
“３”書き込みするメモリセルのチャネル及びビット線
を“３”書き込みに対するベリファイ電圧と“４”書き
込みに対するベリファイ電圧との電圧差に相当する１．
６Ｖに設定することで、下位ページの書き込み動作の際
“３”状態と“４”状態をほぼ同時に書き込むことがで
きる。
【０１９８】さらに、メモリセルのしきい値分布の他の
例を図５７（ｃ）に示す。図５７（ａ）、（ｂ）におい
ては、“３”状態のしきい値分布と“４”状態のしきい
値分布の間の電圧差及び、“２”状態のしきい値分布と
“３”状態のしきい値分布の間の電圧差が等しく設定さ
れていたが、ここでは“３”状態のしきい値分布と
“４”状態のしきい値分布の間の電圧差を、“２”状態
のしきい値分布と“３”状態のしきい値分布の間の電圧
差より大きくしている。すなわち、しきい値レベルが高
いほど浮遊ゲート中の蓄積電荷がリークしてしきい値が
低下しやすいことを考慮して、“２”状態のしきい値分
布と“３”状態のしきい値分布の間の電圧差が０．７Ｖ
であるのに対し、“３”状態のしきい値分布と“４”状
態のしきい値分布の間の電圧差は１Ｖとなっている。
【０１９９】図５７（ｃ）のしきい値分布を得るために
は、図５８（ａ）、（ｄ）に示されるようなパルスを書
き込み電圧とすればよい。上位ページの書き込み電圧と
しては、図５７（ａ）、（ｂ）の場合と同様に初期値１
５Ｖから０．３Ｖずつ大きくなるパルスを供給する。一
方下位ページの書き込み電圧は、図５８（ｄ）に示され
る通り初期値１７．８Ｖから０．８Ｖずつ大きくしてい
く。すなわち下位ページの書き込み電圧の初期値は、上
位ページの書き込み電圧の初期値に“２”書き込みに対
するベリファイ電圧と“４”書き込みに対するベリファ
イ電圧との電圧差を加算した１７．８Ｖに設定し、書き
込み電圧のステップアップ幅は図５５のしきい値分布を
得る場合と同様に、０．８Ｖとする。またこのとき
“４”書き込みするメモリセルのチャネル及びビット線
は０Ｖとし、“３”書き込みするメモリセルのチャネル
及びビット線を“３”書き込みに対するベリファイ電圧
と“４”書き込みに対するベリファイ電圧との電圧差に
相当する１．８Ｖに設定することで、下位ページの書き
込み動作の際“３”状態と“４”状態をほぼ同時に書き
込むことができる。
【０２００】また本実施形態のメモリセルは、図５７
（ｄ）又は図５７（ｅ）に示されるようなしきい値分布
を有していてもよい。ここでは、４値データ“１”、
“２”、“３”、“４”のしきい値レベルの大小関係が
図５７（ａ）、（ｂ）、（ｃ）とは異なる。すなわち、
第４の実施形態の場合と同様に、消去状態“１”のメモ
リセルに対し外部から入力する書き込みデータを基に書
き込みを行なう際、上位ページの書き込み動作で書き込
まれる“２”状態のしきい値分布が、下位ページの書き
込み動作で書き込まれる“３”状態のしきい値分布より
も高いしきい値レベルを有する。これらについても、上
位ページの書き込みを高精度に行なうことで“２”状態
のしきい値分布幅が０．３Ｖに狭められ、最もしきい値
レベルの高い“４”状態のしきい値分布を低下させるこ
とが可能となる。さらに図５７（ｄ）においては、図５
７（ｃ）と同様しきい値レベルの高い２つのデータに関
してしきい値分布の間の電圧差を大きくする観点から、
“３”状態のしきい値分布と“２”状態のしきい値分布
の間の電圧差が０．６Ｖ、“２”状態のしきい値分布と
“４”状態のしきい値分布の間の電圧差が１Ｖに設定さ
れている。
【０２０１】図５７（ｄ）のしきい値分布を得るために
は、図５９（ａ）、（ｂ）に示されるようなパルスを書
き込み電圧とすればよい。上位ページの書き込み電圧と
しては、図５９（ａ）に示される初期値１６．４Ｖから
０．３Ｖずつ大きくなるパルスを供給する。一方下位ペ
ージの書き込み電圧は、図５９（ｂ）に示される通り初
期値１７．７Ｖから０．８Ｖずつ大きくしていく。すな
わち下位ページの書き込み電圧の初期値は、上位ページ
の書き込み電圧の初期値に“２”書き込みに対するベリ
ファイ電圧と“４”書き込みに対するベリファイ電圧と
の電圧差を加算した１７．７Ｖに設定し、書き込み電圧
のステップアップ幅は図５５のしきい値分布を得る場合
と同様に、０．８Ｖとする。またこのとき“４”書き込
みするメモリセルのチャネル及びビット線は０Ｖとし、
“３”書き込みするメモリセルのチャネル及びビット線
を“３”書き込みに対するベリファイ電圧と“４”書き
込みに対するベリファイ電圧との電圧差に相当する２．
７Ｖに設定することで、下位ページの書き込み動作の際
“３”状態と“４”状態をほぼ同時に書き込むことがで
きる。
【０２０２】図５７（ｅ）では、“３”状態のしきい値
分布と“２”状態のしきい値分布の間の電圧差及び、
“２”状態のしきい値分布と“４”状態のしきい値分布
の間の電圧差が、いずれも０．６Ｖに設定されている。
書き込みに当っては、下位ページの書き込み電圧の初期
値を１７．３Ｖ、下位ページの書き込み動作時“３”書
き込みするメモリセルのチャネル及びビット線を２．３
Ｖとする以外は図５７（ｄ）の場合と同様にすれば、こ
うしたしきい値分布を得ることができる。なお以上は、
４値セルへの第１の書き込み動作及び第２の書き込み動
作を例にとり本実施形態を説明したが、本実施形態は何
らこれに限られるものではない。すなわち、要は複数ビ
ットのデータの記憶が可能なメモリセルについて、書き
込み電圧のステップアップ幅を前段の書き込み動作で後
段の書き込み動作と比べ小さく設定し、前段の書き込み
動作で書き込まれるデータのしきい値分布幅を、後段の
書き込み動作で新たに書き込まれるデータのしきい値分
布幅のしきい値分布幅よりも狭くすればよい。
【０２０３】例えば、第５の実施形態における２m 値
（ｍは自然数）メモリセルに対し、本実施形態を適用し
ても構わない。すなわち、“１”状態は第１のしきい値
レベルを有し、“２”状態は第２のしきい値レベルを有
し、“３”状態は第３のしきい値レベルを有し、“ｉ”
状態（ｉはｎ以下の自然数であり、ｎは４以上の自然
数）は第ｉのしきい値レベルを有するようなｎ値を記憶
するメモリセルについて、メモリセルが“１”状態のし
きい値レベルである場合に、メモリセルの外部から入力
する書き込みデータに基づいて第１の書き込みが行なわ
れ、前記メモリセルが“１”状態，“２”状態のいずれ
かのしきい値レベルになり、メモリセルが“１”状態，
“２”状態，…，“２k-1 −１”状態，“２k-1 ”状態
（ｋは２以上の自然数）のいずれかのしきい値レベルで
ある場合に、メモリセルの外部から入力する書き込みデ
ータとメモリセルのしきい値レベルに基づいて第ｋの書
き込みが行なわれ、前記メモリセルが“１”状態，
“２”状態，…，“２k −１”状態，“２k ”状態のい
ずれかのしきい値レベルになり、メモリセルが“１”状
態，“２”状態，…，“２k −１”状態，“２k ”状態
のいずれかのしきい値レベルである場合に、メモリセル
の外部から入力する書き込みデータとメモリセルのしき
い値レベルに基づいて第ｋ＋１の書き込みが行なわれ、
前記メモリセルが“１”状態，“２”状態，…，“２
k+1 −１”状態，“２k+1 ”状態のいずれかのしきい値
レベルになり、メモリセルが“１”状態，“２”状態，
…，“２m-1 −１”状態，“２m-1 ”状態（ｍはｎ＝２
m を満たす自熱数）のいずれかのしきい値レベルである
場合に、メモリセルの外部から入力する書き込みデータ
とメモリセルのしきい値レベルに基づいて第ｍの書き込
みが行なわれ、前記メモリセルが“１”状態，“２”状
態，…，“２m −１”状態，“２m ”状態のいずれかの
しきい値レベルになる場合に、本実施形態を適用するこ
とが可能である。図６０に、この時のメモリセルのしき
い値分布を示す。
【０２０４】一方、“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは３以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルについて、メモリセルが“１”状態のしきい値
レベルである場合に、メモリセルの外部から入力する書
き込みデータに基づいて第１の書き込みが行なわれ、前
記メモリセルが“１”状態，“２”状態，…，“ｍ−
１”状態，“ｍ”状態（ｍは２以上の自然数）のいずれ
かのしきい値レベルになり、メモリセルが“１”状態，
“２”状態，…，“ｍ−１”状態，“ｍ”状態のいずれ
かのしきい値レベルである場合に、メモリセルの外部か
ら入力する書き込みデータとメモリセルのしきい値レベ
ルに基づいて第２の書き込みが行なわれ、前記メモリセ
ルが“１”状態，“２”状態，…，“ｋ−１”状態，
“ｋ”状態（ｋはｍより大きい自然数）のいずれかのし
きい値レベルになる場合にも本実施形態を適用できる。
この時のメモリセルのしきい値分布を図６１に示す。
【０２０５】また、“１”状態は第１のしきい値レベル
を有し、“２”状態は第２のしきい値レベルを有し、
“３”状態は第３のしきい値レベルを有し、“ｉ”状態
（ｉはｎ以下の自然数であり、ｎは４以上の自然数）は
第ｉのしきい値レベルを有するようなｎ値を記憶するメ
モリセルについて、メモリセルが“１”状態，“２”状
態，…，“ｒ−１”状態，“ｒ”状態（ｒは２以上の自
然数）のいずれかのしきい値レベルである場合に、メモ
リセルの外部から入力する書き込みデータとメモリセル
のしきい値レベルに基づいて第ｊ（ｊは２以上の自然
数）の書き込みが行なわれ、前記メモリセルが“１”状
態，“２”状態，…，“ｓ−１”状態，“ｓ”状態（ｓ
はｒより大きい自然数）のいずれかのしきい値レベルに
なり、メモリセルが“１”状態，“２”状態，…，“ｓ
−１”状態，“ｓ”状態のいずれかのしきい値レベルで
ある場合に、メモリセルの外部から入力する書き込みデ
ータとメモリセルのしきい値レベルに基づいて第ｊ＋１
の書き込みが行なわれ、前記メモリセルが“１”状態，
“２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔはｓ
より大きい自然数）のいずれかのしきい値レベルになる
場合にも本実施形態は適用され得る。この時のメモリセ
ルのしきい値分布を図６２に示す。さらに、“１”状態
は第１のしきい値レベルを有し、“２”状態は第２のし
きい値レベルを有し、“３”状態は第３のしきい値レベ
ルを有し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎ
は３以上の自然数）は第ｉのしきい値レベルを有するよ
うなｎ値を記憶するメモリセルについて、第１の書き込
み動作に際しメモリセルが、第１の論理レベルが入力す
ると“１”状態になり、第２の論理レベルが入力すると
“２”状態になり、第ｋ−１（ｋは２以上の自然数）の
書き込み動作の結果“Ａ”状態であるメモリセルが第ｋ
の書き込み動作に際し、第２ｋ−１の論理レベルが入力
すると“Ａ”状態になり、第２ｋの論理レベルが入力す
ると“Ａ＋２k-1 ”状態になる場合に本実施形態を適用
してもよい。
【０２０６】［第７の実施形態］４値ＮＡＮＤフラッシ
ュメモリを例にとり、図面を参照して本実施形態を説明
する。本実施形態の多値記憶式ＥＥＰＲＯＭの構成は、
第２の実施形態と同様図７であり、データ回路は図１８
である。本実施形態では、メモリセルの４つの書き込み
状態としきい値の関係が第２の実施形態と異なる。図６
３に、本実施形態におけるメモリセルＭのしきい値電圧
と４つの書き込み状態（４レベルデータ“１”，
“２”，“３”，“４”）の関係を示す。データ“１”
の状態は消去後の状態と同じで、例えば負のしきい値を
持つ。“２”状態は、例えば０．５Ｖから０．８Ｖの間
のしきい値を持つ。“３”状態は、例えば１．４Ｖから
２．２Ｖの間のしきい値を持つ。“４”状態は、例えば
２．８Ｖから３．６Ｖの間のしきい値を持つ。
【０２０７】本実施形態では、メモリセルＭの制御ゲー
トＣＧに例えば読み出し電圧１．１Ｖを印加して、メモ
リセルが“ＯＮ”か“ＯＦＦ”かでメモリセルのデータ
が「“１”，“２”のいずれかか“３”，“４”のいず
れか」を検出できる。続けて、例えば読み出し電圧２．
５Ｖ，０Ｖを印加することでメモリセルのデータが完全
に検出される。一方ベリファイ電圧VCG2V ，VCG3V ，VC
G4V は、例えばそれぞれ０．５Ｖ，１．４Ｖ，２．８Ｖ
とされる。
【０２０８】以下、より詳細に動作を説明する。本実施
形態は４値記憶を例に構成されている。ｎチャネルＭＯ
ＳトランジスタＱn21 ，Ｑn22 ，Ｑn23 とｐチャネルＭ
ＯＳトランジスタＱp9，Ｑp10 ，Ｑp11 で構成されるフ
リップ・フロップＦＦ１とｎチャネルＭＯＳトランジス
タＱn29 ，Ｑn30 ，Ｑn31 とｐチャネルＭＯＳトランジ
スタＱp16 ，Ｑp17 ，Ｑp18 で構成されるＦＦ２に、書
き込み／読み出しデータをラッチする。また、これらは
センスアンプとしても動作する。フリップ・フロップＦ
Ｆ１，ＦＦ２は、「“１”書き込みをするか、“２”書
き込みをするか、“３”書き込みをするか、“４”書き
込みをするか」を書き込みデータ情報としてラッチし、
メモリセルが「“１”の情報を保持しているか、“２”
の情報を保持しているか、“３”の情報を保持している
か、“４”の情報を保持しているか」を読み出しデータ
情報としてセンスしラッチする。データ入出力線ＩＯ
Ａ，ＩＯＢとフリップ・フロップＦＦ１は、ｎチャネル
ＭＯＳトランジスタＱn28 ，Ｑn27 を介して接続され
る。データ入出力線ＩＯＡ，ＩＯＢとフリップ・フロッ
プＦＦ２は、ｎチャネルＭＯＳトランジスタＱn35 ，Ｑ
n36 を介して接続される。データ入出力線ＩＯＡ，ＩＯ
Ｂは、図７中のデータ入出力バッファ４にも接続され
る。フリップ・フロップＦＦ１に保持された読み出しデ
ータはＣＥＮＢ１が活性化されることにより、ＩＯＡ及
びＩＯＢに出力される。フリップ・フロップＦＦ２に保
持された読み出しデータはＣＥＮＢ２が活性化されるこ
とにより、ＩＯＡ及びＩＯＢに出力される。
【０２０９】ｎチャネルＭＯＳトランジスタＱn26 ，Ｑ
n34 は、それぞれフリップ・フロップＦＦ１，ＦＦ２を
信号ＥＣＨ１，ＥＣＨ２が“Ｈ”となってイコライズす
る。ｎチャネルＭＯＳトランジスタＱn24 ，Ｑn32 は、
フリップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパシタ
Ｑd1の接続を制御する。ｎチャネルＭＯＳトランジスタ
Ｑn25 ，Ｑn33 は、フリップ・フロップＦＦ１，ＦＦ２
とＭＯＳキャパシタＱd2の接続を制御する。ｐチャネル
ＭＯＳトランジスタＱp12C，Ｑp13Cで構成される回路
は、活性化信号ＶＲＦＹＢＡＣによって、フリップ・フ
ロップＦＦ１のデータに応じて、ＭＯＳキャパシタＱd1
のゲート電圧を変更する。ｐチャネルＭＯＳトランジス
タＱp14C，Ｑp15Cで構成される回路は、活性化信号ＶＲ
ＦＹＢＢＣによって、フリップ・フロップＦＦ１のデー
タに応じて、ＭＯＳキャパシタＱd2のゲート電圧を変更
する。ｎチャネルＭＯＳトランジスタＱn1C ，Ｑn2C で
構成される回路は、活性化信号ＶＲＦＹＢＡ１Ｃによっ
て、フリップ・フロップＦＦ２のデータに応じて、ＭＯ
ＳキャパシタＱd1のゲート電圧を変更する。ｎチャネル
ＭＯＳトランジスタＱn3C ，Ｑn4C で構成される回路
は、活性化信号ＶＲＦＹＢＢ１Ｃによって、フリップ・
フロップＦＦ２のデータに応じて、ＭＯＳキャパシタＱ
d2のゲート電圧を変更する。
【０２１０】ＭＯＳキャパシタＱd1，Ｑd2は、ディプリ
ーション型ｎチャネルＭＯＳトランジスタで構成され、
ビット線容量より充分小さくされる。ｎチャネルＭＯＳ
トランジスタＱn37 は、信号ＰＲＥＡによってＭＯＳキ
ャパシタＱd1を電圧ＶＡに充電する。ｎチャネルＭＯＳ
トランジスタＱn38 は、信号ＰＲＥＢによってＭＯＳキ
ャパシタＱd2を電圧ＶＢに充電する。ｎチャネルＭＯＳ
トランジスタＱn39 ，Ｑn40 は、信号ＢＬＣＡ，ＢＬＣ
Ｂによって、データ回路３とビット線ＢＬａ，ＢＬｂの
接続をそれぞれ制御する。ｎチャネルＭＯＳトランジス
タＱn37 ，Ｑn38 で構成される回路はビット線電圧制御
回路を兼ねる。次に、このように構成されたＥＥＰＲＯ
Ｍの動作を、タイミング図に従って説明する。以下では
制御ゲートＣＧ２Ａが選択されている場合を示す。
【０２１１】＜上位ページの書き込み＞ (1) 上位ページのプログラム 書き込み動作前に、入力されたデータは、データ入出力
バッファ４を経て、データ回路３に入力される。１ペー
ジの大きさが２５６ビットであり、データ回路は２５６
個あるとすると、入力した上位ページの２５６ビットの
書き込みデータは、カラム活性化信号ＣＥＮＢ１が
“Ｈ”で、ＩＯＡ，ＩＯＢを介してフリップ・フロップ
ＦＦ１に入力する。書き込みデータとＦＦ１のノードＮ
３Ｃ，Ｎ４Ｃの関係が図１９である。入力データがＨｉ
ｇｈの場合には“１”状態を保ち、入力データがＬｏｗ
の場合には“２”状態に書き込まれる。書き込み動作は
図２０に示されている。時刻ｔ1sにＶＲＦＹＢＡＣが０
Ｖになり、データ“１”が保持されているデータ回路か
らはビット線書き込み制御電圧Ｖccがビット線に出力さ
れる。その後、時刻ｔ2sにRV1AがＶccになることによ
り、データ“２”が保持されているデータ回路からは０
Ｖがビット線に出力される。その結果、“１”書き込み
するビット線はＶcc、“２”書き込みするビット線は０
Ｖになる。時刻ｔ1sに制御ゲート・選択ゲート駆動回路
２によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccになる。選択
ゲートＳＧ２Ａは０Ｖである。次に、時刻ｔ3sに、選択
された制御ゲートＣＧ２Ａが高電圧Ｖpp（例えば初期値
１５Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ
４ＡがＶM （例えば１０Ｖ）となる。データ“２”が保
持されているデータ回路に対応するメモリセルでは、０
Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
データ“１”が保持されているデータ回路に対応するメ
モリセルでは、選択ゲートＳＧ１Ａが“ＯＦＦ”になる
のでメモリセルのチャネルはフローティングになる。
【０２１２】その結果、メモリセルのチャネルは制御ゲ
ートとの間の容量結合により、８Ｖ程度になる。データ
“１”を書き込むメモリセルではチャネルが８Ｖ、制御
ゲートが２０Ｖなので、メモリセルへの電子の注入は行
なわれず、消去状態（“１”）を保つ。書き込み動作
中、信号ＳＡＮ１，ＳＡＮ２，ＰＲＥＢ，ＢＬＣＢは
“Ｈ”、信号ＳＡＰ１，ＳＡＰ２，ＶＲＦＹＢＡ１Ｃ，
ＲＶ１Ｂ，ＲＶ２Ｂ，ＥＣＨ１，ＥＣＨ２は“Ｌ”、電
圧ＶＢは０Ｖである。
【０２１３】(2) 上位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、データ回路のデータを“１”に変更す
る。もし、所望のしきい値に達していなければ、データ
回路のデータを保持して再度書き込み動作を行なう。書
き込み動作と書き込みベリファイは全ての“２”書き込
みするメモリセルが所望のしきい値に達するまで繰り返
される。このとき、ここでの書き込み動作と書き込みベ
リファイの繰り返しに応じて、制御ゲートＣＧ２Ａへの
印加電圧Ｖppを段階的に増加させる。具体的には、例え
ば図５８（ａ）に示されるようにステップアップ幅を
０．３Ｖとし、Ｖppの値を初期値１５Ｖから０．３Ｖ刻
みに大きくしていく。図１８及び図２１を用いて、この
書き込みベリファイ動作を説明する。まず、時刻ｔ1yc
に、電圧ＶＡ，ＶＢがそれぞれ１．８Ｖ，１．５Ｖとな
って、ビット線ＢＬａ，ＢＬｂはそれぞれ１．８Ｖ，
１．５Ｖになる。信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”とな
って、ビット線ＢＬａとＭＯＳキャパシタＱd1、ビット
線ＢＬｂとＭＯＳキャパシタＱd2は切り離され、ビット
線ＢＬａ，ＢＬｂはフローティングとなる。信号ＰＲＥ
Ａ，ＰＲＥＢが“Ｌ”となって、ＭＯＳキャパシタＱd
1，Ｑd2のゲート電極であるノードＮ１，Ｎ２はフロー
ティング状態になる。続いて、時刻ｔ2yc に、制御ゲー
ト・選択ゲート駆動回路２によって選択されたブロック
の選択された制御ゲートＣＧ２Ａは０．５Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が０．５Ｖ以下なら、ビット線電圧は１．
５Ｖより低くなる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。時刻ｔ3yc に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”と
され、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。
【０２１４】この後、時刻ｔ4yc にＶＲＦＹＢＡＣが
“Ｌ”となると、“１”書き込みデータが保持されてい
るデータ回路では、ｐチャネルＭＯＳトランジスタＱp1
2Cが“ＯＮ”であり、ノードＮ１はＶccとなる。その結
果、ノードＮ１は“１”書き込みの場合にはＶccにな
る。“２”書き込みの場合には、ｐチャネルＭＯＳトラ
ンジスタＱp12Cが“ＯＦＦ”する。つまり、“２”書き
込みが充分に行なわれた場合には、Ｎ１はＶccになり、
“２”書き込みが不充分の場合には、Ｎ１は０Ｖにな
る。その後、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”、
“Ｌ”となることで、時刻ｔ5yc にノードＮ１の電圧が
センスされラッチされる。これで、“２”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“２”書き込み状態となったか否かを検
出する。メモリセルのデータが“２”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“１”に変更される。メ
モリセルのデータが“２”でなければ、フリップ・フロ
ップＦＦ１でノードＮ１の電圧をセンスしラッチするこ
とで書き込みデータは“２”に保持される。“１”書き
込みデータを保持しているデータ回路の書き込みデータ
は変更されない。
【０２１５】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
ここで、こうして書き込まれた“２”書き込みデータの
しきい値分布は、制御ゲートＣＧ２Ａへの印加電圧Ｖpp
のステップアップ幅を０．３Ｖとしたことに基づき、
０．５Ｖ〜０．８Ｖの範囲内に収められる。
【０２１６】＜下位ページの書き込み＞ (1) 上位データの読み出し及びデータロード 下位ページを書き込むに先だって、メモリセルには上位
ページのデータが書き込まれ、図２２（ａ）のように、
“１”状態又は“２”状態になっている。下位ページの
データを外部からＩＯＡ，ＩＯＢを通じてフリップ・フ
ロップＦＦ１に入力すると同時に、メモリセルに蓄えら
れた上位ページのデータを読み出してフリップ・フロッ
プＦＦ２に保持する。図２２、図２３を用いてメモリセ
ルに書き込まれた上位ページのデータの読み出しを説明
する。
【０２１７】まず時刻ｔ1yd に、電圧ＶＡ，ＶＢがそれ
ぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，Ｂ
Ｌｂはそれぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣ
Ａ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯ
ＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャパシタ
Ｑd2は切り離され、ビット線ＢＬａ，ＢＬｂはフローテ
ィングとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となっ
て、ＭＯＳキャパシタＱd1，Ｑd2のゲート電極であるノ
ードＮ１，Ｎ２はフローティング状態になる。
【０２１８】続いて時刻ｔ2yd に、制御ゲート・選択ゲ
ート駆動回路２によって選択されたブロックの選択され
た制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲートＣＧ１
Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２
ＡはＶccにされる。選択されたメモリセルのしきい値が
０Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。
選択されたメモリセルのしきい値が０Ｖ以上なら、ビッ
ト線電圧は１．８Ｖのままとなる。時刻ｔ3yd に、信号
ＢＬＣＡ，ＢＬＣＢが“Ｈ”とされ、ビット線の電位が
Ｎ１，Ｎ２に転送される。その後、信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパ
シタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切
り離される。その後、信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”、“Ｌ”となることで、時刻ｔ4yd にノードＮ１
の電圧がセンスされラッチされる。この時のフリップ・
フロップＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図２２（ｂ）
になる。ここでは第３の実施形態と同様、読み出された
上位データのデータ反転動作は行なわず、時刻ｔ4yd に
センスした時点でフリップ・フロップＦＦ１への読み出
しデータの保持は終了する。外部からフリップ・フロッ
プＦＦ１に入力した下位ページの書き込みデータは図２
４の通りである。下位ページの入力データが“Ｈ”なら
ば書き込みは行なわれず、メモリセルは“１”又は
“２”状態を保つ。一方、下位ページの入力データが
“Ｌ”ならば書き込みが行なわれ、“１”状態のメモリ
セルは“３”状態に、“２”状態のメモリセルは“４”
状態に書き込まれる。
【０２１９】以上をまとめると、下位ページ書き込み時
のフリップ・フロップのノードＮ３Ｃ，Ｎ４Ｃ，Ｎ５
Ｃ，Ｎ６Ｃのデータは図３５のようになる。
【０２２０】（２）下位ページのプログラム 書き込み動作は図３６とほぼ同様である。ただし図３６
と異なるのは、時刻ｔ1pq に電圧ＶＡがビット線書き込
み制御電圧１．４Ｖとなってビット線ＢＬａが１．４Ｖ
とされる点である。以下、図３６を用いて説明する。ｎ
チャネルＭＯＳトランジスタＱn39 のしきい値分の電圧
降下分が問題になるときは、信号ＢＬＣＡを昇圧すれば
よい。続いて、信号ＰＲＥＡが“Ｌ”となってビット線
がフローティングにされる。次に、時刻ｔ2pq に信号Ｖ
ＲＦＹＢＡ１ＣがＶccとされる。これによって、データ
“１”又は“３”が保持されている場合には、ｎチャネ
ルＭＯＳトランジスタＱn2C が“ＯＮ”するので、ビッ
ト線制御電圧０Ｖがビット線に印加される。図３６のよ
うにＶＲＦＹＢＡ１ＣをＶcc以上にしてもよい。その
後、時刻ｔ3pq にＶＲＦＹＢＡＣが０Ｖになり、データ
“１”又はデータ“２”が保持されているデータ回路か
らはビット線書き込み制御電圧Ｖccがビット線に出力さ
れる。その結果、“１”書き込み又は“２”書き込みす
るビット線はＶcc、“３”書き込みするビット線は１．
４Ｖ、“４”書き込みするビット線は０Ｖになる。
【０２２１】時刻ｔ1pq に制御ゲート・選択ゲート駆動
回路２によって、選択されたブロックの選択ゲートＳＧ
１Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccとなる。選
択ゲートＳＧ２Ａは０Ｖである。時刻ｔ4pq に選択され
た制御ゲートＣＧ２Ａが高電圧Ｖpp（例えば初期値１
７．３Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，Ｃ
Ｇ４ＡがＶM （例えば１０Ｖ）となる。データ“４”が
保持されているデータ回路に対応するメモリセルでは、
０Ｖのチャネル電位と制御ゲートのＶppの電位差によっ
て、浮遊ゲートに電子が注入されしきい値が上昇する。
データ“３”が保持されているデータ回路に対応するメ
モリセルでは、１．４Ｖのチャネル電位と制御ゲートの
Ｖppの電位差によって、浮遊ゲートに電子が注入されし
きい値が上昇する。“３”書き込みの場合のチャネル電
位を１．４Ｖにしているのは、電子の注入量を“４”デ
ータ書き込みの場合よりも、少なくするためである。デ
ータ“１”又は“２”が保持されているデータ回路に対
応するメモリセルでは、チャネル電位と制御ゲートのＶ
ppの電位差が小さいため、実効的には浮遊ゲートに電子
は注入されない。よって、メモリセルのしきい値は変動
しない。書き込み動作中、信号ＳＡＮ１，ＳＡＮ２，Ｐ
ＲＥＢ，ＢＬＣＢは“Ｈ”、信号ＳＡＰ１，ＳＡＰ２，
ＶＲＦＹＢＡ１Ｃ，ＲＶ１Ａ，ＲＶ１Ｂ，ＲＶ２Ｂ，Ｅ
ＣＨ１，ＥＣＨ２は“Ｌ”、電圧ＶＢは０Ｖである。
【０２２２】(3) 下位ページのベリファイリード 書き込み動作後、書き込みが充分に行なわれたかを検出
する（書き込みベリファイ）。もし、所望のしきい値に
達していれば、フリップ・フロップＦＦ１のノードＮ３
Ｃを“Ｈ”に変更する。そして、所望のしきい値に達し
ていなければ、データ回路のデータを保持して再度書き
込み動作を行なう。書き込み動作と書き込みベリファイ
は、全ての“３”書き込みするメモリセル及び“４”書
き込みするメモリセルが所望のしきい値に達するまで繰
り返される。このとき、ここでの書き込み動作と書き込
みベリファイの繰り返しに応じて、制御ゲートＣＧ２Ａ
への印加電圧Ｖppを段階的に増加させる。具体的には、
例えば図５８（ｂ）に示されるようにステップアップ幅
を０．８Ｖとし、Ｖppの値を初期値１７．３Ｖから０．
８Ｖ刻みに大きくしていく。図１８及び図６４を用い
て、この書き込みベリファイ動作を説明する。まず、
“３”書き込みするメモリセルが所定のしきい値に達し
ているかを検出する。まず時刻ｔ1ys に、電圧ＶＡ，Ｖ
Ｂがそれぞれ１．８Ｖ，１．５Ｖとなって、ビット線Ｂ
Ｌａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖになる。信
号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬ
ａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキ
ャパシタＱd2は切り離され、ビット線ＢＬａ，ＢＬｂは
フローティングとなる。信号ＰＲＥＡ，ＰＲＥＢが
“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート
電極であるノードＮ１，Ｎ２はフローティング状態にな
る。続いて制御ゲート・選択ゲート駆動回路２によって
選択されたブロックの選択された制御ゲートＣＧ２Ａは
１．４Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ
４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccにされる。
選択されたメモリセルのしきい値が１．４Ｖ以下なら、
ビット線電圧は１．４Ｖより低くなる。選択されたメモ
リセルのしきい値が１．４Ｖ以上なら、ビット線電圧は
１．８Ｖのままとなる。
【０２２３】時刻ｔ2ys に、信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転送され
る。その後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱd1、ビット線
ＢＬｂとＭＯＳキャパシタＱd2は切り離される。この後
時刻ｔ3ys にＶＲＦＹＢＡ１ＣがＶccになり、“２”書
き込みの場合及び“４”書き込みの場合にはＱｎ２Ｃが
“ＯＮ”し、ノードＮ１が０Ｖに放電される。時刻ｔ4y
s に信号ＶＲＦＹＢＡＣが“Ｌ”となると、“１”又は
“２”書き込みデータが保持されているデータ回路で
は、ｐチャネルＭＯＳトランジスタＱp12Cが“ＯＮ”で
あり、ノードＮ１はＶccとなる。その結果、ノードＮ１
は“１”書き込み又は“２”書き込みの場合にはＶcc，
“４”書き込みの場合には０Ｖになる。
【０２２４】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5ys にノードＮ１の電圧が
センスされラッチされる。これで、“３”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが充分“３”書き込み状態となったか否かを検
出する。メモリセルのデータが“３”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“１”に変更される。メ
モリセルのデータが“３”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“３”に保持され以後、追加書き
込みが行なわれる。“１”又は“２”又は“４”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。次に、選択された制御ゲートが２．８Ｖ
にされる。選択されたメモリセルのしきい値が２．８Ｖ
以下なら、ビット線電圧は１．５Ｖより低くなる。選択
されたメモリセルのしきい値が２．８Ｖ以上なら、ビッ
ト線電圧は１．８Ｖのままとなる。時刻ｔ6ys にＰＲＥ
Ａ，ＰＲＥＢがＶccになりノードＮ１，Ｎ２が１．８
Ｖ，１．５Ｖになった後、フローティングになる。この
後時刻ｔ7ys に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れ、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1，ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離される。
【０２２５】時刻ｔ8ys に信号ＶＲＦＹＢＡＣが“Ｌ”
となると、“１”又は“２”書き込みデータが保持され
ているデータ回路及び、“３”書き込みが充分に行なわ
れたために“１”書き込みデータが保持されているデー
タ回路では、ｐチャネルＭＯＳトランジスタＱp12Cが
“ＯＮ”であり、ノードＮ１はＶccとなる。信号ＳＡＮ
１，ＳＡＰ１がそれぞれ“Ｌ”，“Ｈ”となってフリッ
プ・フロップＦＦ１が非活性化され、信号ＥＣＨ１が
“Ｈ”となってイコライズされる。この後、信号ＲＶ１
Ａ，ＲＶ１Ｂが“Ｈ”となる。再度、信号ＳＡＮ１，Ｓ
ＡＰ１がそれぞれ“Ｈ”，“Ｌ”となることで、時刻ｔ
9ys にノードＮ１の電圧がセンスされラッチされる。こ
れで、“４”書き込みデータを保持しているデータ回路
のみ、対応するメモリセルのデータが充分“４”書き込
み状態となったか否かを検出する。メモリセルのデータ
が“４”であれば、フリップ・フロップＦＦ１でノード
Ｎ１の電圧をセンスしラッチすることで書き込みデータ
は“２”に変更され、以後は書き込まれなくなる。メモ
リセルのデータが“４”でなければ、フリップ・フロッ
プＦＦ１でノードＮ１の電圧をセンスしラッチすること
で書き込みデータは“４”に保持され以後、追加書き込
みが行なわれる。“１”又は“２”又は“３”書き込み
データを保持しているデータ回路の書き込みデータは変
更されない。
【０２２６】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かが分
る。書き込み終了の検出は、例えば図１８のように書き
込み終了一括検知トランジスタＱn5C を用いればよい。
ベリファイリード後、まずＶＲＴＣを例えばＶccにプリ
チャージする。書き込みが不充分なメモリセルが１つで
もあると、そのデータ回路のノードＮ４Ｃは“Ｈ”なの
でｎチャネルＭＯＳトランジスタＱn5C は“ＯＮ”し、
ＶＲＴＣはプリチャージ電位から低下する。全てのメモ
リセルが充分に書き込まれると、データ回路３-0，３-
1，…，３-m-1，３-mのノードＮ４Ｃが全て“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C が“ＯＦＦ”になるのでＶＲＴＣは
プリチャージ電位を保ち、書き込み終了が検知される。
【０２２７】＜上位ページの読み出し動作＞上位ページ
の読み出しは「“１”又は“３”か、或いは“２”又は
“４”か」が読み出される。図６５、図６６に従って、
読み出し動作を説明する。まず時刻ｔ1RD に、電圧Ｖ
Ａ，ＶＢがそれぞれ１．８Ｖ，１．５Ｖとなって、ビッ
ト線ＢＬａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖにな
る。信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭ
ＯＳキャパシタＱd2は切り離され、ビット線ＢＬａ，Ｂ
Ｌｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥＢ
が“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲー
ト電極であるノードＮ１，Ｎ２はフローティング状態に
なる。続いて、制御ゲート・選択ゲート駆動回路２によ
って選択されたブロックの選択された制御ゲートＣＧ２
Ａは１．１Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，
ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccにされ
る。選択されたメモリセルのしきい値が１．１Ｖ以下な
ら、ビット線電圧は１．５Ｖより低くなる。選択された
メモリセルのしきい値が１Ｖ以上なら、ビット線電圧は
１．８Ｖのままとなる。この後、時刻ｔ2RD に信号ＢＬ
ＣＡ，ＢＬＣＢが“Ｈ”となりビット線のデータがＭＯ
ＳキャパシタＱd1，Ｑd2に転送される。その後、再度、
信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線Ｂ
ＬａとＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳ
キャパシタＱd2は切り離される。信号ＳＡＮ２，ＳＡＰ
２がそれぞれ“Ｌ”，“Ｈ”となってフリップ・フロッ
プＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”となっ
てイコライズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂ
が“Ｈ”となる。時刻ｔ3RD に再度、信号ＳＡＮ２，Ｓ
ＡＰ２がそれぞれ“Ｈ”，“Ｌ”となることで、ノード
Ｎ１の電圧がセンスされラッチされる。これで、「メモ
リセルのデータが“１”又は“２”か、或いは“３”又
は“４”か」がフリップ・フロップＦＦ２によってセン
スされ、その情報はラッチされる。この時のフリップ・
フロップＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図３２のよう
になる。
【０２２８】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルのしきい値が２．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が２．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。時刻ｔ４RDに信号ＰＲ
ＥＡ，ＰＲＥＢが“Ｈ”となって、ＭＯＳキャパシタＱ
d1，Ｑd2のゲート電極であるノードＮ１，Ｎ２はそれぞ
れ１．８Ｖ，１．５Ｖになる。信号ＰＲＥＡ，ＰＲＥＢ
が“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲー
ト電極であるノードＮ１，Ｎ２はフローティング状態に
なる。この後、時刻ｔ5RD に信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされる。再度、信号ＢＬＣＡ，ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
d1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切り離さ
れる。信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，
“Ｈ”となってフリップ・フロップＦＦ１が非活性化さ
れ、信号ＥＣＨ１が“Ｈ”となってイコライズされる。
この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”となる。時刻
ｔ6RD に再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、「メモリセルのデータが
“１”又は“２”又は“３”か、或いは“４”か」がフ
リップ・フロップＦＦ１によってセンスされ、その情報
はラッチされる。この時のフリップフロップＦＦ１，Ｆ
Ｆ２のノードＮ３Ｃ，Ｎ５Ｃの電位は図３３のようにな
る。
【０２２９】引き続き、図６６のように読み出しが行な
われる。まず時刻ｔ7RD に、電圧ＶＡ，ＶＢがそれぞれ
１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂ
はそれぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ，
ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキ
ャパシタＱd1、ビット線ＢＬｂとＭＯＳキャパシタＱd2
は切り離され、ビット線ＢＬａ，ＢＬｂはフローティン
グとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、
ＭＯＳキャパシタＱd1，Ｑd2のゲート電極であるノード
Ｎ１，Ｎ２はフローティング状態になる。続いて、制御
ゲート・選択ゲート駆動回路２によって選択されたブロ
ックの選択された制御ゲートＣＧ２Ａは０Ｖ、非選択制
御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳ
Ｇ１Ａ，ＳＧ２ＡはＶccにされる。選択されたメモリセ
ルのしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖ
より低くなる。選択されたメモリセルのしきい値が０Ｖ
以上なら、ビット線電圧は１．８Ｖのままとなる。この
後、時刻ｔ8RD に信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とな
りビット線のデータがＭＯＳキャパシタＱd1，Ｑd2に転
送される。その後、再度、信号ＢＬＣＡ，ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
d1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切り離さ
れる。続いて、時刻ｔ9RD にＶＲＦＹＢＡ１Ｃが“Ｈ”
になる。この時、フリップ・フロップＦＦ２のノードＮ
５Ｃが“Ｈ”なのは図３３から分るように、“３”又は
“４”読み出しの場合である。この場合、図１８のｎチ
ャネルＭＯＳトランジスタＱn2C が“ＯＮ”し、“３”
又は“４”読み出しのノードＮ１は接地される。
【０２３０】続いて、時刻ｔ10RDにＶＲＦＹＢＡＣが
“Ｌ”になる。この時、フリップ・フロップＦＦ１のノ
ードＮ３Ｃが“Ｈ”、Ｎ４Ｃが“Ｌ”なのは図３３から
分るように、“４”読み出しの場合である。この場合、
図１８のｐチャネルＭＯＳトランジスタＱp12Cが“Ｏ
Ｎ”し、“４”読み出しのノードＮ１はＶccになる。そ
の後、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，
“Ｈ”となってフリップ・フロップＦＦ１が非活性化さ
れ、信号ＥＣＨ１が“Ｈ”となってイコライズされる。
この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”となる。時刻
ｔ11RDに再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、ノードＮ３Ｃ，Ｎ４Ｃの
電位がフリップ・フロップＦＦ１によってセンスされ、
その情報はラッチされる。この時のフリップ・フロップ
ＦＦ１及びフリップ・フロップＦＦ２のノードＮ３Ｃ，
Ｎ４Ｃ，Ｎ５Ｃ，Ｎ６Ｃは図３４のようになる。上位ペ
ージのデータはフリップ・フロップＦＦ１のノードＮ３
Ｃ，Ｎ４Ｃ（図３４参照）に読み出されている。つま
り、“１”状態及び“３”状態ではノードＮ３Ｃが
“Ｌ”、Ｎ４Ｃが“Ｈ”になり、“２”状態及び“４”
状態ではノードＮ３Ｃが“Ｈ”、Ｎ４Ｃが“Ｌ”にな
る。＜上位ページの書き込み＞で記したように上位ペー
ジのデータは「“１”又は“３”か、或いは“２”又は
“４”か」を蓄えているが、この書き込みデータがフリ
ップ・フロップＦＦ１に正しく読み出されていることが
分る。フリップ・フロップＦＦ１に保持されたデータは
ＣＥＮＢ１が活性化されることにより、チップ外部に出
力される。
【０２３１】＜下位ページの読み出し動作＞下位ページ
の読み出しでは「“１”又は“２”か、或いは“３”又
は“４”か」が読み出される。図６５に従って、読み出
し動作を説明する。まず時刻ｔ1RD に、電圧ＶＡ，ＶＢ
がそれぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬ
ａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖになる。信号
ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａ
とＭＯＳキャパシタＱd1、ビット線ＢＬｂとＭＯＳキャ
パシタＱd2は切り離され、ビット線ＢＬａ，ＢＬｂはフ
ローティングとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”
となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート電極で
あるノードＮ１，Ｎ２はフローティング状態になる。続
いて、制御ゲート・選択ゲート駆動回路２によって選択
されたブロックの選択された制御ゲートＣＧ２Ａは１．
１Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａ
と選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccにされる。選択
されたメモリセルのしきい値が１．１Ｖ以下なら、ビッ
ト線電圧は１．５Ｖより低くなる。選択されたメモリセ
ルのしきい値が１．１Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。この後、時刻ｔ2RD に信号ＢＬＣ
Ａ，ＢＬＣＢが“Ｈ”となりビット線のデータがＭＯＳ
キャパシタＱd1，Ｑd2に転送される。
【０２３２】その後、再度、信号ＢＬＣＡ，ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
d1、ビット線ＢＬｂとＭＯＳキャパシタＱd2は切り離さ
れる。信号ＳＡＮ２，ＳＡＰ２がそれぞれ“Ｌ”，
“Ｈ”となってフリップ・フロップＦＦ２が非活性化さ
れ、信号ＥＣＨ２が“Ｈ”となってイコライズされる。
この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”となる。時刻
ｔ3RD に再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、「メモリセルのデータが
“１”又は“２”か、或いは“３”又は“４”か」がフ
リップ・フロップＦＦ２によってセンスされ、その情報
はラッチされる。この時のフリップ・フロップＦＦ２の
ノードＮ５Ｃ，Ｎ６Ｃは図３２のようになる。
【０２３３】下位ページのデータはフリップ・フロップ
ＦＦ２のノードＮ５Ｃ，Ｎ６Ｃ（図３２参照）に読み出
されている。つまり、“１”状態及び“２”状態ではノ
ードＮ５Ｃが“Ｌ”、Ｎ６Ｃが“Ｈ”になり、“３”状
態及び“４”状態ではノードＮ５Ｃが“Ｈ”、Ｎ６Ｃが
“Ｌ”になる。＜下位ページの書き込み＞で記したよう
に下位ページのデータは「“１”又は“２”か、或いは
“３”又は“４”か」を蓄えているが、この書き込みデ
ータがフリップ・フロップＦＦ２に正しく読み出されて
いることが分る。フリップ・フロップＦＦ２に保持され
たデータはＣＥＮＢ２が活性化されることにより、チッ
プ外部に出力される。上記の説明から分るように、下位
ページの読み出しは上位ページの読み出しの時刻ｔ3RD
までの動作である。従って、例えば下位ページに引き続
いて上位ページを読み出す場合には、まず下位ページを
読み出した後に、下位ページのデータをチップ外部に出
力している間に、引き続き、上位ページのデータを読み
出してもよい。つまり、時刻ｔ3RD に下位ページのデー
タがフリップ・フロップＦＦ２にラッチされ、チップ外
部に出力されるのと同時に、＜上位ページの読み出し＞
で記した図６５及び図６６の時刻ｔ3RD 以降の動作を行
なう。これにより、見かけ上、上位ページの読み出しを
高速に行なうことができる。
【０２３４】［第８の実施形態］本実施形態では、装置
内の全メモリセルで上位ページの書き込み動作が終了し
た後、下位ページの書き込み動作が開始されることを特
徴としている。図６７は、本実施形態におけるメモリセ
ルアレイを示している。ここでは、メモリセルアレイは
４値セルからなり、１メモリセル当り２ビットの情報を
記憶することができるものとする。メモリセルは、カラ
ム方向及びロウ方向にそれぞれ４０００個ずつ並んでお
り、全部で１６Ｍ（１６×１０6 ）個のメモリセルがマ
トリックス状に集積されている。１メモリセルには、２
ビットの情報の記憶が可能であるので、メモリセルアレ
イに記憶できる全容量は３２Ｍビットである。カラムア
ドレスはそれぞれのビット線に対応し、例えばビット線
ＢＬ１にはカラムアドレスＣ1 、ビット線ＢＬ２にはカ
ラムアドレスＣ2 が対応する。一方ロウアドレスは、１
本のワード線につき上位ページ及び下位ページの２つの
アドレスが対応する。例えば、ワード線ＷＬ１にはロウ
アドレスＱ1U、Ｑ1Lが対応し、ワード線ＷＬ２にはロウ
アドレスＱ2U、Ｑ2Lが対応する。なお図６７中のロウア
ドレスにおけるU 、L は、それぞれ上位ページ及び下位
ページを表している。
【０２３５】図６８に、書き込みのページサイズを同様
にした場合の従来の４値セルからなるメモリセルアレイ
を示す。ここでは、同時に書き込みを行なう１ページ中
のビット数が４０００ビットである一方、１メモリセル
に対し２ビットを上位ビット及び下位ビットの２つに分
けることなく同時に書き込むので、カラム方向には２０
００個のメモリセルが並べられる。換言すれば、ビット
線の本数は２０００本である。一方、全容量が図６７に
示したメモリセルと同様３２Ｍビットとなるためには、
ロウ方向に８０００個のメモリセルが並べられる。この
ようなメモリセルアレイでは、カラムアドレスについて
は１本のビット線にそれぞれ２ビットが対応し、例えば
ビット線ＢＬ１にＡ1 、Ａ2 、ビット線ＢＬ２にはＡ3
、Ａ4 が対応する。またロウアドレスに関しては、例
えばワード線ＷＬ１にＲ1 、ワード線ＷＬ２にＲ2 が対
応する。次に、これらメモリセルアレイへの書き込みに
ついて説明する。まず本実施形態においては、１ページ
分のメモリセルへ上位ビットのデータをほぼ同時に書き
込む上位ページの書き込み動作が各ロウアドレスに対し
て順次行なわれた後、１ページ分のメモリセルへ下位ビ
ットのデータをほぼ同時に書き込む下位ページの書き込
み動作が行なわれる。すなわち、最初の４０００ビット
のデータが図６７のアドレスＱ1Uと対応したワード線Ｗ
Ｌ１を共有する４０００個のメモリセルに書き込まれ、
次の４０００ビットのデータがアドレスＱ2Uと対応した
ワード線ＷＬ２を共有する４０００個のメモリセルに書
き込まれ、さらにアドレスＱ3U〜Ｑ4000U と対応したワ
ード線ＷＬ３〜ＷＬ４０００を共有するメモリセルに４
０００ビットのデータが順次書き込まれる。
【０２３６】一方図６８に示されるメモリセルアレイで
は、ワード線ＷＬ１を共有する２０００個のメモリセル
にそれぞれ２ビットのデータを書き込むことで、最初の
４０００ビットのデータが書き込まれる。従って、最初
の４０００ビットのデータの書き込みに当り、ワード線
ＷＬ１を共有する２０００個のメモリセルへの上位ペー
ジの書き込み動作及び下位ページの書き込み動作が行な
われる。さらに、次の４０００ビットのデータの書き込
みについては、ワード線ＷＬ２を共有する２０００個の
メモリセルにそれぞれ２ビットのデータが書き込まれ
る。
【０２３７】ここで図６９に、上位ページの書き込み動
作の際消去状態の“１”状態であるメモリセルに対し
“２”状態が書き込まれ、下位ページの書き込み動作で
さらにメモリセルが“４”状態に書き込まれる場合を想
定する。本実施形態においては、メモリセルアレイの全
容量の半分に相当する１６Ｍビットのデータが書き込ま
れたときに、全てのメモリセルで上位ページの書き込み
動作が終了し、図６９（ａ）に示されるように全メモリ
セルが“２”状態となる。これに対し、図６８に示され
るメモリセルアレイに同様に１６Ｍビットのデータが書
き込まれると、図６９（ｂ）に示される通り全メモリセ
ルの半分が“４”状態、残りの半分が“１”状態とな
る。従って図６９（ａ）では、しきい値レベルが高く浮
遊ゲート中の蓄積電荷のリークによるデータの破壊が生
じやすい“４”状態が書き込まれていないことから、メ
モリセルの寿命が改善されて信頼性が向上する。さら
に、実際に電気的書き換え可能な不揮発性半導体記憶装
置をメモリカード等に使用する場合には、garbage coll
ection等行なう観点から記憶部の全容量は用いず、記憶
領域は例えば全体の７０％程度とし、残る３０％は空き
領域とするのが一般的である（公知例 N. Niijima ; I
BM J. DEVELOP. VOL. 39 No. 5 pp.531 -545 995 ）。
このようにメモリセルアレイの全容量の７０％分のデー
タを書き込む場合を、図７０に示す。
【０２３８】図７０（ａ）に示される通り本実施形態で
は、“１”状態であるメモリセルに対し“２”状態を書
き込み“２”状態のメモリセルに“４”状態を書き込む
動作を全容量の７０％で行なうと、６０％のメモリセル
が“２”状態、４０％のメモリセルが“４”状態とな
る。一方、図６８に示されるメモリセルアレイの全容量
の７０％に同様のデータを書き込むと、図７０（ｂ）に
示されるように７０％のメモリセルに“４”状態が書き
込まれ、３０％のメモリセルに消去状態である“１”状
態が保持される。従って本実施形態において、しきい値
レベルの高い“４”状態が書き込まれるメモリセルの数
は、図６８に示されるメモリセルアレイに比べ４／７に
低減され、ひいてはメモリセルにおけるデータの破壊が
発生する確率は約５７％程度まで減少する。またここで
は、ワード線ＷＬ１、ＷＬ２，ＷＬ３〜ＷＬ４０００の
順にデータの書き込みを行なう場合を説明したが、書き
込みの順番はこれに限るものではない。例えば、フラッ
シュメモリ等の半導体記憶装置のチップ内のメモリセル
が、均等にしきい値レベルの高い“４”状態となるよう
に、チップ外部のコントローラで書き込みの順番を制御
してもよい。具体的には、１本のワード線を共有してほ
ぼ同時に書き込みが行なわれる４０００個のメモリセル
からなる各ページ毎、下位ページの書き込み動作が行な
われた回数を記憶させ、この回数に基づき書き込み動作
を行なうページ順を決定する。本実施形態においては、
こうして各ページに属するメモリセルの書き込み回数を
均一化することで、特定のページのメモリセルにおける
集中的な劣化の進行を抑えることができ、信頼性が向上
する。なおここでの書き込み回数を記憶する領域は、例
えばデータ領域とは別にワード線上に設けておけばよ
い。すなわち、１本のワード線を共有するメモリセルを
例えば５２２バイトとして、そのうち５１２バイトをデ
ータ領域、１０バイトをこうした書き込み回数やＥＣＣ
（Error Correcting Code ）を記憶する領域とすればよ
い。
【０２３９】［第９の実施形態］本実施形態では、本発
明の半導体記憶装置を記憶部とした記憶システムが構成
される。図７１が本実施形態の記憶システムの構成を示
す図であり、図示されるようにコントローラ１００が複
数のチップ１０１q （ｑは自然数）の動作を制御する。
また複数のチップ１０１q は、例えばそれぞれ図６７と
同様のメモリセルアレイを備えるものであり、ここでは
コントローラ１００が４つのチップ１０１1 〜１０１4
の動作を制御する場合を示している。本実施形態では、
記憶システムの記憶部を成す全ての装置内の全メモリセ
ルで上位ページの書き込み動作が終了した後、下位ペー
ジの書き込み動作が開始されることを特徴としている。
以下第８の実施形態と同様、上位ページの書き込み動作
の際消去状態の“１”状態であるメモリセルに対し
“２”状態が書き込まれ、下位ページの書き込み動作で
さらにメモリセルが“４”状態に書き込まれる場合につ
いて説明する。まず記憶部の全容量の半分だけ書き込み
を行なったときの状態を示す図が図７２である。図示さ
れる通り、全てのチップ１０１1 〜１０１4内の全メモ
リセルのしきい値レベルが“２”状態となっている。
【０２４０】さらに、記憶部の全容量の７０％分書き込
みを行なったときの状態を図７３に示す。この状態では
第８の実施形態で説明したように、全メモリセル中６０
％のメモリセルが“２”状態、４０％のメモリセルが
“４”状態となるが、本実施形態においては第１のチッ
プＡ１０１1 の全メモリセルと第２のチップＢ１０１2
の８０％のメモリセルが“４”書き込みされ、第２のチ
ップＢ１０１2 の２０％のメモリセルと第３のチップＣ
１０１3 及び第４のチップＤ１０１4 の全メモリセルが
“２”書き込みされる。従って本実施形態でも、しきい
値レベルの高い“４”状態が書き込まれるメモリセルの
数を低減することができ、ひいては信頼性が向上する。
またここでは、第１のチップＡ１０１1 のワード線ＷＬ
１〜ＷＬ４０００、第２のチップＢ１０１2 のワード線
ＷＬ１〜ＷＬ４０００、第３のチップＣ１０１3 のワー
ド線ＷＬ１〜ＷＬ４０００、第４のチップＤ１０１4 の
ワード線ＷＬ１〜ＷＬ４０００の順にデータの書き込み
を行なう場合を説明したが、書き込みの順番はこれに限
るものではない。例えば、チップ１０１1 〜１０１4 内
のメモリセルが、均等にしきい値レベルの高い“４”状
態となるように、コントローラ１００で書き込みの順番
を制御してもよい。具体的には、第８の実施形態と同
様、１本のワード線を共有してほぼ同時に書き込みが行
なわれる４０００個のメモリセルからなる各ページ毎、
下位ページの書き込み動作が行なわれた回数を記憶さ
せ、この回数に基づき書き込み順をページ単位で決定し
てもよいし、チップ１０１1 〜１０１4 毎に下位ページ
の書き込み動作が行なわれた回数を記憶させ、この回数
に基づき書き込み順をチップ１０１1 〜１０１4 単位で
決定しても構わない。
【０２４１】本実施形態においては、こうして各ページ
又は各チップ１０１1 〜１０１4 に属するメモリセルの
書き込み回数を均一化することで、特定のページや装置
のメモリセルにおける集中的な劣化の進行を抑えること
ができ、信頼性が向上する。なおここでの書き込み回数
を記憶する領域は、例えば第８の実施形態と同様にデー
タ領域とは別にワード線上に設けておけばよく、１本の
ワード線を共有するメモリセルを例えば５２２バイトと
して、そのうち５１２バイトをデータ領域、１０バイト
をこうした書き込み回数やＥＣＣを記憶する領域とすれ
ばよい。
【０２４２】
【発明の効果】以上説明したように本発明によれば、多
値記憶の半導体記憶装置におけるデータ書き込み動作を
工夫することにより、従来よりも書き込み回路が簡略化
され、書き込みに要する時間を短縮することができ、さ
らには信頼性の向上も可能となる。
【図面の簡単な説明】
【図１】第１の実施形態におけるメモリセルとアドレス
との対応を示す図
【図２】第１の実施形態における上位ページの書き込み
を示す図
【図３】第１の実施形態における書き込み動作を説明す
るための図
【図４】第１の実施形態における下位ページの書き込み
を示す図
【図５】第１の実施形態における読み出し動作を説明す
るための図
【図６】第１の実施形態における別の書き込み動作を説
明するための図
【図７】第１の実施形態に係わる多値半導体記憶装置の
ブロック図
【図８】第１の実施形態における書き込み動作を説明す
る図
【図９】第１の実施形態における読み出し動作を説明す
る図
【図１０】第１の実施形態におけるメモリセルユニット
の一例を示す図
【図１１】メモリセルユニットの別の例を示す図
【図１２】メモリセルユニットの別の例を示す図
【図１３】メモリセルユニットの別の例を示す図
【図１４】第１の実施形態におけるメモリセルアレイと
データ回路の構成を示す図
【図１５】第１の実施形態におけるメモリセルのしきい
値分布を示す図
【図１６】第２の実施形態におけるデータ回路の構成を
示す図
【図１７】第２の実施形態における読み出し動作を示す
図
【図１８】本発明におけるデータ回路の具体的構成を示
す図
【図１９】第２の実施形態の上位ページの書き込みデー
タを示す図
【図２０】第２の実施形態の上位ページの書き込み動作
を示す図
【図２１】第２の実施形態の上位ページのベリファイリ
ード動作を示す図
【図２２】第２の実施形態の下位ページ書き込み前の、
上位ページの読み出し、及びデータ反転を説明する図
【図２３】第２の実施形態の下位ページ書き込み前の、
上位ページの読み出し、及びデータ反転を説明する図
【図２４】第２の実施形態の下位ページの書き込みデー
タを示す図
【図２５】第２の実施形態の下位ページ書き込み時のデ
ータ回路のノードを示す図
【図２６】第２の実施形態の下位ページの書き込み動作
を説明する図
【図２７】第２の実施形態の別のデータ回路を示す図
【図２８】第２の実施形態の下位ページの別の書き込み
方を説明する図
【図２９】第２の実施形態の下位ページのベリファイリ
ードを説明する図
【図３０】第２の実施形態の読み出し動作を説明する図
【図３１】第２の実施形態の読み出し動作を説明する図
【図３２】第２の実施形態の読み出し中のフリップ・フ
ロップＦＦ２のノードを示す図
【図３３】第２の実施形態の読み出し中のデータ回路の
ノードを示す図
【図３４】第２の実施形態の読み出しデータを示す図
【図３５】第３の実施形態の下位ページの書き込み時の
データ回路のノードを示す図
【図３６】第３の実施形態の下位ページの書き込み動作
を示す図
【図３７】第３の実施形態の下位ページのベリファイリ
ード動作を示す図
【図３８】第４の実施形態の上位ページの書き込みデー
タを示す図
【図３９】第４の実施形態の上位ページのベリファイリ
ードを示す図
【図４０】第４の実施形態の下位ページの書き込みデー
タを示す図
【図４１】第４の実施形態の下位ページ書き込み時のデ
ータ回路のノードを示す図
【図４２】第４の実施形態の下位ページの書き込みを示
す図
【図４３】第４の実施形態の下位ページのベリファイリ
ードを示す図
【図４４】第４の実施形態の下位ページの別の書き込み
を示す図
【図４５】第４の実施形態の下位ページの別のベリファ
イリードを示す図
【図４６】第５の実施形態における４値セルの書き込み
動作を示す図
【図４７】第５の実施形態における４値セルのデータ回
路の構成を示す図
【図４８】第５の実施形態における８値セルの書き込み
動作を示す図
【図４９】第５の実施形態における４値セルのデータ回
路の構成を示す図
【図５０】第５の実施形態における１６値セルの書き込
み動作を示す図
【図５１】第５の実施形態における１６値セルのデータ
回路の構成を示す図
【図５２】第５の実施形態における２m 値セルの書き込
み動作を示す図
【図５３】第５の実施形態における２m 値セルのデータ
回路の構成を示す図
【図５４】第６の実施形態における書き込み動作手順を
示す図
【図５５】第６の実施形態におけるメモリセルのしきい
値分布との比較を示す図
【図５６】第６の実施形態におけるメモリセルに供給さ
れるパルスの波形との比較を示す図
【図５７】第６の実施形態におけるメモリセルのしきい
値分布を示す図
【図５８】第６の実施形態におけるメモリセルに供給さ
れるパルスの波形を示す図
【図５９】第６の実施形態におけるメモリセルに供給さ
れるパルスの波形を示す図
【図６０】第６の実施形態におけるメモリセルのしきい
値分布を示す図
【図６１】第６の実施形態におけるメモリセルのしきい
値分布を示す図
【図６２】第６の実施形態におけるメモリセルのしきい
値分布を示す図
【図６３】第７の実施形態におけるメモリセルのしきい
値分布を示す図。
【図６４】第７の実施形態の下位ページのベリファイリ
ードを説明する図
【図６５】第７の実施形態の読み出し動作を説明する図
【図６６】第７の実施形態の読み出し動作を説明する図
【図６７】第８の実施形態におけるメモリセルアレイを
示す図
【図６８】従来の４値セルからなるメモリセルアレイを
示す図
【図６９】“１”状態であるメモリセルに対し“２”状
態及び“４”状態が書き込まれた状態を示す図
【図７０】メモリセルアレイの全容量の７０％を書き込
む場合を示す図
【図７１】第９の実施形態の記憶システムの構成を示す
図
【図７２】第９の実施形態における記憶部の全容量の半
分だけ書き込みを行なったときの状態を示す図
【図７３】第９の実施形態における記憶部の全容量の７
０％分書き込みを行なったときの状態を示す図
【図７４】（ａ）はＮＡＮＤ型ＥＥＰＲＯＭにおける一
つのＮＡＮＤセルを示す平面図、（ｂ）は回路図
【図７５】（ａ）は図７１（ａ）に示したＮＡＮＤセル
のＡ−Ａ´線断面図、（ｂ）はＢ−Ｂ´線断面図
【図７６】ＮＡＮＤセルのメモリセルアレイを示す回路
図
【図７７】従来のメモリセルのしきい値電圧と４値デー
タとの関係を示す図。
【図７８】従来のメモリセルの書き込み動作を示す図
【図７９】従来のメモリセルとアドレスの対応を示す図
【符号の説明】
１…メモリセルアレイ ２…制御ゲート・選択ゲート駆動回路 ３…データ回路 ４…データ入出力バッファ ５…アドレスバッファ ６…データ制御回路 １００…コントローラ １０１q …チップ Ｍ…メモリセル Ｓ…選択トランジスタ ＳＧ…選択ゲート ＣＧ…制御ゲート ＢＬ…ビット線 Ｑｎ…ｎチャネルＭＯＳトランジスタ Ｑｐ…ｐチャネルＭＯＳトランジスタ Ｑｄ…ディプリーション型ｎチャネルＭＯＳトランジス
タ ＦＦ…フリップ・フロップ Ｉ…インバータ Ｇ…ＮＡＮＤ論理回路

Claims (82)

    【特許請求の範囲】
  1. 【請求項１】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態（ｍは２以上の自然数）のいずれかを
    保持する場合に、メモリセルの外部から入力する書き込
    みデータとメモリセルが保持するデータに基づいて、前
    記メモリセルを“１”状態，“２”状態，…，“ｋ−
    １”状態，“ｋ”状態（ｋはｍより大きい自然数）のい
    ずれかにすることを特徴とする半導体記憶装置。
  2. 【請求項２】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて、前記メモリセルを“１”状態，“２”状態，
    …，“ｍ−１”状態，“ｍ”状態（ｍは２以上の自然
    数）のいずれかのしきい値レベルにする第１の書き込み
    モードと、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態のいずれかのしきい値レベルである場
    合に、メモリセルの外部から入力する書き込みデータと
    メモリセルのしきい値レベルに基づいて、前記メモリセ
    ルを“１”状態，“２”状態，…，“ｋ−１”状態，
    “ｋ”状態（ｋはｍより大きい自然数）のいずれかのし
    きい値レベルにする第２の書き込みモードとを有し、 前記第１の書き込みモードにおける前記バイアス値の増
    加幅をΔＶpp1 、前記第２の書き込みモードにおける前
    記バイアス値の増加幅をΔＶpp2 としたとき、ΔＶpp1
    ＜ΔＶpp2 の関係を満足することを特徴とする半導体記
    憶装置。
  3. 【請求項３】“１”状態が消去状態であり、“２”状
    態，“３”状態，…，“ｍ−１”状態，“ｍ”状態のし
    きい値分布幅が“ｍ＋１”状態，“ｍ＋２”状態，…，
    “ｋ−１”状態，“ｋ”状態のしきい値分布幅よりも狭
    いことを特徴とする請求項１又は請求項２記載の半導体
    記憶装置。
  4. 【請求項４】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“２m-1 −
    １”状態，“２m-1 ”状態（ｍはｎ＝２m を満たす自然
    数）のいずれかを保持する場合に、メモリセルの外部か
    ら入力する書き込みデータとメモリセルが保持するデー
    タに基づいて、前記メモリセルを“１”状態，“２”状
    態，…，“２m −１”状態，“２m ”状態のいずれかに
    することを特徴とする半導体記憶装置。
  5. 【請求項５】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて、前記メモリセルを“１”状態又は“２”状態の
    いずれかのしきい値レベルにする第１の書き込みモード
    と、 メモリセルが“１”状態，“２”状態，…，“２m-1 −
    １”状態，“２m-1 ”状態（ｍはｎ＝２m を満たす自然
    数）のいずれかのしきい値レベルである場合に、メモリ
    セルの外部から入力する書き込みデータとメモリセルの
    しきい値レベルに基づいて、前記メモリセルを“１”状
    態，“２”状態，…，“２m −１”状態，“２m ”状態
    のいずれかのしきい値レベルにする第ｍの書き込みモー
    ドとを有し、 前記第１の書き込みモードにおける前記バイアス値の増
    加幅をΔＶpp1 、前記第ｍの書き込みモードにおける前
    記バイアス値の増加幅をΔＶppm としたとき、ΔＶpp1
    ＜ΔＶppm の関係を満足することを特徴とする半導体記
    憶装置。
  6. 【請求項６】“２”状態のしきい値分布幅が“２m-1 ＋
    １”状態，“２m-1 ＋２”状態，…，“２m −１”状
    態，“２m ”状態のしきい値分布幅よりも狭いことを特
    徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】“１”状態が消去状態であり、“２”状
    態，“３”状態，…，“２m-1 −１”状態，“２m-1 ”
    状態のしきい値分布幅が“２m-1 ＋１”状態，“２m-1
    ＋２”状態，…，“２m −１”状態，“２m ”状態のし
    きい値分布幅よりも狭いことを特徴とする請求項４又は
    請求項５記載の半導体記憶装置。
  8. 【請求項８】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 メモリセルが“１”状態又は“２”状態を保持する場合
    に、メモリセルの外部から入力する書き込みデータとメ
    モリセルが保持するデータに基づいて、前記メモリセル
    を“１”状態，“２”状態，“３”状態又は“４”状態
    にすることを特徴とする半導体記憶装置。
  9. 【請求項９】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて、前記メモリセルを“１”状態又は“２”状態の
    いずれかのしきい値レベルにする第１の書き込みモード
    と、 メモリセルが“１”状態又は“２”状態のしきい値レベ
    ルである場合に、メモリセルの外部から入力する書き込
    みデータとメモリセルのしきい値レベルに基づいて、前
    記メモリセルを“１”状態，“２”状態，“３”状態又
    は“４”状態のいずれかのしきい値レベルにする第２の
    書き込みモードとを有し、 前記第１の書き込みモードにおける前記バイアス値の増
    加幅をΔＶpp1 、前記第２の書き込みモードにおける前
    記バイアス値の増加幅をΔＶpp2 としたとき、ΔＶpp1
    ＜ΔＶpp2 の関係を満足することを特徴とする半導体記
    憶装置。
  10. 【請求項１０】“１”状態が消去状態であり、“２”状
    態のしきい値分布幅が“３”状態及び“４”状態のしき
    い値分布幅よりも狭いことを特徴とする請求項８又は請
    求項９記載の半導体記憶装置。
  11. 【請求項１１】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“ｒ−１”
    状態，“ｒ”状態（ｒは２以上の自然数）のいずれかを
    保持する場合に、メモリセルの外部から入力する書き込
    みデータとメモリセルが保持するデータに基づいて、前
    記メモリセルを“１”状態，“２”状態，…，“ｓ−
    １”状態，“ｓ”状態（ｓはｒより大きい自然数）のい
    ずれかにし、 メモリセルが“１”状態，“２”状態，…，“ｓ−１”
    状態，“ｓ”状態のいずれかを保持する場合に、メモリ
    セルの外部から入力する書き込みデータとメモリセルが
    保持するデータに基づいて、前記メモリセルを“１”状
    態，“２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔ
    はｓより大きい自然数）のいずれかにすることを特徴と
    する半導体記憶装置。
  12. 【請求項１２】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“ｒ−１”
    状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
    しきい値レベルである場合に、メモリセルの外部から入
    力する書き込みデータとメモリセルのしきい値レベルに
    基づいて、前記メモリセルを“１”状態，“２”状態，
    …，“ｓ−１”状態，“ｓ”状態（ｓはｒより大きい自
    然数）のいずれかのしきい値レベルにする第ｊ（ｊは２
    以上の自然数）の書き込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｓ−１”
    状態，“ｓ”状態のいずれかのしきい値レベルである場
    合に、メモリセルの外部から入力する書き込みデータと
    メモリセルのしきい値レベルに基づいて、前記メモリセ
    ルを“１”状態，“２”状態，…，“ｔ−１”状態，
    “ｔ”状態（ｔはｓより大きい自然数）のいずれかのし
    きい値レベルにする第ｊ＋１の書き込みモードとを有
    し、 前記第ｊの書き込みモードにおける前記バイアス値の増
    加幅をΔＶppj 、前記第j ＋１の書き込みモードにおけ
    る前記バイアス値の増加幅をΔＶpp(j+1) としたとき、
    ΔＶppj ＜ΔＶpp(j+1) の関係を満足することを特徴と
    する半導体記憶装置。
  13. 【請求項１３】“ｒ＋１”状態，“ｒ＋２”状態，…，
    “ｓ−１”状態，“ｓ”状態のしきい値分布幅が“ｓ＋
    １”状態，“ｓ＋２”状態，…，“ｔ−１”状態，
    “ｔ”状態のしきい値分布幅よりも狭いことを特徴とす
    る請求項１１又は請求項１２記載の半導体記憶装置。
  14. 【請求項１４】“１”状態が消去状態であり、“２”状
    態，“３”状態，…，“ｒ−１”状態，“ｒ”状態のし
    きい値分布幅が“ｒ＋１”状態，“ｒ＋２”状態，…，
    “ｓ−１”状態，“ｓ”状態のしきい値分布幅よりも狭
    いことを特徴とする請求項１１乃至請求項１３のいずれ
    か１項に記載の半導体記憶装置。
  15. 【請求項１５】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“２k-1 −
    １”状態，“２k-1 ”状態（ｋは２以上の自然数）のい
    ずれかを保持する場合に、メモリセルの外部から入力す
    る書き込みデータとメモリセルが保持するデータに基づ
    いて、前記メモリセルを“１”状態，“２”状態，…，
    “２k −１”状態，“２k ”状態のいずれかにし、 メモリセルが“１”状態，“２”状態，…，“２k −
    １”状態，“２k ”状態のいずれかを保持する場合に、
    メモリセルの外部から入力する書き込みデータとメモリ
    セルが保持するデータに基づいて、前記メモリセルを
    “１”状態，“２”状態，…，“２k+1 −１”状態，
    “２k+1 ”状態のいずれかにすることを特徴とする半導
    体記憶装置。
  16. 【請求項１６】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“２k-1 −
    １”状態，“２k-1 ”状態（ｋは２以上の自然数）のい
    ずれかのしきい値レベルである場合に、メモリセルの外
    部から入力する書き込みデータとメモリセルのしきい値
    レベルに基づいて、前記メモリセルを“１”状態，
    “２”状態，…，“２k −１”状態，“２k”状態のい
    ずれかのしきい値レベルにする第ｋの書き込みモード
    と、 メモリセルが“１”状態，“２”状態，…，“２k −
    １”状態，“２k ”状態のいずれかのしきい値レベルで
    ある場合に、メモリセルの外部から入力する書き込みデ
    ータとメモリセルのしきい値レベルに基づいて、前記メ
    モリセルを“１”状態，“２”状態，…，“２k+1 −
    １”状態，“２k+1 ”状態のいずれかのしきい値レベル
    にする第ｋ＋１の書き込みモードとを有し、 前記第ｋの書き込みモードにおける前記バイアス値の増
    加幅をΔＶppk 、前記第ｋ＋１の書き込みモードにおけ
    る前記バイアス値の増加幅をΔＶpp(k+1) としたとき、
    ΔＶppk ＜ΔＶpp(k+1) の関係を満足することを特徴と
    する半導体記憶装置。
  17. 【請求項１７】“２k-1 ＋１”状態，“２k-1 ＋２”状
    態，…，“２k −１”状態，“２k ”状態のしきい値分
    布幅が“２k ＋１”状態，“２k ＋２”状態，…，“２
    k+1 −１”状態，“２k+1 ”状態のしきい値分布幅より
    も狭いことを特徴とする請求項１５又は請求項１６記載
    の半導体記憶装置。
  18. 【請求項１８】“１”状態が消去状態であり、“２”状
    態，“３”状態，…，“２k-1 −１”状態，“２k-1 ”
    状態のしきい値分布幅が“２k-1 ＋１”状態，“２k-1
    ＋２”状態，…，“２k −１”状態，“２k ”状態のし
    きい値分布幅よりも狭いことを特徴とする請求項１５乃
    至請求項１７のいずれか１項に記載の半導体記憶装置。
  19. 【請求項１９】“１”状態が消去状態であり、“２”状
    態のしきい値分布幅が“３”状態，“４”状態，…，
    “２k-1 −１”状態，“２k-1 ”状態のしきい値分布幅
    よりも狭いことを特徴とする請求項１５乃至請求項１８
    のいずれか１項に記載の半導体記憶装置。
  20. 【請求項２０】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、第１の論理レ
    ベルが入力すると“１”状態になり、第２の論理レベル
    が入力すると“２”状態になり、 第ｋ−１（ｋは２以上の自然数）の書き込み動作の結果
    “Ａ”状態であるメモリセルは第ｋの書き込み動作に際
    し、第２ｋ−１の論理レベルが入力すると“Ａ”状態に
    なり、第２ｋの論理レベルが入力すると“Ａ＋２k-1 ”
    状態になることを特徴とする半導体記憶装置。
  21. 【請求項２１】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、第１の論理レ
    ベルが入力すると“１”状態になり、第２の論理レベル
    が入力すると“２”状態になり、 第ｋ−１（ｋは２以上の自然数）の書き込み動作の結果
    “Ａ”状態であるメモリセルは第ｋの書き込み動作に際
    し、第２ｋ−１の論理レベルが入力すると“Ａ”状態に
    なり、第２ｋの論理レベルが入力すると“Ａ＋２k-1 ”
    状態になり、 前記第１の書き込み動作を行なう第１の書き込みモード
    における前記バイアス値の増加幅をΔＶpp1 、前記第ｋ
    の書き込み動作を行なう第ｋの書き込みモードにおける
    前記バイアス値の増加幅をΔＶppk としたとき、ΔＶpp
    1 ＜ΔＶppk の関係を満足することを特徴とする半導体
    記憶装置。
  22. 【請求項２２】“１”状態が消去状態であり、“２”状
    態のしきい値分布幅が“Ａ＋２k-1 ”状態のしきい値分
    布幅よりも狭いことを特徴とする請求項２０又は請求項
    ２１記載の半導体記憶装置。
  23. 【請求項２３】“Ａ”状態のしきい値分布幅が“Ａ＋２
    k-1 ”状態のしきい値分布幅よりも狭いことを特徴とす
    る請求項２０又は請求項２１記載の半導体記憶装置。
  24. 【請求項２４】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、第１の論理レ
    ベルが入力すると“１”状態になり、第２の論理レベル
    が入力すると“２”状態になり、 第１の書き込み動作の結果“１”状態であるメモリセル
    は第２の書き込み動作に際し、第３の論理レベルが入力
    すると“１”状態になり、第４の論理レベルが入力する
    と“３”状態になり、 第１の書き込み動作の結果“２”状態であるメモリセル
    は第２の書き込み動作に際し、第３の論理レベルが入力
    すると“２”状態になり、第４の論理レベルが入力する
    と“４”状態になることを特徴とする半導体記憶装置。
  25. 【請求項２５】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、第１の論理レ
    ベルが入力すると“１”状態になり、第２の論理レベル
    が入力すると“２”状態になり、 第１の書き込み動作の結果“１”状態であるメモリセル
    は第２の書き込み動作に際し、第３の論理レベルが入力
    すると“１”状態になり、第４の論理レベルが入力する
    と“３”状態になり、 第１の書き込み動作の結果“２”状態であるメモリセル
    は第２の書き込み動作に際し、第３の論理レベルが入力
    すると“２”状態になり、第４の論理レベルが入力する
    と“４”状態になり、 前記第１の書き込み動作を行なう第１の書き込みモード
    における前記バイアス値の増加幅をΔＶpp1 、前記第２
    の書き込み動作を行なう第２の書き込みモードにおける
    前記バイアス値の増加幅をΔＶpp2 としたとき、ΔＶpp
    1 ＜ΔＶpp2 の関係を満足することを特徴とする半導体
    記憶装置。
  26. 【請求項２６】“１”状態が消去状態であり、“２”状
    態のしきい値分布幅が“３”状態及び“４”状態のしき
    い値分布幅よりも狭いことを特徴とする請求項２４又は
    請求項２５記載の半導体記憶装置。
  27. 【請求項２７】前記第３のしきい値レベルが第２のしき
    い値レベルより大きいことを特徴とする請求項２４乃至
    請求項２６のいずれか１項に記載の半導体記憶装置。
  28. 【請求項２８】“３”状態のしきい値分布と“４”状態
    のしきい値分布の間の電圧差が、“２”状態のしきい値
    分布と“３”状態のしきい値分布の間の電圧差と等しい
    ことを特徴とする請求項２７記載の半導体記憶装置。
  29. 【請求項２９】“３”状態のしきい値分布と“４”状態
    のしきい値分布の間の電圧差が、“２”状態のしきい値
    分布と“３”状態のしきい値分布の間の電圧差より大き
    いことを特徴とする請求項２７記載の半導体記憶装置。
  30. 【請求項３０】前記第３のしきい値レベルが第２のしき
    い値レベルより小さいことを特徴とする請求項２４乃至
    請求項２６のいずれか１項に記載の半導体記憶装置。
  31. 【請求項３１】“２”状態のしきい値分布と“４”状態
    のしきい値分布の間の電圧差が、“３”状態のしきい値
    分布と“２”状態のしきい値分布の間の電圧差と等しい
    ことを特徴とする請求項３０記載の半導体記憶装置。
  32. 【請求項３２】“２”状態のしきい値分布と“４”状態
    のしきい値分布の間の電圧差が、“３”状態のしきい値
    分布と“２”状態のしきい値分布の間の電圧差より大き
    いことを特徴とする請求項３０記載の半導体記憶装置。
  33. 【請求項３３】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルを備えた半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、第１の論理レ
    ベルが入力すると“１”状態になり、第２の論理レベル
    が入力すると“２”状態になり、 第１の書き込み動作の結果“１”状態であるメモリセル
    は、第２の書き込み動作に際し、第３の論理レベルが入
    力すると、メモリセルに保持する“１”データと第３の
    論理レベルに基づいて“１”状態になり、第４の論理レ
    ベルが入力すると、メモリセルに保持する“１”データ
    と第４の論理レベルに基づいて“３”状態になり、 第１の書き込み動作の結果“２”状態であるメモリセル
    は、第２の書き込み動作に際し、第３の論理レベルが入
    力すると、メモリセルに保持する“２”データと第３の
    論理レベルに基づいて“２”状態になり、第４の論理レ
    ベルが入力すると、メモリセルに保持する“２”データ
    と第４の論理レベルに基づいて“４”状態になることを
    特徴とする半導体記憶装置。
  34. 【請求項３４】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルの書き込みデータを保持するデータ回路
    とを備えた半導体記憶装置において、 第１の書き込み動作に際しメモリセルは、データ回路に
    保持する第１の書き込みデータに応じて、書き込みデー
    タが第１の論理レベルの場合には“１”状態になり、書
    き込みデータが第２の論理レベルの場合には“２”状態
    になり、 次いで、前記データ回路がメモリセルの外部から入力す
    る第２の書き込みデータ及び、前記メモリセルから読み
    出されたデータを保持した後に、 メモリセルが“１”状態でありかつ第２の書き込みデー
    タが第３の論理レベルであると前記データ回路が保持す
    る場合、前記メモリセルは“１”状態になり、 メモリセルが“１”状態でありかつ第２の書き込みデー
    タが第４の論理レベルであると前記データ回路が保持す
    る場合、前記メモリセルは“３”状態になり、 メモリセルが“２”状態でありかつ第２の書き込みデー
    タが第３の論理レベルであると前記データ回路が保持す
    る場合、前記メモリセルは“２”状態になり、 メモリセルが“２”状態でありかつ第２の書き込みデー
    タが第４の論理レベルであると前記データ回路が保持す
    る場合、前記メモリセルは“４”状態になることを特徴
    とする半導体記憶装置。
  35. 【請求項３５】第１の論理レベルと第３の論理レベルが
    等しく、第２の論理レベルと第４の論理レベルが等しい
    ことを特徴とする請求項２４乃至請求項３４のいずれか
    １項に記載の半導体記憶装置。
  36. 【請求項３６】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルの書き込みデータを保持するデータ回路
    とを備えた半導体記憶装置において、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態（ｍは２以上の自然数）を保持する場
    合に、データ回路がメモリセルの外部から入力する書き
    込みデータ及び、前記メモリセルから読み出されたデー
    タを保持した後に、前記データ回路に保持したデータを
    基に、前記メモリセルを“１”状態，“２”状態，…，
    “ｋ−１”状態，“ｋ”状態（ｋはｍより大きい自然
    数）にすることを特徴とする半導体記憶装置。
  37. 【請求項３７】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは３以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態のしきい値レベルである場合
    に、データ回路がメモリセルの外部から入力する書き込
    みデータを保持した後に、前記データ回路に保持したデ
    ータを基に、前記メモリセルを“１”状態，“２”状
    態，…，“ｍ−１”状態，“ｍ”状態（ｍは２以上の自
    然数）のいずれかのしきい値レベルにする第１の書き込
    みモードと、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態のいずれかのしきい値レベルである場
    合に、データ回路がメモリセルの外部から入力する書き
    込みデータ及び、前記メモリセルから読み出されたデー
    タを保持した後に、前記データ回路に保持したデータを
    基に、前記メモリセルを“１”状態，“２”状態，…，
    “ｋ−１”状態，“ｋ”状態（ｋはｍより大きい自然
    数）のいずれかのしきい値レベルにする第２の書き込み
    モードとを有し、 前記第１の書き込みモードにおける前記バイアス値の増
    加幅をΔＶpp1 、前記第２の書き込みモードにおける前
    記バイアス値の増加幅をΔＶpp2 としたとき、ΔＶpp1
    ＜ΔＶpp2 の関係を満足することを特徴とする半導体記
    憶装置。
  38. 【請求項３８】“１”状態が消去状態であり、“２”状
    態，“３”状態，…，“ｍ−１”状態，“ｍ”状態のし
    きい値分布幅が“ｍ＋１”状態，“ｍ＋２”状態，…，
    “ｋ−１”状態，“ｋ”状態のしきい値分布幅よりも狭
    いことを特徴とする請求項３６又は請求項３７記載の半
    導体記憶装置。
  39. 【請求項３９】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルの書き込みデータを保持するデータ回路
    とを備えた半導体記憶装置において、 メモリセルが“１”状態又は“２”状態を保持する場合
    に、データ回路がメモリセルの外部から入力する書き込
    みデータ、及び前記メモリセルから読み出されたデータ
    を保持した後に、前記データ回路に保持したデータを基
    に、前記メモリセルを“１”状態，“２”状態，“３”
    状態又は“４”状態にすることを特徴とする半導体記憶
    装置。
  40. 【請求項４０】“１”状態は第１のしきい値レベルを有
    し、“２”状態は第２のしきい値レベルを有し、“３”
    状態は第３のしきい値レベルを有し、“ｉ”状態（ｉは
    ｎ以下の自然数であり、ｎは４以上の自然数）は第ｉの
    しきい値レベルを有するようなｎ値を記憶するメモリセ
    ルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記メモリセルにバイアスを供給して所望のしきい値レ
    ベル間でメモリセルのしきい値をシフトさせる書き込み
    手段と、 前記メモリセルに所定時間バイアスが供給された毎に、
    所望のしきい値レベル間でメモリセルのしきい値がシフ
    トしたか否かを検出して、しきい値がシフトするまで前
    記書き込み手段による前記メモリセルへのバイアスの供
    給を繰り返させるベリファイ手段とを備え、 前記書き込み手段による前記メモリセルへのバイアスの
    供給を繰り返す際、繰り返し回数に応じてバイアス値が
    段階的に増加する半導体記憶装置において、 メモリセルが“１”状態のしきい値レベルである場合
    に、データ回路がメモリセルの外部から入力する書き込
    みデータを保持した後に、前記データ回路に保持したデ
    ータを基に、前記メモリセルを“１”状態又は“２”状
    態のいずれかのしきい値レベルにする第１の書き込みモ
    ードと、 メモリセルが“１”状態又は“２”状態のいずれかのし
    きい値レベルである場合に、データ回路がメモリセルの
    外部から入力する書き込みデータ及び、前記メモリセル
    から読み出されたデータを保持した後に、前記データ回
    路に保持したデータを基に、前記メモリセルを“１”状
    態，“２”状態，“３”状態又は“４”状態のいずれか
    のしきい値レベルにする第２の書き込みモードとを有
    し、 前記第１の書き込みモードにおける前記バイアス値の増
    加幅をΔＶpp1 、前記第２の書き込みモードにおける前
    記バイアス値の増加幅をΔＶpp2 としたとき、ΔＶpp1
    ＜ΔＶpp2 の関係を満足することを特徴とする半導体記
    憶装置。
  41. 【請求項４１】“１”状態が消去状態であり、“２”状
    態のしきい値分布幅が“３”状態及び“４”状態のしき
    い値分布幅よりも狭いことを特徴とする請求項３９又は
    請求項４０記載の半導体記憶装置。
  42. 【請求項４２】メモリセルは、ワード線を共有してメモ
    リセルアレイを構成することを特徴とする請求項１乃至
    請求項４１のいずれか１項に記載の半導体記憶装置。
  43. 【請求項４３】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    とを備えた半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込
    まれるものを上位ビットのデータ、後にメモリセルに書
    き込まれるものを下位ビットのデータとしたとき、 データ回路にメモリセルの外部から第１の書き込みデー
    タが入力されて一時的に記憶された後前記上位ビットの
    データの書き込み動作が行なわれ、前記上位ビットのデ
    ータの書き込み動作の終了後に、前記データ回路にメモ
    リセルの外部から第２の書き込みデータが入力されて一
    時的に記憶された後前記下位ビットのデータの書き込み
    動作が行なわれることを特徴とする半導体記憶装置。
  44. 【請求項４４】前記下位ビットのデータの書き込み動作
    は、前記データ回路がメモリセルの外部から入力された
    第２の書き込みデータ及び、前記メモリセルから読み出
    された前記上位ビットのデータを保持した後に行なわれ
    ることを特徴とする請求項４３記載の半導体記憶装置。
  45. 【請求項４５】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き
    込み単位となるページを形成する半導体記憶装置におい
    て、 前記複数ビットのデータのうち先にメモリセルに書き込
    まれるものを上位ビットのデータ、後にメモリセルに書
    き込まれるものを下位ビットのデータとし、前記ページ
    を形成するメモリセル群のそれぞれに対し前記複数ビッ
    トのデータを書き込むに当り、前記上位ビットのデータ
    の書き込みを行なう動作を上位ページの書き込み動作、
    前記下位ビットのデータの書き込みを行なう動作を下位
    ページの書き込み動作としたとき、 前記ページを形成する各メモリセル群のそれぞれについ
    て、上位ページの書き込み動作が終了した後下位ページ
    の書き込み動作が開始されることを特徴とする半導体記
    憶装置。
  46. 【請求項４６】前記データ回路にメモリセルの外部から
    第１の書き込みデータが入力されて一時的に記憶された
    後前記上位ページの書き込み動作が行なわれ、次いで前
    記データ回路にメモリセルの外部から第２の書き込みデ
    ータが入力されて一時的に記憶された後前記下位ページ
    の書き込み動作が行なわれることを特徴とする請求項４
    ５記載の半導体記憶装置。
  47. 【請求項４７】前記データ回路は、複数個のメモリセル
    からなるメモリセル群に対応して複数個設けられている
    ことを特徴とする請求項４５又は請求項４６記載の半導
    体記憶装置。
  48. 【請求項４８】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記データ回路に保持された書き込みデータに応じて前
    記メモリセルへの書き込み動作を行なう書き込み手段
    と、 前記データ回路に保持された書き込みデータが前記メモ
    リセルに書き込まれたか否かを検出して、所望の書き込
    みが行なわれたことが検出されるまで前記書き込み手段
    による前記メモリセルへの書き込み動作を繰り返させる
    ベリファイ手段とを備えた半導体記憶装置において、 前記複数ビットのデータのうち先にメモリセルに書き込
    まれるものを上位ビットのデータ、後にメモリセルに書
    き込まれるものを下位ビットのデータとしたとき、 前記上位ビットのデータについて前記書き込み手段によ
    るメモリセルへの書き込み動作を行ない、所望の書き込
    みが行なわれたことを前記ベリファイ手段で検出した
    後、前記下位ビットのデータについて前記書き込み手段
    によるメモリセルへの書き込み動作が行なわれることを
    特徴とする半導体記憶装置。
  49. 【請求項４９】前記下位ビットのデータの書き込み動作
    は、前記上位ビットのデータが書き込まれた後、前記デ
    ータ回路がメモリセルの外部から入力された書き込みデ
    ータ及び、前記メモリセルから読み出された前記上位ビ
    ットのデータを保持した後に行なわれることを特徴とす
    る請求項４８記載の半導体記憶装置。
  50. 【請求項５０】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記データ回路に保持された書き込みデータに応じて前
    記メモリセルへの書き込み動作を行なう書き込み手段
    と、 前記データ回路に保持された書き込みデータが前記メモ
    リセルに書き込まれたか否かを検出して、所望の書き込
    みが行なわれたことが検出されるまで前記書き込み手段
    による前記メモリセルへの書き込み動作を繰り返させる
    ベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き
    込み単位となるページを形成する半導体記憶装置におい
    て、 前記複数ビットのデータのうち先にメモリセルに書き込
    まれるものを上位ビットのデータ、後にメモリセルに書
    き込まれるものを下位ビットのデータとし、前記ページ
    を形成するメモリセル群のそれぞれに対し前記複数ビッ
    トのデータを書き込むに当り、前記上位ビットのデータ
    の書き込みを行なう動作を上位ページの書き込み動作、
    前記下位ビットのデータの書き込みを行なう動作を下位
    ページの書き込み動作としたとき、 前記ページを形成する各メモリセル群のそれぞれについ
    て、前記書き込み手段による上位ページの書き込み動作
    を行ない、メモリセル群の全てのメモリセルで所望の書
    き込みが行なわれたことを前記ベリファイ手段で検出し
    た後、前記書き込み手段による下位ページの書き込み動
    作が行なわれることを特徴とする半導体記憶装置。
  51. 【請求項５１】前記下位ページの書き込み動作は、前記
    上位ページの書き込み動作の後、前記データ回路がメモ
    リセルの外部から入力された書き込みデータ及び、前記
    メモリセルから読み出されたデータを保持した後に行な
    われることを特徴とする請求項５０記載の半導体記憶装
    置。
  52. 【請求項５２】前記データ回路は、複数個のメモリセル
    からなるメモリセル群に対応して複数個設けられている
    ことを特徴とする請求項５０又は請求項５１記載の半導
    体記憶装置。
  53. 【請求項５３】所定の複数個のメモリセルからなるメモ
    リセル群が書き込み単位となるページを形成する半導体
    記憶装置において、 前記メモリセルは複数ビットのデータの記憶が可能なｎ
    値（ｎは３以上の自然数）記憶メモリセルであり、 第ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋
    １の書き込み動作による前記メモリセルへの複数ビット
    のデータの書き込みの際、第１のページに属する第１の
    メモリセルに第ｐの書き込み動作を行ない、第２のペー
    ジに属する第２のメモリセルに第ｐの書き込み動作を行
    なった後、前記第１のメモリセルに第ｐ＋１の書き込み
    動作を行なうことを特徴とする半導体記憶装置。
  54. 【請求項５４】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記データ回路に保持された書き込みデータに応じて前
    記メモリセルへの書き込み動作を行なう書き込み手段
    と、 前記データ回路に保持された書き込みデータが前記メモ
    リセルに書き込まれたか否かを検出して、所望の書き込
    みが行なわれたことが検出されるまで前記書き込み手段
    による前記メモリセルへの書き込み動作を繰り返させる
    ベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き
    込み単位となるページを形成する半導体記憶装置におい
    て、 第ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋
    １の書き込み動作による前記メモリセルへの複数ビット
    のデータの書き込みの際、第１のページに属する第１の
    メモリセルに第ｐの書き込み動作を行ない、第２のペー
    ジに属する第２のメモリセルに第ｐの書き込み動作を行
    なった後、前記第１のメモリセルに第ｐ＋１の書き込み
    動作を行なうことを特徴とする半導体記憶装置。
  55. 【請求項５５】前記第１のメモリセルへの第ｐ＋１の書
    き込み動作に引き続いて、前記第２のメモリセルに第ｐ
    ＋１の書き込み動作を行なうことを特徴とする請求項５
    ３又は請求項５４記載の半導体記憶装置。
  56. 【請求項５６】前記第１のメモリセルへの第ｐの書き込
    み動作の結果、第１のメモリセルに所望の書き込みが行
    なわれたことを前記ベリファイ手段で検出した後、前記
    書き込み手段による前記第２のメモリセルへの第ｐの書
    き込み動作が行なわれることを特徴とする請求項５４記
    載の半導体記憶装置。
  57. 【請求項５７】前記第２のメモリセルへの第ｐの書き込
    み動作の結果、第２のメモリセルに所望の書き込みが行
    なわれたことを前記ベリファイ手段で検出した後、前記
    書き込み手段による前記第１のメモリセルへの第ｐ＋１
    の書き込み動作が行なわれることを特徴とする請求項５
    ４記載の半導体記憶装置。
  58. 【請求項５８】前記第ｐの書き込み動作が第１の書き込
    み動作であり、前記第ｐ＋１の書き込み動作が第２の書
    き込み動作であることを特徴とする請求項５３乃至請求
    項５７のいずれか１項に記載の半導体記憶装置。
  59. 【請求項５９】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは３以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて前記第１の書き込みが行なわれ、前記メモリセル
    を“１”状態，“２”状態，…，“ｍ−１”状態，
    “ｍ”状態（ｍは２以上の自然数）のいずれかのしきい
    値レベルにする第１の書き込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態のいずれかのしきい値レベルである場
    合に前記第２の書き込みが行なわれ、メモリセルの外部
    から入力する書き込みデータとメモリセルのしきい値レ
    ベルに基づいて、前記メモリセルを“１”状態，“２”
    状態，…，“ｋ−１”状態，“ｋ”状態（ｋはｍより大
    きい自然数）のいずれかのしきい値レベルにする第２の
    書き込みモードとを有することを特徴とする請求項５８
    記載の半導体記憶装置。
  60. 【請求項６０】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態，“２”状態，…，“ｒ−１”
    状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
    しきい値レベルである場合に前記第ｐの書き込みが行な
    われ、メモリセルの外部から入力する書き込みデータと
    メモリセルのしきい値レベルに基づいて、前記メモリセ
    ルを“１”状態，“２”状態，…，“ｓ−１”状態，
    “ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
    きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
    込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｓ−１”
    状態，“ｓ”状態のいずれかのしきい値レベルである場
    合に前記第ｐ＋１の書き込みが行なわれ、メモリセルの
    外部から入力する書き込みデータとメモリセルのしきい
    値レベルに基づいて、前記メモリセルを“１”状態，
    “２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔはｓ
    より大きい自然数）のいずれかのしきい値レベルにする
    第ｊ＋１の書き込みモードとを有することを特徴とする
    請求項５３乃至請求項５７のいずれか１項に記載の半導
    体記憶装置。
  61. 【請求項６１】所定の複数個のメモリセルからなるメモ
    リセル群が書き込み単位となるページを形成する半導体
    記憶装置において、 前記メモリセルは複数ビットのデータの記憶が可能なｎ
    値（ｎは３以上の自然数）記憶メモリセルであり、 第ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋
    １の書き込み動作による前記メモリセルへの複数ビット
    のデータの書き込みの際、第１のページに属するメモリ
    セル群に第ｐの書き込み動作を行ない、第２のページに
    属するメモリセル群に第ｐの書き込み動作を行なった
    後、前記第１のページに属するメモリセル群に第ｐ＋１
    の書き込み動作を行なうことを特徴とする半導体記憶装
    置。
  62. 【請求項６２】複数ビットのデータの記憶が可能なメモ
    リセルと、 前記メモリセルの書き込みデータを保持するデータ回路
    と、 前記データ回路に保持された書き込みデータに応じて前
    記メモリセルへの書き込み動作を行なう書き込み手段
    と、 前記データ回路に保持された書き込みデータが前記メモ
    リセルに書き込まれたか否かを検出して、所望の書き込
    みが行なわれたことが検出されるまで前記書き込み手段
    による前記メモリセルへの書き込み動作を繰り返させる
    ベリファイ手段とを備え、 所定の複数個のメモリセルからなるメモリセル群が書き
    込み単位となるページを形成する半導体記憶装置におい
    て、 第ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋
    １の書き込み動作による前記メモリセルへの複数ビット
    のデータの書き込みの際、第１のページに属するメモリ
    セル群に第ｐの書き込み動作を行ない、第２のページに
    属するメモリセル群に第ｐの書き込み動作を行なった
    後、前記第１のページに属するメモリセル群に第ｐ＋１
    の書き込み動作を行なうことを特徴とする半導体記憶装
    置。
  63. 【請求項６３】前記第１のページに属するメモリセル群
    への第ｐ＋１の書き込み動作に引き続いて、前記第２の
    ページに属するメモリセル群に第ｐ＋１の書き込み動作
    を行なうことを特徴とする請求項６１又は請求項６２記
    載の半導体記憶装置。
  64. 【請求項６４】前記第１のページに属するメモリセル群
    への第ｐの書き込み動作の結果、第１のページを形成す
    るメモリセル群の全てのメモリセルで所望の書き込みが
    行なわれたことを前記ベリファイ手段で検出した後、前
    記書き込み手段による前記第２のページに属するメモリ
    セル群への第ｐの書き込み動作が行なわれることを特徴
    とする請求項６２記載の半導体記憶装置。
  65. 【請求項６５】前記第２のページに属するメモリセル群
    への第ｐの書き込み動作の結果、第２のページを形成す
    るメモリセル群の全てのメモリセルで所望の書き込みが
    行なわれたことを前記ベリファイ手段で検出した後、前
    記書き込み手段による前記第１のページに属するメモリ
    セル群への第ｐ＋１の書き込み動作が行なわれることを
    特徴とする請求項６２記載の半導体記憶装置。
  66. 【請求項６６】前記第ｐの書き込み動作が第１の書き込
    み動作であり、前記第ｐ＋１の書き込み動作が第２の書
    き込み動作であることを特徴とする請求項６１乃至請求
    項６５のいずれか１項に記載の半導体記憶装置。
  67. 【請求項６７】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは３以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて前記第１の書き込みが行なわれ、前記メモリセル
    を“１”状態，“２”状態，…，“ｍ−１”状態，
    “ｍ”状態（ｍは２以上の自然数）のいずれかのしきい
    値レベルにする第１の書き込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態のいずれかのしきい値レベルである場
    合に前記第２の書き込みが行なわれ、メモリセルの外部
    から入力する書き込みデータとメモリセルのしきい値レ
    ベルに基づいて、前記メモリセルを“１”状態，“２”
    状態，…，“ｋ−１”状態，“ｋ”状態（ｋはｍより大
    きい自然数）のいずれかのしきい値レベルにする第２の
    書き込みモードとを有することを特徴とする請求項６６
    記載の半導体記憶装置。
  68. 【請求項６８】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態，“２”状態，…，“ｒ−１”
    状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
    しきい値レベルである場合に前記第ｐの書き込みが行な
    われ、メモリセルの外部から入力する書き込みデータと
    メモリセルのしきい値レベルに基づいて、前記メモリセ
    ルを“１”状態，“２”状態，…，“ｓ−１”状態，
    “ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
    きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
    込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｓ−１”
    状態，“ｓ”状態のいずれかのしきい値レベルである場
    合に前記第ｐ＋１の書き込みが行なわれ、メモリセルの
    外部から入力する書き込みデータとメモリセルのしきい
    値レベルに基づいて、前記メモリセルを“１”状態，
    “２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔはｓ
    より大きい自然数）のいずれかのしきい値レベルにする
    第ｊ＋１の書き込みモードとを有することを特徴とする
    請求項６１乃至請求項６５のいずれか１項に記載の半導
    体記憶装置。
  69. 【請求項６９】装置内の全ページに属するメモリセル群
    に対しそれぞれ前記第ｐの書き込み動作が行なわれた
    後、第１のページに属するメモリセル群への前記第ｐ＋
    １の書き込み動作が行なわれることを特徴とする請求項
    ６１乃至請求項６８のいずれか１項に記載の半導体記憶
    装置。
  70. 【請求項７０】前記第ｐ＋１の書き込み動作の行なわれ
    た回数が各ページ毎に記憶され、この回数に基づいて書
    き込み順が決定されることを特徴とする請求項５３乃至
    請求項６９のいずれか１項に記載の半導体記憶装置。
  71. 【請求項７１】前記メモリセルは、所定の複数個が１本
    のワード線を共有するとともに、前記ワード線を共有す
    る所定の複数個のメモリセルからなるメモリセル群が、
    書き込み単位となるページを形成することを特徴とする
    請求項４３乃至請求項７０のいずれか１項に記載の半導
    体記憶装置。
  72. 【請求項７２】複数ビットのデータの記憶が可能なメモ
    リセルを備えた半導体記憶装置を複数個記憶部として具
    備した記憶システムにおいて、 前記メモリセルは、各半導体記憶装置毎にそれぞれ所定
    の複数個のメモリセルからなるメモリセル群が書き込み
    単位となるページを形成し、 第ｐ（ｐは１以上の自然数）の書き込み動作及び第ｐ＋
    １の書き込み動作による前記メモリセルへの複数ビット
    のデータの書き込みの際、第１の半導体記憶装置内のペ
    ージに属するメモリセル群に第ｐの書き込み動作を行な
    い、第２の半導体記憶装置内のページに属するメモリセ
    ル群に同様の第ｐの書き込み動作を行なった後、前記第
    １の半導体記憶装置内のページに属するメモリセル群に
    第ｐ＋１の書き込み動作を行なうことを特徴とする記憶
    システム。
  73. 【請求項７３】前記第１の半導体記憶装置内のページに
    属するメモリセル群への第ｐ＋１の書き込み動作に引き
    続いて、前記第２の半導体記憶装置内のページに属する
    メモリセル群に第ｐ＋１の書き込み動作を行なうことを
    特徴とする請求項７２記載の記憶システム。
  74. 【請求項７４】前記第１の半導体記憶装置内の１部のペ
    ージに属するメモリセル群のみに前記第ｐ＋１の書き込
    み動作を行なった後、前記第２の半導体記憶装置内のペ
    ージに属するメモリセル群に第ｐ＋１の書き込み動作を
    行なうことを特徴とする請求項７３記載の記憶システ
    ム。
  75. 【請求項７５】前記第ｐの書き込み動作が第１の書き込
    み動作であり、前記第ｐ＋１の書き込み動作が第２の書
    き込み動作であることを特徴とする請求項７２乃至請求
    項７４のいずれか１項に記載の記憶システム。
  76. 【請求項７６】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは３以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態のしきい値レベルである場合
    に、メモリセルの外部から入力する書き込みデータに基
    づいて前記第１の書き込みが行なわれ、前記メモリセル
    を“１”状態，“２”状態，…，“ｍ−１”状態，
    “ｍ”状態（ｍは２以上の自然数）のいずれかのしきい
    値レベルにする第１の書き込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｍ−１”
    状態，“ｍ”状態のいずれかのしきい値レベルである場
    合に前記第２の書き込みが行なわれ、メモリセルの外部
    から入力する書き込みデータとメモリセルのしきい値レ
    ベルに基づいて、前記メモリセルを“１”状態，“２”
    状態，…，“ｋ−１”状態，“ｋ”状態（ｋはｍより大
    きい自然数）のいずれかのしきい値レベルにする第２の
    書き込みモードとを有することを特徴とする請求項７５
    記載の記憶システム。
  77. 【請求項７７】前記メモリセルは、“１”状態は第１の
    しきい値レベルを有し、“２”状態は第２のしきい値レ
    ベルを有し、“３”状態は第３のしきい値レベルを有
    し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
    上の自然数）は第ｉのしきい値レベルを有するようなｎ
    値を記憶するものであり、 メモリセルが“１”状態，“２”状態，…，“ｒ−１”
    状態，“ｒ”状態（ｒは２以上の自然数）のいずれかの
    しきい値レベルである場合に前記第ｐの書き込みが行な
    われ、メモリセルの外部から入力する書き込みデータと
    メモリセルのしきい値レベルに基づいて、前記メモリセ
    ルを“１”状態，“２”状態，…，“ｓ−１”状態，
    “ｓ”状態（ｓはｒより大きい自然数）のいずれかのし
    きい値レベルにする第ｊ（ｊは２以上の自然数）の書き
    込みモードと、 メモリセルが“１”状態，“２”状態，…，“ｓ−１”
    状態，“ｓ”状態のいずれかのしきい値レベルである場
    合に前記第ｐ＋１の書き込みが行なわれ、メモリセルの
    外部から入力する書き込みデータとメモリセルのしきい
    値レベルに基づいて、前記メモリセルを“１”状態，
    “２”状態，…，“ｔ−１”状態，“ｔ”状態（ｔはｓ
    より大きい自然数）のいずれかのしきい値レベルにする
    第ｊ＋１の書き込みモードとを有することを特徴とする
    請求項７２乃至請求項７４のいずれか１項に記載の記憶
    システム。
  78. 【請求項７８】前記記憶部を成す全ての半導体記憶装置
    内の全ページに属するメモリセル群に対しそれぞれ前記
    第ｐの書き込み動作が行なわれた後、第１の半導体記憶
    装置内のページに属するメモリセル群への前記第ｐ＋１
    の書き込み動作が行なわれることを特徴とする請求項７
    ２乃至請求項７７のいずれか１項に記載の記憶システ
    ム。
  79. 【請求項７９】前記半導体記憶装置の動作を制御する手
    段をさらに具備することを特徴とする請求項７２乃至請
    求項７８のいずれか１項に記載の記憶システム。
  80. 【請求項８０】前記半導体記憶装置の動作を制御する手
    段が、前記ページを形成する各メモリセル群への書き込
    み順を制御することを特徴とする請求項７９記載の記憶
    システム。
  81. 【請求項８１】前記書き込み順がページ単位で決定され
    ることを特徴とする請求項８０記載の記憶システム。
  82. 【請求項８２】前記書き込み順が装置単位で決定される
    ことを特徴とする請求項８０記載の記憶システム。
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