JP2009277348A

JP2009277348A - 半導体記憶装置のデータ書き込み方法

Info

Publication number: JP2009277348A
Application number: JP2009193024A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口; Yuji Takeuchi; 祐司竹内; Akira Aida; 晃合田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-02-20
Filing date: 2009-08-24
Publication date: 2009-11-26
Also published as: CN1388534A; CN1270325C; TW550576B

Abstract

【課題】誤読み出し頻度を少なくでき、かつデータ破壊の可能性も小さくできる半導体記憶装置のデータ書き込み方法を提供する。
【解決手段】本発明の実施形態の半導体記憶装置のデータ書き込み方法は、第１メモリセルを有する第１メモリセルブロックと、第１メモリセルに隣接した第２メモリセルを有する第２メモリセルブロックとを有する半導体記憶装置のデータ書き込み方法であって、第１、第２メモリセルブロックは同時に消去動作が行われ、第１、第２メモリセルは消去後の状態と３つの書き込み状態を含む４値のデータを電荷量として記憶し、外部から与えられた２ビットの第１データを、消去後の状態を含む２値のデータに１ビットずつ対応させて、第１及び第２メモリセルに記憶し、第１データを記憶した後、外部から与えられた２ビットの第２データを、追加書き込みによって、４値のデータに対応させて、第１及び第２メモリセルに記憶する。
【選択図】図１９

Description

本発明は半導体集積回路装置に係わり、特に隣接メモリセル間隔が狭まっても容量結合によるデータの乱れを低減できる不揮発性半導体記憶装置のデータ書き込み方法に関する。

電荷蓄積層にチャネルからトンネル絶縁膜を介してトンネル電流によって注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じたMOSFETのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体メモリが開発されている。ところが、従来の不揮発性半導体メモリの構成、及び書き込み方法では、メモリセルの高集積化に伴い、メモリセルの電荷蓄積層間の容量結合が大きくなり、書き込み順序によって隣接するメモリセルのデータが乱れる問題があった。まず、図３７から図４３までを用いて従来例の問題点を説明する。

図３８Ａ、及び図３８Ｂに従来のNAND型、又はAND型EEPROMのセルブロックの回路図を示す。

図３８Ａ、及び図３８Ｂにおいて、M0〜M15、及びM0'〜M15'はメモリセルを示し、49、及び49'は、例えばNAND型ブロックやAND型ブロックで形成される１つのメモリセルブロックを示す。１つのメモリセルブロック49、49'には、複数本のデータ選択線(WL0-WL15)が接続されている。また、メモリセルブロック49には、メモリセルブロック選択線SSL、及びGSLが接続されている。さらに、BL1、BL2はデータ転送線を示し、図では示していないが、データ選択線と互いに直交する方向に配置されている。メモリセルブロック49内のそれぞれのメモリセルは、データ転送線とデータ選択線の交点に形成され、それぞれ独立にデータの保持、及び呼び出しが可能となっている。ここで、メモリセルとしては、例えば電荷蓄積層を有し、その電荷蓄積層の電荷量でデータを表わすトランジスタとする。これらメモリセルブロック49は、データ転送線方向、及びデータ選択線方向に複数個形成されメモリセルアレイ1を形成している。

また、図３９に、センスアンプ回路まで含んだ従来例のメモリセルアレイ1、及びセンスアンプ46のレイアウト例を示す。図３９では、図を見やすくするために、データ選択線WL0〜WL15、及びブロック選択線SSL、GSLは省略している。

図３９において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、図３８に示したメモリセルブロック49、及び49'がそれぞれ接続され、Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。添え字a,b,...kは、複数行のメモリセルレイアウトを示すために便宜的に付けたインデックス(index)であり、インデックスの総数は複数であれば構わない。即ち、センスアンプにおいては、メモリセル１つよりも大きなトランジスタを必要とするため、１つのセンスアンプ46を複数のデータ転送線で共有し、センスアンプの占める面積を縮小している。さらに、センスアンプ46は、メモリセルのデータを読み出すためのものであり、かつメモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている。さらに、このセンスアンプ46は、書き込み、及び読み出しデータをデータ入出力バッファ45と接続するデータ線I/O、及びI/OBとそれぞれ共通接続されている。以下では、通例に従って、データ選択線に沿った方向を列(ロウ)と呼び、データ転送線に沿った方向を行(カラム)と呼ぶことにする。

図３８の従来回路において、メモリセルブロック49'のメモリセルM1'にデータを書き込む場合、これらの接続されたデータ転送線BL2を、例えばデータレジスタの出力電圧を書き込みデータに応じた電圧値となるように調整する。同時に、メモリセルの不揮発性記憶素子のトンネル絶縁膜に電流が流れるよう十分な高電圧が印加されるように、書き込みを行うデータ転送線の電位よりも十分大きな電位差を有するプログラム電圧Vpgmを、キャリア注入に十分な時間パルス状にしてデータ選択線WL1に印加する。この場合、メモリセルブロック49'に隣接するメモリセルブロック49には、M1'のデータが誤って書き込みされないようにする必要がある。さらに、M1'と隣接するM0'についても、M1'のデータが誤って書き込みされないようにする必要がある。また、従来例では、これらM0'、M1'、M1は１つのセンスアンプ46に接続されているため、任意のデータを１つのセンスアンプに接続された複数のメモリセルに同時に書き込むことはできない。

次に、図４０に従来例で問題が生じる書き込みシーケンスを示す。

図４０では、例えば２つの隣接する行に属するメモリセルM1、及びM1'について別々にデータ書き込みを行うフローチャートを示す。本例は同一ウェル上に作成され、データが一括消去されるフラッシュメモリを想定しており、メモリセルの初期状態は全て"11"状態、つまり、電荷蓄積層の負の蓄積電荷が最も減少している状態となっているとする。従来例の構成では、BL1に接続された第一行のセルにデータを書き込む手順は、まず、センスアンプ46のデータレジスタにI/O、及びI/OBを通じて書き込みデータをラッチした後、第一行の書き込みデータを書き込み、第一行のデータを読み出し、書き込んだメモリセルのしきい値の判定結果をセンスアンプ46のデータレジスタに収納し、第一行の全メモリセルが書き込み終了か判定結果を判別する工程(SE120)を行う。これにより、図４１中に点線で示すような、例えばメモリセルM1'のしきい値分布を形成することができる。ここで、図４１では、４つのしきい値の分布に対して、慣例にしたがって、しきい値の低い方から"11","10","00","01"の値に対応させるものとする。

次いで、列方向について隣接するメモリセルM1に"11","10","00","01"の任意のデータを書き込む(SE121)。これにより、M1の電荷蓄積層の負の電荷は各データの値にしたがって増加する。ここで、M1の電荷蓄積層の負の電荷が増加すると、その電圧が上昇する。ここで、電荷蓄積層は電気的に浮遊状態となっているので、M1'の電荷蓄積層とM1の電荷蓄積層との間の容量結合によって、M1'の電荷蓄積層の電圧は、M1の負の電荷量が増加すると増加する。このしきい値の増大量は、M1'に隣接するM1のデータが"01"である場合にもっとも増大し、"11"である場合には変化しない。M1のデータは任意の値をとることができるので、図４１中に実線で示すような「しきい値幅の増大」が生じ、その増大する量は、SE120の書き込み時には従来例では制御できない。

よって、この後にM1'のデータを読み出すシーケンス(SE122)を行うと、上記「しきい値幅の増大」によって、読み出し判定を行うしきい値と書き込みしきい値との差が縮小し、例えば"10"のデータを"00"に誤読み出しする確率や、"00"のデータを"01"に誤読み出しする確率が増加する。

一方、隣接する列に属するメモリセルでも従来同様な問題が生ずる。図４２に、例えば２つの隣接する列について別々にデータ書き込みを行うフローチャートを示す。メモリセルの初期状態は全て"11"状態、つまり、電荷蓄積層の負の蓄積電荷が最も減少している状態となっている、とする。

まず、WL1に接続されたメモリセルM1'に"11","10","00","01"の任意のデータを書き込む(SE123)。これにより、図４３中に点線で示すような、例えばメモリセルM1'のしきい値分布を形成することができる。次いで、行方向について隣接するメモリセルM0'に"11","10","00","01"の任意のデータを書き込む。これにより、M0'の電荷蓄積層の負の電荷は各データの値に従って増加する。ここで、M0'の電荷蓄積層の負の電荷が増加すると、その電圧が上昇する。ここで、電荷蓄積層は電気的に浮遊状態となっているので、M1'の電荷蓄積層とM0'の電荷蓄積層との間の容量結合によって、M1'の電荷蓄積層の電圧は、M0'の負の電荷量が増加すると増加する。このしきい値の増大量は、M1'に隣接するM0'のデータが"01"である場合にもっとも増大し、"11"である場合には変化しない。M0'のデータは任意の値をとることができる。このため、図４３中に実線で示すような「しきい値幅の増大」が生じ、M0'、及びM1'は１つのセンスアンプ46に接続されているので、しきい値の増大する量はSE123の書き込み時には従来例では制御できない。

よって、この後にM1'のデータを読み出すシーケンス(SE125)を行うと、前記のしきい値幅増大によって、読み出ししきい値と書き込みしきい値との差が縮小し、例えば"10"のデータを"00"に誤読み出しする確率や、"00"のデータを"01"に誤読み出しする確率が増加し、"00"データが"01"データとなってしまうデータ破壊や、"10"のデータが"00"になってしまうデータ破壊が生ずる。

なお、隣接する列に属するメモリセルでの問題は、１つのデータ転送線に対して１つのセンスアンプが接続された構造でも生じることは明らかであろう。

さらに、誤読み出しをしないようにするためには、セルのしきい値分布を、よりしきい値の高い方まで広げる必要が生ずる。ここで、蓄積電荷の自己電界によって、高いしきい値のデータの保持特性は、低いしきい値のデータの保持特性に比べて悪化するので、十分な保持特性を得るのが困難となる。

さらに、図３８Ａのように、メモリセルを直列接続して形成したNAND型メモリセルブロックにおいては、データを読み出すセルに直列に接続されたメモリセルについて、しきい値分布の最大値よりも高い電圧をゲートに印加する必要が生ずる。このため、読み出し動作を繰り返すことによって、電荷蓄積層に負の電荷が注入されてしきい値が上昇し、"11"しきい値が増大し、データ破壊や誤読み出しの原因となっていた。

以上述べたように、従来構造の不揮発性半導体メモリでは、隣接するメモリセルにデータを書き込むことにより、容量結合によってデータが変化してしまう事情があった。

特開平１０−１２５０８３号公報

この発明は、誤読み出し頻度を少なくでき、かつデータ破壊の可能性も小さくできる半導体記憶装置のデータ書き込み方法を提供する。

この発明の第１態様に係る半導体記憶装置のデータ書き込み方法は、少なくとも１個の第１メモリセルを有する、データの再書き込みが可能な第１メモリセルブロックと、前記第１メモリセルに隣接した少なくとも１個の第２メモリセルを有する、データの再書き込みが可能な第２メモリセルブロックとを有する半導体記憶装置のデータ書き込み方法であって、前記第１メモリセルブロック及び前記第２メモリセルブロックは同時に消去動作が行われ、前記第１、第２メモリセルはそれぞれ、保持すべきデータに対応して電荷が注入され、もしくは放出される電荷蓄積層を有し、消去後の状態と３つの書き込み状態を含む４値のデータを電荷量として記憶し、外部から与えられた２ビットの第１データを、前記消去後の状態を含む２値のデータに１ビットずつ対応させて、前記第１メモリセルおよび前記第１メモリセルに隣接する前記第２メモリセルの２つに記憶し、前記第１データを記憶した後、外部から与えられた２ビットの第２データを、追加書き込みによって、前記４値のデータに対応させて、前記第１メモリセルおよび前記第２メモリセルの２つに記憶する。

この発明によれば、誤読み出し頻度を少なくでき、かつデータ破壊の可能性も小さくできる半導体記憶装置のデータ書き込み方法を提供できる。

図１はこの発明の第１実施形態に係る半導体記憶装置を示すブロック図図２はこの発明の第１実施形態に係る半導体記憶装置のセルアレイ及びセンスアンプ回路のレイアウト例を示すレイアウト図図３はこの発明の第１実施形態に係る半導体記憶装置のデータ書き込み動作例を示すフローチャート図４は図３のしきい値設定に関するしきい値分布を説明するための図図５はこの発明の第１実施形態に係る半導体記憶装置のデータ読み出し動作例を示すフローチャート図６は図５のしきい値設定に関するしきい値分布を説明するための図図７はこの発明の第２実施形態に係る半導体記憶装置を示すブロック図図８はこの発明の第２実施形態に係る半導体記憶装置のデータ書き込み動作例を示すフローチャート図９は図８のしきい値設定に関するしきい値分布を説明するための図図１０はこの発明の第３実施形態に係る半導体記憶装置を示すブロック図図１１はセンスアンプ46のブロック例を示す図図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄ、図１２ＥはデータレジスタR1,R2の回路例を示す図図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄ、図１３Ｅ、図１３Ｆ、図１３Ｇ、図１３Ｈ、図１３Ｉ、図１３Ｊ、図１３ＫはデータレジスタTR3の回路例を示す図図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１４Ｅ、図１４Ｆは回路10の回路例を示す図図１５Ａ、図１５Ｂは回路10の論理を示す図図１６はこの発明の第３実施形態に係る半導体記憶装置のデータ反転動作例を示すフローチャート図１７はデータ再生可能なデータレジスタR1とデータ再生可能なデータレジスタR2とのデータ交換例を示すフローチャート図１８はこの発明の第３実施形態のデータ読み出し動作例を示すフローチャート図１９は図１８のしきい値設定を説明するための図図２０はこの発明の第３実施形態のデータ書き込み動作例を示すフローチャート図２１は図２０中のSE36のフローチャート図２２は図２０中のSE37のフローチャート図２３は図２０中のSE38のフローチャート図２４は図２０中のSE39のフローチャート図２５は図２０中のSE40のフローチャート図２６は図２０中のSE41のフローチャート図２７は図２０中のSE42のフローチャート図２８はセンスアンプ46の一回路例を示す回路図図２９はセンスアンプ46'の一回路例を示す回路図図３０Ａ、図３０Ｂはしきい値設定の変形例を説明するための図図３１Ａはこの発明の第１、第２、第３の実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す等価回路図、図３１Ｂはこの発明の第１、第２、第３の実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す平面図図３２Ａは図３１Ｂ中の３２Ａ−３２Ａ線に沿う断面図、図３２Ｂは図３１Ｂ中の３２Ｂ−３２Ｂ線に沿う断面図図３３Ａ、図３３Ｂはこの発明の第４実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す断面図図３４Ａはこの発明の第５実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す等価回路図、図３４Ｂはこの発明の第５実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す平面図、図３４Ｃは図３４Ｂ中の３４Ｃ−３４Ｃ線に沿う断面図、図３４Ｄは図３４Ｂ中の３４Ｄ−３４Ｄ線に沿う断面図図３５Ａはこの発明の第６実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す等価回路図、図３５Ｂはこの発明の第６実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す平面図、図３５Ｃは図３５Ｂ中の３５Ｃ−３４Ｃ線に沿う断面図、図３５Ｄは図３５Ｂ中の３５Ｄ−３５Ｄ線に沿う断面図図３６Ａはこの発明の第７実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す等価回路図、図３６Ｂはこの発明の第７実施形態に係る半導体記憶装置に用いられるメモリセルの一例を示す平面図、図３６Ｃは図３６Ｂ中の３６Ｃ−３６Ｃ線に沿う断面図、図３６Ｄは図３６Ｂ中の３６Ｄ−３６Ｄ線に沿う断面図図３７は従来の半導体記憶装置のブロック図図３８ＡはNANDセルを示す等価回路図、図３８ＢはANDセルを示す等価回路図図３９は従来のセルアレイ及びセンスアンプ回路のレイアウト図図４０は従来の問題が生じるシーケンスを説明するための図図４１は従来のしきい値分布の問題を説明するための図図４２は従来の問題が生じるシーケンスを説明するための図図４３は従来のしきい値分布の問題を説明するための図

以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
図１、及び図２に、本発明の第１実施形態に係る半導体記憶装置のブロック図、及びセルアレイ及びセンスアンプ回路のレイアウト図を示す。なお、以下の説明では、図３７から図４３と同じ部分には同じ参照符号を付し、重複説明は省略する。また、図２では、図をわかりやすくするために、紙面左右方向にメモリセルアレイ1、及び書き込み順位記憶メモリセルアレイ7のセルブロック49、49'で共有されたメモリセルの制御ゲートWL0〜WL15,SSL,GSLは省略する。

メモリセルアレイ1は、図２に示すように、不揮発性メモリセルを直列、又は並列接続したメモリセルブロック49、49'を配列して構成される。このセルアレイ1のデータ転送線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ回路46が設けられている。このセンスアンプ回路46はデータレジスタを兼ねており、例えばフリップフロップ回路を主体として構成される。さらに、センスアンプ回路46は、データ入出力バッファ45に接続されている。これらの接続は、アドレスバッファ47からアドレス信号を受けるカラムデコーダ48の出力によって制御され、データ入出力I/Oに与えられたデータをセルアレイ1に書き込み、及びデータをI/Oへ読み出し可能となっている。セルアレイ1に対してメモリセルの選択を行うため、具体的には、データ制御ゲートWL0〜WL15、及びブロック選択ゲートSSL,GSLの制御をするために、ロウデコーダ3が設けられている。

また、図１に示すように、基板電位制御回路42は、セルアレイ1が形成されるｐ型ウェル23（図３２等参照）の電位を制御するために設けられており、特に消去時に１０Ｖ以上の消去電圧に昇圧されるように形成されることが望ましい。さらに、セルアレイ1の選択されたメモリセルにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Vpgmを発生するための回路41aが形成されている。このVpgm発生回路41aとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Vpassを発生するための回路41b、データ読み出し時に非選択のメモリセルに与えられる読み出し用電圧Vread発生回路41c、選択セルのしきい値判定電圧を与える回路Vref発生回路１(41d)、及びVref発生回路２(41e)が設けられている。これらは、書き込み、消去、及び読み出しの各状態で、必要な電圧出力がデータ制御線ドライバ2に加えられるように、制御回路40によって制御されている。Vpgmとしては、６Ｖ以上３０Ｖ以下の電圧であり、Vpassは３Ｖ以上１５Ｖ以下の電圧である。また、Vreadとしては１Ｖ以上９Ｖ以下の電圧で、NAND型アレイの場合、書き込みしきい値上限よりも１Ｖ程度高い電圧が、読み出し電流を十分確保しリードディスターブ(Read disturb)を低下させるのには望ましい。さらに、Vref発生回路１(41d)、及びVref発生回路２(41e)としては、メモリセルの隣接する各しきい値、例えば"10"と"00"のしきい値分布の分離しきい値の中間に設定する。また、データ制御線ドライバ2は、ロウデコーダ3の出力に従って、上記電圧出力を、書き込み、又は読み出しが必要なメモリセルの制御ゲートWL0〜WL15,SSL,GSLに印加するようにするスイッチ回路である。

本実施形態では、Vref発生回路を41dと41eの２つ設けており、それぞれ隣接するメモリセルが先に書き込まれた場合に、41eの出力が41dの出力よりもΔＶ分高くなるように設定される。このΔＶとしては、隣接セルに書き込みを行った場合の当該セルのしきい値上昇量と同程度とするのが望ましい。

さらに、本実施形態では、データ制御線ドライバ2の出力をセルアレイ1と共有するように書き込み順位記憶セルアレイ7が形成されている。これによって、各データ転送線毎に、隣接するメモリセルでの書き込み順位を記憶することができる。

さらに、書き込み順位記憶セルアレイ7は、データ転送線方向に対しては各ブロック49に対して１つ形成され、それぞれがデータ転送線に並列に接続されている。このデータ転送線は、書き込み順位評価、及び記憶用のセンスアンプ46'、及びそのデータレジスタに接続され、書き込み順位記憶セルアレイ7の書き込み、消去、及び読み出しの電圧、及び信号の入出力を行っている。

また、書き込み順位評価、及び記憶用のセンスアンプ46'の数は、最低分割書込みを必要とするブロック数あれば良い。分割ブロックについては、図１ではメモリセルアレイ1を点線で４つに分割して示している。ここでは４つの分割ブロックを仮定したが、もちろん分割ブロック数は自然数であればよく、２^m（m=0,1,2,...)個となることがアドレスデコード上望ましい。ここで、分割ブロック数を２^mとして（２^m+m+1）個以上のセンスアンプ46'を用意すれば、例えばハミング符号を用いて、書き込み順位記憶セルアレイ7のビット誤りを１ビット訂正でき望ましい。以下では、書き込み順位記憶セルアレイ7に含まれるセンスアンプ数をjとする。

さらに、センスアンプ46'の入出力は、セルの書き込み順位情報に従って読み出しや書き込みを制御する制御ロジック40に接続されている。さらに、セルの書き込み順位情報に従ってセルの物理アドレスと論理アドレスとのマッピングを行うアドレスをaddaとし、これが制御ロジック40の入力となっている。さらに、この制御ロジック40の出力は、分割ページの位置情報に従って消去ベリファイする位置を制御する消去ベリファイ制御回路4に接続されている。さらに、この消去ベリファイ制御回路4の出力は、分割ページセンスアンプ選択信号として、各分割ページに分割されたカラムデコーダ48に接続されている。また、図では単純化のため示していないが、制御回路40より、センスアンプの動作を制御する制御信号やsel1、sel2制御信号が接続されている。

次に、第１実施形態に用いられるメモリセル構造について説明する。なお、以下に説明するメモリセル構造は、後述する第２、第３実施形態においても用いることができる。

図３１Ａ、及び図３１Ｂは、それぞれ、NANDセルブロック49の等価回路、及び平面図である。なお、以下では、NANDセルブロック49'の構造は、NANDセルブロック49と同一であるので、49で代表させることとする。

図３１Ｂでは、図３１Ａに示すセルブロックを３つ並列した構造を示している。特に図３１Ｂでは、セル構造をわかりやすくするために、制御ゲート電極27よりも下の構造のみを示している。

図３１Ａでは、電荷蓄積電極26を有するMOSトランジスタからなる不揮発性メモリセルM0〜M15が直列に接続され、一端が選択トランジスタS1を介してBLと記してあるデータ転送線に接続されている。また、他の一端は選択トランジスタS2を介してSLと記してある共通ソース線に接続されている。また、それぞれのトランジスタは、同一のp型ウェル23上に形成されている。また、それぞれのメモリセルM0〜M15の制御電極は、WL0〜WL15と記したデータ選択線に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、選択トランジスタS1の制御電極はブロック選択線SSLに接続されている。さらに、選択トランジスタS2の制御電極はブロック選択線GSLに接続されており、いわゆるNAND型メモリセルブロック49（点線の領域）を形成している。ここで、本実施形態では、選択ゲートの制御配線SSL、及びGSLがメモリセルの制御配線WL0〜WL15の電荷蓄積層26と同じ層の導電体によって、紙面左右方向に隣接するセルで接続されて形成されている。ここで、セルブロック49には、SSL、及びGSLのブロック選択線は少なくとも１本以上あればよく、データ選択線WL0〜WL15と同一方向に形成されることが、高密度化には望ましい。本実施形態では、セルブロック49に、１６＝２⁴個のメモリセルが接続されている例を示したが、データ転送線、及びデータ選択線に接続するメモリセルの数は複数であればよく、２ⁿ個（nは正の整数）であることがアドレスデコードをする上で望ましい。

図３２Ａは図３１Ｂ中のＡ−Ａ線に沿う断面図で、メモリセル部断面図に相当する。また、図３２Ｂは図３１Ｂ中のＢ−Ｂ線に沿う断面図である。

図３１Ｂ、図３２Ａ、及び図３２Ｂにおいて、例えばボロン不純物濃度が１０¹⁴ｃｍ^-3〜１０¹⁹ｃｍ^-3の間のｐ型シリコン領域（半導体領域）23上に、例えば３ｎｍ〜１５ｎｍの厚さからなるシリコン酸化膜、又はオキシナイトライド膜25,25SSL,25GSLから形成されたトンネルゲート絶縁膜を介して、例えばリン、又は砒素を１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3添加したポリシリコンからなる電荷蓄積層26,26SSL,26GSLが、１０ｎｍ〜５００ｎｍの厚さで形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域上に、ｐ型シリコン領域23と自己整合的に形成されている。これは、例えばｐ型シリコン領域23に25,26を全面堆積した後、パターニングし、さらに、ｐ型シリコン領域23を、例えば０．０５μｍ〜０．５μｍの深さエッチングし、絶縁膜24を埋め込むことで形成することができる。このように25,26を、段差のない平面に全面形成できるので、より均一性の向上した特性の揃った成膜を行うことができる。

この上に、例えば厚さ５ｎｍ〜３０ｎｍの間のシリコン酸化膜、又はオキシナイトライド膜、又はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるブロック絶縁膜50,50SSL,50GSLを介して、例えばリン、砒素、又はボロンを１０¹⁷ｃｍ^-3から１０²¹ｃｍ^-3程度に不純物添加したポリシリコン、又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又はＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート27が１０ｎｍ〜５００ｎｍの厚さで形成されている。この制御ゲート27は、図３１Ｂにおいて隣接するメモリセルブロックで接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15を形成している。なお、ｐ型シリコン領域23は、ｎ型シリコン領域22によってｐ型シリコン基板21と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。また、書き込み時にはＦＮトンネル電流を用いることができ、ホットエレクトロン電流による書き込みよりも高効率で消費電力を抑えることができる。本実施形態のゲート形状では、ｐ型シリコン領域23の側壁が絶縁膜24で覆われているので、この側壁が浮遊ゲート電極26を形成する前のエッチングで露出することがなく、ゲート電極26がｐ型シリコン領域23よりも下に来ることを防ぐことができる。よって、ｐ型シリコン領域23と絶縁膜24との境界での、ゲート電界集中やしきい値が低下した寄生トランジスタが生じにくい。さらに、電界集中に起因する書き込みしきい値の低下現象、いわゆる、sidewalk現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。

図３２Ｂに示すように、これらゲート電極の両側には、例えば５ｎｍ〜２００ｎｍの厚さのシリコン窒化膜、又はシリコン酸化膜からなる側壁絶縁膜43を挟んでソース、又はドレイン電極となるｎ型拡散層28が形成されている。これら拡散層28、電荷蓄積層26、及び制御ゲート27により、電荷蓄積層26に蓄積された電荷量を情報量とする浮遊ゲート型EEPROMセルが形成されており、そのゲート長は、０．５μｍ以下０．０１μｍ以上とする。ソース、又はドレイン電極となるｎ型拡散層28としては、例えばリンや砒素、アンチモンを表面濃度が１０¹⁷ｃｍ^-3〜１０²¹ｃｍ^-3となるように、深さ１０ｎｍ〜５００ｎｍの間で形成されている。さらに、これらｎ型拡散層28は、隣接するメモリセル同士で共有され、NAND接続が実現されている。

また、図において、26SSL、さらに26GSLは、それぞれSSL、及びGSLに相当するブロック選択線に接続されたゲート電極であり、上記浮遊ゲート型EEPROMの浮遊ゲート電極と同じ層で形成されている。ゲート電極26SSL、及び26GSLのゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上とすることにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

また、27SSLの片側に形成されたソース、又はドレイン電極となるｎ型拡散層28dは、例えばタングステンやタングステンシリサイド、チタン、チタンナイトライド、又はアルミニウムからなるデータ転送線36(BL)とコンタクト31dを介して接続されている。ここで、データ転送線36(BL)は、隣接するメモリセルブロックで接続されるように、図３１Ｂにおいて、紙面上下方向にブロック境界まで形成されている。一方、27GSLの片側に形成されたソース、又はドレイン電極となるｎ型拡散層28Sは、コンタクト31sを介してソース線となるSLと接続されている。このソース線SLは、隣接するメモリセルブロックで接続されるように、図３１Ｂにおいて、紙面左右方向にブロック境界まで形成されている。もちろん、ｎ型拡散層28Sを紙面左右方向にブロック境界まで形成することにより、ソース線としてもよい。これらBLコンタクト、及びSLコンタクトとしては、例えばｎ型、又はｐ型にドープされたポリシリコンやタングステン、及びタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉ等の導電物が用いられ、これら導電物がコンタクト孔に充填されて、導電体領域となっている。さらに、これらSL、及びBLと、上記トランジスタとの間は、例えばＳｉＯ₂やＳｉＮからなる層間絶縁膜28によって充填されている。さらに、このBL上部には、例えばＳｉＯ₂、ＳｉＮ、又はポリイミドからなる絶縁膜保護層37や、図には示していないが、例えばＷ、ＡｌやＣｕからなる上部配線が形成されている。

次に、図２に、センスアンプ回路まで含んだメモリセルアレイ1及びセンスアンプ46、並びにメモリセルアレイ7及びセンスアンプ46'のレイアウト例を示す。図２では、図を見やすくするために、データ選択線WL0〜WL15、及びブロック選択線SSL、GSLは省略しているが、これらは紙面左右方向のメモリセルブロック49、及び49'で共有されている。

図２において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、同図に示したメモリセルブロック49,、及び49'がそれぞれ接続され、Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。なお、添え字a,b,...kは、複数のレイアウトを示すために便宜的に付けたインデックス(index)であり、インデックスの総数は複数であれば構わない。図２では、データ転送線方向、及びデータ選択線方向に２つずつ配置された構造を示したが、データ選択線方向に隣接するメモリセルの容量結合の影響を防ぐには複数であればよく、２ⁱ個（iは正の整数）であることがアドレスデコードをする上で望ましい。さらに、センスアンプにおいては、メモリセル１つよりも大きなトランジスタを必要とするため、１つのセンスアンプ46を複数のデータ転送線で共有し、センスアンプの占める面積を縮小している。また、図２では、センスアンプに接続されるデータ転送線BLはそれぞれ２本ある場合を示したが、例えば１本や４本でもよく、２ⁿ本（nは自然数）であることがアドレスデコード回路を簡略化でき望ましい。

特に、２本の場合には、任意のデータメモリセルに列方向に両側に隣接する２つのセルは、同時にデータの読み出しが可能なセルとなる。よって、列方向に隣接するセルのしきい値の影響を減少させるための隣接データ読み込みを一度で行うことができるので、データ読み出し時間を短縮し、隣接データバッファの数を減少させることができ、回路を簡略化できる。

さらに、データ転送線方向に隣接するメモリセルの容量結合の影響を防ぐには、１つのデータ転送線に１つのセンスアンプ46を接続する構成でも構わない。

さらに、センスアンプ46は、メモリセルのデータを読み出すためのものであり、かつメモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている。さらに、このセンスアンプ46は、書き込み、及び読み出しデータをデータ入出力バッファ45と接続するデータ線I/O、及びI/OBとQxa、及びQxb(x=a,b,c...k)を介してそれぞれ共通接続されている。ここで、I/O、及びI/OBは、I/O、及びI/OBの電圧変動によるデータ転送線への容量結合ノイズを減らすためには、セルの列方向に形成されることが望ましく、配線面積を縮小できる。

さらに、図２において、BL1xd、BL2xd(x=a,b,c...,j)は、セルの書き込み順位を記憶するメモリセルに接続されたデータ転送線を示している。ここで、セルの書き込み順位を記憶するメモリセルアレイ7に属するセルブロック49、及び49'は、メモリセルアレイ1に属するセルブロック49、及び49'と同じ構造で形成することができる。ここで、メモリセルアレイ7に含まれるセルブロック49、49'は、メモリセルアレイ1のメモリセルブロック49、49'と同一のｐ型シリコン領域（ｐ型ウェル）23上に形成されることが、消去、及び書き込み電圧を、メモリセルアレイ1に含まれるメモリセルとメモリセルアレイ7に含まれるメモリセルとで一致させることができるので、特性ばらつきを低減させるのに望ましい。

さらに、センスアンプ46'は、書き込み順位記憶用メモリセルのデータを読み出すためのものであり、メモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている。さらに、このセンスアンプ46'は、書き込み、及び読み出しデータを制御回路40と接続するデータ線I/O'、及びI/OB'とQxda、及びQxdb(x=a,b,c...j)を介してそれぞれ共通接続されている。さらに、Q1xd、及びQ1xのゲート電極は、図２の紙面左右方向に共通に制御線sel1に接続され、Q2xd、及びQ2xのゲート電極は、図２の紙面左右方向に共通に制御線sel2に接続されている。これにより、データ選択線の制御をsel1、及びsel2を用いて小さな配線面積で行うことができる。

本発明では、セルの書き込み順位を記憶するメモリセル7を形成しない従来例に比較して、図２のセルアレイ部分1では、データ転送線方向は増大せず、回路面積を小さく保つことができる。さらに、図２において、センスアンプ制御信号は46と46'とで共有可能であり、同一のデータ選択線に接続されたメモリセルに対して書き込み順位記憶セル7とデータ記憶セル１とを同時にプログラム、消去、及び読み出しされる構造とすることができる。このような構造にすることにより、書き込み順位記憶セル領域7を形成しても、センスアンプとメモリセルアレイと両方で、書き込み順位記憶セルを設けたことによる信号線数の増大を大幅に減少させることができる。図２の回路において、外部まで形成され従来例よりも増える配線は、最低分割ブロック数必要なQxda駆動線、及びI/O'、I/OB'線のたかだか（分割ブロック数+2)本であり、従来例のBLと同じ配線層を配線に用いれば、従来例に比較して配線層の増加なく容易にレイアウトできる。さらに、書き込み順位記憶セル領域7とメモリセルアレイ1との間にウェル分離は必要なく、この間隔も小さく保つことができる。

ここで、センスアンプとデータレジスタ46、及び46'については、本実施形態については、例えば特開平7-182886号(U.S. Patent Number 5,452,249)によって公知のビット毎ベリファイ可能なセンスアンプ回路や、後述の第３実施形態で述べるセンスアンプ回路を用いればよいので省略する。

次に、本実施形態におけるデータ書込み動作を図３、及び図４を用いて説明する。なお、以下では、２値の状態に対しては、"0"は、26の電荷蓄積層にキャリア、例えば電子を注入し、しきい値を上昇させた状態を、"1"は、26の浮遊ゲート電極にキャリアを注入せずにしきい値が低下したままの状態を示すことにする。また、以下では４値の状態に対しては、消去状態を"11"、書き込み状態でしきい値が低い方から"10"、"00"、"01"となるようにする。このようにいわゆるグレイコードにすることにより、しきい値が隣接する分布で誤読み出しが生じても、２ビットの誤りが生じず、データ誤り確率を下げることができる。

ここで、書き込みを行うメモリセルブロックは、既に、例えば電気蓄積層26の電子を引き抜く公知の方法によってデータ消去されているものとし、"1"状態、又は"11"状態になっているものとする。さらに、センスアンプ46、及び46'内のデータレジスタの初期値は、データ消去状態となっているとする。電圧の反転を適宜用いることにより、"1"、及び"0"の条件を反転させることは容易にできることは明らかであろう。

なお、メモリセルとしては、図３８の符号を用いて説明することとする。ここで、説明をわかりやすくするために、例えばBL2aに接続されたメモリセルM1'に4値のデータを書き込む場合を考える。また、図３、及び図４の該当する先書込みフラグは２値で十分であり、M1'と同一ページの先書き込みフラグは"00"、又は"01"状態が隣接するセルM1よりもM1'が先にデータが書き込まれたことを示し、"11"状態がそれ以外の場合を示すこととする。一方、M1と同一ページの先書き込みフラグは"00"、又は"01"状態が隣接するセルM1'よりもM1が先にデータが書き込まれたことを示し、"11"状態がそれ以外の場合を示すこととする。

まず、BL2aに隣接するデータ転送線BL1aのメモリセルM1のデータをセンスアンプ46内のデータレジスタに読み出す。ここで、M1はM1'に隣接して形成され、同一分割ブロックに属するメモリセルであり、この動作で、BL1x(x=a,b,...k)のメモリセルのデータも同時に読み出される。この時、同時に、BL1xd(x=a,b,..j)に接続された書き込み順位記憶セルのデータをセンスアンプ46'内のデータレジスタに読み出す(SE6)。この際、読み出しデータ判定しきい値としては、例えば"11"しきい値の上限よりも高く、"01"しきい値の下限よりも低いしきい値であれば良いが、"00"状態しきい値の下限と"10"状態しきい値の上限の約半分のしきい値とするのが、最もマージンを確保しやすいので望ましい。この読み出し動作によって、書き込み順位記憶セルが書き込み状態、つまり、"00"、又は"01"状態であるかどうかを46'内のデータレジスタに記憶することができる。

次いで、46'のデータを制御回路40で判定することによって、書き込み順位記憶セルが"00"、又は"01"状態かどうかを判定する(SE7)。書き込み順位記憶セルが"11"状態である場合、隣接したM1には書き込まれていない状態なので、そのままM1'に書き込み動作を行う。即ち、46のページレジスタを消去状態の初期値にした後、書き込みデータを外部I/Oより目的分割ページレジスタ46に転送し(SE11')、さらに、先書込みフラグを"01"、又は"00"、即ち、書き込み状態として、制御回路40よりセンスアンプ46'内のデータレジスタに転送する。

この後、M1'を含むセルに対してベリファイ読み出し(SE8)を行い、M1'と同じページに属する先書込みフラグについて、消去ビットのみに同時に追加書込みを行う(SE12'、SE13)。SE8は、既に書き込まれた先書込みフラグに再度書き込みを行って過剰に書き込みしきい値が上昇しないようにし、トンネル絶縁膜25の書き込みストレス印加を減少させるためのシーケンスである。

SE7で、書き込み順位記憶セルが"0"状態である場合、隣接したM1には先に書き込まれている状態となっている。この場合、SE6によって読み出した1ページ分のデータを、例えばデータ入出力バッファ45を通じて一時記憶装置に待避した後(SE10)、46のページレジスタを消去状態の初期値にした後、書き込みデータを外部I/Oより目的分割ページレジスタ46に転送し(SE11)、さらに、先書込みフラグを"11"、即ち、非書き込み状態として、制御回路40より46'内のデータレジスタに転送する。M1'と同じページに属する先書込みフラグについて、同時に追加書込みを行う(SE12)。ここで、図４に書き込みデータが４値のしきい値の場合のM1のしきい値分布を示す。SE12のシーケンスの前には、図４中の破線に示すようなしきい値分布となっているが、従来例で説明したようにSE12後には、容量結合によりしきい値が一部上昇し、図４中の実線に示すように、分布幅が広がったしきい値分布となる。本実施形態では、この後、例えばデータ入出力バッファ45を通じて一時記憶装置からSE10で待避した１ページ分のM1を含むデータを転送し(SE14)、さらに、先書込みフラグを"11"、即ち、非書き込み状態として、制御回路40より46'内のデータレジスタに転送する。さらに、M1のデータを追加ベリファイ書込みすることにより、図４中の一点鎖線に示すように、しきい値の分布幅の最大値をほぼ一定としたまま最低値を上昇させ、分布幅を小さくする(SE15)。これにより、書き込み状態のしきい値の分布の分離幅を増加させることができ、読み出し判定しきい値を先書き込みフラグに応じて変化させれば、しきい値の電圧マージンを確保することができる。ここで、SE12シーケンスによるセルのしきい値変化量は"11"状態から"01"状態まで変化する。特に消去"11"状態については、正のしきい値を測定するセンスアンプで負側のしきい値の判定は動作点が変化し測定が困難なため、２Ｖ以上に広がってしまう。よって、"11"状態から"01"状態までのしきい値変化量は４Ｖ以上と非常に大きいが、これに比べSE15シーケンスによるセルのしきい値変化量は書き込みしきい値分布幅程度（＜０．５Ｖ）と小さいため、SE15によるM1'のしきい値上昇の影響は、従来例の０．５Ｖ/４Ｖ〜０．１２５
倍以下と十分小さく抑えることができる。

もちろん、ここで示した一時記憶装置は、センスアンプ46内に形成したデータレジスタでもよく、その方がデータ転送にかかる時間や、データ線I/Oの駆動に必要な消費電力を削減することができる。

次に、本実施形態におけるデータ読み出し動作を図５、及び図６を用いて説明する。

ここで、説明をわかりやすくするために、例えばBL2aに接続されたメモリセルM1'からデータを読み出す場合を考える。まず、BL2aに隣接するデータ転送線BL1aのメモリセルM1のデータをセンスアンプ46内のデータレジスタに読み出す。ここで、M1はM1'に列方向に隣接して形成され、同一分割ブロックに属するメモリセルである。この時、同時に、BL1adに接続された書き込み順位記憶セルのデータをセンスアンプ46'内のデータレジスタに読み出す(SE1)。この際、読み出しデータ判定しきい値としては、例えば"11"しきい値の上限よりも高く、"10"しきい値の下限よりも低いしきい値であれば良い。この読み出し動作によって、M1が先に書き込まれたかを46'内のデータレジスタに記憶することができ、分割ブロック内のM1のデータが全部消去状態かを調べることができる。

次いで、46'および46のデータを制御回路40で判定することによって、M1がM1'よりも先に書き込まれたかを判定する(SE2)。書き込み順位記憶セルが"00"、又は"01"の書き込み状態である場合、又は分割ブロック内のM1のデータが全ビット"11"、即ち消去状態の場合は、M1'書き込み後M1には書き込まれていない状態なので、読み出し判定しきい値を第一の設定値(SE4)としてM1'の読み出しを行う(SE5)。この第一の読み出ししきい値は、図６に示すように、隣接するセルが消去状態"11"のメモリセルでのしきい値分布で、しきい値分離幅に判定しきい値が入るようにし、しきい値分離幅のほぼ中間にするのが望ましい。一方、書き込み順位記憶セルが"11"状態である場合、且つ分割ブロック内のM1のデータのいずれかのビットが消去状態"11"でない場合は、M1'書き込み後M1に書き込まれた状態なので、読み出し判定しきい値を第二の設定値(SE3)としてM1'の読み出しを行う(SE5)。この第二の読み出ししきい値は、図６に示すように、隣接するセルM1'にSE10〜SE15に従って追加書込みを行った後の当該メモリセルM1'でのしきい値分布を仮定し、しきい値分離幅に判定しきい値が入るようにし、しきい値分離幅のほぼ中間にするのが望ましい。図６から明らかなように、第二のしきい値は第一のしきい値よりもΔＶだけ上昇する。このΔＶは、（隣接するセルが"01"の場合のしきい値）−（隣接するセルが"11"の場合のしきい値）程度となるようにする。

以上読み出し、及び書き込みは、隣接するセルが列方向、つまりM1'に対してM1セルだけでなく、隣接するセルが行方向、つまりM1'に対してM0'やM2'となる場合にももちろん用いることができ、上記書込みシーケンスのM1部分をM0'、又はM2'と読み替え、BL2xをWL1、BL1xをWL0、又はWL2と読み替えればよい。

なお、J.H.Chernらの論文IEEE Electron Device Letters,13,No.1,pp.32-34(1992)によって、ソースドレイン電極を共有しその方向に隣接する電荷蓄積層間の容量Ｃは、電荷蓄積層の厚さをＴ、電荷蓄積層間の間隔をＳ、電荷蓄積層のソース/ドレイン方向の長さをＷとして、トンネル絶縁膜の厚さが電荷蓄積層間の間隔よりも1/10以下で、以下の式に比例することが公知である。

上式はT<0.5Sの場合には、電荷蓄積層の電界はソース/ドレイン層で終端するため電荷蓄積層間の容量は{T/(T+0.5S)}の項だけ小さくなることを示している。逆に、T>0.5Sの場合には、ソース/ドレインによる電荷蓄積層からの電界遮蔽効果が弱まり、T<0.5Sの場合よりも電荷蓄積層間の容量が急に増加し、隣接セル間のしきい値変動が増大する。つまり、本発明では、隣接するメモリセルがソースドレイン電極を共有しており、その電荷蓄積層の間隔Sは、電荷蓄積層の厚さTの２倍以下である時に特に効果を発揮する。

本実施形態により得られる利点のいくつかを以下に示す。

(1)本実施形態では、隣接するメモリセルの書き込みデータすべてに対してベリファイ書込みを行っている。よって、隣接したメモリセルの書き込み後でもしきい値分布幅を小さく保つことができる。

(2)ブロック初期消去後にメモリセルを消去する必要がなく、書き込みのみでしきい値分布を小さく保つことができる。よって、フラッシュメモリにおいてウェルの電位が0Vに回復するのに必要な長い消去時間後の回復時間が不要で、高速に書き込み動作を行うことができる。また、負電圧をゲートに印加する回路も不要なので、データ制御線ドライバ2の回路とウェル構造を単純化することができる。特に、データの読み出しにかかる時間(period)をtR、ベリファイを含んだデータ書込みにかかる時間をtWとし、データの一時記憶装置に対する転送にかかる時間をttとすると、書き込み状態判定はtWに比べ僅かしか時間がかからないので、書き込みに最大(tR+2×tW+2×tt)だけの時間で書き込むことができる。

(3)後述する第２実施形態の２ページ分と比較して、一時記憶装置は１ページ分でよく、より一時記憶装置の面積を小さく、かつ消費電力を減らすことができる。

(4)後述する第２実施形態の消去を行う場合に比較して、書き込みを行わない分割ページには、消去ストレスと再書き込みストレスが印加されず、より信頼性の高いメモリセルが実現できる。

(5)後述する第３実施形態に比較して、1メモリセルに2値のデータを記憶する場合についても用いることができる。

(6)分割ブロックに対してそれぞれ書き込み順位記憶セルが設けられているので、分割ブロック毎に書き込み順位を任意に定めることができ、しきい値の補正を行うことができる。

また、書き込み順位記憶メモリセルアレイ7は、メモリセルアレイ1のデータが２値以上の多値を有する場合でも２値を記憶できればよく、十分なしきい値マージンを得ることができ、書き込み順位記憶メモリセルアレイ7の誤読み出しの確率やデータ破壊の確率を減少させることができる。

（第２実施形態）
図７に本発明の第２実施形態のブロック図を示す。

本実施形態は、第１実施形態とほぼ同一であるが、書き込み順位記憶メモリセルアレイ7、センスアンプ46、Vref回路２(41e)がそれぞれ形成されていない点、並びに書き込みのシーケンスが第１実施形態と異なっている。また、本実施形態では、第１実施形態と同一の部分、及び同一の電圧関係については、同一の参照符号をつけて詳しい説明は省略する。

図７において、データ入出力I/O線、又はI/OBが制御回路40へ接続されている。また、制御回路40からは基板電圧を制御する回路への信号出力が接続され、後述するSE126で弱い消去を行うタイミングを制御している。

なお、以下で、トランジスタのオン(ON)状態とは、トランジスタのしきい値よりも大きな電圧をゲート電極に加えて、MISFETのソース電極とドレイン電極が導通状態になっていることを示し、トランジスタのオフ(OFF)状態とは、トランジスタのしきい値よりも小さな電圧をゲート電極に加えて、MISFETのソース電極とドレイン電極が遮断状態になっていることを示している。なお、トランジスタのしきい値は、ソース電極とドレイン電極とに流れる電流が、例えば40ｎＡ×(チャネル幅)/(ゲート長)となる値になった時のゲート電圧とする。また、本実施形態では、通常のCMOSロジック回路の構成が簡単なため、しきい値が正であるトランジスタを例として用いて説明し、特に言及しない場合には、例えば０．５Ｖ〜１５Ｖの範囲のVccとなる正の電圧を制御電圧として与えた場合に、論理は"H"とし、回路がオン状態となり、例えば０Ｖとなる電圧GNDを制御電圧として与えた場合には、論理は"L"とし、回路がオフ状態になるとする。もちろん、しきい値が負のトランジスタを用いても、ゲート電圧の可変範囲にしきい値が含まれるようにすればよいことは自明であろう。

本実施形態は、隣接するセルを書き込んだ後のしきい値と、隣接するセルが消去状態のしきい値とを揃えることで、例えば読み出し判定しきい値を統一したものである。

本実施形態におけるデータ書込み動作を図８、及び図９を用いて説明する。ここで、書き込みを行うメモリセルブロックは、既に、例えば電荷蓄積層26の電子を引き抜く公知の方法によってデータ消去されているものとする。さらに、センスアンプ46、及び46'内のデータレジスタの初期値は、データ消去状態となっているとする。電圧の反転を適宜用いることにより、"1"、及び"0"の条件を反転させることは容易にできることは明らかであろう。

なお、メモリセルとしては、図３８中の参照符号を用いて説明することとする。ここで、説明をわかりやすくするために、例えばBL2aに接続されたメモリセルM1'に４値のデータを書き込む場合を考える。

まず、BL2aに隣接するデータ転送線BL1aのメモリセルM1のデータをセンスアンプ46内のデータレジスタで読み出す。ここで、M1はM1'に隣接して形成され、同一分割ブロックに属するメモリセルであり、この動作で、BL1x(x=a,b,...k)のメモリセルのデータも同時に読み出される(SE120)。この際、読み出しデータ判定しきい値としては、例えば"11"しきい値の上限よりも高く、"10"しきい値の下限よりも低いしきい値であれば良いが、"11"状態しきい値の上限と"10"状態しきい値の下限の約半分のしきい値とするのが、最もマージンを確保しやすいので望ましい。この読み出し動作によって、データ記憶セルが書き込み状態、つまり、"10"、"00"、又は"01"状態であるかどうかを46'内のデータレジスタに記憶することができる。

次いで、I/Oを例えばVccでプリチャージした後、分割ページに属するセンスアンプ46のQxaをon状態し、I/Oの電圧を例えばVcc/2をしきい値電圧として判定する(SE121)。この場合、メモリセルアレイ1の分割ページに属する全ビットが消去状態"11"の場合には、I/Oの出力は"H"つまり、Vccとなり、１つでも書き込み済のセルがある場合には、I/Oの出力は"L"状態となり、１つ１つのセンスアンプの状態を調べなくても高速で判定することができる。

次いで、分割ページに属する全ビットが消去状態の場合には、隣接したM1には書き込まれていない状態なので、そのままM1'に書き込み動作を行う。即ち、46のページレジスタを消去状態の初期値にした後、書き込みデータを外部I/Oより目的分割ページレジスタ46に転送し(SE132)書き込みを行う(SE133)。

一方、分割ページに属するビットで書き込み状態がある場合には隣接したM1には先に書き込まれている状態となっている。この場合、M1の属する1ページ分のデータを読み出し(SE122)、例えばデータ入出力バッファ45を通じて一時記憶装置1に待避した後(SE123)、さらに、M1'の属する１ページ分のデータを読み出し(SE124)、例えばデータ入出力バッファ45を通じて一時記憶装置2に待避する(SE125)。

この後、M1、及びM1'の接続されたデータ選択線のメモリセルをすべて弱く消去し、しきい値を低下させ(SE126)、M1は図９の一点鎖線の分布から実線の分布に変化する。このしきい値低下量は、隣接セル書き込みによるしきい値増大量の最大値よりも大きな値とする。なお、SE126の弱く消去する方法としては、例えばM1、及びM1'の接続されたデータ選択線を０Ｖに保ったまま、他のデータ選択線をフローティング(floating)とし、メモリセルアレイ1が形成されているウェルを、５Ｖから２０Ｖに１０μｓから１ｓの間、昇圧することによって行うことができる。

次いで、該当する分割ページに対して一時記憶装置2のデータと書き込みデータとの論理積を取り、一時記憶装置2に格納する(SE127)。この際、該当しない分割ページについては、一時記憶装置1のデータをそのまま用いる。

次いで、データ入出力バッファ45を通じて一時記憶装置2のデータをセンスアンプ46のデータレジスタに転送した後(SE128)、M1'の属するページついて、追加書込みを行う(SE129)。ここで、図９に書き込みデータが４値のしきい値の場合のM1のしきい値分布を示す。SE129のシーケンスの前には、図の実線のしきい値分布となっているが、SE129後には、容量結合によりしきい値が一部上昇し、図９中の破線の分布幅が広がったしきい値分布となる。本実施形態では、この後、例えばデータ入出力バッファ45を通じて一時記憶装置1からSE123で待避した１ページ分のM1を含むデータを転送し(SE130)、M1のデータを追加ベリファイ書込みすることにより、図９中の一点鎖線のように、しきい値の分布幅の最大値をほぼ一定としたまま最低値を上昇させ、分布幅を小さくする(SE131)。以上により、しきい値分布を隣接メモリセルが消去状態のしきい値と、隣接メモリセルを書き込んだ後のしきい値分布を、書き込みしきい値についてはほぼ等しくすることができる。

これにより、書き込み状態のしきい値の分布の分離幅を増加させることができ、読み出し判定しきい値を先書き込みフラグに応じて変化させれば、しきい値の電圧マージンを確保することができる。ここで、SE129シーケンスによるセルのしきい値変化量は"11"状態から"01"状態まで変化する。特に消去"11"状態については、正のしきい値を測定するセンスアンプで負側のしきい値の判定は動作点が変化し測定が困難なため、２Ｖ以上に広がってしまう。よって、"11"状態から"01"状態までのしきい値変化量は４Ｖ以上と非常に大きいが、これに比べSE131シーケンスによるセルのしきい値変化量は書き込みしきい値分布幅程度(<0.5V)と小さいため、SE131によるM1'のしきい値上昇の影響は従来例の０．５Ｖ/４Ｖ〜０．１２５倍以下と十分小さく抑えることができる。

もちろん、ここで示した一時記憶装置1、2は、半導体記憶装置の外部に設けても良いが、I/Oセンスアンプ46内に形成したデータレジスタでも良い。ただし、I/Oセンスアンプ46内に形成したデータレジスタの方が、データ転送にかかる時間や、データ線I/Oの駆動に必要な消費電力を削減することができる。

本実施形態の読み出し動作は、従来例と同じなので、省略する。

以上読み出し、及び書き込みは、隣接するセルが列方向、つまりM1'に対してM1セルだけでなく、隣接するセルが行方向、つまりM1'に対してM0'やM2'となる場合にももちろん用いることができ、上記書き込みシーケンスのM1部分をM0'、又はM2'と読み替え、BL2xをWL1、BL1xをWL0、又はWL2と読み替えればよい。

また、本実施形態では、分割ブロックに対してそれぞれ隣接セル書き込み状態を検知しているので、分割ブロック毎に書き込み順位を任意に定めることができ、しきい値の補正を行うことができる。

本第２実施形態では、第１実施形態と共通に得られる利点に加えて、以下のような利点を得ることができる。

(2)本実施形態では、隣接セルの書き込みの有無に依らず読み出しの判定しきい値を一定の値とすることができる。このため、読み出し動作は従来例と同等に高速で行うことができる。

(3)本実施形態では、第１実施形態や後述する第３実施形態のような書き込み順位記憶メモリセルアレイは必要なく、より小さな回路面積で実現することができる。

(4)後述する第３実施形態に比較して、１つのメモリセルに２値のデータを記憶する場合についても用いることができる。

もちろん、本実施形態の回路構成で、SE122〜SE131をSE10〜SE15へ置き換え、図５の読み出しフローを用いる構成も可能である。

さらに、第１実施形態の回路構成で、SE10とSE122〜SE131に置き換え、読み出しを従来例と同じくした構成も可能であり、この場合、構成上の利点はそれぞれの回路構成の利点と同じであり、読み出し、及び書き込み動作上の利点はそれぞれシーケンスを用いて説明した利点と同じとなる。

（第３実施形態）
図１０に本発明の第３実施形態のブロック図を示す。

本実施形態は、第１実施形態とほぼ同一であるが、Vref回路２(41e)が形成されていない点、並びに書き込み、及び読み出しのシーケンスが第１実施形態と異なっている。また、本実施形態では、必ずしも分割したセンスアンプ選択信号をベリファイ制御回路4からカラムデコーダ48に与える必要はなく、一括したセンスアンプ選択信号を与えれば良い。なお、第１実施形態、及び第２実施形態と同一の部分、及び同一の電圧関係には、同一の参照符号をつけて詳しい説明は省略する。

本実施形態では、１つのメモリセルに２値以上の複数のしきい値、例えば４値を記憶することとし、記憶する一纏りの２ビットを、互いに隣接するメモリセルにベリファイを行いながら１ビットずつ書き込む。これにより、例えば隣接セルの容量結合によるしきい値の変化を補償する。さらに、本実施形態ではセンスアンプ回路46の具体的な構成例を開示する。

図１１に第３実施形態のセンスアンプ46について、１つ分の回路ブロック例を示す。

図１１に示すように、本センスアンプ46は、主としてデータが再生可能なデータレジスタR1,R2、選択充電及び放電回路、データレジスタTR1、及びデータレジスタTR3によって構成されている。ここで、データが再生可能なデータレジスタR1,R2とは、少なくとも２つの電圧の安定点が存在し、１つの安定点から少しずれた電圧を入出力ノードに与えても、上記安定点に上記入出力ノードの電圧を引き戻す働きを有するデータレジスタである。このようなデータレジスタは、例えば図１２Ａ〜図１２Ｅで示すようなインバータを逆並列接続して形成したフリップフロップで形成すればよい。さらに、データが再生可能なデータレジスタR1には、データ入力、及び出力となる電圧ノードN3が形成されている。さらに、N3の反転出力となる電圧ノードN4が形成されていてもよい。また、データレジスタR1はデータ保持を制御する信号Φ7が接続されている。さらに、データレジスタTR3の入力、及び出力端子は、データレジスタR1に接続され、TR3のデータ出力制御信号Φ5が与えられている。なお、TR3のデータの入力端子と出力端子が分離されている場合には、データ保持制御信号Φ6が与えられても良い。

さらに、上記N3の電圧ノードは、選択充電及び選択放電回路の１つの入出力と接続されている。選択充電及び選択放電回路は、データレジスタTR1と接続され、ノードN3のデータをデータレジスタTR1に保持できるようになっている。なお、データレジスタTR1には、データ保持制御信号としてΦ4、及びデータレジスタTR1のデータ出力制御信号としてΦ3が与えられる。さらに、データレジスタTR1の保持データによって、電圧ノードN2の選択充電を制御している。ここで、選択充電及び選択放電回路には、充電及び放電を切り替える信号Φ2、及びノードN2、及びノードN3の導通と非導通を制御する信号Φ10が与えられる。さらに、信号Φ2を反転させることにより、データレジスタTR1の保持データによって、電圧ノードN2の選択放電を制御している。

さらに、ノードN2を通じてBL1、及びBL2を充電するためのトランジスタQ3、及びその充電を制御する信号Φ11がN2ノードに接続されている。さらに、N2ノードには、Q1,Q2を介して複数のデータ転送線BL1、及びBL2に接続されている。なお、図１１でのQ1,Q2は、図２でのQ1x、Q2x(x=a,b,...,k)と同じトランジスタである。N2ノードに接続されるデータ転送線の数は、データ選択線方向に隣接するメモリセルの容量結合の影響を防ぐには複数であればよく、2ⁱ個（iは正の整数）であることがアドレスデコードをする上で望ましい。

さらに、N2ノードは、Q5を介してN1ノードと接続されている。Q5には、その導通を制御する信号Φ9が接続されている。なお、N2ノードは、sel1,sel2,Φ9,Φ11,Φ10,Φ3に接続されたトランジスタを遮断状態にすることにより、浮遊状態となりデータを一時的に貯えることができる、データレジスタTR2として機能する。N2ノードには、より容量を確保しデータ保持特性を良好とするために、例えば０．０１ｐＦから１０ｐＦの間の容量を有するキャパシタＣ１を接続していてもよい。

さらに、N1ノードは、データ再生可能なデータレジスタR2の入出力端子と接続されている。また、N1ノードはQ4を介して共通データ線I/Oと接続されている。このQ4は、図２におけるQxa(x=a,b,...,k)と同じものであり、共通データ線I/Oはデータ選択線方向に延び、複数のセンスアンプで共有されている。以上の回路で、Φ2〜Φ7,Φ9〜Φ11,sel1,sel2はデータ選択線方向に延び、複数のセンスアンプ46、及び46’で共有されていることが望ましい。このようにすることにより、複数のセンスアンプ46、及び46’を制御する信号線の本数を減少させ、配線を減らし回路面積を小さくすることができる。また、Q4の入力Φ1はカラムデコーダに接続されている。

次に、図１２Ａ〜図１２Ｅに、データレジスタR1、及びR2の具体的構成例を示す。以下では、Φ7が"L"から"H"に変化した場合にN3のデータ保持を行い、"H"の期間はデータを保持し続ける例を示すが、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ保持を行う例も容易に構成できることは明らかであろう。また、以下では反転信号について、信号名の前にスラッシュ"/"を付けて示すこととする。

また、図１２Ａ〜図１２Ｅにおいて、データレジスタR2については、N3ノードをN1ノードと読み替えればよく、Φ7信号をΦ8信号と読み替えればよい。これらは、インバータを逆並列接続して形成したフリップフロップであり、図１２Ａでは、Φ7をSAP入力、Φ7の反転をSAN入力とすることによってデータラッチすることがきる。本図１２ＡのCMOSインバータで作成した例では、最もトランジスタ数が少なく回路面積を小さく構成できる。

図１２Ｂに示す構成例は、インバータのN3側にクロックドインバータを用いた例で、図１２Ａに示した構成例に比べて、２つの利点を持つ。

(1)Φ7はQ11、及びQ10のゲート容量のみ充電すればよいので、Φ7の信号線を駆動する電流をより減らすことができ、信号線を細くしてレイアウトすることが可能である。また、Φ7がゲート入力に接続され、電流、及び電圧出力となるソース/ドレイン電極と接続されていないので、Φ7に並列接続されたセンスアンプの電位変動がΦ7を通じて他のセンスアンプに伝わることがなく、安定した動作が実現できる。

(2)Φ7を"L"とすることにより、N3ノードが浮遊状態となり、N4ノード゛の電圧に依存せず、N3ノードの値をラッチすることができる。

さらに、図１２Ｃに示す構成例は、図１２Ｂの(1)の利点に加えて、Φ7に接続されているトランジスタQ11,Q12が全てNMOSで構成されているので、面積の大きなPMOSトランジスタよりも小さい面積でセンスアンプを構成することができる、という利点がある。また、Φ7を"L"にした場合にVccからGNDまでの直流貫通電流が流れないので消費電力を減少させることができる。

さらに、図１２Ｄは、図１２Ｂの利点に加えて、Φ7'はΦ7と同じ信号でも良いし、Φ7'の信号の"L"から"H"への立ち上がりをΦ7に比べて早めれば、N3ノードをまず浮遊状態にし、その入力データをラッチすることができ、逆にΦ7の信号の"L"から"H"への立ち上がりをΦ7'に比べて早めれば、N4ノードをまず浮遊状態にし、N4ノードの入力データをラッチすることができる。この回路はN3、及びN4のどちらも浮遊状態にし、入力とすることが可能なので、図１３Ａ、図１３Ｈ〜図１３Ｋと用いれば、TR3のデータも安定に復元することができる。また、Φ7、及びΦ7'を"L"にした場合にVccからGNDまでの直流貫通電流が流れないので消費電力を減少させることができる。

さらに、図１２Ｅは、図１２Ｂの利点に加えてΦ7を"L"にした場合にVccからGNDまでの直流貫通電流が流れないので消費電力を減少させることができる。

以上R1,R2については、CMOSインバータを用いた例を示したが、もちろんNMOSで形成したEE型インバータや、PMOSの替わりに高抵抗負荷を用いたインバータで形成してもよく、動作は同様なので、省略する。

次に、図１３Ａ〜図１３Ｋに、データレジスタTR3の具体的構成例を示す。以下では、Φ6が"H"から"L"に変化した場合にデータ保持を行い、"L"の期間はデータを保持し続ける例を示すが、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ保持を行う例も容易に構成できることは明らかであろう。また、以下では、Φ5が"L"の場合は浮遊状態で、"H"の期間はデータ出力する例を示すが、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ出力を行う例も容易に構成できることは明らかであろう。

図１３Ａ〜図１３Ｃに示す構成例は、ダイナミック型メモリと同様のデータ保持回路であり、Φ5がΦ6と共通となっている。この図において、V1は例えばVDDからGNDの間の電圧となる電圧ノードを示す。この回路ではキャパシタC2の電荷量としてデータを保持する。これらは、信号線の数と構成素子数が少なくより小さい面積で回路を実現できる。

図１３Ｄ〜図１３Ｋに示す構成例は、Q17のゲート電極に蓄積された電荷量をデータとし、その反転出力をQ17,Q18を通じて出力する回路である。この図において、V1は例えばGNDとなる電圧ノードを示す。この回路構成では、データの入力と出力を分離することができ、データ読み出しに対して破壊が生じず、読み出し破壊を復元するデータリフレッシュは不要となり、入力と出力のタイミングを調整することも容易になる。また、保持データが"H"の場合で信号電荷が消失しても、Q17のゲート電極のノードがQ17のしきい値以上に保たれていれば、Φ5を"H"にして読み出すと、出力ノードとV1ノート゛を導通状態に保つことができ、より大きな信号マージンを得ることができる。

無論、TR3については、図１２Ａ〜図１２Ｅで示したデータ再生可能なデータレジスタ回路で構成してもよいが、図１３Ａ〜図１３Ｋの回路を用いた方が、構成トランジスタ数も３つ以下で少なく、電源線もV1の１つで良いので、より小さな回路を実現できる。

次に、図１４Ａ〜図１４Ｆに、選択充電及び選択放電回路とデータレジスタTR1、即ち、選択放電/充電回路10の具体的構成例を示す。以下では、Φ4、及びΦ12が"H"から"L"に変化した場合にデータ保持を行い、"L"の期間はデータを保持し続ける例を示すが、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ保持を行う例も容易に構成できることは明らかであろう。また、以下では、Φ3が"L"の場合は浮遊状態で、"H"の期間はデータ出力する例を示すが、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ出力を行う例も容易に構成できることは明らかであろう。さらに、Φ2が"L"の場合はN2ノート゛を選択放電し、Φ2が"H"の場合は、N2ノート゛を選択充電する場合を示す。ここで、Φ3としては、Q20によるしきい値Vth分の低下量を低減し、N2ノート゛の電圧をVcc-Vthまで充電するために、Φ3が"H"の場合の電圧はVcc+Vth以上とするのが望ましい。

また、Φ10,Φ3,Φ4については、適宜信号反転回路やｎ型トランジスタの替わりにｐ型トランジスタを用いることにより、例えば"H"から"L"に変化した場合にデータ保持を行う例も容易に構成できることは明らかであろう。

本回路は、まず、Φ3,Φ4,Φ10,Φ12,Φ13,Φ14が"L"になっている初期状態を考える。また、VBLはVccとする。図１４Ａ〜図１４Ｄに示す構成例ついてはΦ4に、図１４Ｅ、及び図１４Ｆに示す構成例についてはΦ4とΦ14とに"H"パルスを加え、N3ノードのデータをQ21のゲート電極へ伝達する。この後Φ4,Φ14を"L"にする。さらに、図１４Ｃ、及び図１４Ｄに示す構成例ついてはΦ12に、図１４Ｅ、及び図１４Ｆに示す構成例ついてはΦ4とΦ13とに"H"パルスを加え、N3ノードの電位に依らず、N2ノードのデータをQ21のゲート電極へ伝達することもできる。この後Φ12,Φ13を"L"にする。次いで、N2ノードを、例えばQ3を介してVccに充電した後、Q3をオフにし、Φ10を"L"にしたまま、N2を浮遊状態とし、TR2をデータ保持状態とする。さらに、Φ10を"L"、Φ2を0V、又はVccに固定したまま、Φ3を"L"から"H"にすることによって、Q21のゲート電極に保持された電荷量をデータとし、そのデータに基づいてN2ノードの充放電を行う。この動作を選択放電及び選択充電と呼ぶことにする。

図１５Ａ、及び図１５Ｂにそれぞれ、本回路の選択放電動作及び選択充電動作の論理表を示す。なお、太線で囲った部分は、Q21のゲート電極に蓄えられた初期データの反転がN2ノード出力に得られていることを示している。即ち、選択放電動作を行うことにより、図１６に示すシーケンスでデータの反転が得られることを示している。さらに、図１６のシーケンスでは、第１実施形態で述べたように、グレイコードで４値のしきい値の論理値の順番を決定した場合、しきい値が低い順から"11"、"10"、"00"、"01"となり、下位ビットの"0"、"1"としきい値順序を反転する必要がある。本実施形態の選択放電回路を用いることにより、従来例で困難だったデータ反転を非常に単純な回路構成で、センスアンプ内46で高速に行うことができる。よって、データを反転するためデータ入出力バッファ45を通じて外部バッファにデータ転送にかかる時間や、データ線I/Oの駆動に必要な消費電力を削減することができる。

以上より、選択放電/充電回路10を用いて、Q21のゲート電極にN2、又はN3のデータを保持し、そのデータに基づいてN2ノードを選択充放電できることが明らかとなった。さらに、図１４Ａ〜図１４ＤについてはΦ10に、図１４Ｅ、及び図１４Ｆについては、Φ13とΦ14とに"H"パルスを加えることにより、N2ノードとN3ノードが導通状態にできることも明らかである。

以下では、簡単のため、最も素子数の少ない図１４Ａに示す選択放電/充電回路10の動作のみを説明することとする。例えば図１４Ｂは図１４Ａと同じ回路動作を実現でき、図１４Ｃ、及び図１４Ｄは図１４Ａ、及び図１４Ｂの回路を含んでいるので、Φ12を"L"にして同様に動作させることができることは明らかである。さらに、図１４Ｅ、及び図１４Ｆは、Φ14を常に"H"にして、Φ13にΦ10と同じ信号を加えれば同様に動作させることができることは明らかである。

次に、データレジスタR1とR2とのデータ内容を交換するフロー例を図１７に示す。以下では、データを再生するとは、１つの安定点から少しずれた電圧を入出力ノードに与えても上記安定点に上記入出力ノードの電圧を引き戻し、論理信号振幅を復元することを示している。また、本実施形態ではR1、及びR2によって実施される。なお、図１３Ａ〜図１３Ｋ、及び図１４Ａ〜図１４Ｆで示したデータレジスタ回路では、電源電圧ノードは１つしかないため、２値のデータは再生できない。図１６、及び図１７のシーケンスはいずれもTR3の保持データを破壊することなく実施することができる。

さらに、以下でTR3からR1にデータリストアするという表現を用いるが、これは、TR3が例えば電荷漏れやアレイノイズにより論理振幅電圧が低下した電圧となった出力を与えた場合に、R1によってデータ再生を行い、R1にデータを保持することを意味する。これは、例えばΦ7を"L"にしデータセンス状態にし、Φ5を"H"にした後、Φ7を"L"から"H"にすることによりTR3のデータを保持するシーケンスを指すこととする。また、R1からTR3へのデータ転送は、R1をデータ保持状態、つまり、Φ7を”H”にした状態で、例えばΦ6を”L”から”H”にすることにより転送し、その後Φ6を”H”から”L”にすることで、R1にTR3と独立にデータを記憶できるようにするシーケンスを示す。さらに、R1のデータをTR1に転送とは、R1をデータ保持状態、つまり、Φ7を”H”にした状態で、Φ4を”L”から”H”にし、TR1の電位がR1の出力電位と等しくなった後に、Φ4を”H”から”L”にするシーケンスを示し、R1のデータをTR2に転送とは、R1をデータ保持状態、つまり、Φ7を”H”にした状態で、Φ10を”L”から”H”にし、TR2の電位がR1の出力電位と等しくなった後に、Φ7を”H”から”L”にするするシーケンスを示し、TR2のデータをR1に転送とは、R1をデータセンス状態、即ち、Φ7を”L”にして、Φ10を”L”から”H”にしてTR2のデータをN3ノードに転送し、次いで、Φ7を”L”から”H”にしてデータを保持状態にするシーケンスを示す。

次に、本実施形態におけるデータ読み出し動作を図１８、及び図１９を用いて説明する。

本実施形態では、１つのメモリセルに２値以上の複数のしきい値、例えば４値を記憶することとし、記憶する一塊の２ビットを、互いに隣接するメモリセルにベリファイを行いながら1ビットずつ書き込む。よって、図１９に示すように、消去後、分割ブロックに最初に書きこむ論理アドレス１のデータ（１ビット目）を"11"と"00"状態の２値に対応させ隣接する２つのセルに記憶し、物理アドレスと論理アドレス対応表とを共に記憶する。その後に論理アドレス２にデータ（２ビット目）を書き込む要求があった場合、上記セルのしきい値に追加書き込みを行い、"11"を"11"と"10"、"00"を"00"と"01"に追加ビットに依存して書き分け４値のデータとする。なお、以下では、説明をわかりやすくするために、４値のデータを仮定し、一度に書き込む２ビットでk1に書き込むデータを下位ビット、k2に書き込むデータを上位ビットと定義する。また、第３実施形態では、書き込み順位記憶メモリセルアレイ7のデータ内容は、論理アドレス１に先に書き込みを行った場合に"11"（非書き込み）、論理アドレス２に先に書き込みを行った場合"00"(書き込み）となるように設定されている。以下では、上記物理アドレスと論理アドレスの変換を行うアドレスをaddaと表記する。なお、これら論理アドレス書き換えフラグは、例えば図２のセルレイアウトで第１実施形態と同様に実現でき、２値の値”11”と”00”を記憶できれば十分であり、分割ページと行が同じデータを記憶するメモリセルと同時に書き込み、及び読み出し、消去が行えることは明らかである。また、論理アドレス書き換えフラグと同じセル回路構成で、ブロック消去後で書き込みを行ったかどうかの状態を示すフラグ(初期書き込みフラグ）を形成する。これは、消去後、該当分割ブロックの隣接セルのいずれかにも書き込みを行っていない場合に"11"（非書き込み）、どちらか既に書き込みを行っている場合に"00"(書き込み）となるように設定されている。これらフラグは、例えば論理アドレス書き換えフラグを下位ビットと同時に読み出されるメモリセルアレイ7に、初期書き込みフラグを上位ビットと同時に読み出されるメモリセルアレイ7に割り当てれば、メモリセルアレイ1と全く同じ構成で、１データ転送線を追加するだけで１分割ブロック分の情報を記憶でき、新たなメモリセルや配線設計の必要がなく、回路面積を小さく実現することができる。

また、個々のデータの読み出し、及び書き込み、ベリファイ動作のタイミングについては、例えば特開平7-182886号(U.S. Patent Number 5,452,249)によって公知であるので省略する。本実施形態ではR1をセンスアンプ動作として用いており、選択放電/充電回路10をベリファイ動作に用いているので、データ読み出し動作によって、R1と、TR2の内容が破壊され、ベリファイ動作によって、TR1の内容が破壊されるが、TR3とR2のデータ内容は破壊されないことに注意されたい。

さらに、図１８から図２７までのk1とk2とは互いに隣接するメモリセルで、一塊の２ビットを、それぞれに１ビットずつ記憶するメモリセルを示し、隣接する方向は、列方向、及び行方向のいずれでも構わない。

まず、図１８のSE21で示すシーケンスによって、しきい値"11"と"10"との間のしきい値判定値によって、k1のデータを読み出す。この際、読み出しデータ判定しきい値としては、図１９に示しているように、例えば"11"しきい値の上限よりも高く、"10"しきい値の下限よりも低いしきい値であれば良いが、"11"状態しきい値の上限と"10"状態しきい値の上限の約半分のしきい値とするのが、最もマージンを確保しやすいので望ましい。この結果、判定しきい値よりも高いしきい値をメモリセルが有する場合には"H"が、また、低いしきい値をメモリセルが有する場合には"L"が、R1に保持される。

次いで、読み出し論理アドレスaddaとの排他的論理和をセンスアンプ46'、又は制御回路40で生成する。この回路については、図２９を用いて後述する。これにより、k1,k2とも消去状態、及び論理アドレス１に先に書き込みを行った場合で読み出しアドレスが１の場合と、論理アドレス２に先に書き込みを行った場合で読み出しアドレスが２の場合に、排他的論理和が"1"("L")となり、４値のうち"11"、又は"10"を"1"、"00"、又は"01"を"0"として読み出せば良い。これは、SE30、及びSE31のシーケンスで"00"と"01"の間でしきい値判定をk1に続いてk2について行うことにより、容易に行うことができる。また、逆に、論理アドレス１に先に書き込みを行った場合で、読み出しアドレスが２の場合と、論理アドレス２に先に書き込みを行った場合で、読み出しアドレスが１の場合に、排他的論理和が"0"("H")となり、４値のうち"11"、又は"01"を"1"、"10"、又は"00"を"0"として読み出せば良い。この場合"10"と"00"のしきい値は"11"と"01"のしきい値の中間のしきい値となるので、SE21で読み出したデータをTR2に保持し、SE24で読み出したデータをTR1で保持した後、SE25に示すように選択放電することによって、TR2に"11"、又は"01"の場合には"1"（"L")を、"10"、又は"00"の場合には、"H"の状態を取り出すことができる。SE21,SE24,SE25はk1についてデータを取り出すシーケンスであり、SE26〜SE28はk2についてデータを取り出す同等のシーケンスであり、これらデータはR1,R2に保持されて、順にQ4を通じてI/Oに出力できる。

なお、ここで、SE25のR2のデータ出力と、SE26からSE27までのシーケンスは、Q5をオフにしておけば、同時に行うことができ、外部へのデータ読み出し時間を削減できる。特に、データの読み出しにかかる時間(period)をtR、データの外部への転送にかかる時間をtt2とすると、１ブロックの読み出しに最大(4×tR+1×tt2)か(2×tR+2×tt2)の大きい方の時間で読み出すことができる。

次に、本実施形態におけるデータ書き込みシーケンスを、図２０〜図２７を用いて説明する。

まず、書き込みデータをSE32でTR3、及びR2に転送する(SE32)。なお、以下では、セルに既にデータが書き込まれている場合も想定して、用語を明確化するために、SE32で転送されたデータを追加書き込みデータと呼ぶことにする。これにより、第１、第２実施形態と異なり、書き込み動作シーケンスの始めから書き込みデータ転送を行うことができ、書き込み動作開始からデータ転送までの時間を短縮することができる。さらに、SE33、SE33'、SE34、及びSE35によって、消去後でデータが初期値の場合と、論理アドレス１に論理アドレス２よりも先に書き込みを行った場合で追加書き込みデータの論理アドレスが１の場合と、論理アドレス２に先に書き込みを行った場合で書き込み論理アドレスの読み出しアドレスが２の場合に、排他的論理和が"1"("L")となる。この場合、いずれにせよ、データ列をk1とk2に２分し、"0"を"00"、"1"を"11"としてベリファイ書き込みを行えば良い。この詳細なフローをSE36に示すが、SE36に示すように、隣接するセルk1とk2のデータを書き込み後に、k1、及びk2をそれぞれベリファイ読み出しし、k1、及びk2についてそれぞれ再書き込みを行うことにより、隣接セル間容量によってしきい値が変化する場合でも隣接するセルのしきい値の差を補正し小さくすることができる。なお、特に消去後の書き込みの場合や、隣接分割ブロックの容量結合が小さく無視できる場合の書き込みの場合には、隣接するセルの容量結合でしきい値が変化するセルは書き込みを行うセルのみなので、ベリファイ電圧ステップを小さくすることにより、ベリファイ電圧ステップ程度まで隣接するセルのしきい値の差を補正し小さくすることができる。

一方、論理アドレス１に論理アドレス２よりも先に書き込みを行った場合で、追加書き込みデータの論理アドレスが２の場合と、論理アドレス２に先に書き込みを行った場合で、追加書き込み論理アドレスの読み出しアドレスが１の場合に、排他的論理和が"0"("H")となる。ここで、該当分割ブロックに対する初期書き込みを確認するフラグを調べ、初期書き込みである場合には、前記のデータ列をk1とk2とに２分し、"0"を"00"、"1"を"11"としてベリファイ書き込みを行えば良い。その他の場合には、データ列をk1とk2とに２分し、書き込みを行うセルのしきい値が"11"の場合には、追加書き込みデータ"0"、"1"に従い"10"、"11"となるようにし、書き込みを行うセルのしきい値が"00"の場合には、追加書き込みデータ"0"、"1"に従い"00"、"01"となるよう書き込みを行えば良い。この場合、既に"00"、及び"11"のデータが書き込まれているので、図１９で示すように、"00"のデータのセルの隣接するセルへの追加書き込みによるしきい値上昇が生じてしまう。しかし、従来例でしきい値上昇は、最大｛（隣接するセルが"01"の場合のしきい値）−（隣接するセルが"11"の場合のしきい値）｝×（比例定数）なのに対し、本実施形態では、最大｛（隣接するセルが"10"の場合のしきい値）−（隣接するセルが"11"の場合のしきい値）｝×（比例定数）まで小さく抑えることができる。

また、SE37からSE42に示すように、隣接するセルk1データを一度書き込み後に、k2をベリファイ書き込みすることで、SE37、及びSE40によるしきい値上昇分をSE38、及びSE41で補正することができ、k1にベリファイ書き込みし、次いで、k2にベリファイ書き込みした場合よりもしきい値ばらつきを小さくすることができる。また、図２０〜図２７のフローを用いることにより、図１１の構成で、隣接するセルの容量結合によるしきい値上昇を抑えることができる。

さらに、k1とk2とがM0とM1のように、NAND構造内の行方向に隣接するメモリセルで本実施形態を適用することにより、データの誤書き込みを従来よりも低減することができる。この理由を以下説明する。従来、最低のしきい値である”11”しきい値を有するメモリセルがあるとし、そのセルに隣接する２つのメモリセルのしきい値がVthrである場合を考える。ここで、プログラム時に、Vthrしきい値のデータ選択線をVpassの電圧で昇圧し、”11”しきい値のデータ選択線をVpassより高い電圧であるVpgmで昇圧して、”11”しきい値のセルは非書き込み状態に保つ場合を考える。この場合、しきい値Vthrのセルでは、データ選択線とチャネル電位との容量結合による電位上昇は、チャネルに電荷が誘起されてからVpassに昇圧するまでの電圧差に比例するので、(Vpass-Vthr)に比例する。よって、Vthrが上昇するほど、非選択セルのチャネル電位は低下し、特にVthrが”10”状態のセルが、”11”状態のセルの両側に形成されると、”11”しきい値のセルの制御線にVpgmを与えられたときに誤書き込みが生じる可能性があった。これに対して本発明では、k1とk2を一度の連続したシーケンスで書き込むため、書き込む前の一方の隣接するセルのしきい値が”01”となる確率を従来の1/2以下に抑えることができ、従来例のしきい値書き込み法よりも、データ制御線がVpgmに昇圧された時に非書き込み状態に保つセルの誤書き込みを減少させることができる。

ここで、図２８に本実施形態のセンスアンプ46の全体の回路例を示す。本回路は、TR2のノードがQ32によって２つに分割されていること、また、それぞれその分割されたTR2に対してデータ転送線が2本ずつ接続されていること、及びR1にもI/Oとの入出力のためのトランジスタQ4’が形成されていること、さらに、R2とQ21の間にΦ14が形成されていることが異なっている。ここで、本回路は、Φ17、及びΦ18を”H”、Φ3、Φ4、及びΦ15を”L”、Φ12、及びΦ6を”H”、Φ14をΦ5と同じ信号で駆動し、Φ16とΦ1とカラムデコーダの信号に従い駆動することとすれば、特開平7-182886号(U.S. Patent Number 5,452,249)によって公知のビット毎ベリファイ可能なセンスアンプ回路を２つ並列に並べた回路構造と実質的に等しく、２値のデータをBLxa、BLxb(x=1,2)のそれぞれに対して同時に書き込み、読み出し、及び消去を行うことができる。

一方、Φ14、Φ16を”L”、Φ15を”H”、読み出すデータ転送線に応じてΦ17とΦ18にいずれかを”H”、他方を”L”とすることによって、上述のように４値のデータを２つのデータ転送線に本実施形態に従って読み込み、書き込みすることができ、特開平7-182886号(U.S. Patent Number 5,452,249)の構造に僅か６つのトランジスタQ32,Q19,Q22、Φ17の接続されたトランジスタ、Φ18の接続されたトランジスタ、及びQ24を付け加えるのみで隣接セルの容量結合によるしきい値変動を低減した、４値の半導体記憶回路を容易に実現することができる。

また、本実施形態について、書き込み順位記憶セルアレイ7に接続されたセンスアンプ46'の具体的回路例を図２９に示す。本実施形態での書き込み順位の判定結果はデータレジスタR1によってセンスされているので、図２９のようにR1の出力N3、及びその反転出力が得られるN4を制御回路40からの信号でQ40,Q41によって出力制御を行い、アドレスバッファ47からのaddaの値と排他的論理和を形成し、出力を制御回路40に入力する。このように、46’は46に加えて排他的論理和まで出力するのに最低6トランジスタで実現でき、非常に小さい面積で実現できる。さらに、46と同じ回路を46’の構成要素として用いることができるため、回路のタイミング設計が容易であり、センスアンプ46,46'のΦ１を除く制御線も共通にすることができ、配線面積も減少させることができる。

また、図１１のセンスアンプ46'の構成は、R1とR2、及びTR3のデータを維持したまま、R1、及びR2のデータを独立にI/O線に読み出すことができる。ここで、図１８〜図２７で説明した条件分岐は46'のR1に貯えられたデータに従って全て行うことができるため、I/O線へ入出力を除くセンスアンプの制御線を46、及び46'で共通にしても、Q40、及びQ41を制御回路40によって制御することによって、46と46'とを共通信号で駆動でき、タイミング発生回路や配線面積を減少することができる。

なお、本実施形態では消去後、分割ブロックに最初に書きこむ論理アドレス１のデータ（１ビット目）を"11"と"00"状態の２値に対応させ隣接する２つのセルに記憶する例を示したが、例えば図３０Ａのように最初に書きこむデータ（１ビット目）を"11"と"10"状態の2値に対応させ隣接する２つのセルに記憶し、２ビット目をそれぞれ”11”と”00”、”10”と”01”とに対応させる方法や、図３０Ｂのように最初に書きこむデータ（１ビット目）を"11"と"10"状態の２値に対応させ隣接する２つのセルに記憶し、２ビット目をそれぞれ”11”と”01”、”10”と”00”とに対応させる方法も考えられる。図３０Ａ、及び図３０Ｂでは、１ビット目の最大しきい値が”10”で”00”よりも低いので、特に、k1とk2がM0とM1のように、NAND構造内の行方向に隣接するメモリセルで本実施形態を適用することにより、データの誤書き込みをより低減することができる。

なお、図１９、図３０Ａ、及び図３０Ｂに判定しきい値の設定値やしきい値の分布の関係を示す。例えば図１９では、”00”しきい値が隣接セルの容量結合によるしきい値上昇が最も大きいためしきい値が”10”しきい値や”01”しきい値より広がる。このため、”00”しきい値と”01”しきい値の分離幅を、”10”しきい値と”00”しきい値との分離幅よりも大きく確保しておくことが望ましい。

また、図３０Ａ、及び図３０Ｂでは、”10”しきい値が隣接セルの容量結合によるしきい値上昇が最も大きいためしきい値が”00”しきい値や”01”しきい値より広がる。このため、”10”しきい値と”00”しきい値の分離幅を、”00”しきい値と”01”しきい値との分離幅よりも大きく確保しておくことが望ましい。

また、本実施形態で、まず全ブロック消去後、addaが０となるメモリブロックにデータを書き込んだ後、上記メモリブロックと同じアドレスでaddaに相当するアドレスビットのみ異なるメモリブロックのデータを読むと、消去後にも係わらず、書き込みデータと同じデータが読み出される。よって、addaを与えなくても、消去後最初に記録したデータは読むことができる。

さらに、本実施形態でも第１実施形態の(2)、(4)、(6)の利点と、第１実施形態、及び第２実施形態に共通の利点を有することは明らかである。

（第４実施形態）
図３３Ａ、及び図３３Ｂに本発明の第４実施形態に係るメモリセル構造を示す。

本実施形態は、第１、第２、第３実施形態の浮遊型ゲートを用いたNANDセルブロック49を、MONOS型ゲートを用いたNANDセルブロックに変更したものである。

図３３Ａ、及び図３３Ｂに示す断面はそれぞれ、図３２Ａ、及び図３２Ｂに示したNANDセルブロックのＡ−Ａ線、及びＢ−Ｂ線に沿った断面に対応する。なお、平面図は、図３１Ｂと同一なので、省略する。

図３３Ａ、及び図３３Ｂに示すように、例えばＳｉＮやＳｉＯＮを電荷蓄積層26としたMOSトランジスタからなる不揮発性メモリセルM0〜M15が直列に接続され、一端が選択トランジスタS1を介してBLと記してあるデータ転送線に接続されている。また、他の一端は選択トランジスタS2を介してSLと記してある共通ソース線に接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。図３３Ａ、及び図３３Ｂにおいて、例えばボロン不純物濃度が１０¹⁴ｃｍ^-3〜１０¹⁹ｃｍ^-3の間のｐ型シリコン領域（半導体領域）23に、例えば１ｎｍ〜１０ｎｍの厚さからなるシリコン酸化膜、又はオキシナイトライド膜からなるトンネルゲート絶縁膜を介して、例えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層26が３ｎｍ〜５０ｎｍの厚さで形成されている。この上に、例えば厚さ２ｎｍ〜１０ｎｍの間のシリコン酸化膜からなる層間絶縁膜50を介して、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート27が１０ｎｍ〜５００ｎｍの厚さで形成されている。この制御ゲート27は、図３１Ｂにおいて隣接するメモリセルブロックで接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15、及び選択ゲート制御線SSL,GSLを形成している。なお、ｐ型シリコン領域23は、ｎ型シリコン領域22によってｐ型シリコン基板21と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。本実施形態のゲート形状では、ｐ型シリコン領域23の側壁が絶縁膜24で覆われているので、この側壁が浮遊ゲート電極26を形成する前のエッチングで露出することがなく、ゲート電極26がｐ型シリコン領域23よりも下に来ることを防ぐことができる。よって、ｐ型シリコン領域23と絶縁膜24との境界での、ゲート電界集中やしきい値が低下した寄生トランジスタが生じにくい。さらに、電界集中に起因する書き込みしきい値の低下現象、いわゆる、sidewalk現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。

これらゲート電極の両側には、例えば５ｎｍ〜２００ｎｍの厚さのシリコン窒化膜、又はシリコン酸化膜からなる側壁絶縁膜43を挟んでソース、又はドレイン電極となるｎ型拡散層28が形成されている。これら拡散層28、電荷蓄積層26、及び制御ゲート27により、M-ONO-S型不揮発性EEPROMセルが形成されており、電荷蓄積層26のゲート長としては、０．５μｍ以下０．０１μｍ以上とする。ソース、又はドレイン電極となるｎ型拡散層28としては、例えばリンや砒素、アンチモンを表面濃度が１０¹⁷ｃｍ^-3〜１０²¹ｃｍ^-3となるように、深さ１０ｎｍ〜５００ｎｍの間で形成されている。さらに、これらｎ型拡散層28は、隣接するメモリセル同士で共有され、NAND接続が実現されている。また、図において、27SSL、さらに、27GSLは、それぞれSSL、及びGSLに相当するブロック選択線に接続されたゲート電極であり、上記MONOS型EEPROMの制御ゲート電極と同じ層で形成されている。ゲート電極は、例えば３ｎｍ〜１５ｎｍの厚さのシリコン酸化膜、又はオキシナイトライド膜からなるゲート絶縁膜25SSL、及び25GSLを介してｐ型シリコン領域23と対向し、MOSトランジスタを形成している。ここで、ゲート電極27SSL、及び27GSLのゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上とすることにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

本実施形態では、図３２Ａ、及び図３２Ｂに示した浮遊ゲート型セルの利点に加え、MONOS型セルを用いているため、浮遊ゲート型EEPROMセルよりも書き込み電圧、及び消去電圧を低電圧化することができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。

さらに、浮遊ゲート型セルと比較して、電荷蓄積層26の厚さを、例えば２０ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減でき、ゲート電極の加工形状を向上させ、層間絶縁膜28のゲート間の埋め込みも向上させることができ、より耐圧を向上させることができる。また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層26が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜け難く、強い耐性を持たせることができる。さらに、電荷蓄積層26の側壁絶縁膜43が薄膜化しても、電荷蓄積層26に捕獲された電荷が全て抜けてしまうことがなく、良好な電荷保持特性を維持できる。さらに、電荷蓄積層26がｐ型シリコン領域23と合わせずれなく形成することができ、より均一な電荷蓄積層26とｐ型シリコン領域23との容量を実現できる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。

上記第１、第２、第３実施形態に係る半導体記憶装置のメモリセルには、浮遊ゲート型セルばかりでなく、本実施形態で説明したようなMONOS型セルを用いることが可能である。

（第５実施形態）
図３４Ａ〜図３４Ｄに本発明の第５実施形態に係るメモリセル構造を示す。

本実施形態は、第１〜第４実施形態で説明したNANDセルブロック49を、ANDセルブロックに変更したものである。なお、第１〜第４実施形態と同一の部分や、同一の電圧関係には、同一の参照符号をつけて詳しい説明は省略する。

図３４Ａは、49や49’に対応するANDセルブロックの回路図である。図３４Ａの49は、データを格納するANDセルブロック49を示すが、浮遊ゲート電極を有するMOSトランジスタからなる不揮発性メモリセルM0〜M15が並列に接続され、一端が選択トランジスタS1を介してBLと記してあるデータ転送線に接続されている。また、他の一端は選択トランジスタS2を介してSLと記してある共通ソース線に接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。nをブロックインデックス（自然数）とすると、それぞれのメモリセルM0〜M15の制御電極は、WL0〜WL15と記したデータ選択線に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、選択トランジスタS1の制御電極はブロック選択線SSLに接続されている。さらに、選択トランジスタS2の制御電極はブロック選択線GSLに接続されており、いわゆるAND型メモリセルブロック49（点線の領域）を形成している。本実施形態では、メモリセルブロック49に１６＝２⁴個のメモリセルが接続されている例を示したが、データ転送線、及びデータ選択線に接続するメモリセルの数は複数であればよく、２ⁿ個（nは正の整数）であることがアドレスデコードをする上で望ましい。

図３４ＢはANDセルブロックの平面図、図３４Ｃは図３４Ｂ中のＣ−Ｃ線に沿う断面図、図３４Ｄは図３４Ｂ中のＤ−Ｄ線に沿う断面図である。特に、図３４Ｂでは、セル構造をわかりやすくするために、ゲート電極27よりも下の構造のみを示している。図３４Ｃ、及び図３４Ｄにおいて、例えば３ｎｍ〜１５ｎｍの厚さからなるシリコン酸化膜、又はオキシナイトライド膜25,25SSL,25GSLから形成されたトンネルゲート絶縁膜を介して、例えばリン、又は砒素を１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3添加したポリシリコンからなる電荷蓄積層26が、１０ｎｍ〜５００ｎｍの厚さで形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域上に、ｐ型シリコン領域23と自己整合的に形成されている。

この上に、例えば厚さ５ｎｍ〜３０ｎｍの間のシリコン酸化膜、又はオキシナイトライド膜、又はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるブロック絶縁膜50が形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域に、ｐ型シリコン領域23と自己整合的に形成されている。これは、例えばｐ型シリコン領域23に25,26を全面堆積した後、パターニングしてｐ型シリコン領域23に達するまで、例えば０．０５μｍ〜０．５μｍの深さエッチングし、絶縁膜24を埋め込むことで形成することができる。このようにメモリセル部の25,26を、段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った成膜を行うことができる。また、セル部の層間絶縁膜56とｎ型拡散層28は、トンネル絶縁膜25を形成する前に、予めトンネル絶縁膜25を形成する部分に、例えばポリシリコンによるマスク材を形成し、イオン注入によってｎ型拡散層28を形成後、全面に層間絶縁膜56を堆積し、ＣＭＰ、及びエッチバックによってトンネル絶縁膜25に相当する部分の上記マスク材を選択的に取り除くことで自己整合的に形成することができる。

さらに、ポリシリコン、又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又はＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート27が、１０ｎｍ〜５００ｎｍの厚さで形成されている。この制御ゲート27は、図３４Ｂにおいて隣接するメモリセルブロックで接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15、及びブロック選択ゲート制御線SSL,GSLを形成している。なお、ｐ型シリコン領域23は、ｎ型シリコン領域22によってｐ型シリコン基板21と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。

図３４Ｄに示すように、メモリセルに相当するＤ−Ｄ断面において、これらゲート電極の下には、例えば５ｎｍ〜２００ｎｍの厚さのシリコン酸化膜、又はオキシナイトライド膜からなる層間絶縁膜56を挟んでソース、又はドレイン電極となるｎ型拡散層28が形成されている。これら拡散層28、電荷蓄積層26、及び制御ゲート27により、電荷蓄積層に蓄積された電荷量を情報量とする浮遊ゲート型EEPROMセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。図３４Ｄのように、層間絶縁膜56はソース、又はドレイン電極となる拡散層28を覆うように、チャネル上にも形成される方が、ソース/ドレイン端での電界集中による異常書込みを防止するのに望ましい。これらｎ型拡散層28としては、例えばリンや砒素、アンチモンを表面濃度が１０¹⁷ｃｍ^-3〜１０²¹ｃｍ^-3となるように、深さ１０ｎｍ〜５００ｎｍの間で形成されている。さらに、これらｎ型拡散層28は、BL方向に隣接するメモリセル同士共有され、AND接続が実現されている。

また、図において、27SSL、さらに、27GSLは、それぞれSSL、及びGSLに相当するブロック選択線に接続されたゲート電極であり、ブロック選択部線部では、26と27の間の層間絶縁膜50が剥離され、EEPROMの制御電極WL0〜WL15と同層で形成されている。ここで、図３４Ｂ、及び図３４Ｃに示すように、ブロック選択トランジスタS1は拡散層28、及び28dをソース/ドレイン電極とし、27SSLをゲート電極としたMOSFETとして形成されており、ブロック選択トランジスタS2は拡散層28、及び28sをソース/ドレイン電極とし、27GSLをゲート電極としたMOSFETとして形成されている。ここで、ゲート電極27SSL、及び27GSLのゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上と形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

本実施形態では、図３４Ａ〜図３４Ｄに示すように、AND型セルを用いているので、メモリセルブロックの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。

上記第１、第２、第３実施形態に係る半導体記憶装置のメモリセルには、NAND型セルばかりでなく、本実施形態で説明したようなAND型セルを用いることが可能である。

（第６実施形態）
図３５Ａ〜図３５Ｄに本発明の第６実施形態に係るメモリセル構造を示す。

本実施形態は、第５実施形態で説明した浮遊ゲート型セルを用いたANDセルブロック49を、MONOS型セルを用いたANDセルブロックに変更したものである。

図３５Ａ〜図３５Ｄはそれぞれ、図３４Ａ〜図３４Ｄに対応するANDセルブロックの回路図、平面図、ブロック選択ゲート部、メモリセル部断面図である。

図３５Ａに示すように、電荷蓄積層電極を有するMOSトランジスタからなる不揮発性メモリセルM0〜M15が並列に接続され、一端がブロック選択トランジスタS1を介してBLと記してあるデータ転送線に接続されている。また、他の一端はブロック選択トランジスタS2を介してSLと記してある共通ソース線に接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。nをブロックインデックス（自然数）とすると、それぞれのメモリセルM0〜M15の制御電極は、WL0〜WL15と記したデータ選択線に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、ブロック選択トランジスタS1の制御電極はブロック選択線SSLに接続されている。さらに、ブロック選択トランジスタS2の制御電極はブロック選択線GSLに接続されており、いわゆるAND型メモリセルブロック45（点線の領域）を形成している。ここで、本実施形態では、ブロック選択ゲートの制御配線SSL、及びGSLがメモリセルの制御配線WL0〜WL15と同じ層の配線で形成されている。また、メモリセルブロック49には、ブロック選択線は少なくとも1本以上あればよく、データ選択線と同一方向に形成されることが、高密度化には望ましい。本実施形態では、メモリセルブロック49に16＝２⁴個のメモリセルが接続されている例を示したが、データ転送線、及びデータ選択線に接続するメモリセルの数は複数であればよく、２ⁿ個（nは正の整数）であることがアドレスデコードをする上で望ましい。

図３５Ｂは、AND型メモリセルブロック49の平面図、図３５Ｃは、図３５Ｂ中のＣ−Ｃ線に沿う断面図、図３５Ｄは、図３５Ｂ中のＤ−Ｄ線に沿う断面図である。特に図３５Ｂでは、セル構造をわかりやすくするために、ゲート電極27よりも下の構造のみを示している。図３５Ｃ、及び図３５Ｄにおいて、例えば０．５ｎｍ〜１０ｎｍの厚さからなるシリコン酸化膜、又はオキシナイトライド膜25,25SSL,25GSLから形成されたトンネルゲート絶縁膜を介して、例えばシリコン窒化膜からなる電荷蓄積層26が４ｎｍ〜５０ｎｍの厚さで形成されている。この上に、例えば厚さ２ｎｍ〜３０ｎｍの間のシリコン酸化膜、又はオキシナイトライド膜からなるブロック絶縁膜50を介して、例えばポリシリコン層51が１０ｎｍ〜５００ｎｍの厚さで形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域に、ｐ型シリコン領域23と自己整合的に形成されている。これは、例えばｐ型シリコン領域23に24,26,40,41を全面堆積した後、パターニングしてｐ型シリコン領域23に達するまで、例えば０．０５μｍ〜０．５μｍの深さエッチングし、絶縁膜24を埋め込むことで形成することができる。このように25、26、及び40を段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。また、セル部の層間絶縁膜56とｎ型拡散層28は、トンネル絶縁膜25を形成する前に、予めトンネル絶縁膜25を形成する部分に、例えばポリシリコンによるマスク材を形成し、イオン注入によってｎ型拡散層28を形成後、全面に層間絶縁膜56を堆積し、ＣＭＰ、及びエッチバックによってトンネル絶縁膜25に相当する部分の上記マスク材を選択的に取り除くことで自己整合的に形成することができる。

さらに、ポリシリコン、又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又はＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート27が、１０ｎｍ〜５００ｎｍの厚さで形成されている。この制御ゲート27は、図３５Ｂにおいて隣接するメモリセルブロックで接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15、及びブロック選択ゲート制御線SSL,GSLを形成している。なお、ｐ型シリコン領域23は、ｎ型シリコン領域22によってｐ型半導体基板21と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。

図３５Ｄに示すように、メモリセルに相当するＤ−Ｄ断面において、これらゲート電極の下には、例えば５ｎｍ〜２００ｎｍの厚さのシリコン酸化膜、又はオキシナイトライド膜からなる層間絶縁膜56を挟んでソース、又はドレイン電極となるｎ型拡散層28が形成されている。これら拡散層28、電荷蓄積層26、及び制御ゲート27により、電荷蓄積層に蓄積された電荷量を情報量とするMONOS型EEPROMセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。図３５Ｄのように、層間絶縁膜56はソース、又はドレイン電極となる拡散層28を覆うように、チャネル上にも形成される方が、ソース/ドレイン端での電界集中による異常書込みを防止するのに望ましい。これらｎ型拡散層28としては、例えばリンや砒素、アンチモンを表面濃度が１０¹⁷ｃｍ^-3〜１０²¹ｃｍ^-3となるように、深さ１０ｎｍ〜５００ｎｍの間で形成されている。さらに、これらｎ型拡散層28は、BL方向に隣接するメモリセル同士共有され、AND接続が実現されている。

また、図において、27SSL、さらに、27GSLは、それぞれSSL、及びGSLに相当するブロック選択線に接続されたゲート電極であり、上記MONOS型EEPROMの制御電極WL0〜WL15と同層で形成されている。ここで、図３５Ｂ、及び図３５Ｃに示すように、ブロック選択トランジスタS1は拡散層28、及び28sをソースドレイン電極とし、27SSLをゲート電極としてMOS型MOSFETとして形成されており、ブロック選択トランジスタS2は拡散層28、及び28dをソースドレイン電極とし、27GSLをゲート電極としてMOS型MOSFETとして形成されている。ここで、ゲート電極27SSL、及び27GSLのゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上と形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

本実施形態では、第５実施形態の利点、即ち、ANDセルを用いることで、メモリセルブロックの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている、という利点がある。この利点に加え、MONOS型セルを用いることで、第５実施形態の浮遊ゲート型EEPROMセルよりも書き込み電圧、及び消去電圧を低電圧化することができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。

さらに、第５実施形態と比較して、電荷蓄積層26の厚さを、例えば２０ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減でき、ゲート電極の加工形状を向上させ、層間絶縁膜28のゲート間の埋め込みも向上させることができ、より耐圧を向上させることができる。また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層26が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜け難く、強い耐性を持たせることができる。さらに、電荷蓄積層26の側壁絶縁膜43が薄膜化しても、電荷蓄積層26に捕獲された電荷が全て抜けてしまうことがなく、良好な電荷保持特性を維持できる。さらに、電荷蓄積層26がｐ型シリコン領域23と合わせずれなく形成することができ、より均一な電荷蓄積層26とｐ型シリコン領域23との容量を実現できる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。

上記第１、第２、第３実施形態に係る半導体記憶装置のメモリセルには、浮遊ゲート型セルを用いたAND型セルブロックばかりでなく、本実施形態で説明したようなMONOS型セルを用いたAND型セルブロックを用いることが可能である。

（第７実施形態）
図３６Ａ〜図３６Ｄに本発明の第７実施形態に係るメモリセル構造を示す。

本実施形態は、第１〜第４実施形態で説明したNANDセルブロック49を、NORセルブロックに変更したものである。

図３６ＡはNORセルブロックの回路図である。

図３６Ａに示すように、電荷蓄積層電極を有するMOSトランジスタからなる不揮発性メモリセルM0〜M15が並列に接続され、一端がBLと記してあるデータ転送線に接続されている。また、他の一端は共通ソース線SLに接続されている。NORメモリセルでは１つのトランジスタによってメモリセルブロック49が形成されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。それぞれのメモリセルM0〜M1の制御電極は、WL0〜WL1と記したデータ選択線に接続されている。

図３６ＢはNORセルブロックの平面図、図３６Ｃは図３６Ｂ中のＣ−Ｃ線に沿う断面図、図３６Ｃは図３６Ｂ中のＣ−Ｃ線に沿う断面図、図３６Ｄは図３６Ｂ中のＤ−Ｄ線に沿う断面図である。特に図３６Ｂでは、セル構造をわかりやすくするために、ゲート電極27よりも下の構造のみを示している。図３６Ｃ、及び図３６Ｄにおいて、例えば３ｎｍ〜１５ｎｍの厚さからなるシリコン酸化膜、又はオキシナイトライド膜25から形成されたトンネルゲート絶縁膜を介して、例えばリン、又は砒素を１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3添加したポリシリコンからなる電荷蓄積層26が、１０ｎｍ〜５００ｎｍの厚さで形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域上に、ｐ型シリコン領域23上に形成されている。

この上に、例えば厚さ５ｎｍ〜３０ｎｍの間のシリコン酸化膜、又はオキシナイトライド膜、又はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるブロック絶縁膜50が形成されている。これらは、例えばシリコン酸化膜からなる素子分離絶縁膜24が形成されていない領域に、ｐ型シリコン領域23上に形成されている。

さらに、ポリシリコン、又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又はＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート27が、１０ｎｍ〜５００ｎｍの厚さで形成されている。この制御ゲート27は、図３６Ｂにおいて隣接するメモリセルブロックで接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL2を形成している。なお、ｐ型シリコン領域23は、ｎ型シリコン領域22によってｐ型半導体基板21と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。

図３６Ｄに示すように、メモリセルに相当するＤ−Ｄ断面において、これらゲート電極の下には、例えば５ｎｍ〜２００ｎｍの厚さのシリコン酸化膜、又はオキシナイトライド膜からなる層間絶縁膜56を挟んでソース、又はドレイン電極となるｎ型拡散層28が形成されている。これら拡散層28、電荷蓄積層26、及び制御ゲート27により、電荷蓄積層に蓄積された電荷量を情報量とする浮遊ゲート型EEPROMセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。図３６Ｂ、及び図３６Ｄのように、BLと接続されたｎ型拡散層28dと対となるｎ型拡散層28は、図３６Ｂの紙面左右方向に延びて隣接するメモリセルを接続するソース線SLとなっている。このようなNOR型セルでも、SLを挟んでデータ転送線方向に隣接するメモリセルの電荷蓄積層間が絶縁膜で形成されているため、電荷蓄積層間の容量結合によるしきい値変動が生じる。よって、例えば図３６ＡのM0とM1のようにソース線を挟んだ２つの隣接するセルについて、１つのメモリセルに２値以上の複数のしきい値、例えば４値を記憶することとし、記憶する一塊の２ビットを、互いに隣接するメモリセルにベリファイを行いながら１ビットずつ書き込むことにより、第３実施形態の方法で、しきい値の隣接セルの容量結合による変化を補償することができる。

もちろん、ロウ方向に隣接する２つのメモリセル間も図３６Ａ〜図３６Ｄに示すように、絶縁膜によって埋め込まれているので、電荷蓄積層間の容量結合によるしきい値変動が生じる。よって、図３３ＡのM1とM1’とのように、ロウ方向の２つの隣接するセルについて、１つのメモリセルに２値以上の複数のしきい値、例えば４値を記憶することとし、記憶する一塊の２ビットを、互いに隣接するメモリセルにベリファイを行いながら１ビットずつ書き込むことにより、第３実施形態の方法で、しきい値の隣接セルの容量結合による変化を補償することができる。

上述した第１〜第７実施形態の構造を用いれば、隣接したメモリセルにデータを書き込んだ後でも、狭いしきい値分布を実現できる。よって、同じ最大しきい値分布を用いても、データに対応するしきい値分布間の分離電圧幅をより大きくすることができ、電荷保持特性の劣化や温度変化によるしきい値シフトが生じても、異なるデータのしきい値分布が重なることを起因とするデータ破壊を減少させることができる。

また、セルのしきい値分布の最大値を従来よりも低く設定できる。よって、蓄積電荷の自己電界が小さくなり電荷の保持特性を良好に保つことができる。さらに、メモリセルを直列接続して形成したNAND型メモリセルブロックにおいては、データを読み出すセルに直列に接続されたメモリセルについて、しきい値分布の最大値よりも高い電圧をゲートに印加する必要が生ずるが、この印加電圧を低下させることが可能となる。よって、読み出し動作を繰り返すことによって電荷蓄積層に負の電荷が注入されしきい値が上昇する問題が生ずるが、この問題を抑えることができ、特に、消去状態の"11"しきい値と"10"状態とのしきい値分離幅を良好に確保することができる。

さらに、読み出しを行う場合の判定しきい値とデータに対応するしきい値との分離電圧幅を大きく確保できるため、より誤読み出し頻度を小さくすることができ、データ読み出し判定を行うゲート駆動電圧を大きく確保できる。よって、データに対応するしきい値が判定しきい値より高い場合のデータセルを流れる電流を一定としたままで、データに対応するしきい値が判定しきい値より低い場合のデータセルを流れる電流を増大させ、読み出し速度を高速化することができる。

また、電荷蓄積層間の容量が、寸法ばらつきや電圧ばらつきによってばらついても、しきい値変化を受ける隣接するメモリセルに対してベリファイ再書き込みを行っているので、しきい値ばらつきを一定のしきい値範囲内に小さく保つことができる。

また、本発明の構成は、従来の２値を記憶する不揮発性記憶装置の構成要素をそのまま含んでいるので、従来の２値を記憶する不揮発性記憶装置の機能を損なうことなくそのまま実現できる。

また、第１実施形態、及び第３実施形態については、メモリセルアレイに対しては、列方向にメモリセルアレイを構成しているメモリセルとセンスアンプを分割ページ分追加するだけでよい。また、第２実施形態ではメモリセルを従来よりも追加する必要はない。よって、全ての実施形態において、データ転送線の伸びる方向にメモリセルの追加は必要なく、データ選択線の延びる方向に面積増大を伴わずに回路を構成することが可能である。

さらに、第３実施形態では、書き込みデータを一時保持する回路を各センスアンプに複数形成しているので、書き込み時に外部データバッファからセンスアンプにデータを随時送る場合と比較して、高速であり、配線も短いので消費電力を減らすことができる。

以上、この発明を第１〜第７の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではない。例えば上記実施形態において、分割ページに対応する例を示したが、もちろん分割ページが１つでもよい。また、列方向に隣接するセルと、行方向に隣接するセルについて独立にしきい値補正を行う実施形態を示したが、もちろん、例えば行方向、及び列方向に隣接するセル両方についてしきい値補正を行ってもよい。

また、上記実施形態ではスイッチ素子として主にｎ型MISFETを用いたが、これらは、ゲート入力を反転すれば、ｐ型とｎ型を入れ替えてもよい。

さらに、上記実施形態では、EEPROMからなる不揮発性半導体素子を例に挙げたが、本発明の構成は、複数のデータ選択線と複数のデータ転送線からなるメモリマトリックスで、メモリセルの情報記憶領域が互いに隣接するメモリセル間で、隣接したセルに記憶した情報によって、セルの情報が干渉を受ける構造で有効であることは明らかである。例えば電荷蓄積層に情報を蓄える替わりに、分極量、又は反転によって情報を記憶する強誘電体メモリでも、隣接するセルに分極の向きに従った電界が生ずるので、本方法が適用できる。さらに、磁化の向き、又は強さで強磁性体メモリでも、隣接するセルに分極の向きに従った磁界が生ずるので、本方法が適用できる。

また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層26は、ＴｉＯ₂やＡｌ₂Ｏ₃、あるいはタンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それらの積層膜を用いても構わない。

また、実施形態としては、半導体基板21としてｐ型シリコン基板を想定したが、代わりにｎ型シリコン基板やＳＯＩ基板のSOIシリコン層、又はＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。

さらに、ｐ型シリコン領域23上にｎ型MOSFETを形成する例を述べたが、ｎ型シリコン領域上にp型MOSFETを形成するように置き換えてもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと読み替えればよい。

また、ゲート電極27はＳｉ半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスＳｉ、アモルファスＳｉＧｅ混晶、又はアモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積層26はドット状に形成されていても構わず、本方法が適用できることは言うまでもない。

その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。

また、上記各実施形態は、単独、又は適宜組み合わせて実施することももちろん可能である。

さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１…メモリセルアレイ、２…データ制御線ドライバ、３…ロウデコーダ、４…消去ベリファイ制御回路、７…書き込み順位記憶セルアレイ、１０…選択放電／充電回路、２３…ｐ型シリコン領域、２６…電荷蓄積層、２７…制御ゲート、２８…ｎ型拡散層、３６…データ転送線、４０…制御回路、４１ａ〜４１ｅ…電圧発生回路、４５…データ入出力バッファ、４６…センスアンプ回路、４６’…書き込み順位評価及び記憶用センスアンプ回路、４７…アドレスバッファ、４８…カラムデコーダ、４９、４９’…メモリセルブロック

Claims

少なくとも１個の第１メモリセルを有する、データの再書き込みが可能な第１メモリセルブロックと、前記第１メモリセルに隣接した少なくとも１個の第２メモリセルを有する、データの再書き込みが可能な第２メモリセルブロックとを有する半導体記憶装置のデータ書き込み方法であって、
前記第１メモリセルブロック及び前記第２メモリセルブロックは同時に消去動作が行われ、
前記第１、第２メモリセルはそれぞれ、保持すべきデータに対応して電荷が注入され、もしくは放出される電荷蓄積層を有し、消去後の状態と３つの書き込み状態を含む４値のデータを電荷量として記憶し、
外部から与えられた２ビットの第１データを、前記消去後の状態を含む２値のデータに１ビットずつ対応させて、前記第１メモリセルおよび前記第１メモリセルに隣接する前記第２メモリセルの２つに記憶し、
前記第１データを記憶した後、外部から与えられた２ビットの第２データを、追加書き込みによって、前記４値のデータに対応させて、前記第１メモリセルおよび前記第２メモリセルの２つに記憶することを特徴とする半導体装置のデータ書き込み方法。
前記第１、第２メモリセルは、それぞれ複数個のソース電極とドレイン電極とが直列に接続され、それぞれ複数個のメモリセル内で隣接する電荷蓄積層との間隔は、前記電荷蓄積層の厚さの２倍以下であることを特徴とする請求項１に記載の半導体記憶装置のデータ書き込み方法。
少なくとも１個の第１メモリセルを有するデータの再書き込みが可能な第１メモリセルブロックと、
前記第１メモリセルに隣接した少なくとも１個の第２メモリセルを有するデータの再書き込みが可能な第２メモリセルブロックと、
前記第１メモリセルブロックに直接、又は前記第１メモリセルブロックを選択する選択エレメントを介して電気的に接続されている第１データ転送線と、
前記第２メモリセルブロックに直接、又は前記第２メモリセルブロックを選択する選択エレメントを介して電気的に接続されている第２データ転送線と、
前記第１データ転送線、及び前記第２データ転送線のいずれかを充電する充電回路と、
少なくとも２つの電圧で安定点を持つ第１データ保持回路と、
前記第１データ保持回路に電気的に接続されている第２データ保持回路と、
前記第２データ保持回路に保持されたデータに基づき第１電圧ノードを充電又は放電させる充電及び放電回路と、
前記第１電圧ノードを前記第１データ転送線、及び前記第２データ転送線のいずれかに電気的に接続する第１接続回路と、
少なくとも２つの電圧で安定点を持ち、前記第１データ保持回路と互いにデータ入力および出力できる第３データ保持回路と、
を具備することを特徴とする請求項１に記載の半導体記憶装置のデータ書き込み方法。
直列接続、又は並列接続され、互いに隣接した少なくとも２つの第１、第２メモリセルを有するデータの再書き込みが可能な第１、第２メモリセルブロックと、
前記第１、第２メモリセルブロックに直接、又はこの第１、第２メモリセルブロックを選択する選択エレメントを介して電気的に接続されているデータ転送線と、
前記データ転送線を充電する充電回路と、
少なくとも２つの電圧で安定点を持つ第１データ保持回路と、
前記第１データ保持回路に電気的に接続されている第２データ保持回路と、
前記第２データ保持回路に保持されたデータに基づき第１電圧ノードを充電又は放電させる充電及び放電回路と、
前記第１電圧ノードを前記データ転送線に電気的に接続する第１接続回路と、
少なくとも２つの電圧で安定点を持ち、前記第１データ保持回路と互いにデータ入力および出力できる第３データ保持回路と、
を具備することを特徴とする請求項１に記載の半導体記憶装置のデータ書き込み方法。
前記半導体記憶装置は、前記データ転送線と直交する方向に複数個配置され、
前記複数個配置された前記半導体記憶装置各々が含む第１、第２、第３データ保持回路、及び充電及び放電回路を制御する制御線を、さらに具備し、
前記制御線は、前記複数個配置された前記半導体記憶装置で共通であることを特徴とする請求項３及び請求項４いずれかに記載の半導体記憶装置のデータ書き込み方法。
前記外部から与えられた２ビットの第１データを、前記第１メモリセル及び前記第２メモリセルの２つに、前記消去後の状態を含む２値のデータに１ビットずつ対応させて記憶するのと同時に、ブロック消去後で前記２値のデータの書き込みを行ったかどうかの状態を示すフラグを書き込むことを特徴とする請求項１に記載の半導体記憶装置のデータ書き込み方法。