CN1270325C - 半导体存储装置的数据写入方法以及半导体存储装置 - Google Patents

Abstract

本发明公开一种即使相邻存储单元间隔窄小也可以降低由于电容耦合而产生的数据紊乱的半导体集成电路装置、半导体存储装置及其数据写入方法，具有：与第一存储单元块电连接的第一数据传送线，与第二存储单元块电连接用的第二数据传送线，对所述第一、第二数据传送线中的任一条实施充电的充电电路，第一数据保持电路，与所述第一数据保持电路电连接的第二、第三数据保持电路，依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路，使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路，第四数据保持电路，以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。

Description

半导体存储装置的数据写入方法 以及半导体存储装置

技术领域

本发明涉及半导体集成电路装置，特别涉及即使相邻存储单元间隔窄小也可以降低由于电容耦合而产生的数据紊乱的非易失性半导体存储装置的数据写入方法，以及非易失性半导体存储装置。

背景技术

能够将通过隧道型绝缘膜，利用隧道电流由沟道注入至电荷蓄积层处的电荷作为数字比特(二进位数)型信息实施存储，测定与该电荷量相对应的金属氧化物半导体场效应晶体管(MOSFET)的电导变化，进而对信息实施读出的非易失性半导体存储装置已经问世。然而随着存储单元的高度集成化，在先技术中非易失性半导体存储装置的构成和写入方式，会使得存储单元电荷蓄积层间的电容耦合增大，进而存在有按写入顺序相邻的存储单元中的数据可能会出现紊乱的问题。下面首先参考图37至图43，对在先技术例存在的问题进行说明。

图38A、图38B表示在先技术中的一种与非型(NAND型)或与型(AND型)电可擦可编程只读存储器(EEPROM)的单元块的电路图。

在图38A、图38B中，参考标号M0～M15和M0′～M15′表示存储单元，参考标号49和49′表示由例如与非型(NAND型)块和与型(AND型)块形成的一个存储单元块。一个存储单元块49、49′与若干条数据选择线(WL0-WL15)相连接。而且，存储单元块49还与存储单元块选择线SSL、GSL相连接，参考标号BL1、BL2表示的是数据传送线，它们按照与图中未示出的与数据选择线相互正交的方向配置。存储单元块49之内的各存储单元，形成在数据传送线和数据选择线的交叉点处，并且可以独立地对数据实施保持和取出。在这儿，存储单元例如为作为具有电荷蓄积层的、并且用该电荷蓄积层中的电荷量表示数据的晶体管。这些存储单元块49可以形成多个沿数据传送线方向和数据选择线方向形成的存储单元阵列1。

图39示出了包含有读出放大电路的、在先技术实例的一个存储单元阵列1，以及读出放大器46的平面布置实例。在图39中为了容易理解图，省略了数据选择线WL0-WL15和块选择线SSL、GSL。

在图39中，参考标号BL1x、BL2x(x＝a、b、c……k)表示的是数据传送线，它们分别与如图38所示的存储单元块49、49′相连接，并且通过晶体管Q1x、Q2x与一个读出放大器x相连接。附注的字母a、b、c……k是为了简单表示若干列存储单元平面布置所使用的下标(index)，下标的总数也可以为多个。换句话说就是，对于读出放大器而言，由于需要设置有比存储单元1大的晶体管，所以一个读出放大器46将由若干条数据传送线共享，以使缩小读出放大器所占有的面积。而且，这种读出放大器46可以是一种用于对存储单元实施数据读出的器件，并可以兼用作对写入存储单元的数据实施暂时保存用的寄存器。这种读出放大器46还可以分别将写入、读出的数据输入和与输出缓冲器45相连接的数据线I/O、I/OB连接。下面按照常规方式，将沿着数据选择线的方向称为行方向，将沿着数据传送线的方向称为列方向。

如图38所示的在先技术电路中对于向存储单元块49′中的存储单元M1′实施数据写入的场合，可以通过将数据寄存器输出电压作为与写入数据相对应的电压值的方式，对这些连接的数据传送线BL2实施调整。与此同时，为了向存储单元中非易失性存储单元的隧道型绝缘膜施加非常高的电压以便电流流动，将与实施写入的数据传送线电位相比具有相当大电位差的程序控制电压Vpgm，以载流子注入足够时间的脉冲状施加在数据选择线WL1处。对于这种场合，一定不能将存储单元M1′的数据误写入至与存储单元块49′相邻的存储单元块49中。而且，一定不能将存储单元M1′的数据误写入至与存储单元M1′相邻的存储单元M0′中。在这种在先技术实例中，由于这些存储单元M0′、M1′、M1与一个读出放大器46相连接，所以不可能对与一个读出放大器相连接的多个存储单元同时实施任一数据的写入。

图40示出了在先技术实例中会出现问题的写入顺序。

图40表示对属于两个相邻列的存储单元M1和M1′分别实施数据写入操作时的流程图。本实例设想是形成在相同阱上，并且可以对数据实施一并擦除的快速存储器，存储单元的初始状态均处于状态“11”，即设成电荷蓄积层的负蓄积电荷为减小至最小的状态。对于在先技术实例的这种构成，在与数据传送线BL1相连接的第一列存储单元写入数据的顺序，首先通过I/O、I/OB，将写入数据锁存在读出放大电路46的数据寄存器处之后，对第一列的写入数据实施写入，并且将对第一列数据实施读出、写入的存储单元的阈值判断结果存储在读出放大器46中的数据寄存器处，随后进行辨别第一列的全部存储单元是否已经结束写入操作的辨别工序(SE120)。采用这种方式，便可以形成如图41中的虚线所示的、例如存储单元M1′的阈值分布。图41中与四值阈值分布的场合相对应，而且按照在先技术中的惯例，设定由阈值比较低的一侧起依次与“11”、“10”、“00”、“01”的值对应。

随后，向沿行方向相邻的存储单元M1实施例如“11”、“10”、“00”、“01”的任一数据写入(SE121)。采用这种方式，便可以使存储单元M1中电荷蓄积层的负电荷，随着各数据的值增加。这儿，如存储单元M1中电荷蓄积层的负电荷增加，其电压也将上升。在这儿，电荷蓄积层处于电浮置状态，所以通过存储单元M1′中电荷蓄积层与存储单元M1中电荷蓄积层之间的电容耦合，将使得存储单元M1′中电荷蓄积层的电压随着存储单元M1中负电荷量的增加而增加。这种阈值的增大量在与存储单元M1′相邻的存储单元M1中的数据为“01”时将迅速增大，而在为“11”时将保持不变。由于存储单元M1中的数据可能为任一值，所以将产生如图41中的实线所示的“阈值幅度增大”，而且在先技术例在SE120的写入操作，不能对这一增大量实施控制。

因此，当随后运列对存储单元M1′中的数据实施读出的工序(SE122)时，由于所述“阈值幅度的增大”，会使得实施读出判断用的阈值与实施写入时的阈值间的差异变小，从而会使得将“10”的数据错误读出为“00”的概率，以及将“00”的数据错误读出为“01”的概率增大。

在另一方面，即使属于相邻行的存储单元也存在与在先技术实例同样的问题。图42表示对属于两个相邻行的存储单元分别实施数据写入的流程图。存储单元的初始状态均为状态“11”，设成电荷蓄积层的负蓄积电荷为减小至最小的状态。

首先向与WL1相连接的存储单元M1′，实施例如“11”、“10”、“00”、“01”的某一数据写入操作(SE123)。采用这种方式，便可以形成如图43中的虚线所示的、例如存储单元M1′的阈值分布。随后，向沿列方向相邻的存储单元M0′实施例如“11”、“10”、“00”、“01”的某一数据写入操作。采用这种方式，存储单元M0′中电荷蓄积层的负电荷随各数值的值增加。而且，如存储单元M0′中电荷蓄积层的负电荷增加，其电压也将上升。在这儿，电荷蓄积层处于电浮置状态，所以存储单元M1′中电荷蓄积层与存储单元M0′中电荷蓄积层之间的电容耦合，将使得存储单元M1′中电荷蓄积层的电压随着存储单元M0′中负电荷量的增加而增加。这种阈值的增大量在与存储单元M1′相邻的存储单元M0′中的数据为“01”时将迅速增大，而在为“11”时将保持不变。存储单元M0′中数据可以为任一值。因此，将产生如图43中的实线所示的“阈值幅度增大”，而且由于存储单元M0′和M1′与一个读出放大器46连接，所以在先技术实例在SE123实施写入操作，不能对这一阈值的增大量实施控制。

因此，当随后对存储单元M1′中的数据实施读出的程序(SE125)时，由于所述“阈值幅度的增大”，会使得读出判断用的阈值与实施写入时的阈值间的差异变小，从而会使得将“10”的数据错误读出为“00”的概率，以及将“00”的数据错误读出为“01”的概率增大，进而会产生将数据“00”取为数据“01”的数据破坏，以及将数据“10”取为数据“00”的数据破坏。

不言而喻，属于相邻行的存储单元中的问题，是由于通过一条数据传送线与一个读出放大电路相连接的构成造成的。

而且，为了不出现误读出，就需要将存储单元的阈值分布，一直扩展至更高的阈值处。然而在这儿，蓄积电荷的自身电场将使得阈值比较高时的数据保持特性，低于阈值比较低时的数据保持特性，所以难以获得良好的数据保持特性。

而且正如图38A所示，在存储单元呈串联连接形成的与非型(NAND型)存储单元块中，对于与实施数据读出的存储单元串联连接的存储单元，必需向栅施加比阈值分布最大值更高的电压。因此，重复读出动作而使负电荷注入至电荷蓄积层，进而使其阈值上升，使“11”的阈值增大，进而成为数据破坏和错误读出等等问题的原因。

如上所述，在先技术中的这种非易失性半导体存储装置，在对相邻存储单元实施数据写入，存在由于电容耦合而使数据产生变化的问题。

发明内容

本发明就是解决上述问题用的发明，本发明提供的一种半导体存储装置用的数据写入方法，其所述半导体存储装置可以具有至少包含有一个第一存储单元的、可实施数据再次写入操作的第一存储单元块，以及至少包含有一个与第一存储单元相邻的第二存储单元的、可实施数据再次写入操作的第二存储单元块，而且这种数据写入方法的步骤可以包括：

在对所述第一存储单元实施数据写入之后，读出该第一存储单元中的数据并暂时保存的步骤；

对所述第二存储单元实施数据写入的步骤；

在对所述第二存储单元实施数据写入之后，对所述第一存储单元的数据实施判断的步骤；以及

当所述判断结果为所述第一存储单元数据未到达时，对所述第一存储单元再次写入被暂时保存的所述第一存储单元的数据的步骤。

而且，本发明提供的一种半导体存储装置用的数据写入方法，其所述半导体存储装置可以具有至少包含有两个彼此相邻的、呈串联连接或并联连接形式的第一存储单元和第二存储单元的、可实施数据再次写入操作的存储单元块，这种数据写入方法的步骤可以包括：

在对所述第一存储单元实施数据写入之后，读出该第一存储单元中的数据并暂时保存的步骤；

对所述第二存储单元实施数据写入的步骤；

在对所述第二存储单元实施数据写入之后，对所述第一存储单元的数据实施判断的步骤；以及

当所述判断结果为所述第一存储单元数据未到达时，对所述第一存储单元再次写入被暂时保存的所述第一存储单元的数据的步骤。

而且，本发明提供的一种半导体集成电路装置，其特征在于可以具有：

可实施数据再次写入操作的第一存储单元块，所述第一存储单元块至少具有一个第一存储单元；

可实施数据再次写入操作的第二存储单元块，所述第二存储单元块至少具有一个与所述第一存储单元相邻接的第二存储单元；

第一数据传送线，所述第一数据传送线与所述第一存储单元块直接相连接，或是通过对所述第一存储单元块实施选择用的选择部件与所述第一存储单元块电连接；

第二数据传送线，所述第二数据传送线与所述第二存储单元块直接相连接，或是通过对所述第二存储单元块实施选择用的选择部件与所述第二存储单元块电连接；

充电电路，所述充电电路用于对所述第一数据传送线和所述第二数据传送线中的一个实施充电；

第一数据保持电路，所述第一数据保持电路至少具有两个电压稳定点；

第二数据保持电路，所述第二数据保持电路与所述第一数据保持电路电连接；

第三数据保持电路，所述第三数据保持电路与所述第一数据保持电路电连接；

充电和放电电路，所述充电和放电电路用于依据保持在所述第三数据保持电路中的数据对第一电压节点实施充电或放电；

第一连接电路，所述第一连接电路使所述第一电压节点与所述第一、第二数据传送线中的一条电连接；

第四数据保持电路，所述第四数据保持电路至少具有两个电压稳定点；

以及第二连接电路，所述第二连接电路使所述第四数据保持电路与所述第一电压节点电连接。

而且，本发明提供的一种半导体集成电路装置，其特征在于可以具有：

可实施数据再次写入操作的存储单元块，所述存储单元块具有至少包含有两个彼此相邻的、串联连接或并联连接的第一存储单元和第二存储单元；

数据传送线，所述数据传送线与所述存储单元块直接相连接，或是通过对所述存储单元块实施选择用的选择部件与所述存储单元块电连接；

充电电路，所述充电电路对所述数据传送线实施充电；

第一数据保持电路，所述第一数据保持电路至少具有两个电压稳定点；

第二数据保持电路，所述第二数据保持电路与所述第一数据保持电路电连接；

第三数据保持电路，所述第三数据保持电路与所述第一数据保持电路电连接；

充电和放电电路，所述充电和放电电路依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电；

第一连接电路，所述第一连接电路使所述第一电压节点与所述数据传送线电连接；

第四数据保持电路，所述第四数据保持电路至少具有两个电压稳定点；以及

第二连接电路，所述第二连接电路使所述第四数据保持电路与所述第一电压节点电气连接。

而且，本发明提供的一种半导体集成电路装置，其特征在于可以具有：

第一存储单元阵列，所述第一存储单元阵列包含有具有相互沿与数据传送线相正交的方向配置且串联连接或并联连接的多个存储单元的、可实施数据再次写入操作的第一、第二存储单元块，以及沿与所述数据传送线相正交的方向形成的、使所述第一、第二存储单元块并联连接的数据选择线，而且所述第一存储单元阵列中的存储单元将三值以上的数据作为逻辑值实施存储；

以及第二存储单元阵列，所述第二存储单元阵列包含有具有对于所述第一存储单元阵列沿与所述数据传送线相正交的方向配置且串联连接或并联连接的多个存储单元的、可实施数据再次写入操作的第三、第四存储单元块，与所述第一存储单元阵列的数据选择线共享数据选择线，所述第二存储单元中的存储单元将二值的数据作为逻辑值实施存储。

附图说明

图1为表示作为本发明第一实施例的半导体存储装置用的示意性方框图。

图2为表示作为本发明第一实施例的半导体存储装置中的存储单元阵列和读出放大电路的一个平面布置实例用的示意性平面布置图。

图3为表示作为本发明第一实施例的半导体存储装置的数据写入动作实例用的流程图。

图4为说明有关图3中的阈值设定用的阈值分布示意图。

图5为表示作为本发明第一实施例的半导体存储装置的数据读出动作实例用的流程图。

图6为说明有关图5中的阈值设定用的阈值分布示意图。

图7为表示作为本发明第二实施例的半导体存储装置用的示意性方框图。

图8为表示作为本发明第二实施例的半导体存储装置的数据写入动作实例用的流程图。

图9为说明有关图8中的阈值设定用的阈值分布示意图。

图10为表示作为本发明第三实施例的半导体存储装置用的示意性方框图。

图11为表示读出放大器46的一个块例用的图。

图12A、图12B、图12C、图12D、图12E为表示数据寄存器R1、R2的电路实例的图。

图13A、图13B、图13C、图13D、图13E、图13F、图13G、图13H、图13I、图13J、图13K为表示数据寄存器TR3用的电路实例的图。

图14A、图14B、图14C、图14D、图14E、图14F为表示电路10的电路实例的图。

图15A、图15B为表示电路10的运列逻辑的图。

图16为表示作为本发明第三实施例的半导体存储装置的数据反转动作实例用的流程图。

图17为表示在能够数据再生的数据寄存器R1与能够数据再生的数据寄存器R2间实施数据交换的一个实例用的流程图。

图18为表示作为本发明第三实施例的半导体存储装置的数据读出动作实例用的流程图。

图19为说明对图18中的阈值设定的图。

图20为作为本发明第三实施例的半导体存储装置的数据写入动作实例用的流程图。

图21为图20中的SE36用的流程图。

图22为图20中的SE37用的流程图。

图23为图20中的SE38用的流程图。

图24为图20中的SE39用的流程图。

图25为图20中的SE40用的流程图。

图26为图20中的SE41用的流程图。

图27为图20中的SE42用的流程图。

图28为表示读出放大器46用的一个电路例的电路图。

图29为表示读出放大器46′用的一个电路例的电路图。

图30A、图30B为说明一个阈值设定变形例用的示意图。

图31A为表示使用在本发明第一、第二、第三实施例的半导体存储装置中的一个存储单元实例的等效电路图。

图31B为表示使用在本发明第一、第二、第三实施例的半导体存储装置中的一个存储单元实例的平面图。

图32A为沿图31B中的线32A-32A的剖面图。

图32B为沿图31B中的线32B-32B的剖面图。

图33A、图33B为表示使用在本发明第四实施例的半导体存储装置中的一个存储单元实例的剖面图。

图34A为表示使用在本发明第五实施例的半导体存储装置中的一个存储单元实例的等效电路图。

图34B为表示使用在本发明第五实施例的半导体存储装置中的一个存储单元实例的平面图。

图34C为沿图34B中的线34C-34C的剖面图。

图34D为沿图34B中的线34D-34D的剖面图。

图35A为表示使用在本发明第六实施例的半导体存储装置中的一个存储单元实例的等效电路图。

图35B为表示使用在本发明第六实施例的半导体存储装置中的一个存储单元实例的平面图。

图35C为沿图35B中的线35C-35C的剖面图。

图35D为沿图35B中的线35D-35D的剖面图。

图36A为表示使用在本发明第七实施例的半导体存储装置中的一个存储单元实例的等效电路图。

图36B为表示使用在本发明第七实施例的半导体存储装置中的一个存储单元实例的平面图。

图36C为沿图36B中的线36C-36C的剖面图。

图36D为沿图36B中的线36D-36D的剖面图。

图37为在先技术中的一种半导体存储装置用的示意性方框图。

图38A为表示与非型(NAMD型)单元的等效电路图。

图38B为表示与型(AND型)单元的等效电路图。

图39为在先技术中的存储单元阵列和读出放大电路用的示意性平面布置图。

图40为说明在先技术中出现问题的程序用的示意性图。

图41为说明在先技术中出现阈值分布问题用的示意性图。

图42为说明在先技术中出现问题的程序用的示意性图。

图43为说明在先技术中出现阈值分布问题用的示意性图。

具体实施方式

下面参考附图说明本发明的实施例。

(第一实施例)

图1和图2表示作为本发明第一实施例的半导体存储装置用的示意性方框图，以及其存储单元阵列和读出放大电路用的示意性平面配置图。在下面的说明中，与图37和图43中相同的部分给予相同的参考标号，并且省略了重复性的详细说明。而且在图2中，为了容易理解图，还省略了沿纸面左右方向设置着的存储单元阵列1及写入顺序存储用存储单元阵列7中的存储单元块49、49′所共有的存储单元控制栅WL0～WL15、SSL、GSL。

存储单元阵列1可以如图2所示，由对非易失性存储单元实施串联连接或并联接的存储单元块49、49′排行构成。而且，还设置有对存储单元阵列1的数据传送线中的数据实施读出，或是对写入数据实施保持用的读出放大电路46。这种读出放大电路46可以兼用作数据寄存器，并且可以将例如以触发器电路作为主体构成。读出放大电路46还与数据输入输出缓冲器45相连接。这种连接可以通过从寻址缓冲器47接收地址信号的列译码器48的输出信号实施控制，进而将施加在数据输入输出接口I/O处的数据写入至存储单元阵列1处，和从输入输出接口I/O处能读出数据。为了能够对存储单元阵列1进行存储单元的选择，即为了对数据控制栅WL0～WL15及块选择栅SSL、GSL实施控制，还设置有行译码器3。

正如图1所示，衬底电位控制电路42是为了对形成存储单元阵列1的p型阱23(参见图32等)的电位实施控制而设置的，最好在实施擦除处理时形成能够升压10V以上的擦除电压。而且还形成电路41a，以便当对由存储单元阵列1中选择出的存储单元实施数据写入时，能够产生比电源电压更高的写入电压Vpgm。除了该Vpgm产生电路41a之外，还另设置有在数据写入时能够产生施加至非选择的存储单元处的写入用中间电压Vpass的电路41b、在数据读出时施加至非选择的存储单元处的读出用电压Vread发生电路41c，向选择的存储单元施加阈值判定电压用的第一电压Vref产生电路(41d)、以及第二电压Vref产生电路(41e)。在这儿对于写入、擦除及读出各种状态，均可以通过控制电路40实施控制，以便向数据控制线驱动器2施加所需要的电压输出。电压Vpgm可以为6V以上至30V以下的电压，电压Vpass可以为3V以上至15V以下的电压。而且，电压Vread可以为1V以上至9V以下的电压，对于呈与非型(NAND型)阵列形式的场合，最好采用比写入阈值上限高1V左右的电压，以便能够确保足够的读出电流并降低读出干扰。作为第一电压Vref产生电路(41d)和第二电压Vref产生电路(41e)，可以设定在相邻存储单元的各个阈值例如“10”和“00”的阈值分布的分离阈值的中间处。数据控制线驱动器2是一种能够依据行译码器3的输出，将所述电压输出施加至写入或读出所需要的存储单元上控制栅WL0～WL15、SSL、GSL处的开关电路。

在本实施例中设置有两个电压Vref产生电路41d和41e，所以对于向各个相邻存储单元实施先行写入的场合，可以设定成电压Vref产生电路41e的输出比电压Vref产生电路41d的输出高ΔV。该ΔV最好能够在对相邻存储单元实施写入的场合，设成与该存储单元的阈值上升量相等的程度。

而且在本实施例中，还形成写入顺序存储用存储单元阵列7，使数据控制线驱动器2的输出与存储单元阵列1共用。

而且这种写入顺序存储用存储单元阵列7，对于数据传送线方向对各存储单元块49形成一个，并且分别与数据传送线并联连接。这种数据传送线与写入顺序评估及存储用读出放大器46′，以及其数据寄存器相连接，并且进行写入顺序存储用存储单元阵列7的写入、擦除、读出电压及其信号的输入和输出。

写入顺序评估及存储用读出放大器46′的数目，可以为最低分割写入所需要的块数。对于分割块，图1表示用虚线将存储单元阵列1分割成的四个。在这儿是假定四个分割块，然而这种分割块数目可以为自然数，从地址编码的角度上看最好为2^m(m＝0，1，2……)个。如果分割块为2^m个，则准备(2^m+m+1)以上个读出放大器46′，还可以利用例如汉明码符号，将写入顺序存储的单元阵列7的比特误差修正至1比特。在下面是说明中，包含在写入顺序存储的单元阵列7中的读出放大器数目为j。

读出放大器46′的输入输出，可以与依据存储单元写入顺序信息对读出和写入实施控制用的控制逻辑40相连接。而且，可以将依据存储单元写入顺序信息对存储单元的物理地址和逻辑地址实施变换的地址作为adda，并且将其作为控制逻辑40的输入。控制逻辑40的输出与依据分割页记录的位置信息控制擦除校验处理的位置的擦除校验用控制电路4相连接。这种擦除校验用控制电路4的输出，可以作为分割页读出放大器信号，与对各分割页实施分割用的列译码器48连接。在图中为了简单而未表示，用控制电路40使控制读出放大器动作的控制信号和控制信号sel1、sel2相连接。

下面对使用在第一实施例中的存储单元构造进行说明。如下所述的存储单元构造，也可以使用在如后所述的第二、第三实施例中。

图31A和图31B为分别表示与非型(NAND型)存储单元块49用的示意性等效电路图，以及示意性平面图。在下面的说明中，与非型(NAND型)存储单元块49′的构造由于和与非型(NAND型)存储单元块49相同，所以也用参考标号49表示。

在图31B中，表示如图31A所示的存储单元块呈三列并联连接的构造。而且在图31B中，为了容易理解存储单元的构造，仅表示控制栅电极27以下的构造。

正如图31A所示，由具有电荷蓄积电极26的金属氧化物半导体型(MOS型)晶体管构成的非易失性存储单元M0～M15呈串联连接形式，其一端部通过选择用晶体管S1与标记为BL的数据传送线相连接。其另一端部通过选择用晶体管S2与标记为SL的共用源线相连接。这些晶体管均是形成在同一p型阱23上。各个存储单元M0～M15的控制电极，分别与标记为WL0～WL15的数据传送线相连接。为了从沿着数据传送线的多个存储单元块中选择出一个存储单元块并与数据传送线相连接，这种选择用晶体管S1的控制电极与块选择用连接线SSL相连接。选择用晶体管S2的控制电极与块选择连接线GSL相连接，以形成所谓的与非型(NAND型)存储单元块49(虚线所示的区域)。在本实施例中，通过选择栅的控制布线SSL和GSL与存储单元数据控制用布线WL0～WL15的电荷蓄积电极26同层的导电体，对沿纸面左右方向相邻的存储单元实施连接并形成的。在这儿在存储单元块49处，SSL、GSL的块选择线可以是至少一条块以上并沿着与数据选择线WL0～WL15相同的方向形成，以便能够实现高密度化。在本实施例中，在存储单元块49表示连接有16＝2⁴个存储单元的实例，与数据传送线和数据选择线相连接的存储单元可以为多个，然而从实施实施地址编码的角度上看最好为2ⁿ个(n为正整数)。

图32A为沿图31B中的线A-A的剖面图，该图与存储单元的剖面图相当。图32B为沿图31B中的线B-B的剖面图。

正如图31B、图32A和图32B所示，可以在硼杂质浓度为10¹⁴厘米^-3(cm^-3)～10¹⁹厘米^-3(cm^-3)之间的p型硅区域(半导体区域)23中，通过由例如说厚度为3毫微米(nm)～15毫微米(nm)形成的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL形成的隧道栅绝缘膜，形成厚度为10毫微米(nm)～500毫微米(nm)的、由添加有10¹⁸厘米^-3(cm^-3)-10²¹厘米^-3(cm^-3)的磷或砷的多晶硅形成的电荷蓄积层26、26SSL、26GSL。这些可以在未形成由硅氧化膜构成的元件分离用绝缘膜24的区域处，与p型硅区域23可自对准形成。而且，这可以在p型硅区域23处全面淀积有氮氧化物膜25和电荷蓄积层26之后，通过图案化方式，对p型硅区域23实施比如说深度为0.05微米(μm)～0.5微米(μm)的腐蚀，通过嵌埋入绝缘膜24形成。这样由于氮氧化物膜25和电荷蓄积层26可以形成在没有台阶部分的整个平面上，所以可以进行均匀性更高、特性一致的成膜。

在其上，还可以通过由厚度为5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或是由硅氧化膜/硅氮化膜/硅氧化膜构成的块绝缘膜50、50SSL、50GSL，形成厚度为10毫微米(nm)～500毫微米(nm)的、由添加有浓度为10¹⁷厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)的、例如磷、砷或硼等等杂质的多晶硅，或钨硅化物(WSi)和多晶硅的层叠构造，或是镍硅化物(NiSi)、钼硅化物(MoSi)、钛硅化物(TiSi)、钴硅化物(CoSi)和多晶硅的层叠构造形成的控制栅27。这种控制栅27可以通过与图31B中的相邻存储单元块49相连接的方式，沿纸面左右方向一直延伸至块边缘处，形成为数据选择线WL0～WL15。而且，p型硅区域23最好能够通过n型硅区域22，与p型硅衬底21分别独立地施加电压，以便能够减小擦除处理时升压电路的负载，抑制消耗的电力。而且，在写入时可以使用FN隧道电流，与利用热电子电流实施写入时相比，能更高效率地抑制电力消耗。在本实施例中的栅形状中，由于绝缘膜24盖覆着p型硅区域23的侧壁，所以该侧壁在形成浮置栅电极26之前，不会由于腐蚀操作而呈曝露状态，从而可以防止栅电极26位于比p型硅区域23更下侧的位置处。因此，在p型硅区域23和绝缘膜24间的边界处，将难以形成使栅电场集中、阈值低下的寄生晶体管。由于不会产生由于电场集中而出现的写入阈值下降现象、及所谓的旁路(sidewalk)现象，所以可以制作出具有更高可靠性的晶体管。

正如图32B所示，在这些栅电极的两侧，还形成有夹持着由厚度为5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜构成的侧壁绝缘膜43的、形成源极或漏极的n型扩散层28。利用这些扩散层28、电荷蓄积层26和控制栅27，可以形成以存储在电荷蓄积层26处的电荷量作为信息量的浮置栅型电可擦可编程只读存储器(EEPROM)，这种栅的长度为0.5微米(μm)以下至0.01微米(μm)以上。形成源极或漏极的n型扩散层28，可以按照其磷、砷、锑的表面浓度为10¹⁷厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)、深度为10毫微米(nm)～500毫微米(nm)之间的方式形成。这些n型扩散层28由相邻存储单元所共有，实现与非型(NAND型)连接。

在图中，参考标号26SSL、26GSL是分别与相当于SSL、GSL的块选择线相连接的栅电极，并且与所述浮置栅型电可擦可编程只读存储器(EEPROM)中的浮置栅电极形成在同一层中。通过使栅电极26SSL、26GSL的栅长度比存储单元的栅电极的栅长度更长，比如说可以为1微米(μm)以下至0.02微米(μm)以上的方式，可以确保实施块选择与非选择时具有比较大的导通/断开比率，进而可以防止出现错误读出和误写入现象。

由形成在27SSL单侧的构成源极或漏极的n型扩散层28d，可以通过接点31d和由钨和钨硅化物、钛、钛氮化物、或是铝等等构成的数据传送线36(BL)连接。在这儿，数据传送线36(BL)通过由相邻的存储单元块相连接的方式，在图31B中，沿纸面上下方向一直形成至块边界部分处。在另一方面，形成在27SSL单侧的构成源极或漏极的n型扩散层28S，可通过接点31s与标记为SL的源极线相连接。这种源极线SL可以通过由相邻的存储单元块相连接的方式，在图31B中，沿纸面左右方向一直形成至块边界部分处。当然，通过使n型扩散层28S沿纸面左右方向一直形成至块边界部分处的方式，还可以形成源极线。这些标记为BL的接点、标记为SL的接点，可以用在n型或p型材料中涂布过的多晶硅和钨、钨硅化物、铝(Al)、氮化钛(TiN)、钛(Ti)等等的导电性物质，并且将这些导电性物质填充入接点孔而构成的导电体区域。而且，在这些接点BL、接点SL与所述晶体管之间，也可以用例如由二氧化硅(SIO₂)和氮化硅(SiN)构成的层间绝缘膜128实施填充。而且，在接点BL的上部处，还形成有由例如二氧化硅(SIO₂)、氮化硅(SiN)或多晶硅等等构成的绝缘膜保护层37，以及图中未示出的、由例如钨(W)、铝(Al)和铜(Cu)等等构成的上部布线。

图2表示包含有读出放大电路的存储单元阵列1和读出放大器46，以及存储单元阵列7和读出放大器46′的一个平面布置实例。在图2中为了容易看见图，省略了数据选择线WL0～WL15和块选择线SSL、GSL，而这些选择线是纸面左右方向的存储单元块49、49′所共有的。

在图2中，参考标号BL1x、BL2x(x＝a、b、c……k)表示数据传送线，它们分别与同图所示的存储单元块49、49′相连接，并且通过晶体管Q1x、Q2x与一个读出放大器x相连接。附注的字母a、b、c……k是为了表示多个存储单元平面布置形式而简单附加使用的下标(index)，下标的总数也可以为多个。在图2中表示沿数据传送线方向和数据选择线方向各配置两个的构造，但为了防止沿数据选择线方向相邻的存储单元电容耦合的影响也可以配置有多个，从地址编码的角度考虑最好为2ⁱ(i为正整数)个。在读出放大器处需要设置有比存储单元阵列1大的晶体管时，一个读出放大器46可以由若干条数据传送线所共有，以便能够减少读出放大器所占用的面积。图2表示与读出放大器相连接的数据传送线BL分别为两个的场合，然而也可以为一个或四个，从简化地址编码电路的角度考虑最好为2ⁿ(n为正整数)个。

特别是对于为两个的场合，与任意数据存储单元中在沿行方向两侧相邻的两个存储单元，为可以同时实施数据读出的存储单元。因此，为减少在沿行方向相邻存储单元阈值的影响而对相邻数据实施一次读出，所以可以缩短数据读出时间，减少相邻数据缓冲器数目，从而可以简化电路。

为了防止沿数据传送线方向相邻的存储单元电容耦合的影响，还可以采用在一条数据传送线上仅连接一个读出放大器46的构成。读出放大器46是一种用于对存储单元实施数据读出的放大器，并可以兼用作对写入存储单元的数据实施暂时保存用的数据寄存器。这种读出放大电路46还可以通过晶体管Qxa、Qxb(x＝a、b、c……k)，分别与实施数据读出、写入用的数据输入输出缓冲器45连接的数据线I/O、I/OB共同连接。在这儿，为了能够减少由于连接线I/O、I/OB的电压波动而产生的数据传送线电容耦合噪音，最好使连接线I/O、I/OB沿存储单元的行方向形成，以减小布线面积。

而且在图2中，参考标号BL1xd、BL2xd(x＝a、b、c……j)表示与存储单元写入顺序的存储单元相连接的数据传送线。在这儿，属于存储单元读出顺序的存储单元阵列7的存储单元块49、49′，与属于存储单元阵列1的存储单元块49、49′的构成形式相同。包含在存储单元阵列7中的存储单元块49、49′，可以形成在与存储单元阵列1中的存储单元块49、49′相同的p型硅区域(p型阱)23上，而且最好使擦除电压和写入电压，相对于包含在存储单元阵列1中的存储单元和包含在存储单元阵列7中的存储单元是相同的，以便能够降低特性的偏差。

读出放大器46′是一种对写入顺序存储用存储单元阵列中的数据实施读出用的放大器，并且可以兼用作对写入至存储单元的数据实施暂时保存用的寄存器。这种读出放大器46′还可以通过晶体管Qxda、Qxdb(x＝a、b、c……j)，分别与实施数据写入、读出用的控制电路40连接的数据线I/O′、I/OB′共同连接。而且，晶体管Q1xd和Q1x的栅电极与沿图2的纸面左右方向延伸的共同控制线sel1相连接，晶体管Q2xd和Q2x的栅电极与沿图2的纸面左右方向延伸的共同控制线sel2相连接。由此可以用控制线sel1、sel2以小的布线面积进行数据选择线的控制。

本发明与未设置有对存储单元写入顺序实施存储的存储单元阵列7的在先技术例相比，在图2的存储单元阵列部分1，数据传送线方向不增大，并且可以较小地保持电路面积。而且在图2中，读出放大控制信号是由读出放大器46和46′共享的，所以对于与同一数据选择线相连接的存储单元，能同时将写入顺序存储的单元7和数据存储的单元1作为进行程序编制、擦除和读出的构造。通过采用这种构造，即使形成写入顺序存储的单元区域7，也可以在读出放大器和存储单元阵列的双方，大幅度地减少设置写入顺序存储的单元所导致的信号线数目的增加。在如图2所示的电路中，和在先技术例相比所增加的一直延伸至外部的布线，最低分割块数所需要的晶体管Qxda驱动线，以及连接线I/O′、I/OB′，最多为(分割块数+2)条，所以如果在布线中使用与在先技术的连接线BL相同的布线层，可以在不比在先技术增加布线层的条件下，容易地实施平面配置。而且，在写入顺序存储的单元区域7与存储单元阵列1之间不需要实施阱分离，所以可以使它们之间也保持为比较小的间隔。

在这儿对读出放大器和数据寄存器46、46′，对本实施例由于可使用例如日本特开平7-182886号(美国专利US5452249)所公开的、每比特都能校验用的读出放大电路，以及如后所述的第三实施例中叙述的读出放大电路，所以省略。美国专利US5452249中的全部内容均以参考文献的形式被引入在本申请中。

下面参考图3和图4，对本实施例的数据写入动作进行说明。在下面的说明中对于二值状态，状态“0”表示在电荷蓄积层26有例如电子等等载流子注入、使阈值上升的状态，状态“1”表示在电荷蓄积层26中的浮置栅电极处没有载流子注入、使阈值下降的原来状态。在下面的说明中对于四值状态，擦除状态取为“11”，在写入状态使阈值从比较低的一侧开始依次为“10”、“00”、“01”。因此，利用所谓的格雷码，即使由于相邻的阈值分布而产生错误读出，也不会产生二比特的错误，从而可以降低数据错误的概率。

在这儿，实施数据写入的存储单元块，可以通过例如擦除电荷蓄积层26的电子等等公知的方式对数据实施擦除，而变为状态“1”，或状态“11”。读出放大器46、46′中的数据寄存器的初始值，设为处于数据擦除状态。不言而喻，通过适当的电压反转等等方式，可以方便地使状态“1”和“0”的条件反转。

下面参考图38中的参考标号，对存储单元进行说明。在这儿为了容易理解说明，考虑对与数据线BL2a相连接的存储单元M1′实施四值数据写入的场合。与图3和图4相应的先行写入标记用二值足够，与存储单元M1′相同页的先行写入标记的“00”或“01”状态，表示比邻接的存储单元M1更早地对存储单元M1′实施数据写入的状态，状态“11”表示的是除此之外的各种状态。在另一方面，与存储单元M1相同页的先行写入标记的状态“00”或“01”，表示比相邻接的存储单元M1′更早地对存储单元M1实施数据写入的状态，状态“11”表示除此之外的各种状态。

首先，在读出放大电路46中的数据寄存器处读出与数据传送线BL2a相邻接的数据传送线BL1a的存储单元M1中的数据。在这儿存储单元M1形成在与存储单元M1′相邻的位置处，为属于同一分割块的存储单元，所以通过其动作，可以同时通过数据传送线BL1x(x＝a、b、c……k)对存储单元的数据实施读出。与此同时，在读出放大器46′中的数据寄存器处读出与数据传送线BL1xd(x＝a、b、c……j)相连接的写入顺序存储的单元中的数据(SE6)。在这时读出数据判定用的阈值，可以为比状态“11”阈值上限高且比状态“01”阈值下限低的值，而且最好取为状态“01”阈值下限和状态“11”阈值上限的大约一半处的值，以便能够方便地确保最大的安全系数。通过这种读出动作，可以将写入顺序存储的单元是否是写入状态、即是否是状态“00”或状态“01”，存储在位于读出放大电路46′中的数据寄存器处。

随后，通过由控制电路40对读出放大电路46′处的数据实施判定，判断写入顺序存储的单元是否处于状态“00”或状态“01”(SE7)。对于写入顺序存储的单元处于状态“11”的场合，由于是不对相邻存储单元M1实施写入的状态，所以将继续对存储单元M1′实施写入的动作。换句话说就是，在读出放大电路46′中的页寄存器处于擦除状态的初始值之后，写入数据通过外部连接线I/O，传送至目的分割页寄存器46处(SE11′)，当页寄存器上的先行写入标记从状态“11”或状态“10”变为状态“01”或状态“00”、即成为写入状态时，通过控制电路40将其传送至位于读出放大电路46′之内的数据寄存器处。

随后，对包括存储单元M1′在内的存储单元实施校验读出(SE8)，并且对存储单元M1′和与存储单元M1′属于相同页的先行写入标记，在仅擦除比特的同时实施追加写入(SE12′、SE13)。SE8用来降低相对于隧道型绝缘膜25写入应力的施加，以便对已写入的先行写入标记实施再次写入时不会过分增加写入阈值电压。

在SE7，在写入顺序存储的单元处于状态“00”或状态“01”的场合，使相邻存储单元M1变为先行写入的状态。对于这种场合，由SE6读出的一个页的数据，通过例如数据输入输出缓冲器45在暂时存储装置处暂时存储后(SE10)，将46的页寄存器处于擦除状态的初始值之后，再将写入数据从外部连接线I/O传送至目的分割页寄存器46(SE11)，而且，当页寄存器上的先行写入标记为“11”状态时，可从控制电路40将其传送到46′中的数据寄存器处。对于存储单元M1′和与存储单元M1′属于同一页的先行写入标记，同时实施追加写入(SE12)。此时，由于页寄存器上的先行写入标记为“11”，因此通过上述追加写入动作，使页寄存器上的先行写入标记成为实际上未进行追加写入的状态。在这儿，表示在图4写入数据是四值阈值时的存储单元M1的阈值分布状况。在SE12的程序之前，呈如图4中的虚线所示的阈值分布，但正如在先技术实例中说明过的那样，在SE12之后，由于电容耦合而会使阈值部分上升，如图4中的实线所示、分布范围为广阔的阈值分布。在本实施例中，随后可通过数据输入输出缓冲器45，在SE10对暂时存储在暂时存储装置中的、包含一页的存储单元M1的数据实施传送(SE14)，设在先行写入标记为状态“11”、即为非写入状态时，通过控制电路40将其传送至46′内的数据寄存器处。而且，通过对存储单元M1的数据实施追加校验写入的方式，如图4中的一点划线所示，使阈值分布范围的最大值大体保持一定且使最低值上升，从而减小其分布宽度(SE15)。采用这种方式，可以增加写入状态阈值分布的分离宽度，而且如读出判定阈值根据先行写入标记产生变化，也可以保持阈值的电压安全系数。在这儿，可以通过SE12程序使存储单元阈值的变化量，由状态“11”一直变化至状态“01”。特别需要指出的是，对于表示擦除状态的状态“11”，用测定正阈值用的读出放大器对处于负侧的阈值的判定，由于对动作点的变化难以测定，故需要将其扩大至2V以上。因此，由状态“11”至状态“01”时阈值的变化量为4V，这是相当大的，与此相比，本发明可以通过SE15程序使存储单元的阈值变化量小于写入阈值分布宽度左右(＜0.5V)，所以SE15对将存储单元M1′阈值上升的影响减小至在先技术例的0.5V/4V～0.125倍以下，即可以将其抑制为非常小的值。

然而在这儿所示的暂时存储装置，也可以采用形成在读出放大器46之内的数据寄存器，这能够减少数据传送所需要的时间，以及驱动数据线I/O所需要消耗的电力。

下面参考图5和图6，对作为本实施例的数据读出动作进行说明。

在这儿为了容易理解说明，考虑由与数据线BL2a相连接的存储单元M1′实施数据读出的场合。首先，在读出放大器46中的数据寄存器中读出与数据线BL2a相连接的数据传送线BL1a上的存储单元M1的数据。在这儿，存储单元M1形成在与存储单元M1′沿行方向相邻的位置处，并且为属于同一分割块的存储单元。这时，同时在读出放大器46′中的数据寄存器处，读出与数据传送线BL1ad相连接的写入顺序存储的单元中的数据(SE1)。在这时，读出数据判定用的阈值，可以为比状态“11”的阈值上限高且比状态“10”的阈值下限低的值。通过这种读出动作，可以调查或先行写入存储单元M1，或存储在读出放大器46′内的数据寄存器的，分割块内的存储单元M1的数据处于擦除的状态。

随后，通过利用控制电路40对46′和46中的数据实施判断，判断存储单元M1是否比存储单元M1′先行实施写入(SE2)。对于写入顺序存储的单元处于为状态“00”或状态“01”的写入状态的场合，或是分割块之内的存储单元M1的数据全部为位“11”、即擦除状态的场合，由于存储单元M1′写入之后不对存储单元M1实施写入操作，所以当读出判断阈值为第一设定值(SE4)时，对存储单元M1′实施读出(SE5)。第一读出阈值如图6所示，按照相邻存储单元为擦除状态“11”的存储单元的阈值分布，最好使其位于阈值分离宽度的大体中间位置处以便在阈值分离宽度中放入判定阀值。在另一方面，对于写入顺序存储的单元处于状态“11”的场合，而且分割块之内的存储单元M1处的数据中某一个位不处于擦除状态“11”的场合，在存储单元M1′写入之后是对存储单元M1实施写入的状态，所以当读出判断阈值为第二设定值(SE3)时，对存储单元M1′实施读出(SE5)。第二读出阈值可以如图6所示，假定依据SE10～SE15，向相邻存储单元M1′实施追加写入之后的该存储单元M1的阈值分布，最好使其位于阈值分离宽度的大体中间位置处以便在阈值分离宽度中放入判定阀值。由图6中可以明确获知，第二阈值比第一阈值上升ΔV。这一ΔV大约为(相邻存储单元在状态为“01”时的阈值)-(相邻存储单元在状态为“11”时的阈值)。

如上所述的读出、写入，不仅可以应用于对于相邻存储单元沿行方向、即存储单元M1′的存储单元M1，也可以应用于对于相邻存储单元沿列方向、即存储单元M1′的存储单元M0′和M2′，只要将所述写入顺序中有关存储单元M1部分改写为存储单元M0′或存储单元M2′，将数据线BL2x替换为数据线WL1、数据线BL1x替换为数据线WL0或WL2即可。

J.H.Chern在论文IEEE Electron Device Letters，13.No.1.pp.32-34(1992)中指出，沿源极、漏极共享方向相邻的电荷蓄积层间的容量C，当电荷蓄积层的厚度为T、电荷蓄积层间的间隔为S、电荷蓄积层沿源极/漏极方向上的长度为W时，如果隧道绝缘膜的厚度为电荷蓄积层间的间隔的1/10以下，与下式成比例，这是公知的。

$C\∝1.064\left(\frac{T}{S}\right){\left(\frac{T}{T+0.5S}\right)}^{0.695}+\left(\frac{W}{W+0.8S}\right){\left(\frac{T}{T+0.5S}\right)}^{0.804}$

对于上述公式中T＜0.5S的场合，电荷蓄积层的电场以源极/漏极层为终端，所以电荷蓄积层间的电容量表示仅小于{T/(T+0.5S)}项。与此相反，对于T＞0.5S的场合，源极/漏极对电荷蓄积层电场的屏蔽效果比较弱，所以和T＜0.5S的场合相比电荷蓄积层间的电容量将急剧上升，从而可能使相邻存储单元间的阈值变动增大。换句话说就是，在本发明中由于相邻的存储单元共享源极和漏极，所以在电荷蓄积层间的间隔S为电荷蓄积层厚度T的两倍以下时可以充分发挥其效果。

采用本实施例时可以获得的优点如下所示。

①在本实施例中对相邻存储单元的写入数据全部实施校验写入。因此，即使相邻存储单元实施写入之后，也可以将阈值分布保持在比较小的范围之内。

②在块初始擦除之后不需要对存储单元实施擦除处理，仅实施写入操作，所以可以将阈值分布保持在比较小的范围之内。因此，在将快速存储器中的阱电位回复至0V时，不再需要比较长的擦除时间之后的回复时间，所以可以实施高速写入操作。而且，不再需要使用在栅处施加负电压用的电路，所以可以使数据控制线驱动器2的电路和阱构造简单化。特别是当数据读出所需要的时间(period)为tR，包含校验的数据写入时间为tW，对暂时存储装置实施数据传送的传送时间为tt时，写入状态判断仅仅需要与tW相当的时间，所以可以在最大达(tR+2×tW+2×tt)的时间中实施写入操作。

③与如后所述的第二实施例中两页部分相比较，暂时存储装置可以为一页部分，所以可以进一步减小暂时存储装置的占有面积，并且可以减少电力消耗。

④与如后所述的第二实施例中的擦除场合相比较，在不实施写入的分割页，不施加擦除应力和再写入应力，所以可以获得具有更高可靠性的存储单元。

⑤与如后所述的第三实施例相比较，它还可以应用在一个存储单元中存储两值数据的场合。

⑥由于相对于分割部件分别设置有写入顺序存储的单元，所以可以在每个分割块中任意设定写入顺序，从而可以对阈值实施修正。

而且，写入顺序存储用的存储单元阵列7即使存储单元阵列1中的数据为两值以上的多值数据的场合，也可以对两值数据实施存储，从而可以获得足够的阈值安全系数，并且可以减少写入顺序存储用的存储单元阵列7的错误读出概率和数据破坏概率。

(第二实施例)

图7为表示作为本发明第二实施例的示意性方框图。

本实施例与第一实施例大体相同，仅仅是写入顺序存储的存储单元阵列7、读出放大器46、第二电压Vref产生电路(41e)的构成形式，以及相应的写入顺序与第一实施例有所不同。而且，在本实施例中与第一实施例中相同的部分，以及相同的电压关系均用相同的参考标号表示，所以在这儿省略了对它们的详细说明。

在图7中，数据输入输出连接线I/O或I/OB是与控制电路40相连接着的。而且连接着由控制电路40向控制衬底电压的电路的输出信号，并通过如后所述的SE126，控制实施弱擦除操作用的定时。

在下面的说明中，晶体管的导通状态(ON)，表示栅电极处施加有比晶体管阈值高的电压，从而使金属绝缘半导体场效应晶体管(MISFET)的源极和漏极处于导通的状态，晶体管的阻断状态(OFF)，表示在栅电极处施加有比晶体管阈值小的电压，从而使金属绝缘半导体场效应晶体管(MISFET)的源极和漏极处于阻断的状态。晶体管的阈值为流经源极和漏极间的电流为40毫微安(nA)×(沟道宽度)/(栅长)时的栅电压。而且在本实施例中，由于常规的互补型金属氧化物半导体(CMOS)的逻辑电路构成简单，所以取阈值为正值的晶体管为例进行说明，对于没有特别说明的场合，例如设位于0.5V～15V范围之内的Vcc正向电压为控制电压提供时，则逻辑为电位“H”，电路处于导通状态，例如设0V接地电压(GND)为控制电压提供时，则逻辑为电位“L”，电路处于阻断状态。不言而喻，即使采用阈值为负值的晶体管的场合，也可以使阈值包含在栅电压的变化范围之内。

在本实施例中，还可以使相邻存储单元实施写入之后的阈值，以及相邻存储单元处于擦除状态时的阈值一致，例如说统一为读出判断阈值。

下面参考图8和图9，对作为本实施例的数据写入动作进行说明。在这儿，实施数据写入的存储单元块，为可以通过例如擦除电荷蓄积层26上的电子等等公知的方式，对数据实施擦除的存储单元块。读出放大器46中的数据寄存器的初始值，设定成数据擦除状态。而且不难理解，通过使电压适当反转等等方式，可以方便地对状态“1”和“0”的条件实施反转。

下面参考图38中的参考标号，对存储单元进行说明。在这儿为了容易理解说明，仅考虑与数据线BL2a相连接的存储单元M1′实施四值数据写入的场合。

首先，在读出放大器46中的数据寄存器读出与数据传送线BL2a相邻接的数据传送线BL1a的存储单元M1中的数据。在这儿，存储单元M1形成在与存储单元M1′相邻的位置处，为属于同一分割块的存储单元，通过这种动作，同时也读出数据传送线BL1x(x＝a、b、c……k)的存储单元中的数据(SE120)。在这时，读出数据判定的阈值，可以为比状态“11”的阈值上限高且比状态“10”的阈值下限低的阀值，而且最好取为状态“11”的阈值上限和状态“10”的阈值下限之间大约一半处的阀值，最易于确保安全系数。

然后将连接线I/O预通电至电压Vcc之后，使属于分割页的读出放大器46中的晶体管Qxa处于导通状态(ON)，判断连接线I/O的电压例如设Vcc/2为阈值电压(SE121)。这时，对存储单元阵列1中属于分割页的全部比特为擦除状态“11”时的场合，则连接线I/O的输出为电位“H”、即为Vcc，即使一个存储单元已写入完状态时，则连接线I/O的输出为电位“L”，所以即使不一个一个调查读出放大器的状态，也可以快速地实施判断。

随后，在属于分割页的全部比特处于擦除状态的场合，由于相邻存储单元M1是不写入状态，而继续对存储单元M1′实施写入操作。换句话说就是，在读出放大器46的页寄存器处于擦除状态的初始值之后，将写入数据通过外部连接线I/O传送至目的分割页寄存器46处(SE132)，并且实施写入操作(SE133)。

在另一方面，在有用属于分割页记录的比特写入状态时，变为对相邻存储单元M1实施先行写入的状态。对于这种场合，对属于存储单元M1的一页数据实施读出(SE122)，并且在通过例如数据输入输出缓冲器45暂时传递并存储至暂时存储装置1之后(SE123)，对属于存储单元M1′的一页数据实施读出(SE124)，并且通过例如数据输入输出缓冲器45暂时传递并存储至暂时存储装置2处。

随后，对与存储单元M1和存储单元M1′相连接的数据选择线上的存储单元都实施弱擦除，降低其阈值(SE126)，存储单元M1由如图9中的一点划线所示的分布，变化为如实线所示的分布。这一阈值的下降量，为比相邻存储单元的阈值增大量最大值还要大的值。如果举例来说，作为SE126中的弱擦除方式，可以使与存储单元M1和存储单元M1′相连接的数据选择线保持为0V，使另一数据选择线处于浮置(floating)状态，并且可以通过在10微秒(μs)至1秒(s)之间使电压上升至5V到20V的方式，制作形成存储单元阵列1用的阱。

对于相应的分割页，对暂时存储装置2中的数据与写入数据取逻辑积，并存储在暂时存储装置2中(SE127)。在这时，对于非相应的分割页，则仍采用暂时存储装置1中的数据。

随后，通过数据输入输出缓冲器45将暂时存储装置2中的数据，传送至读出放大器46中的寄存器处后(SE128)，对于属于存储单元M1′的页，实施追加写入操作(SE129)。在这儿，图9表示是写入数据为四值数据时，存储单元M1的阈值分布。在SE129的程序之前，呈如图中实线所示的阈值分布，在SE129之后，由于电容耦合而使阈值部分上升，呈如图49中的虚线的、分布宽度更宽的阈值分布。在本实施例中，随后可通过数据输入输出缓冲器45，对在SE123由暂时存储在暂时存储装置1中的、包含一页的存储单元M1的数据实施传送(SE130)，并且可以通过对存储单元M1中的数据实施追加校验写入的方式，如图9中的一点划线所示、使阈值分布宽度的最大值大体保持一定且最低值上升，从而可以减小分布宽度(SE131)。采用如上所述的这种方式，可以使阈值分布大致等于相邻存储单元处于擦除状态时的阈值，写入相邻存储单元之后的阈值分布大体等于写入的阀值。

采用这种方式，可以增加写入状态时阈值分布的分布宽度，而且如使读出判定阈值根据先行写入标记变化，也可以确保阈值的电压安全系数。在这儿，SE129程序使存储单元的阈值变化量，由状态“11”一直变化至状态“01”。特别是对于擦除状态“11”，由于在测定正阈值用的读出放大器负侧阈值判定因动作点的变化而难以测定，所以需要扩大至2V以上。因此，由状态“11”至状态“01”时的阈值变化量相当大，为4V，与此相比，可以通过SE131程序使存储单元的阈值变化量减小至写入阈值分布宽度左右(<0.5V>，所以SE131对存储单元M1′阈值上升的影响减小至在先技术例的0.5V/4V～0.125倍以下，即可以将其抑制至非常小的值。

当然，在这儿表示的暂时存储装置1、2，也可以设置在半导体存储装置的外部，也可以是形成在数据线(I/O)的读出放大电路46之内的数据寄存器。但形成在数据线(I/O)的读出放大电路46之内的数据寄存器，能够减少数据传送所需要的时间和驱动数据线I/O所需要消耗的电力。

本实施例的读出动作与在先技术实例相同，所以在这儿省略了对它们的详细说明。

如上所述的读出、写入操作，不仅可以应用于相邻存储单元为行方向、即对存储单元M1′为存储单元M1的场合，也可以应用于相邻存储单元为列方向、即对存储单元M1′为存储单元M0和M2的场合，可以将所述写入顺序中的存储单元M1部分，改写为存储单元M0′或存储单元M2′，将数据线BL2x替换为数据线WL1、数据线BL1x替换为数据线WL0或WL2。

而且在本实施例中，由于对于分割块检测各相邻存储单元的写入状态，所以对每一个分割块的写入顺序实施任意设定，并且可以对阈值实施修正。

第二实施例除了具有与第一实施例相同的优点之外，还具有如下所示的优点。

①在本实施例中可以对相邻存储单元中的写入数据全部实施校验写入。因此即使在相邻存储单元实施写入后，也可以使阈值分布宽度保持为比较小的值。

②在本实施例中可以不根据相邻存储单元有无数据写入，使读出判断阈值保持为一定值。因此，能与在先技术例同样的高速实施读出操作。

③在本实施例中不需要设置有如第一实施例和如后所述的第三实施例中使用的写入顺序存储的存储单元阵列，所以可以进一步缩小电路面积。

④与如后所述的第三实施例相比较，本实施例还可以应用于一个存储单元中存储两值数据的场合。

当然，用本实施例的电路构成，用SE10～SE15对SE122～SE131实施替换，从而可以获得能够使用如图5所示的读出流程图的构成。

而且用第一实施例的电路构成，对SE10和SE122～SE131实施替换，也获得与在先技术实例相同的构成，对于这种场合，构成方面的优点分别与电路构成方面的优点相同，而对于读出、写入方面的优点，分别与利用程序说明过的优点相同。

(第三实施例)

图10表示作为本发明第三实施例用的示意性方框图。

本实施例与第一实施例大体相同，仅仅是第二电压Vref产生电路(41e)的构成形式，以及写入和读出程序与第一实施例有所不同。而且在本实施例中，不再需要将分割后的读出放大选择信号由校验控制电路4施加至列译码器48处，从而可以一并对读出放大选择信号实施施加。而且，本实施例中与第一实施例、第二实施例中相同的部分，以及相同的电压关系均已用相同的参考标号表示，所以在这儿省略了对它们的详细说明。

在本实施例中，是在一个存储单元中存储有两值以上的多个阈值，比如说为四值阈值，存储在一起的两个比特，可以相对于相邻存储单元一边实施校验一边实施每一比特的写入。采用这种方式，还可以对相邻存储单元电容耦合产生的阈值变化实施补偿。而且在本实施例中，还公开了读出放大电路46的一种具体构成形式。

图11表示作为第三实施例的读出放大器46的一个电路块例。

正如图11所示，这种读出放大器46主要由可数据再生的数据寄存器R1、R2，选择充电和放电电路，数据寄存器TR1和数据寄存器TR3构成。在这儿，由可数据再生的数据寄存器R1、R2至少具有两个电压稳定点，所以是一种可以将至少一个电压稳定点的电压施加至输入输出电压节点处，并且具有使所述输入输出节点处的电压反馈至所述电压稳定点功能的数据寄存器。这种数据寄存器还可以由如图12A～图12E所示的、呈逆向并联连接形式的反相器构成的触发器电路构成。在可数据再生的数据寄存器R1处还形成有形成数据输入、输出用的电压节点N3。也可以形成组成电压节点N3的反转输出的电压节点N4。而且，数据寄存器R1与控制数据保持用的信号Φ7相连接。数据寄存器TR3的输入、输出端子与数据寄存器R1相连接，并施加有数据寄存器TR3的数据输出控制信号Φ5。对于数据寄存器TR3的数据输入端子和输出端子分离的场合，也可以施加数据保持控制信号Φ6。

如上所述的电压节点N3，与选择充电和选择放电电路中的一个输入输出端相连接。选择充电和选择放电电路与数据寄存器TR1相连接，以便能够将电压节点N3的数据保持在数据寄存器TR1处。作为数据保持控制信号用的信号Φ4，以及作为数据寄存器TR1的数据输出控制信号的信号Φ3，被施加至数据寄存器TR1处。可以利用数据寄存器TR1中的保持数据，对电压节点N2的选择充电实施控制。在这儿，充电、放电用切换信号Φ2，以及对电压节点N2、电压节点N3实施导通、非导通控制用的信号Φ10，被施加至选择充电和选择放电电路处。通过使信号Φ2反转的方式，还可以利用数据寄存器TR1中的保持数据，对电压节点N2的选择放电实施控制。

通过电压节点N2对数据传送线BL1、BL2实施充电用的晶体管Q3，以及对充电实施控制用的信号Φ11，与电压节点N2相连接。电压节点N2还通过晶体管Q1、Q2与若干条数据传送线BL1、BL2相连接。在图11的晶体管Q1、Q2为与如图2所示的晶体管Q1x、Q2x(x＝a、b、c……k)相同的晶体管。与电压节点N2相连接的数据传送线的条数，为了防止沿数据选择线方向相邻的存储单元电容耦合影响可以是若干条，然而从地址编码的角度考虑最好为2ⁱ(i为正整数)个。

电压节点N2还通过晶体管Q5与电压节点N1相连接。晶体管Q5与控制其导通用的信号Φ9相连接。而且，电压节点N2还具有通过使与控制线sel1、sel2、信号Φ9、Φ11、Φ13、Φ3相连接的寄存器处于阻断状态的方式，对呈浮置状态的数据实施暂时存储的数据寄存器TR2的功能。为了能够确保更大的电容而具有良好的数据保持特性，在电压节点N2处还可以连接有电容为0.01微微法(pF)至10微微法(pF)的电容器C1。

电压节点N1与可实施数据再生的数据寄存器R2上的输入输出端子相连接。电压节点N1还通过晶体管Q4与共用数据线I/O相连接。这种晶体管Q4与如图2所示的晶体管Qxa(x＝a、b、c……k)相同，其共用数据线I/O沿数据选择线方向延伸，并且由多个读出放大电路共享。在如上所述的电路中，最好使信号Φ2～Φ7、信号Φ9～Φ11、控制线sel1、sel2沿数据选择线的方向延伸，并且由多个读出放大器46、46′共享。采用这种构成形式，可以减少对多个读出放大器46、46′实施控制用的信号线数目，进而减少布线以减小电路面积。晶体管Q4的输入信号Φ1还与列译码器相连接。

图12A～图12E示出了数据寄存器R1和R2的一种具体构成形式。在下面的说明中，表示信号Φ7由电位“L”变化为电位“H”的场合对电压节点N3的数据实施保持，并且在电位“H”的期间继续保持该数据的实例，然而不言而喻，通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，可以方便地构成在由电位“H”变化为电位“L”时能够对数据实施保持的实例。在下面说明中对反转信号，用在信号名之前添加斜线“/”表示的。

而且在图12A～图12E中，数据寄存器R2还可以用电压节点N1替换电压节点N3，用信号Φ8替换信号Φ7。这些是对反相器逆向并联连接而形成触发器电路，在图12A中，通过将信号Φ7作为SAP输入信号，将信号Φ7的反转信号作为SAN输入信号的方式，实施数据锁存。在图12A的用互补型金属氧化物半导体(CMOS)反相器作成的实例中，可以最大限度地减少晶体管数目，以减小电路面积。

在如图12B所示的构成实例是在反相器的电压节点N3侧使用块反相器的实例，它与如图12A所示构成实例相比，具有下述的两个优点。

①由于Φ7可以仅向Φ11和Φ10的栅电容实施充电，所以可以减少驱动信号线Φ7所需要的电流，进而可以采用比较细的信号线实施平面布置。而且，Φ7与栅输入连接，而不与组成电流或电压输出的源极/漏极相连接，所以与Φ7并联连接着的读出放大器的电位变动，不会通过Φ7传递至其他读出放大器处，从而可以实现稳定地动作。

②通过使Φ7处于电位“L”的方式，可以使电压节点N3处于浮置状态，而不随电压节点N4的电压产生变化，从而可以对电压节点N3的值实施锁存。

而且，图12C所示的构成实例，除了图12B的优点①外，还有以下优点，由于与Φ7相连接的晶体管Q11、Q12均由N沟道金属氧化物半导体(NMOS)构成，从而能以比面积比较大的P沟道金属氧化物半导体(PMOS)晶体管面积更小的面积构成读出放大器。而且对于信号Φ7为电位“L”的场合，可以阻断由Vcc处流动至接地点(GND)处的直流贯穿电流，从而可以减少电力消耗。

图12D除了图12B的优点以外，Φ7′也可以是与Φ7相同的信号。如果使Φ7′的信号由电位“L”高至电位“H”的上升比Φ7早，则电压节点N3首先处于浮置状态，从而可以对其输入数据实施锁存，与此相反，如果Φ7的信号由电位“L”至电位“H”的上升比信号Φ7′的早，则电压节点N4首先处于浮置状态，从而可以对电压节点N4的输入数据实施锁存。由于这种电路可以在电压节点N3或电压节点N4处于浮置状态时实施输入操作，所以如果采用如图13A、图13H～图13K所示的构成实例，可以使数据寄存器TR3中的数据稳定复原。而且使Φ7和Φ7′均为电位“L”的场合，还可以阻断由Vcc处流动至接地点(GND)处的直流贯穿电流，从而可以减少电力消耗。

图12E除了图12B的优点外，在使Φ7为电位“L”的场合，阻断由Vcc处流动至接地点(GND)处的直流贯穿电流，从而可以减少电力消耗。

对于数据寄存器R1、R2表示用互补型金属氧化物半导体(CMOS)反相器的例字，然而还可以使用由N沟道金属氧化物半导体(NMOS)形成的电可擦可编程型(EE)反相器、以及用替换P沟道金属氧化物半导体(PMOS)的高阻抗负载的反相器形成，具有这种构成形式的装置动作方式相类似，所以省略了对它们的详细说明。

图13A～图13K表示数据寄存器TR3的一个具体构成实例。在下面的说明中，表示信号Φ6由电位“H”变化为电位“L”时实施数据保持，并且在电位“L”期间继续保持该数据的实例，然而不言而喻，通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，也可以方便地构成能够在由电位“H”变化为电位“L”时实施数据保持的实例。在下面的说明中，表示以Φ5为电位“L”期间处于浮置状态，在为电位“H”期间实施数据输出的实例，然而不言而喻，通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，也可以方便地构成在由电位“H”变化为电位“L”时实施数据输出的实例。

如图13A～图13C所示的构成实例是与动态存储器相同的数据保持电路，Φ5与Φ6共享。正如该图所示，电位V1表示形成由Vdd处至接地点(GND)处之间的电压的电压节点。用这一电路可以保持作为电容器C2电荷量的数据。这些都可以用信号线数目和构成元件数目少的、更小的面积构成电路。

图13D～图13K所示的构成实例是取存储在晶体管Q7上栅电极处的电荷量作为数据，将其反转输出通过晶体管Q17、晶体管Q18实施输出的电路。正如该图所示，电位V1表示形成例如构成接地点(GND)的电压节点。通过采用这种电路构成形式，可以使数据的输入和输出相分离，从而不会对数据读出产生破坏，不再需要对读出破坏实施复原用的数据寄存器，并且可以容易地对输入和输出定时实施调整。而且，即使在保持数据为电位“H”的场合信号电荷消失，如将晶体管Q17的栅电极的节点保持在晶体管Q17的阈值之上，当在电位“H”时对Φ5实施读出时，可以使输出节点和节点V1保持在导通状态，进而可以获得更大的信号安全系数。

对于数据寄存器TR3可以采用如图12A～图12E所示的、可实施数据再生的数据寄存器电路构成，然而当采用如图13A～图13C所示的电路构成时，可以将构成晶体管数目减小至三个以下，电源线也可以用V1的一条，所以可以制作出更小的电路。

图14A～图14F表示选择充电和选择放电电路与数据寄存器TR1、即选择充电/放电电路10的一个具体构成实例。以下表示在Φ4和Φ12由电位“H”变化为电位“L”的场合实施数据保持，并且在电位“L”期间继续保持该数据的的实例，然而不言而喻，通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，还可以方便地构成在由电位“H”变化为电位“L”时实施数据保持的实例。以下表示在Φ3在为电位“L”期间处于浮置状态，在电位“H”期间实施数据输出的场合的实例，然而不言而喻，通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，也可以方便地构成在由电位“H”变化为电位“L”时实施数据输出的实例。而且表示在Φ2为电位“L”期间对电压节点N2实施选择放电、在Φ2为电位“H”期间对电压节点N2实施选择充电的场合。在这儿，作为Φ3，由于使晶体管Q20的阈值Vth的下降量减少，而将电压节点N2的电位一直充电至Vcc-Vth，所以最好在信号Φ3为电位“H”的场合下使电压为Vcc+Vth以上。

对于Φ10、Φ3、Φ4，还可以通过采用适当的信号反转电路和用p型晶体管替换n型晶体管的方式，方便地构成在由电位“H”变化为电位“L”时实施数据保持的实例。

这种电路首先考虑使Φ3、Φ4、Φ10、Φ12、Φ13、Φ14处于“L”的初始状态。连接线VBL处于Vcc。在图14A～图14D所示构成实例中的Φ4处，以及图14E、图14F所示构成实例中的Φ4和Φ14处施加“H”的脉冲，将电压节点N3处的数据传递至晶体管Q21上的栅电极处。随后，使Φ4和Φ14处于电位“L”。向图14C和图14D所示的构成实例中的Φ12处，以及图14F所示构成实例中的Φ4和Φ13处施加为电位“H”的脉冲，以便在与电压节点N3的电位无关的条件下，将电压节点N2处的数据传递至晶体管Q21的栅电极处。随后，使Φ12和Φ13处于电位“L”。然后，通过晶体管Q3将电压节点N2充电至Vcc之后，晶体管Q3导通，使Φ10处于电位“L”，从而使电压节点N2处于浮置状态，使数据寄存器TR2处于数据保持状态。通过使Φ10固定在电位“L”，使Φ2固定在0V或Vcc，使Φ3由电位“L”变化为电位“H”的方式，可以将保持在晶体管Q21栅电极的电荷量作为数据，并依据这一数据对电压节点N2实施充电、放电操作。这一动作被称为选择充电和选择放电。

图15A和图1513分别表示的是这种电路选择充电动作和选择放电时动作的逻辑图表。由粗线包围着的部分表示在电压节点N2的输出得到存储在晶体管Q21栅电极处的初始数据的反转。即表示通过实施选择放电动作，在图16所示的程序获得的数据反转信号。而且，在图16所示的程序中，如第一实施例中所述的那样，在使用格雷码确定四值阈值的逻辑值序号的场合，阈值由低的顺序依次为“11”、“10”、“00”、“01”，所以需要对作为后位比特的“0”、“1”的阈值顺序实施反转。通过采用作为本实施例的选择放电电路，可以用非常简单的电路构成，在读出放大器内46中高速进行在先技术实例所难以实现的反转。因此，可以减少通过实施数据反转用的数据输入输出缓冲器45朝向外部缓冲器实施数据传送所需要的时间，并且可以减少驱动数据线I/O所需要的电力消耗。

通过上面的说明不难理解，可以利用选择充电/放电电路10，将电压节点N2或电压节点N3的数据保持在晶体管Q21上的栅电极处，并且可以依据这一数据对节点N2实施选择充电和放电。而且，可以通过向如图14A～图14D所示构成实例中的Φ4处，以及如图14E、图14F所示构成实例中的Φ4和Φ14处施加为电位“H”的脉冲的方式，使节点N2与节点N3间处于导通状态。

下面为了简单起见，仅对元件数目最少的、如图14A所示的选择充电/放电电路10的动作形式进行说明。图14B可以实现与图14A相同的电路动作。图14C和图14D由于包含有如图14A和图14B所示的电路，所以不难理解当信号Φ12处于电位“L”时它们可以实现同样的动作。图14E、图14F由于Φ14通常处于电位“H”，所以向Φ13处施加与Φ10处相同的信号时，可以实现同样的动作。

然后图17表示，对数据寄存器R1和R2的数据内容实施交换的一个程序实例。在下面的说明中，所谓数据再生表示即使由一个稳定点将少量变动的电压施加至输入输出节点，也将所述输入输出节点处的电压反馈至所述稳定点处，能使逻辑信号振幅复原。在本实施例中用R1和R2实现。对于采用如图13A～图13K所示的、以及如图14A～图14F所示的数据寄存器电路，由于电源电压节点只有一个，所以不能够对二值数据实施再生。如图16和图17所示的程序，可以在不对数据寄存器TR3的保持数据都产生破坏的状态下实施。

下面使用由数据寄存器TR3至所谓数据寄存器R1的数据恢复的表现，但这意味着在数据寄存器TR3输出由于电荷泄露和阵列噪音等等而使输出逻辑振幅电压下降的电压的场合，利用数据寄存器R1实施数据再生，将数据保持在数据寄存器R1处。这是指使例如Φ7处于电位“L”而处于数据读出的状态，在Φ5处于“H”之后，可以通过使Φ7由电位“L”变化为电位“H”的方式，对数据寄存器TR3的数据实施保持用的程序。由数据寄存器R1至数据寄存器TR3处的数据传送表示这样的顺序，即在数据寄存器R1处于数据保持状态、即Φ7处于电位“H”状态下，通过使Φ6由电位“L”变化为电位“H”的方式传送，随后通过使信号Φ6由电位“H”变化为电位“L”，在数据寄存器R1存储与数据寄存器TR3独立数据。而且，所谓由数据寄存器R1至数据寄存器TR1处的数据传送，可以按下述顺序实施，首先在数据寄存器R1处于数据保持状态、即Φ7处于电位“H”的状态下，在使Φ4由电位“L”变化为电位“H”，使数据寄存器TR1的电位与数据寄存器R1的输出电位相等之后，使Φ4由电位“H”变化为电位“L”；而且所谓由数据寄存器R1至数据寄存器TR2处的数据传送，可以按下述顺序实施，首先在数据寄存器R1处于数据保持状态，即Φ7处于电位“H”的状态下，在使Φ10由电位“L”变化为电位“H”，使数据寄存器TR2的电位与数据寄存器R1的输出电位相等之后，使Φ7由电位“H”变化为电位“L”；所谓由数据寄存器TR2至数据寄存器R1处的数据传送，可以按下述顺序实施，首先使数据寄存器R1处于数据读出状态，即Φ7处于电位“L”的状态下，使Φ10由电位“L”变化为电位“H”，将数据寄存器TR2处的数据传送至电压节点N3处，随后使Φ7由电位“L”变化为电位“H”，而处于数据保持状态。

下面参考图18和图19，对作为本实施例的数据读出动作进行说明。

在本实施例中，是在一个存储单元中存储有两值以上的多个阈值，比如说为四值阈值，存储在一块的两个比特，可以在相邻存储单元一边实施校验一边实施每一比特的写入操作。因此正如图19所示，在实施擦除处理之后，将最初写入分割块的逻辑地址电路1的数据(第一比特)，与状态“11”和状态“00”的两值相对应地存储在相邻的两个单元中，同时对物理地址与逻辑地址的对应图表实施存储。随后，对于需要将数据(第二比特)写入至逻辑地址电路2处的场合，对所述存储单元的阈值实施追加写入。此时，如图19所说明的那样，根据追加比特进行写入，以使原来为状态“11”的存储单元成为“11”和“10”，而原来为状态“00”的存储单元成为“00”和“01”，从而全部成为“11”、“10”、“00”和“01”的四值数据。在下面为了容易理解说明，假定四值数据，在一次写入的二比特中，将在存储单元k1处实施写入的数据定义为后位比特，将在存储单元k2处实施写入的数据定义为前位比特。在第三实施例中，还可以设定写入顺序存储的存储单元阵列7中的数据内容，以便在逻辑阵列1先行写入时为“11”(未写入)，在逻辑阵列2先行写入时为“00”(写入)。在下面将实施所述物理地址与逻辑地址间变换后的地址表示为adda。这些逻辑地址重写的标记，可以用图2所示的单元平面配置，与第一实施例相类似的方式实现，若存储二值数据中的值“11”和“00”是充分的，与存储同一分割页的数据和列的数据的存储单元同时进行写入、读出和擦除，这是清楚的。用与逻辑地址重写标记相同的单元电路构成，形成表示块擦除处理之后是否实施写入状态的标记(初始写入标记)。这样设定，即将擦除后相应分割块中的相邻存储单元均未实施写入操作的场合为状态“11”(未写入)，将其中至少一个存储单元已经实施写入操作的场合为状态“00”(写入)。如果将这些标记分配给对逻辑地址重写标记与后位比特同时读出的存储单元阵列7，以及对初始写入标记与前位比特同时读出的存储单元阵列7，便可以用与存储单元阵列1完全相同构成，仅仅增加一条数据传送线即可以对一个分割块的信息实施存储，而不再需要新的存储单元和布线，从而可以使电路面积比较小。

对一个个数据的读出、写入以及校验动作的定时，可由例如由日本特开平7-182886号(美国专利US5452249)已公开，所以就省略。在本实施例中，由于可以将数据寄存器R1作为读出放大动作而用，将选择充电/放电电路10用于校验动作，所以通过数据读出动作而对数据寄存器R1、数据寄存器TR2的内容产生破坏，通过校验动作而对数据寄存器TR1的内容产生破坏，但不会对数据寄存器TR3和数据寄存器R2处的数据内容产生破坏。

由图18至图27的存储单元k1和k2为相邻的存储单元，表示将一块的2比特分别每1比特存储的存储单元，而且相邻的方向可以为行方向，也可以为列方向。

通过如图18的SE21所示的程序，依据位于阈值“11”和“10”之间的阈值判断值，对存储单元k1中的数据实施读出。在这时，读出数据判定用的阈值，可以如图19所示，可以是比状态“11”阈值上限高且比状态“10”阈值下限低的阀值，而且最好取为状态“11”阈值上限和状态“10”阈值上限大约一半处的值，以便能够方便地确保最大的安全系数。因此，该结果在存储单元具有比判断阈值高的阈值的场合，将电位“H”保持在数据寄存器R1处，在存储单元具有比判断阈值低的阈值的场合，将电位“L”，保持在数据寄存器R1处。

随后，通过读出放大电路46′或控制电路40生成与读出逻辑地址adda的“异”。在下面将通过图29，对这种电路进行说明。采用这种构成形式，可以在存储单元k1、k2处于擦除状态，和对逻辑地址1实施先行写入时读出地址为1的场合和对逻辑地址2实施先行写入时读出地址为2的场合，则其“异”为“1”(电位“L”)，从而可以将四值中的“11”、“10”作为“1”读出，将“00”或“01”作为“0”读出。可以利用SE30和SE31的程序，对存储单元k2接着对存储单元k1进行“00”与“01”之间阈值判定，这就容易地进行。与此相反，对逻辑地址1实施先行写入的时读出地址为2的场合和对逻辑端子电路2实施先行写入时读出地址为1的场合，则其“异”为“0”(电位“H”)，从而可以将四值中的“11”、“01”作为“1”读出，将“10”或“00”作为“0”读出。这时“10”和“00”的阈值为位于“11”和“01”阀值之间的阈值，所以可以在SE21将读出的数据保持在数据寄存器TR2处，在SE24将读出的数据保持在数据寄存器TR1处，随后如SE25表示通过选择放电，可在数据寄存器TR2为“11”或“01”的场合取出“1”(电位“L”)，在“10”或“00”的场合取出“H”。SE21、SE24、SE25是对存储单元k1实施数据读出用的程序，SE26～SE28是对存储单元k2实施数据读出用的类似程序，可以将这些数据保持在数据寄存器R1、R2处，并且可以依次通过晶体管Q4输出至连接线I/O处。

在这儿，当由SE25中数据寄存器R2的数据输出，和由SE26至SE27的程序在晶体管Q5处于阻断的状态下，可以同时进行，因此可以减少向外部数据读出所需要的时间。特别需要指出的是，当数据读出所需要的时间(period)为tR，数据输出至外部所需要的时间为tt2时，在一个块读出中能用最大时间为(4×tR+1×tt2)、或大于(2×tR+2×tt2)的时间进行读出。

下面参考图20～图27，对作为本实施例的数据写入顺序进行说明。

首先在SE32，将写入数据传送至数据寄存器TR3和数据寄存器R2处(SE32)。在下面的说明中设想在存储单元中已经写入有数据的场合，所以为了使用词更清楚，将在SE32传送的数据称为追加写入数据。这样，便可以与第一实施例、第二实施例不同，在写入动作程序开始时即对写入数据实施传送，从而可以缩短由写入动作开始至数据传送的时间。通过SE33、SE33′、SE34和SE35，使擦除之后数据为初始值的场合，和在逻辑地址1比逻辑地址2先行实施写入时追加写入数据的逻辑地址为1的场合，和在逻辑地址2实施先行写入时写入数据的逻辑地址的读出地址为2的场合，则异为“1”(电位“L”)。这时，总之可以将数据行分为k1和k2两组，并且将“0”作为“00”、将“1”作为“11”而实施校验写入。其中更详细程序在SE36表示，正如SE36所示，可以在对相邻存储单元k1和k2实施数据写入之后，分别对存储单元k1和k2实施校验读出，而且通过对存储单元k1和k2分别实施再次写入，即使由于相邻存储单元间的电容而使阈值变化的场合，也可以对相邻存储单元的阈值差实施修正、减小。特别是在擦除之后实施写入的场合，以及在相邻分割块的电容耦合比较小而可以忽视时写入的场合，只有因相邻存储单元间的电容耦合而使阈值变化的单元是实施写入的单元，通过减小校验电压步长，还可以将相邻存储单元间的阈值差修正减小到校验电压步长的程度。

在逻辑地址1比逻辑地址电路2先行实施写入时追加写入数据的逻辑地址为2的场合，和先行对逻辑地址2实施写入时追加写入数据的逻辑地址的读出地址为1的场合，则异为“0”(电位“H”)。在这儿，调查确认对相应分割块初始写入确认用的标记，在是初始写入操作的场合，可以将所述数据行分在k1和k2两组，可以将“0”作为“00”、将“1”作为“11”实施校验写入。对于其它场合，将数据行分为k1和k2两组，在实施写入的存储单元阈值为“11”的场合，可以依据追加写入数据“0”、“1”而变为“10”、“00”进行写入，在实施写入的存储单元阈值为“00”的场合，可以依据追加写入数据“0”、“1”而变为“00”、“01”，进而进行写入。这时，由于已经对“00”和“11”时的数据实施写入，所以将如图19所示，由于向“00”的数据的存储单元相邻的存储单元实施追加写入，会使阈值上升。然而在先技术例中的阈值上升值，最大为{(相邻存储单元为“01”时的阈值)-(相邻存储单元为“11”时的阈值)}×(比率常数)，而在本实施例中能抑制到最大为{(相邻存储单元为“10”时的阈值)-(相邻存储单元为“11”时的阈值)}×(比率常数)。

正如从SE37至SE42所示，在相邻存储单元k1实施一次数据写入之后，对存储单元k2实施校验写入，由于SE37和SE40产生的阈值上升部分，可以用SE38和SE40实施修正，所以和对存储单元k1实施校验写入、随后对存储单元k2实施校验写入的场合相比，可以减小阈值的偏差。通过使用如图20～图27所示的流程图，用图11的构成，便可以抑制由于相邻存储单元间的电容耦合而产生的阈值上升。

而且，存储单元k1和k2如存储单元M0和M1那样，由于沿内部结构的列方向相邻的存储单元适用本实施例，可以比在先技术进一步降低数据的写入错误。其原因将在下面给予说明。在先技术中存在有最低阈值为“11”的存储单元，考虑与该存储单元相邻的两个存储单元的阈值为Vthr的场合。在这儿考虑实施程序处理时，使Vthr阈值的数据选择线用Vpass的电压升压，使“11”阈值的数据选择线用比电压Vpass高的电压Vpgm升压，从而使“11”阈值的存储单元保持在非写入状态。这时，在阈值为Vthr的存储单元因数据选择线和隧道电位间的电容耦合使电位上升，与隧道处感应出的电荷之后到在Vpass升压的电位差成比例，即与(Vpass-Vthr)成比例。因此，如果Vthr越上升，则未被选择的存储单元隧道电位越下降，特别是电压Vthr为“10”状态的存储单元形成在状态为“11”的存储单元两侧时，如果将电压Vpgm施加在阈值为“11”的存储单元用的控制线处，就可能会产生写入误差。与此相对应的是，在本发明中利用一次连续的程序对存储单元k1和k2实施写入操作，所以能将写入之前的一个存储单元相邻的存储单元阈值为“01”的概率抑制到在先技术的1/2以下，因此与在先技术例的阈值写入法相比，也可以减少使数据控制线在升压至Vpgm时保持为非写入状态的存储单元的误写入。

图28表示本实施例使用的读出放大器46的整体电路图。该电路图的不同点在于，数据寄存器TR2的电压节点通过晶体管Q32分割成两部分，两条数据传送线分别与分割开的数据寄存器TR2相连接，在数据寄存器R1处还形成有与连接线I/O间实施输入输出用的晶体管Q4′，在数据寄存器R2与晶体管Q21间形成有信号Φ14。在该电路图，如果Φ17和Φ18处于电位“H”，Φ3、Φ4和Φ15处于电位“L”，Φ12和Φ6处于电位“H”，用和Φ5相同的信号实施驱动Φ14，Φ16和Φ1由列译码器给出的信号实施驱动，则实质上是和例如日本特开平7-182886号(美国专利US5452249)所公开的、由可实施每比特校验的两个读出放大电路并联连接而构成的电路相等效的，所以可以分别相对于数据传送线BLxa、BLxb(x＝1，2)，对二值数据实施同时写入、读出和擦除操作。

在另一方面，通过使Φ14和Φ16处于电位“L”，Φ15处于电位“H”，随着读出数据传送线信号Φ17和Φ18中的一个处于电位“H”、另一个处于电位“L”的方式，根据本实施例可以将如上所述的四值数据，读出、写入至两个数据传送线中，所以可以采用仅仅在例如日本特开平7-182886号(美国专利US5452249)所公开的构成上，添加六个晶体管、即晶体管Q32、Q19、Q22，与Φ17相连接的晶体管，与Φ18相连接的晶体管，以及晶体管Q24的方式，容易地构成一种可以减少由相邻存储单元电容耦合而产生的阈值变化的四值型半导体存储电路。

在本实施例中，图29表示与写入顺序存储的存储单元阵列7相连接的读出放大器46′的一种具体电路。由于本实施例的写入顺序判断结果可以利用数据寄存器R1读出，所以如图29所示，对数据寄存器R1的输出N3，以及获得其反转输出的N4，可以依据由控制电路40给出的信号通过晶体管Q40和Q41实施输出控制，从而可以形成由寻址缓冲器47给出的adda值和“异”，将输出输入至控制电路40处。这样，读出放大电路46′除了读出放大电路46外，还可以通过最低为六个的晶体管实现“异”的输出，从而可以以非常小的占用面积实现本发明。而且，由于可以采用与46相同的电路构成46′，所以可以使电路的定时设计容易，并且可以除了读出放大器46、46′中Φ1之外共享控制线，从而可以进一步减少布线面积。

如图11所示的读出放大器46′的构成，可以对R1、R2和TR3实施数据保持，并且可以独立地在I/O线读出R1和R2中的数据。在这儿由图18～图27所说明的条件分支，可以依据存储在46′的R1中的数据进行，所以除了朝向连接线I/O实施的数据输入输出之外，读出放大电路46和46′共享读出放大控制线，而且可以通过由控制电路40对晶体管Q40和Q41实施控制，利用共享信号对读出放大电路46和46′实施驱动，因此可以减少定时产生电路和布线占用的面积。

本实施例表示在实施擦除处理之后，将与最初写入至分割块中的逻辑地址电路1的数据(第一比特)，与“11”和“00”这两值相对应地存储在两个相邻存储单元中的实例，然而还可以采用如图30A所示的、将最初写入数据(第一比特)与“11”和“00”这两值相对应地存储在两个相邻存储单元中，而且使第二比特分别与“11”和“00”、“10”和“01”相对应的方法，或是采用如图30B所示的、将与最初写入数据(第一比特)与“11”和“00”这两值相对应地存储在两个相邻存储单元中，而使第二比特分别与“11”和“00”、“10”和“00”相对应的方法。而且，在图30A和图30B中，可以使第一比特的最大阈值为比“00”低的“10”，特别是存储单元k1和k2如存储单元M0和M1那样，是沿NAND构造内的列方向相邻的存储单元，通过实施本实施例的方式，可进一步降低数据的误写入。

图19、图30A和图30B表示判断阈值的设定值和阈值分布间的关系。例如在图19中，“00”阈值由于相邻存储单元电容耦合而产生的阈值上升为最大，所以阀值比“10”的阈值和“01”的阈值宽度更宽。因此，可以确保“00”的阈值和“01”的阈值的分离宽度，比“10”的阈值和“00”的阈值的分离宽度更大。

而且在图30A和图30B中，“10”的阈值由于相邻存储单元电容耦合而产生的阈值上升为最大，所以阀值比“00”的阈值和“01”的阈值宽度更宽。因此，可以确保“10”的阈值和“00”的阈值间的分离宽度，能够比“00”的阈值和“01”的阈值间的分离宽度更大。

如果采用本实施例，首先在所有块擦除后，将数据写入在adda为0的存储块后，用与所述存储块相同地址对与adda相当而地址比特不同的存储块中的数据实施读出时，不管擦除后如何，对与写入数据相同的数据实施读出。因此，即使不施加adda，也可以在擦除后对最初记录的数据实施读出。

而且不言而喻，本实施例具有第一实施例的②、④、⑥优点，并且具有第一实施例和第二实施例所共同具有的优点。

(第四实施例)

图33A、图33B表示作为本发明第四实施例中的存储单元构成。

本实施例采用MONOS型栅的NAND单元块，替换第一、第二和第三实施例中的由浮置型栅的NAND单元块。

如图33A、图33B所示的示意性剖面图，分别与沿如图32A、图32B所示的NAND单元块上的线A-A、线B-B的剖面图相对应。其平面图与图31B相同，所以在这儿给予了省略。

正如图33A、图33B所示，对由氮化硅(SiN)和氢氧化硅(SION)作为电荷蓄积层26的金属氧化物半导体型(MOS型)型晶体管而构成的非易失性存储单元M0～M15实施串联连接，使其一端部通过选择用晶体管S1与标记为BL的数据传送线相连接。另一端部通过选择用晶体管S2与标记为SL的共享源极线相连接。各个晶体管均形成在阱上。在图33A、图33B中，可以在硼杂质浓度为10¹⁴厘米^-3(cm^-3)～10¹⁹厘米^-3(cm^-3)之间的p型硅区域(半导体区域)23，通过例如说厚度为1毫微米(nm)～10毫微米(nm)的硅氧化膜，或是氮氧化物膜构成的隧道栅绝缘膜，形成厚度为3毫微米(nm)～50毫微米(nm)的、由氮化硅(SiN)、氢氧化硅(SION)构成的电荷蓄积层26。在这一电荷蓄积层26之上再通过由例如厚度为2毫微米(nm)～10毫微米(nm)的、由硅氧化膜构成的层间绝缘膜50，进而形成由例如多晶硅、或钨硅化物(WSi)和多晶硅的层叠构造，或是镍硅化物(NiSi)、钼硅化物(MoSi)、钛硅化物(TiSi)、钴硅化物(CoSi)和多晶硅的层叠构造组成的、厚度为10毫微米(nm)～500毫微米(nm)的控制栅27。这种控制栅27以用图31B中的相邻存储单元块49连接的方式，沿纸面左右方向一直延伸至块边缘，形成为数据选择线WL0～WL15及选择栅控制线SSL、GSL。而且，p型硅区域23最好能够通过n型硅区域22，与p型硅衬底21独立地施加电压，以便能够减小擦除时升压电路的负载，并且抑制所消耗的电力。本实施例中的栅形状，其p型硅区域23的侧壁是由绝缘膜24盖覆着的，所以该侧壁在形成浮置栅电极26之前并不会由于腐蚀而曝露，这可以防止栅电极26形成在比p型硅区域23下侧的位置处。因此，难以生成p型硅区域23和绝缘膜24边界的栅电场集中、阈值低下的寄生晶体管。由于不会产生的电场集中而产生的写入阈值下降现象、及所谓的旁路现象，所以能形成更高可靠性的晶体管。

在这种栅电极的两侧处，还形成有夹持着由厚度为5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜构成的侧壁绝缘膜43的、构成源极或漏极的n型扩散层28。利用这种扩散层28、电荷蓄积层26和控制栅27，可以形成M-ONO-S型的非易失电可擦可编程只读存储器(EEPROM)单元，电荷蓄积层26中栅长度为0.5微米(μm)以下至0.01微米(μm)以上。作为构成源极或漏极的n型扩散层28，可以按照其磷、砷、锑的表面浓度为10¹⁷厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)、深度为10毫微米(nm)～500毫微米(nm)的方式形成。这种n型扩散层28可以由相邻存储单元相互间共有，从而实现NAND连接。在图中参考标号27SSL、27GSL分别是与SSL、GSL相当的块选择线连接的栅电极，并且与所述MONOS型电可擦可编程只读存储器(EEPROM)中的控制栅电极形成在同一层中。栅电极可以通过由例如厚度为3毫微米(nm)～15毫微米(nm)的硅氮化膜或氮氧化物膜构成的栅绝缘膜25SSL、25GSL，形成与p型硅区域23相对的金属氧化物半导体型(MOS型)晶体管。在这儿，通过使栅电极27SSL、27GSL的栅电极长度比存储单元的栅电极长度更长，比如说为1微米(μm)以下至0.02微米(μm)以上的方式，可以确保块选择与非选择时具有比较大的导通、断开比，以便防止出现错误读出和误写入。

由形成在门电路27SSL单侧的构成源极或漏极的n型扩散层28d，可以通过接点31d与例如由钨和钨硅化物、钛、钛氮化物、或是铝等等构成的数据传送线36(BL)连接。在这儿，数据传送线36(BL)以用相邻的存储单元块相连接的方式，在图31B中，沿纸面上下方向一直形成至块边界。在另一方面，由形成在27SSL单侧的构成源极或漏极的n型扩散层28S，可通过接点31s与标记为SL的源极线连接。这种源极线SL以用相邻的存储单元块连接的方式，在31B中，沿纸面左右方向一直形成至块边界。当然，通过使n型扩散层28S沿纸面左右方向一直形成至块边界，也可形成源极线。在这儿标记为BL的接点、标记为SL的接点，可以使用例如在n型或p型涂布的多晶硅和钨、钨硅化物、铝(Al)、氮化钛(TiN)、钛(Ti)等等的导电性物质，并且将这些导电性物质填充入接点孔而构成的导电体区域。而且，在这些接点BL、接点SL与所述晶体管之间，也可以用例如由二摒化硅(SIO₂)和氮化硅(SiN)构成的层间绝缘膜128填充。而且，在接点BL的上部处，形成有由例如二氧化硅(SIO₂)、氮化硅(SiN)或多晶硅等等构成的绝缘膜保护层37，以及图中未示出的、由例如钨(W)、铝(Al)和铜(Cu)等等构成的上部布线。

如果采用本实施例，除了如图32A和图32B所示浮置栅型存储单元所具有的优点之外，由于使用MONOS型存储单元，所以还可以比浮置栅型电可擦可编程只读存储器(EEPROM)进一步使写入电压、擦除电压低电压化，而且即使为了使元件分离间隔比较窄而使栅绝缘膜厚度比较薄，也可以保持所需要的耐压性。因此，可以施加高电压以减少电路面积，从而可以进一步缩小芯片面积。

而且与浮置栅型存储单元相比较，由于可以将电荷蓄积层26的厚度减小至例如20毫微米(nm)以下，所以可以进一步缩小栅形成时的平面形状，提高栅电极的加工形状，进而可以提高层间绝缘膜128栅间的嵌埋量，进一步提高其耐压性。而且，由于不再需要形成栅电极用的工序和制作窄缝用的工序，所以可以进一步缩短制作工序。而且，电荷蓄积层26是绝缘体，可以将电荷捕获至一个一个的电荷陷阱处，所以使得电荷相对于放射线难以脱落，从而可以具有更强的耐压性。而且，即使使电荷蓄积层26的侧壁绝缘膜43薄膜化，也不会使捕获至电荷蓄积层26处的电荷全部逃逸，所以可以具有良好的电荷保持特性。由于电荷蓄积层26是按照与p型硅区域23配合无偏移的方式形成的，所以可以进一步使电荷蓄积层26与p型硅区域23的电容均匀化。采用这种构成形式，还可以降低存储单元电容间的偏差和存储单元间的电容偏差。

而且在如上所述的第一、第二和第三实施例的半导体存储装置中的存储单元也可以不是浮置栅型存储单元，而是采用由本实施例说明的MONOS型存储单元。

(第五实施例)

图34A～图34D表示本发明第五实施例的存储单元构造。

本实施例采用AND存储单元块，替换第一～第四实施例中的NAND存储单元块49。而且，与第一～第四实施例中相同的部分，以及相同的电压关系均已用相同的参考标号表示，并且省略了详细说明。

图34A为与49和49′相对应的AND存储单元块的电路图。图34A中的49表示存储数据的AND单元块49，与具有浮置栅的金属氧化物半导体型(MOS型)晶体管构成的非易失性存储单元M0～M15并联连接，而且其一端部还通过选择晶体管S1与标记为BL的数据传送线连接。另一端部通过选择晶体管S2与标记为SL的共用源极线连接。各个晶体管均形成在同一阱处。当取n为块指数(自然数)时，各个存储单元M0～M15中的控制电极，分别与标记为WL0～WL15的数据选择线相连接。为了与能够沿着数据传送线从多个存储单元块中选择出一个存储单元块并与数据传送线相连接，选择晶体管S1的控制电极还与块选择线SSL相连接。选择用晶体管S2的控制电极与块选择线GSL相连接，以形成所谓的AND存储单元块49(虚线所示的区域)。在本实施例中，表示在存储单元块49处连接有16＝2⁴个存储单元的实例，与数据传送线和数据选择线连接的存储单元可以为多个，然而从地址编码的角度看最好为2ⁿ个(n为正整数)。

图34B为AND单元块的平面图，图34C为沿图34B中的线34C-34C的剖面图，图34D为沿图34B中的线34D-34D的剖面图。特别是在图34B中，为了容易理解使存储单元的构造，仅示出了栅电极27之下的构造。在图34C和图34D中，可以通过例如厚度为3毫微米(nm)～15毫微米(nm)的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL构成的隧道栅绝缘膜，形成厚度为10毫微米(nm)～500毫微米(nm)的、由添加有18¹⁰厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)的磷或砷的多晶硅构成的电荷蓄积层26。这些，可以在未形成由硅氧化膜构成的元件分离用绝缘膜24的区域上，与p型硅区域23自对准地形成。

在其之上，还可以形成有由厚度为5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或由硅氧化膜/硅氮化膜/硅氧化膜构成的块绝缘膜50。这些例如在未形成由硅氧化膜构成的元件分离绝缘膜24的区域处，与p型硅区域23自对准地形成。而且，这可以在例如p型硅区域23处全面淀积有氮氧化物膜25和电荷蓄积层26之后，实施腐蚀图案化以到达p型硅区域23，进而实施例如深度为0.05微米(μm)～0.5微米(μm)的腐蚀，用嵌埋绝缘膜24形成。由于这种存储单元中的氮氧化物膜25和电荷蓄积层26没有台阶部分的平面整体形成，所以可以进行均匀性更高、特性一致的成膜。而且，存储单元部的层间绝缘膜56和n型扩散层28，可以在形成隧道绝缘膜25之前，预先在形成隧道型绝缘膜25的部分处形成由例如多晶硅等等材料构成的掩膜材料，并且在通过例如离子注入形成n型扩散层28之后，在整个区域处全面淀积层间绝缘膜56，用CMP和腐蚀背部，选择性去除与隧道型绝缘膜25相当部分的所述掩膜材料，自对准地形成。

可以形成由多晶硅，或钨硅化物(WSi)和多晶硅的层叠构造，或是钴硅化物(CoSi)和多晶硅的层叠构造构成的厚度为10毫微米(nm)～500毫微米(nm)的控制栅27。这种控制栅27可以与图34B中的相邻存储单元块相连接地，沿纸面左右方向一直形成至块边缘处，并形成为数据选择线WL0～WL15，以及数据选择栅控制线SSL、GSL。p型硅区域23最好能够通过n型硅区域22，与p型硅衬底21独立地施加电压，以便能够减小擦除时升压电路的负载，并且抑制所消耗的电力。

正如图34D所示，在与存储单元相当的D-D剖面图中，还在这些栅电极之下，形成有夹持着由厚度为5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜构成的层间绝缘膜56的、构成源极或漏极的n型扩散层28。利用这些扩散层28、电荷蓄积层26和控制栅27，可以形成以存储在电荷蓄积层处的电荷量作为信息量的浮置栅型电可擦可编程只读存储器(EEPROM)存储单元，该栅的长度可以为0.5微米(μm)以下至0.01微米(μm)以上。正如图34D所示，层间绝缘膜56最好按照盖覆着构成源极或漏极的扩散层28的方式，形成在沟道上，以便能够防止由于在源极/漏极端部的电场集中而导致的异常写入。这些n型扩散层28可以按照其磷、砷、锑的表面浓度为10¹⁷厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)、深度为10毫微米(nm)～500毫微米(nm)的方式形成。而且，这些n型扩散层28可由沿数据传送线BL方向相邻的存储单元所共享，而实现AND型连接。

在图中参考标号27SSL、27GSL分别是与SSL、GSL相当的块选择线相连接的栅电极，在块选择线部中26和27之间的层间绝缘膜50被剥离，在与电可擦可编程只读存储器(EEPROM)中的控制电极WL0～WL15同一层形成。这儿，如图34B和图34C所示，块选择用晶体管S1将扩散层28和28d作为源极/漏极，将27SSL作为栅电极形成为金属氧化物半导体场效应晶体管(MOSFET)，而且块选择用晶体管S2将扩散层28和28s作为源极/漏极，将27GSL作为栅电极形成为金属氧化物半导体场效应晶体管(MOSFET)。在这儿，栅电极27SSL、27GSL的栅长度比存储单元的栅电极长度更长，例如为1微米(μm)以下至0.02微米(μm)以上，可以确保块选择与非选择时具有比较大的导通、断开比，以防止出现错误读出和误写入。

本实施例如图34A～图34D所示，采用AND型存储单元，所以可以将存储单元块的串联阻抗减小至一定程度，从而对于多值化的场合也可以保持阈值的稳定。

在如上所述的第一、第二和第三实施例的半导体存储装置中的存储单元，也可以不采用NAND型存储单元，而是采用由本实施例说明的AND型存储单元。

(第六实施例)

图35A～图35D表示本发明第六实施例中的存储单元构造。

本实施例是将第五实施例说明过的、采用着浮置栅型的AND型单元块49，替换为采用非服务监视器(MONOS)型存储单元的AND型单元块。

图35A～图35D为分别与图34A～图34D相对应的AND单元块的电路图、平面图，以及其块选择栅部、存储单元部剖面图。

正如图35A所示，具有电荷蓄积层电极的由金属氧化物半导体型(MOS型)晶体管构成的非易失性存储单元M0～M15并联连接，而且其一端部通过块选择用晶体管S1与标记为BL的数据传送线连接。另一端部通过块选择用晶体管S2与标记为SL的共用源极线连接。各个晶体管均形成在同一阱上。当取n为块指数(自然数)时，各个存储单元M0～M15中的控制电极，分别与标记为WL0～WL15的数据选择线连接。为了从沿着数据传送线的多个存储单元块中选择出一个存储单元块并与数据传送线连接，块选择用晶体管S1的控制电极还与块选择线SSL连接。而且，块选择用晶体管S2的控制电极与块选择线GSL连接，以形成所谓的AND型存储单元块45(虚线所示的区域)。在本实施例中，块选择栅的控制布线SSL和GSL，可以用与存储单元用控制布线WL0～WL15同层的布线形成。在存储单元块49中块选择线最好至少为一条以上，并且在与数据选择线相同的方向形成，以实现高密度化。在本实施例中，表示在存储单元块49处连接有16＝2⁴个存储单元的实例，与数据传送线和数据选择线连接的存储单元可以为多个，从实施地址编码考虑最好为2ⁿ个(n为正整数)。

图35B为AND型存储单元块49的平面图，图35C为沿图35B中的线C-C剖开的剖面图，图35D为沿图35B中的线D-D剖开的剖面图。特别是在图35B中，为了容易理解存储单元的构造，仅示出了栅电极27之下的构造。正如图35C和图35D所示，可以通过例如厚度为0.5毫微米(nm)～10毫微米(nm)组成的硅氧化膜，或是氮氧化物膜25、25SSL、25GSL构成的隧道栅绝缘膜，形成厚度为4毫微米(nm)～50毫微米(nm)的、由例如硅氮化膜构成的电荷蓄积层26。在其之上，还可以通过由厚度为4毫微米(nm)～50毫微米(nm)的硅氧化膜、或氮氧化物膜构成的块绝缘膜50，形成有厚度为10毫微米(nm)～500毫微米(nm)的多晶硅层51。而且，这些可以在未形成由硅氧化膜构成的元件分离绝缘膜24的区域处，与p型硅区域23自对准地形成。这可以在p型硅区域23处全面淀积25、26、40、41之后，实施腐蚀图案化以到达p型硅区域23，进而实施比如说深度为0.05微米(μm)～0.5微米(μm)的腐蚀，以对绝缘膜24实施嵌埋来形成。由于25、26和40整体在台阶差非常小的平面形成，所以可以在进行均匀性更高、特性一致的制膜。而且，存储单元部的层间绝缘膜56和n型扩散层28，可以在形成隧道型绝缘膜25之前，在预先形成隧道型绝缘膜25的部分处形成由例如多晶硅等等材料构成的掩膜材料，并且在通过例如离子注入方式等等形成n型扩散层28之后，在整个区域处全面淀积层间绝缘膜56，通过CMP和回腐蚀等等方式，选择去除与隧道型绝缘膜25相当部分处的所述掩膜材料，自对准地形成。

可以形成由多晶硅，或钨硅化物(WSi)和多晶硅的层叠构造，或是钴硅化物(CoSi)和多晶硅的层叠构造构成的厚度为10毫微米(nm)～500毫微米(nm)的控制栅27。这种控制栅27可以与图35B中的相邻存储单元块相连接地，沿纸面左右方向一直形成至块边缘处，并形成数据选择线WL0～WL15，以及块选择栅控制线SSL、GSL。p型硅区域23通过n型硅区域22，与p型半导体衬底21独立地施加电压，以便能够减小擦除时升压电路的负载，并且抑制所消耗的电力。

正如图35D所示，在与存储单元相当的D-D剖面中，还在这些栅电极之下，形成有夹持着由厚度为5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜构成的层间绝缘膜56的、构成源极或漏极的n型扩散层28。利用这些扩散层28、电荷蓄积层26和控制栅27，可以形成以存储在电荷蓄积层处的电荷量作为信息量的非服务监视器(MONOS)型电可擦可编程只读存储器(EEPROM)，该栅的长度可以为0.5微米(μm)以下至0.01微米(μm)以上。正如图35D所示，层间绝缘膜56最好按照盖覆着构成源极或漏极的扩散层28的方式，形成在沟道上，以便能够防止由于在源极/漏极端部处的电场集中而导致的异常写入。这些n型扩散层28可以按照其磷、砷、锑的表面浓度为10¹⁷厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)、深度为10毫微米(nm)～500毫微米(nm)的方式形成。而且，这些n型扩散层28可由沿数据传送线BL方向相邻的存储单元共用，而实现AND型连接。

在图中参考标号27SSL、27GSL分别是与SSL、GSL相当的块选择线连接的栅电极，并且可以与所述MONOS型的电可擦可编程只读存储器(EEPROM)中的控制在线WL0～WL15形成在同一层中。在这儿如图35B和图35C所示，块选择用晶体管S1将扩散层28和28s作为源极/漏极，将27SSL作为栅电极形成为金属氧化物半导体型(MOS型)型的金属氧化物半导体场效应晶体管(MOSFET)，而且块选择用晶体管S2将扩散层28和28d作为源极/漏极，将27GSL作为栅电极形成为金属氧化物半导体型(MOS型)型的金属氧化物半导体场效应晶体管(MOSFET)。在这儿，栅电极27SSL、27GSL的栅长度比存储单元的栅电极长度更长，例如为1微米(μm)以下至0.02微米(μm)以上，可以确保块选择与非选择时的导通、断开比大，以防止错误读出和误写入。

本实施例具有第五实施例所具有的优点，即由于采用着AND存储单元，所以可以将存储单元块的串联阻抗减小至一定程度，从而对于多值化的场合也可以保持阈值的稳定。除此之外，由于采用MONOS型存储单元，所以与第五实施例中采用着浮置栅型电可擦可编程只读存储器(EEPROM)的场合相比，可以进一步使写入电压、擦除电压低电压化，而且即使为了使元件分离间隔比较窄而使栅绝缘膜厚度薄膜化，也可以保持耐压。因此，可以使施加高电压的电路面积减少，从而可以进一步缩小芯片面积。

而且与第五实施例相比较，由于可以将电荷蓄积层26的厚度减小至20毫微米(nm)以下，所以可以进一步缩小栅形成时的平面形状，提高栅电极的加工形状，进而可以提高层间绝缘膜的栅间的嵌埋量，进一步提高其耐压性。而且，由于不需要为形成浮置栅电极用的工序和制作窄缝用的工序，所以可以进一步缩短制作工序。而且，电荷蓄积层26是绝缘的，可以将电荷捕获至一个一个的电荷陷阱处，所以使得电荷相对于放射线难以脱落，从而可以具有更强的耐压性。而且，即使使电荷蓄积层26的侧壁绝缘膜43薄膜化，也不会使捕获至电荷蓄积层26处的电荷全部逃逸，所以可以维持良好的电荷保持特性。电荷蓄积层26能与p型硅区域23配合无偏移的方式形成，所以可以进一步使电荷蓄积层26与p型凹槽23的电容均匀化。采用这种构成形式，还可以降低存储单元电容偏差和存储单元间的电容偏差。

而且上所述的第一、第二和第三实施例的半导体存储装置中的存储单元不仅采用使用了浮置栅型存储单元的AND存储单元，而且也可采用由本实施例说明的、采用MONOS型存储单元的AND存储单元。

(第七实施例)

图36A～图36D表示本发明第七实施例中的存储单元构成。

本实施例将在第一～第四实施例中说明过的NAND单元块49，替换为NOR单元块。

图36A为NOR单元块的电路图。

正如图36A所示，具有电荷蓄积层电极的、由金属氧化物半导体型(MOS型)晶体管构成的非易失性存储单元M0～M15并联连接，而且其一端部与标记为BL的数据传送线连接。另一端部与共用源极线SL连接。在NOR存储单元块可利用一个晶体管形成为存储单元块49。各个晶体管均形成在同一阱上。各个存储单元M0～M15中的控制电极，分别与标记为WL0～WL15的数据选择线相连接。

图36B为NOR单元块的平面图，图36C为沿图36B中的线C-C的剖面图，图36D为沿图36B中的线D-D的剖面图。特别是在图36B中，为了容易理解存储单元的构造，仅示出了栅电极27下的构造。在图36C和图36D中，可以通过例如厚度为3毫微米(nm)～15毫微米(nm)构成的硅氧化膜，或是氮氧化物膜25构成的隧道栅绝缘膜，形成厚度为10毫微米(mm)～500毫微米(nm)的、由添加有10¹⁸厘米^-3(cm^-3)～10²¹厘米^-3(cm^-3)的磷或砷的多晶硅构成的电荷蓄积层26。这些，可以在未形成由硅氧化膜构成的元件分离绝缘膜24的区域处，与p型硅区域23自对准地形成。

在其之上，还可以形成有由厚度为5毫微米(nm)～30毫微米(nm)的硅氧化膜、或氮氧化物膜、或硅氧化膜/硅氮化膜/硅氧化膜构成的块绝缘膜50。这种块绝缘膜50可以在未形成有由硅氧化膜构成的元件分离用绝缘膜24的区域处，与p型硅区域23自对准地形成。

可以形成由多晶硅，或钨硅化物(WSi)和多晶硅的层叠构造，或是钴硅化物(CoSi)和多晶硅的层叠构造构成的厚度为10毫微米(nm)～500毫微米(nm)的控制栅27。这种控制栅27可以与图36B中的相邻存储单元块连接地，沿纸面左右方向一直形成至块边缘处，并形成为数据选择线WL0～WL2。p型硅区域23最好能够通过n型硅区域22，与p型半导体衬底21独立地施加电压，以便能够减小擦除时升压电路的负载，并且抑制所消耗的电力。

正如图36D所示，在与存储单元相当的D-D剖面图中，还在这些栅下，形成有夹持着由厚度为5毫微米(nm)～200毫微米(nm)的硅氮化膜或硅氧化膜构成的层间绝缘膜56的、构成源极或漏极的n型扩散层28。利用这些扩散层28、电荷蓄积层26和控制栅27，可以形成以存储在电荷蓄积层处的电荷量作为信息量的浮置栅型电可擦可编程只读存储器(EEPROM)存储单元，该栅的长度可以为0.5微米(μm)以下至0.01微米(μm)以上。正如图36B、图36D所示，和与连接线BL相连接的n型扩散层28d相对应n型扩散层28，可以构成为沿图36B的纸面左右方向延伸着的、与相邻存储单元连接的源极线SL。即使这种NOR型存储单元，由于夹持着连接线SL的、沿数据选择线方向相邻的存储单元电荷蓄积层间由绝缘膜形成，所以电荷蓄积层间的电容耦合会产生阈值变化。因此，如图36A的M0和M1所示对夹持着源极的两个相邻存储单元，可以在一个存储单元处存储入两值以上的多个阈值，比如说存储入四值阈值，将存储在一起的两个比特，对于相邻存储单元一边实施校验一边实施每一比特的写入，所以采用第三实施例的方法，还可以对由于相邻存储单元电容耦合产生的变化实施补偿。

而且，沿列方向相邻的两个存储单元之间还如图36A～图36D所示，由绝缘膜嵌埋，所以电荷蓄积层间的电容耦合会产生阈值变化。因此，如图33A的存储单元M1和M1′所示，对列方向相邻的两个存储单元，可以在一个存储单元处存储入两值以上的多个阈值，比如说存储入四值阈值，将存储在一起的两个比特，对相邻存储单元一边实施校验一边实施每一比特的写入，所以如果采用第三实施例的方法，还可以对由于相邻存储单元电容耦合产生的变化实施补偿。

如果采用如上所述第一～第七实施例的构造，即使在相邻存储单元实施数据写入之后，能实现比较窄小的阈值分布。因此，即使采用相同的最大阈值分布，也可以使与数据相对应的阈值分布间的分离电压幅度比较大，所以即使由于电荷保持特性恶化和温度变化而使阈值产生漂移，也可以减少由于不同数据阈值分布间的重叠而产生的数据破坏。

而且，可以将存储单元阈值分布的最大值设定的比在先技术更低。因此，由聚集电荷自身产生的电场比较小，从而能保持良好的电荷保持特性。在存储单元呈串联连接而形成的NAND型存储单元块中，对于在读出数据单元串联连接的存储单元，必需产生在栅处施加比阈值分布最大值更大的电压，但是可以降低所施加的电压成为可能。因此，通过重复读出操作，向电荷蓄积层注入负电荷而产生的阈值上升问题，但可以抑制这一问题，特别是能良好确保擦除状态为“11”时的阈值和状态为“10”时的阈值分离幅度。

而且，对于实施读出操作的场合，由于能够确保判断阈值和与数据相对应的阈值的比较大分离电压幅度，所以可以进一步减小错误读出频率，从而可以确保进行数据读出判断的栅驱动电压比较大。因此，在与数据相对应的阈值比判断阈值高时，可以使流经存储单元的电流基本保持一定，在与数据相对应的阈值比判断阈值低时，又可以使流经存储单元的电流增大，从而可以使读出速度高速化。

而且，即使电荷蓄积层间的电容即使由于尺寸变化和电压漂移而有所变化，由于对受到阈值变化影响的相邻存储单元进行校验数据再写入作，所以仍可以使阈值漂移较小地保持在一定的阈值范围之内。

而且，在本发明的构成，由于包含有在先技术中存储二值数据用的非易失性存储装置的构成要素，所以可以在不破坏在先技术中存储二值数据用的非易失性存储装置功能的基础上照样实施。

而且，对于第一实施例和第三实施例，相对于存储单元阵列，可以分割页追加沿行方向构成存储单元阵列用的存储单元和读出放大器。对于第二实施例，不再需要比在先技术进一步追加存储单元。因此对于全部实施例，不需要沿数据传送线的延伸方向追加存储单元，所以可以构成不会随沿数据选择线方向面积的增大而增大的电路。

而且对于第三实施例，在各读出放大器处还形成有暂时对写入数据实施保持的多个电路，所以和写入时由外部数据缓冲器随时向读出放大器传送数据的场合相比，可以提高速度、缩短布线长度，从而可以减少电力消耗。

上面是以第一～第七实施例对本发明进行说明的，然而本发明并不仅限于这些实施例。例如在上所述的实施形态表示与分割页相对应的实例，当然分割页也可以是一个。而且表示对沿行方向相邻的存储单元和沿列方向相邻的存储单元独立地进行阈值修正的实施例，然而也可以对沿列方向和行方向相邻的存储单元的双方一并实施阈值修正。

而且，在上面的实施例中主要使用n型金属绝缘半导体场效应晶体管(MISFET)作为开关元件，然而这些，若使栅输入反转，也可以对p型晶体管和n型晶体管实施替换。

而且，在上面的实施例中是以电可擦可编程只读存储器(EEPROM)构成非易失性半导体元件为例对本发明进行说明的，然而不言而喻，本发明的构成是由若干条数据选择线和若干条数据传送线构成的存储单元阵列，在存储单元的信息存储区域相互相邻的存储单元之间，利用存储在相邻存储单元处的信息，用存储单元信息受到干涉的构造是有效的。例如，即使不使用存储在电荷蓄积层处的信息、而是利用极化量、或反转来存储信息的强电解质体存储单元，由于在相邻存储单元产生根据极化方向的电场，所以本发明也适用。而且，即使用磁化方向或强度的强磁性体，由于相邻存储单元根据极化方向产生磁场，本发明也适用。

而且，元件分离膜和绝缘膜的形成方法本身除了可以使用将硅变换成硅氧化膜和硅氮化膜的方法之外，例如还可以采用例如向淀积的硅实施氧离子注入的方法，和使淀积的硅材料氧化的方法等等。而且电荷蓄积层26还可以采用例如二氧化钛(TiO₂)和三氧化二铝(Al₂O₃)或钽氧化膜、钛酸锶和钛酸钡、钛酸锆铅，以及它们的叠层膜等等。

而且，作为实施形态，作为半导体衬底21设想为p型硅衬底，但也可以是n型硅衬底和硅绝缘体(SOI)衬底上的硅绝缘体(SOI)硅层，或是硅锗(SiGe)混合晶体、硅锗碳(SiGeC)混合晶体等等包含有硅的单晶半导体衬底。

而且，本发明是对在p型硅区域23上形成n型金属氧化物半导体场效应晶体管(MOSFET)为例进行说明的，然而本发明还可以置换成在n型硅区域23上形成p型金属氧化物半导体场效应晶体管(MOSFET)，对于这种场合，可以将上述实施例中的n型替换为p型，p型替换成n型，而且还可以采用例如铟(In)、钯(b)等等对所述实施例中作为渗杂物质的砷(As)、磷(p)、锑(Sb)实施替换。

而且，本发明中的栅电极27还可以采用例如硅(Si)半导体、硅锗(SiGe)混合晶体、硅锗碳(SiGeC)混合晶体、钛硅化物(TiSi)、镍硅化物(NiSi)、钴硅化物(CoSi)、钽硅化物(TaSi)、钨硅化物(WSi)、钼硅化物(MoSi)等等的硅化物和多晶硅化物，以及例如钛(Ti)、铝(Al)、铜(Cu)、氮化钛(TiN)、钨(W)等等的金属制作，并且可以采用多晶材料制作，也可以是这些材料构成的叠层构造。而且，还可以采用例如非晶硅、非晶硅锗(SiGe)混合晶体、非晶硅锗碳(SiGeC)混合晶体，也可以是这些材料构成的叠层体构造。而且不言而喻，即使电荷蓄积层26形成点状也不介意，也可以应用本方法。

而且，本领域的普通技术人员可以在不脱离本发明主题和范围的前提下，可以进行种种不同的变形实施。

而且，如上所述的各实施例可以单独实施，也可以组合实施。

而且，上所述各实施例包含各阶段的发明，通过各实施例公开的若干构成要素的适当组合，还可以提取各阶段的发明。

参考上面的说明，本领域的普通技术人员可以获知本发明的其它优点和实施例。因此，本发明的请求保护范围并不仅限于由这些实施例构成的具体构成形式。本领域的普通技术人员可以在不脱离本发明的主题和范围内，对各个细部进行多种形式的改动，而本发明的主题和范围是由附交的权利要求和它们的等价物限定着的。

Claims (58)

1.一种半导体存储装置的数据写入方法，所述半导体存储装置具有至少包含有一个第一存储单元的、可实施数据再次写入操作的第一存储单元块，以及至少包含有一个与第一存储单元相邻的第二存储单元的、可实施数据再次写入操作的第二存储单元块，其特征在于这种数据写入方法包括：

在对所述第一存储单元实施数据写入之后，读出该第一存储单元中的数据并暂时保存；

对所述第二存储单元实施数据写入；

在对所述第二存储单元实施数据写入之后，对所述第一存储单元的数据实施判断；以及

当所述判断结果为所述第一存储单元数据未到达时，对所述第一存储单元再次写入被暂时保存的所述第一存储单元的数据。

2.如权利要求1所述的半导体存储装置的数据写入方法，其特征在于所述第一、第二存储单元分别具有与需保持的数据相对应地实施电荷注入或放出的电荷蓄积层，并且将二值以上的数据作为电荷量实施存储。

3.如权利要求1所述的半导体存储装置的数据写入方法，其特征在于所述第一、第二存储单元分别具有与需保持的数据相对应地实施电荷注入或放出用的电荷蓄积层，并且将二值数据作为电荷量实施存储；

而且对于由外部施加的三值以上的数据，分别与所述第一、第二存储单元中的二值数据相对应地实施存储。

4.一种半导体存储装置的数据写入方法，所述半导体存储装置具有至少包含有两个彼此相邻的、呈串联连接或并联连接的第一存储单元和第二存储单元的、可实施数据再次写入操作的存储单元块，其特征在于这种数据写入方法包括：

在对所述第一存储单元实施数据写入之后，读出该第一存储单元中的数据并暂时保存；

对所述第二存储单元实施数据写入；

在对所述第二存储单元实施数据写入之后，对所述第一存储单元的数据实施判断；以及

当所述判断结果为所述第一存储单元数据未到达时，对所述第一存储单元再次写入被暂时保存的所述第一存储单元的数据。

5.如权利要求4所述的半导体存储装置的数据写入方法，其特征在于所述第一、第二存储单元分别具有与需保持的数据相对应地实施电荷注入或放出的电荷蓄积层，并且将二值以上的数据作为电荷量实施存储。

6.如权利要求4所述的半导体存储装置的数据写入方法，其特征在于所述第一、第二存储单元分别具有与需保持的数据相对应地实施电荷注入或放出的电荷蓄积层，并且将二值的数据作为电荷量实施存储；

而且对于由外部施加的三值以上的数据，分别与所述第一、第二存储单元中的二值数据相对应地实施存储。

7.一种半导体集成电路装置，其特征在于具有：

可实施数据再次写入的第一存储单元块，所述第一存储单元块至少具有一个第一存储单元；

可实施数据再次写入的第二存储单元块，所述第二存储单元块至少具有一个与所述第一存储单元相邻接的第二存储单元；

第一数据传送线，所述第一数据传送线与所述第一存储单元块直接连接，或是通过对所述第一存储单元块实施选择的选择部件与所述第一存储单元块电连接；

第二数据传送线，所述第二数据传送线与所述第二存储单元块直接连接，或是通过对所述第二存储单元块实施选择的选择部件与所述第二存储单元块电连接；

充电电路，所述充电电路用于对所述第一数据传送线和所述第二数据传送线中的任一个实施充电；

第一数据保持电路，所述第一数据保持电路至少具有两个电压稳定点；

第二数据保持电路，所述第二数据保持电路与所述第一数据保持电路电连接；

第三数据保持电路，所述第三数据保持电路与所述第一数据保持电路电连接；

充电和放电电路，所述充电和放电电路依据保持在所述第三数据保持电路中的数据对第一电压节点实施充电或放电；

第一连接电路，所述第一连接电路使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接；

第四数据保持电路，所述第四数据保持电路至少具有两个电压稳定点；

以及第二连接电路，所述第二连接电路使所述第四数据保持电路与所述第一电压节点电连接。

8.如权利要求7所述的半导体集成电路装置，其特征在于所述半导体集成电路装置还具有：

沿与所述第一、第二数据传送线正交的方向配置且沿与所述第一、第二数据传送线正交的方向延伸的多条数据输入输出线；

以及使所述数据输入输出线与所配置的多个半导体集成电路装置中每一个所包含的第四数据保持电路电连接的第三连接电路。

9.如权利要求7所述的半导体集成电路装置，其特征在于所述半导体集成电路装置还具有：

沿与所述第一、第二数据传送线正交的方向配置且对所配置的多个半导体集成电路装置中每一个所包含的第一、第二、第三、第四数据保持电路以及充电和放电电路实施控制用的多条控制线，而且这些控制线由所配置的多个半导体集成电路装置共用。

10.如权利要求9所述的半导体集成电路装置，其特征在于所述第一、第二数据传送线分别为两条。

11.如权利要求9所述的半导体集成电路装置，其特征在于所述第一、第二数据传送线分别为四条。

12.如权利要求7所述的半导体集成电路装置，其特征在于所述第一数据保持电路和所述第四数据保持电路分别为反相器逆向并联连接构成的触发器电路。

13.如权利要求7所述的半导体集成电路装置，其特征在于包含在所述第二数据保持电路中的晶体管数目，比包含在所述第一数据保持电路中的晶体管数目和包含在所述第四数据保持电路中的晶体管数目少。

14.如权利要求7所述的半导体集成电路装置，其特征在于在对所述第一存储单元实施数据写入之后，对所述第二存储单元实施数据写入，不对所述第一、所述第二存储单元同时实施数据写入。

15.如权利要求7所述的半导体集成电路装置，其特征在于所述第三数据保持电路的数据输入端子，通过第四连接电路与所述第一数据保持电路电连接；

而且所述第一电压节点通过第五连接电路与所述第一数据保持电路电连接。

16.如权利要求15所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极通过所述第四连接电路与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少具有两个稳定值的第三电压节点连接。

17.如权利要求15所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极通过所述第四连接电路与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少具有两个稳定值的第三电压节点连接。

18.如权利要求7所述的半导体集成电路装置，其特征在于所述第三数据保持电路的数据输入端子，通过第六连接电路与第二电压节点电连接；

而且所述第二电压节点通过第七连接电路与所述第一电压节点电连接，同时通过第八连接电路与所述第一数据保持电路电连接。

19.如权利要求18所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第二电压节点电连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少具有两个稳定值的第三电压节点连接。

20.如权利要求18所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第二电压节点电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少保持两个稳定值的第三电压节点连接。

21.如权利要求7所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少保持两个稳定值的第三电压节点连接。

22.如权利要求7所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少保持两个稳定值的第三电压节点连接。

23.如权利要求7所述的半导体集成电路装置，其特征在于第一、第二存储单元分别将三值以上的数据作为逻辑值实施存储。

24.如权利要求7所述的半导体集成电路装置，其特征在于第一、第二存储单元分别为具有至少一个电荷蓄积层和控制栅的场效应晶体管。

25.如权利要求24所述的半导体集成电路装置，其特征在于第一、第二存储单元分别将四值以上的数字数据作为逻辑值、并且按照蓄积在所述电荷蓄积层的电荷量的大小实施存储，在数字数据按照所述电荷量顺序排行的场合，每对相邻数字数据之间对于电荷量实施一个比特的比特反转。

26.如权利要求24所述的半导体集成电路装置，其特征在于所述场效应晶体管分别形成在相同导电类型的阱上。

27.如权利要求26所述的半导体集成电路装置，其特征在于所述场效应晶体管在写入动作中使用FN隧道电流。

28.如权利要求24所述的半导体集成电路装置，其特征在于所述电荷蓄积层包含有硅氮化物。

29.如权利要求28所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别使多个源极和漏极串联连接，并且分别在多个存储单元之内使相邻电荷蓄积层的间隔为所述电荷蓄积层厚度的两倍以下。

30.如权利要求24所述的半导体集成电路装置，其特征在于所述电荷蓄积层为包含有多晶硅的浮置栅电极。

31.如权利要求30所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别使多个源极和漏极串联连接，并且分别在多个存储单元之内使相邻电荷蓄积层的间隔为所述电荷蓄积层厚度的两倍以下。

32.如权利要求30所述的半导体集成电路装置，其特征在于在所述第一存储单元的电荷蓄积层与所述第二存储单元的电荷蓄积层之间，仅形成有绝缘物。

33.一种半导体集成电路装置，其特征在于具有：

可实施数据再次写入操作的存储单元块，所述存储单元块具有至少包含有两个彼此相邻的、呈串联连接或并联连接的第一存储单元和第二存储单元；

数据传送线，所述数据传送线与所述存储单元块直接连接，或是通过对所述存储单元块实施选择用的选择部件与所述存储单元块电连接；

充电电路，所述充电电路对所述数据传送线实施充电；

第一数据保持电路，所述第一数据保持电路至少具有两个电压稳定点；

第二数据保持电路，所述第二数据保持电路与所述第一数据保持电路电连接；

第三数据保持电路，所述第三数据保持电路与所述第一数据保持电路电连接；

充电和放电电路，所述充电和放电电路依据保持在所述第三数据保持电路的数据对第一电压节点实施充电或放电；

第一连接电路，所述第一连接电路使所述第一电压节点与所述数据传送线电连接；

第四数据保持电路，所述第四数据保持电路至少具有两个电压稳定点；

以及第二连接电路，所述第二连接电路使所述第四数据保持电路与所述第一电压节点电连接。

34.如权利要求33所述的半导体集成电路装置，其特征在于所述半导体集成电路装置还具有：

沿与所述数据传送线正交的方向配置且沿与所述数据传送线正交的方向延伸的多个数据输入输出线；

以及使所述数据输入输出线与所配置的多个半导体集成电路装置中每一个所包含的第四数据保持电路实施电连接的第三连接电路。

35.如权利要求33所述的半导体集成电路装置，其特征在于所述半导体集成电路装置还具有：

沿与所述数据传送线正交的方向配置且对所配置的多个半导体集成电路装置中每一个所包含的第一、第二、第三、第四数据保持电路以及充电和放电电路实施控制用的多个控制线，而且这些控制线由所配置的多个半导体集成电路装置共用。

36.如权利要求35所述的半导体集成电路装置，其特征在于所述数据传送线为两条。

37.如权利要求35所述的半导体集成电路装置，其特征在于所述数据传送线为四条。

38.如权利要求33所述的半导体集成电路装置，其特征在于所述第一数据保持电路和所述第四数据保持电路分别为反相器逆向并联连接着的触发器电路。

39.如权利要求33所述的半导体集成电路装置，其特征在于包含在所述第二数据保持电路中的晶体管数目，比包含在所述第一数据保持电路中的晶体管数目和包含在所述第四数据保持电路中的晶体管数目少。

40.如权利要求33所述的半导体集成电路装置，其特征在于在对所述第一存储单元实施数据写入之后，对所述第二存储单元实施数据写入，不对所述第一、所述第二存储单元同时实施数据写入。

41.如权利要求33所述的半导体集成电路装置，其特征在于所述第三数据保持电路中的数据输入端子，通过第四连接电路与所述第一数据保持电路电连接；

而且所述第一电压节点通过第五连接电路与所述第一数据保持电路电连接。

42.如权利要求41所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极通过所述第四连接电路与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少保持两个稳定值的第三电压节点连接。

43.如权利要求41所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极通过所述第四连接电路与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少保持两个稳定值的第三电压节点连接。

44.如权利要求33所述的半导体集成电路装置，其特征在于所述第三数据保持电路的数据输入端子，通过第六连接电路与第二电压节点电连接；

而且所述第二电压节点通过第七连接电路与所述第一电压节点电连接，同时通过第八连接电路与所述第一数据保持电路电连接。

45.如权利要求44所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第二电压节点连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少保持两个稳定值的第三电压节点连接。

46.如权利要求44所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第二电压节点电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少保持两个稳定值的第三电压节点连接。

47.如权利要求33所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端与所述第一电压节点连接，另一端通过第二开关部件与至少保持两个稳定值的第三电压节点连接。

48.如权利要求33所述的半导体集成电路装置，其特征在于所述第三数据保持电路包含有具有控制电极和电流通路的第一开关部件；

所述第一开关部件的控制电极与所述第一数据保持电路电连接；

所述第一开关部件电流通路的一端通过第二开关部件与所述第一电压节点连接，另一端与至少保持两个稳定值的第三电压节点连接。

49.如权利要求33所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别将三值以上的数据作为逻辑值实施存储。

50.如权利要求33所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别为具有至少一个电荷蓄积层和控制栅的场效应晶体管。

51.如权利要求50所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别将四值以上的数字数据作为逻辑值、并且按照蓄积在所述电荷蓄积层中电荷量的大小实施存储，在数字数据按照所述电荷量顺序排行的场合，每对相邻数字数据之间对于电荷量实施一个比特的比特反转。

52.如权利要求50所述的半导体集成电路装置，其特征在于所述场效应晶体管分别形成在相同导电类型阱的上。

53.如权利要求52所述的半导体集成电路装置，其特征在于所述场效应晶体管在写入动作中使用FN隧道电流。

54.如权利要求50所述的半导体集成电路装置，其特征在于所述电荷蓄积层包含有硅氮化物。

55.如权利要求54所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别使多个源极和漏极串联连接，并且分别在多个存储单元之内使相邻电荷蓄积层的间隔为所述电荷蓄积层厚度的两倍以下。

56.如权利要求50所述的半导体集成电路装置，其特征在于所述电荷蓄积层为包含有多晶硅的浮置栅电极。

57.如权利要求56所述的半导体集成电路装置，其特征在于所述第一、第二存储单元分别使多个源极和漏极串联连接，并且分别在多个存储单元之内使相邻的电荷蓄积层与所述第二存储单元的电荷蓄积层间的间隔为所述电荷蓄积层厚度的两倍以下。

58.如权利要求56所述的半导体集成电路装置，其特征在于在所述第一存储单元的电荷蓄积层与所述第二存储单元的电荷蓄积层之间，仅形成有绝缘物。

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