CN1263136C - 非易失性半导体存储器 - Google Patents

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Abstract

一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片；设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上述第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线和写入校验用数据线为上述第1和第2非易失性存储片共有；与上述读取用数据线连接的读取用传感放大器；与上述写入校验用数据线连接的写入校验用传感放大器；以及与上述写入校验用数据线连接的写入电路。

Description

非易失性半导体存储器
(相关申请的交叉参考)
本申请基于并要求以下优先权：2001年8月31日递交的在先日本专利申请No.2001-265022，其全部内容在此引入作为参考。)
技术领域
本发明涉及快闪存储器等非易失性半导体存储器，更具体是涉及多个片(bank)结构、具有页读取功能的非易失性半导体存储器。
背景技术
作为一种非易失性存储器公知的有快闪存储器。图1是上述快闪存储器的存储器单元的截面图。该存储器单元(存储器单元晶体管)由具有夹有绝缘膜层积浮棚极FG和控制棚极CG的、所谓的堆积门结构的MOSFET构成。即，该例中，在p型半导体衬底100形成n阱区域(N-well)101，在该n阱区域101中形成p阱区域(P-well)102。在上述p阱区域102的表面区域形成作为上述MOSFET的漏极区域工作的n+型杂质扩散区域103、作为源极区域工作的n+型杂质扩散区域104以及p+型杂质扩散区域105。在上述杂质扩散区域103、104间的衬底100上分别层积棚极绝缘膜106、浮栅极FG、绝缘膜107、以及控制棚极CG。另外，在上述n阱区域101的表面区域设置有n+型杂质扩散区域108，该杂质扩散区域108与上述杂质扩散区域104和杂质扩散区域105连接。另外，在上述衬底100的主表面设置有p+型杂质扩散区域109，该区域109与接地点连接。
上述存储器单元晶体管根据存储在浮栅极FG的电子数，从控制栅极CG看的阈值电压变化，对应该阈值电压的变化存储数据“0”或“1”。
图2抽出矩阵状配置上述存储器单元晶体管而成的存储器单元阵列的一部分进行展示。各存储器单元晶体管MC的控制栅极与字线WL0至WLn的各行连接。各存储器单元晶体管MC的漏极与位线BL0至BLm的各列连接，源极与接地点Vss(源极线)公共连接。
图3示出上述图1所示的存储器单元晶体管的控制棚极电压(Gate voltage)和漏极电流(Drain current of memory cell transistor)的关系。在此，将存储在浮栅极FG的电子数较多的状态(即，存储器单元晶体管的阈值Vt高的状态)定义为数据“0”，将相反状态定义为数据“1”。数据的读取、擦除、以及写入的偏置条件如下表1所示。
[表1]
  读取   编程   擦除
  Vg   5V   9V   -7V
  Vd   1V   5(“0”)0(“1”)   浮
  Vs   0V   0V   10V
数据的读取是通过对存储器单元晶体管的漏极施加电压Vd(＝1V)、对源极施加电压Vs(＝0V)、对控制栅极CG施加电压Vg(＝5V)进行的，利用是否流过单元电流Icell来判断存储的数据“1”、“0”。
另外，擦除是对共有源极和p阱区域102的多个存储器单元统一进行的。在设定漏极浮状态、源极电压Vs＝10V、控制栅极电压Vg＝-7V时，由F-N隧道现象，电子从浮栅极FG流向衬底，将擦除对象的所有存储器单元设定为数据“1”。
与此不同，写入是按位进行的。在设定源极电压Vs＝0V、控制栅极电压Vg＝9V的状态下，将写入“0”的单元的位线偏置成5V(漏极电压Vd＝5V)，将信道热电子现象产生的高能量电子注入浮栅极。此时，若将希望依然为“1”的单元的位线设定为0V(漏极电压Vd＝0V)，则不产生电子的注入，阈值电压Vt不变。
接着，为了确认写入或擦除，进行写入校验或擦除校验。写入校验是将控制栅极电压Vg设定为比读取时的电压高的电压Vpv并读取“0”。在交互进行写入和写入校验，在写入对象的所有单元为“0”时结束写入工作。擦除也同样是进行将比读取时的电压低的电压Vev提供给控制栅极CG并读取“1”的擦除校验，充分确保单元电流Icell。像这样，单元的字线电压根据工作模式变化。
但是，如上述的快闪存储器的写入时间比读取时间慢几位。因此引入了通过将快闪存储器分成多于2个的片，即使某个片在重写中，也可以读取其它片的单元数据的、所谓的双操作(Dual operation)功能(例如，U.S.Patent 5,867,430以及U.S.Patent 5,847,998)。另外，随着MPU(micro processing unit)的高性能化，高速读取快闪存储器非常重要。因此引入了通过具有页模式和群模式，可以大幅度缩短平均访问时间的技术。
另外，在ISSCC2001 DIGEST OF TECHNICAL PAPERS pp.32-33，Feb，2001 B.Pathanket al.，”A 1.8V 64Mb 100MHz Flexible Read While Write FlashMemory”中发表的64M比特的快闪存储器具有16个4M比特大小的片，还具有访问4个字(word)的页(page)的功能。由于该快闪存储器可以按片独立工作，所以按片设置有行译码器。
但是，上述结构表示译码器部的架空面积大，其结果芯片成本上升。
如上所述，现有的非易失性半导体存储器的写入时间比读取时间慢几位，若要加快写入时间，则译码器部的架空面积变大，芯片成本上升。
发明内容
根据本发明，提供一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片；设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上述第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线和写入校验用数据线为上述第1和第2非易失性存储片共有；与上述读取用数据线连接的读取用传感放大器；与上述写入校验用数据线连接的写入校验用传感放大器；以及与上述写入校验用数据线连接的写入电路。
根据本发明，还提供一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片；设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上述第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线的个数与页尺寸相同，上述写入校验用数据线的个数少于页尺寸；与上述读取用数据线连接的读取用传感放大器，上述读取用传感放大器的个数与页尺寸相同；与上述写入校验用数据线连接的写入校验用传感放大器，上述写入校验用传感放大器的个数少于页尺寸；以及与上述写入校验用数据线连接的写入电路，上述写入电路的个数少于页尺寸。
根据本发明，还提供一种非易失性半导体存储器，其特征在于具有：在X方向和Y方向矩阵状配置了多个非易失性存储块矩阵状的非易失性存储块矩阵、上述各非易失性存储块具有第1非易失性存储元件、与上述第1非易失性存储元件连接的第1字线以及第1位线、与上述第1字线连接的第1行译码器、与上述第1位线连接的第1列译码器、以及与上述第1行译码器和上述第1列译码器连接的块译码器；与上述第1行译码器连接的第2字线；与上述第1列译码器连接的第2位线；与上述第2字线连接的第2行译码器；与上述第2位线连接的第2和第3列译码器；与上述第2列译码器连接的第1数据线；与上述第3列译码器连接的第2数据线；与上述第1数据线连接的第1传感放大器；以及与上述第2数据线连接的第2传感放大器。
根据本发明，还提供一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片，上述第1和第2非易失性存储片分别具有第1字线、与上述第1字线连接的第1行译码器、第1位线、与上述第1位线连接的第1和第2列译码器；设置在上述第1和第2非易失性存储片中，在X方向和Y方向矩阵状配置了多个非易失性存储块的非易失性存储块矩阵，上述各非易失性存储块具有第1非易失性存储元件、与上述第1非易失性存储元件连接的第2字线和第2位线、与上述第2字线和上述第1字线连接的第2行译码器、与上述第2位线和上述第1位线连接的第3列译码器、以及与上述第2行译码器和上述第3列译码器连接的块译码器；与上述第1非易失性存储片的上述第1列译码器和上述第2非易失性存储片的上述第1列译码器公共连接的第1数据线；与上述第1非易失性存储片的上述第2列译码器和上述第2非易失性存储片的上述第2列译码器公共连接的第2数据线；与上述第1数据线连接的第1传感放大器；以及与上述第2数据线连接的第2传感放大器。
根据本发明，还提供一种非易失性半导体存储器，其特征在于具有：在X方向和Y方向矩阵状配置了多个非易失性存储块矩阵状的非易失性存储块矩阵、上述各非易失性存储块具有第1非易失性存储元件、第1冗余非易失性存储元件、与上述第1非易失性存储元件连接的第1字线以及第1位线、与上述第1冗余非易失性存储元件连接的第1字线以及第1冗余位线、与上述第1字线连接的第1行译码器、与上述第1位线和第1冗余位线连接的第1列译码器、以及与上述第1行译码器和上述第1列译码器连接的块译码器；与上述第1行译码器连接的第2字线；与上述第1列译码器连接的第2位线和第2冗余位线；与上述第2字线连接的第2行译码器；与上述第2位线和上述第2冗余位线连接的第2和第3列译码器；与上述第2列译码器连接的第1数据线和第1冗余数据线；与上述第3列译码器连接的第2数据线和第2冗余数据线；与上述第1数据线和上述第1冗余数据线连接的第1传感放大器；以及与上述第2数据线和上述第2冗余数据线连接的第2传感放大器。
根据本发明，还提供一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片，上述第1和第2非易失性存储片分别具有第1字线、与上述第1字线连接的第1行译码器、第1位线、第1冗余位线、与上述第1位线和第1冗余位线连接的第1和第2列译码器；设置在上述第1和第2非易失性存储片中，在X方向和Y方向矩阵状配置了多个非易失性存储块的非易失性存储块矩阵，上述各非易失性存储块具有第1非易失性存储元件、第1冗余非易失性存储元件、与上述第1非易失性存储元件连接的第2字线和第2位线、与上述第1冗余非易失性存储元件连接的上述第2字线和第2冗余位线，与上述第2字线和上述第1字线连接的第2行译码器、与上述第2位线和第2冗余位线连接的第3列译码器、以及与上述第2行译码器和上述第3列译码器连接的块译码器；与上述第1非易失性存储片的上述第1列译码器和上述第2非易失性存储片的上述第1列译码器公共连接的第1数据线；与上述第1非易失性存储片的上述第2列译码器和上述第2非易失性存储片的上述第2列译码器公共连接的第2数据线；与上述第1数据线连接的第1传感放大器；以及与上述第2数据线连接的第2传感放大器。
附图说明
图1说明现有的非易失性半导体存储器，是快闪存储器的存储器单元的截面图。
图2说明现有的非易失性半导体存储器，是抽出示出矩阵状配置了图1所示的存储器单元晶体管的部分存储器单元阵列的电路图。
图3是表示图1所示的存储器单元晶体管的控制栅极电压和漏极电流的关系的特性图。
图4说明本发明的实施例1的非易失性存储器，是只抽出主要部分进行展示的框图。
图5说明本发明的实施例2的非易失性存储器，是只抽出主要部分进行展示的框图。
图6说明本发明的实施例3的非易失性存储器，是只抽出主要部分进行展示的框图。
图7说明图6所示的电路的第1和第2片的结构例，是抽出1个块的一部分进行展示的电路图。
图8说明图6所示的电路的第1和第2片的结构例，是表示与上述读取用数据线或写入校验用数据线连接的上述第1和第2片的位线的框图。
图9说明图6所示的电路的第1和第2片的结构例，是沿着上述图7所示的块的位线方向的截面结构图。
图10说明图6所示的电路的第1和第2片的结构例，是沿着上述图7所示的块的位线方向的截面结构图。
图11说明图6所示的电路的第1和第2片的另一结构例，是抽出表示1个块的一部分的电路图。
图12说明图6所示的电路的第1和第2片的另一结构例，是表示与上述读取用数据线或写入校验用数据线连接的上述第1和第2片的位线的框图。
图13说明图6所示的电路的第1和第2片的另一结构例，是沿着上述图11所示的块的位线方向的截面结构图。
图14说明图6所示的电路的第1和第2片的另一结构例，是沿着上述图11所示的块的字线方向的截面结构图。
图15说明本发明实施例4的非易失性半导体存储器，是只抽出主要部分进行展示的框图。
图16是表示本发明实施例的非易失性存储器半导体的概要结构的框图。
图17是表示具有2个冗余块的2片结构的16M比特的快闪存储器的阵列映象的框图。
图18A是用于将由第一层金属层形成的块内的本地位线选择性连接到由第三层金属层形成的主位线的列选通器结构的电路图。
图18B是表示图18A所示的列选通器的符号图。
图19A是具有8个图18A和18B所示的列选通器的列选通器框图。
图19B是图19A所示的列选通器的符号图。
图20A是表示列选通器的框图。
图20B是表示列冗余用列选通器的框图。
图20C是表示具有16个图20A所示的列选通器、1个图20B所示的列冗余用列选通器的列选通器的符号表。
图21A是表示512K比特的存储器单元阵列的电路图。
图21B是图21A所示的存储器单元阵列的符号图。
图22A是表示64K比特的启动块单元阵列的电路图。
图22B是图22A所示的启动块单元阵列的符号图。
图23A是表示与各字线连接的行译码器的电路图。
图23B是图23A所示的行译码器的符号图。
图24A是表示用预译码信号对控制的行译码器的框图。
图24B是图24A所示的行译码器的符号图。
图25是表示具有128个图24A和图24B所示的行译码器的行译码器的框图。
图26A是表示输出预译码信号对的预译码器的电路图。
图26B是图26A所示的预译码器的符号图。
图27A是表示具有128对图26A和图26B所示的预译码器的行译码器的框图。
图27B是图27A所示的行译码器的符号图。
图28A是表示驱动选择字线的行译码器的电路图。
图28B是图28A所示的行译码器的符号图。
图29A是表示由8个图28A和图28B所示的行译码器构成的行译码器的框图。
图29B是图29A所示的行译码器的符号图。
图30A是表示块译码器的电路图。
图30B是图30A所示的块译码器的符号图。
图31A是表示行译码器(信号BLKFi的生成电路)的电路图。
图31B是图31A所示的行译码器的符号图。
图32A是设置8个图31A和图31B所示的行译码器构成的行译码器的框图。
图32B是图32A所示的行译码器的符号图。
图33A是表示启动块用的块译码器的电路图。
图33B是图33A所示的块译码器的符号图。
图34A是表示列译码器(信号BLKHi的生成电路)的电路图。
图34B是图34A所示的列译码器的符号图。
图35A是表示由4个图34A和图34B所示的列译码器构成的列译码器的框图。
图35B是图35A所示的列译码器的符号图。
图36A是表示列译码器的结构例的电路图。
图36B是图36A所示的列译码器的符号图。
图37A是表示选择性连接主位线和读取专用数据线的列选通器的电路图。
图37B是图37A所示的列选通器的符号图。
图38A是表示设置了64个图37A和图37B所示列选通器的列选通器的框图。
图38B是说明各比特的列冗余主位线和列冗余数据线的连接的电路图。
图38C是表示设置了64个图37A和图37B所示列选通器的列选通器的框图。
图39A是表示在写入或校验时译码主位线并选择性连接到自动专用数据线的列选通器的电路图。
图39B是图39A所示的列选通器的符号图。
图40A是表示采用图39A和图39B所示的列选通器构成的列选通器的框图。
图40B是说明各比特的列冗余主位线和A_RDDL的连接的电路图。
图40C是表示采用图39A和图39B所示的列选通器构成的列选通器的框图。
图41A和41B是表示将128个主位线和1个冗余用主位线选择性连接到64+1个读取用数据线和16+1个自动用数据线的列选通器的框图。
图41C是图41A和图41B所示的列选通器的符号图。
图42A是表示输出信号R_JHH的译码器的电路图。
图42B是图42A所示的译码器的符号图。
图43A是表示读取列选通器选择信号的译码器的电路图。
图43B是图43A所示的译码器的符号图。
图44A是表示具有3个图43A和43B所示的译码器的译码器的框图。
图44B是图44A所示的译码器的符号图。
图45A是表示自动用的列选通器信号的译码器的电路图。
图45B是图45A所示的译码器的符号图。
图46A是表示自动用的列选通器信号的译码器的电路图。
图46B是图46A所示的译码器的符号图。
图47A是表示自动用的列选通器信号的译码器的框图。
图47B是图47A所示的译码器的符号图。
图48A是表示含有启动块的片用列选通器激活信号的译码器的电路图。
图48B是图48A所示的译码器的符号图。
图49A是表示含有启动块的片用列选通器激活信号的译码器的电路图。
图49B是图49A所示的译码器的符号图。
图50A是表示输出信号R_BLKD<0:1>，R_BLKDRD，A_BLKD<0:7>，A_BLKDRD的译码器的框图。
图50B是图50A所示的译码器的符号图。
图51A表示输出含有启动块的片用的列选通器信号的译码器的框图。
图51B是图51A所示的译码器的符号图。
图52A是表示不包含引导的片用列选通器信号输出和译码器列选通器的连接关系的框图。
图52B是图52A所示的电路的符号图。
图53A是表示含有引导的片用的列选通器信号输出和译码器列选通器的连接关系的框图。
图53B是图53A所示的电路的符号图。
图54A和54B分别是表示列选通器选择信号的全局译码器的电路图。
图55A和55B分别是表示列选通器选择信号的全局译码器的电路图。
图56是表示列选通器选择信号的全局译码器的符号图。
图57A说明不包含启动块的片用的全局列选通器信号输出和列译码器的连接关系，是全局译码器的框图。
图57B说明不包含启动块的片用的全局列选通器信号输出和列译码器的连接关系，是列译码器的框图。
图57C是由图57A所示的全局译码器和图57B所示的列译码器形成的译码器的符号图。
图58A说明含有启动块的片用的全局列选通器信号输出和列译码器的连接关系，是全局译码器的框图。
图58B说明含有启动块的片用的全局列选通器信号输出和列译码器的连接关系，是全局译码器的框图。
图58C是由图58A所示的全局译码器和图58B所示的列译码器形成的译码器的符号图。
图59A是表示512K比特的块结构的框图。
图59B是图59A所示的块结构的符号图。
图60A是表示由8个图59A和图59B所示的512K比特的块构成的4M比特的核4MbCORE的框图。
图60B是图60A所示的核4MbCORE的符号图。
图61A是表示启动块的块结构的框图。
图61B是图61A所示的块结构的符号图。
图62A是表示8个启动块的连接关系的框图。
图62B是表示图62A所示的电路的符号图。
图63是着重表示i位地址缓冲器的结构例的电路图。
图64是表示地址开关的电路图。
图65是表示片信号发生电路的结构例的电路图。
图66A是表示电源开关的结构例的电路图。
图66B是图66A所示的电源开关的符号图。
图67A是表示电源开关的结构例的电路图。
图67B是图67A所示的电源开关的符号图。
图68A是表示电源开关的结构例的电路图。
图68B是图68A所示的电源开关的符号图。
图69是表示块冗余控制信号输出电路的结构例的电路图。
图70是表示块冗余控制信号输出电路的结构例的电路图。
图71是表示生成主块地址的电路的电路图。
图72A是表示各4Mb核具有的电源开关和译码器的结构例的框图。
图72B是图72A所示的电源开关和译码器的符号图。
图73A是表示由4Mb核、电源开关和译码器构成的4Mb的电源开关和译码器的框图。
图73B是图73A所示的电源开关和译码器的符号图。
图74A是表示启动核用的电源开关和译码器的框图。
图74B是图74A所示的电源开关和译码器的符号图。
图75A是表示由启动核、上述启动核用的电源开关和译码器构成的启动核用的电源开关和译码器的框图。
图75B是图75A所示的电源开关和译码器的符号图。
图76是表示片BANK0的译码器结构的框图。
图77是图76所示的片BANK0的译码器的符号图。
图78A是表示片BANK1的电源开关和译码器的框图。
图78B是图78A所示的电源开关和译码器的符号图。
图79是表示片BANK1的译码器结构的框图。
图80是图79所示的片BANK1的译码器的符号图。
图81A表示块冗余的列译码器部，是全局译码器的框图。
图81B表示块冗余的列译码器部，是译码器的框图。
图81C表示块冗余的列译码器部，是块冗余用的译码器的符号图。
图82A是表示冗余块的电源开关、译码器和块的连接关系的框图。
图82B是图82A所示的电路的符号图。
图83是表示冗余块的译码器的结构的框图。
图84是图83所示的冗余块的译码器的符号图。
图85A至图85D分别是表示具有2个冗余块的4Mb+12Mb的2片结构的16M比特的快闪存储器核结构的符号图。
图86是图85A至图85D所示的16M比特的快闪存储器核的符号图。
图87是表示列冗余电路的结构例的电路图。
图88是表示传感放大器和锁定传感的数据的电路的电路图。
图89是表示读取用和写入校验用传感放大器的电路图。
图90是表示锁定列冗余的保险数据的电路的电路图。
图91是表示锁定列冗余的保险数据的电路的电路图。
图92是表示在输出页内地址和保险数据一致的字时，生成用多路转换器置换I/O数据的信号的电路的电路图。
图93是表示多路复用器的电路图。
图94是表示多路复用器的电路图。
图95是表示保持写入数据的数据锁定电路的结构例的电路图。
图96是表示进行写入或擦除校验的传感锁定电路的结构例的电路图。
图97是表示自动时进行列冗余的电路的结构例的电路图。
图98是表示在写入数据和校验结果完全一致时输出用于通知写入结束的结束信号的电路的电路图。
图99是表示在有列冗余置换时，将对象I/O的数据传送给PDATARD的电路的电路图。
图100是表示与自动用数据线连接的写入负载电路的结构例的电路图。
图101是表示写入工作的工作波形的时序图。
图102是表示读取工作的工作波形的时序图。
具体实施方式
首先简要说明本发明的各实施例的非易失性半导体存储器，之后说明具体结构例。
(实施例1)
图4说明本发明的实施例1的非易失性半导体存储器，只抽出主要部分进行展示。该非易失性半导体存储器为2片结构，在第1片(Bank1)和第2片(Bank2)2之间配置有读取用数据线3和写入校验用数据线4。上述第1片1的位线5和上述第2片的位线6分别选择性连接到上述读取用数据线3和写入校验用数据线4。上述读取用数据线3连接到读取用传感放大器7，上述写入校验用数据线4连接到写入校验用传感放大器8和写入电路(Program circuit)9。
根据上述结构，由于第1片1和第2片2可以共有数据线3、4，所以缩小图案占有面积，可以降低芯片成本。
(实施例2)
图5说明本发明的实施例2的非易失性半导体存储器，只抽出主要部分进行展示。该非易失性半导体存储器以进行页引导为前提，所以由与实施例1基本上相同的电路构成。在第1片和第2片2之间配置有128比特的读取用数据线3’和16比特的写入校验用数据线4’。上述第1片1的位线5和上述第2片的位线6分别选择性连接到上述读取用数据线3’和写入校验用数据线4’。上述读取用数据线3’连接到128组(set)的读取用传感放大器7’，上述写入校验用数据线4’连接到16组的写入校验用传感放大器8’和16组的写入电路9’.
即，在进行页引导时，读取用数据线3’和读取用传感放大器7’的个数与页尺寸相同，写入校验用数据线4’、写入校验用传感放大器8’以及写入电路9’的个数少于页尺寸。
这样，缩小写入校验用数据线4’、写入校验用传感放大器8’以及写入电路9’的图案占有面积，可以降低芯片成本。
(实施例3)
图6说明本发明的实施例3的非易失性半导体存储器，只抽出主要部分进行展示。该非易失性半导体存储器为2片结构，第1片1和第2片2中的存储器单元晶体管的漏极布线由第一层金属层形成。在上述第1片1和第2片2之间配置有由第二层金属层(金属2)形成的读取用数据线3和写入校验用数据线4。上述第1片1的位线5和上述第2片的位线6分别由第一层金属层(金属1)构成，选择性连接到上述读取用数据线3和写入校验用数据线4。上述读取用数据线3连接到读取用传感放大器7，上述写入校验用数据线4连接到写入校验用传感放大器8和写入电路9。
图7至10分别说明上述图6所示的电路的第1片1和第2片2的结构例，图7是抽出示出1个块的一部分的电路图，图8是表示与上述读取用数据线3或写入校验用数据线4连接的上述第1片1和第2片2中的位线的框图，图9是沿着图7所示的块的位线方向(Y-Y’线)的截面结构图，图10是沿着图7所示的块的字线方向(X-X’线)的截面结构图。
图7所示的块中，存储器单元晶体管MC配置成矩阵状，各存储器单元晶体管MC的控制栅极与多晶硅或钨硅(WSi)形成的字线w10至w13的各行连接。另外，各存储器单元晶体管MC的漏极与由第一层金属层(金属1)形成的本地位线lbl0、Lbl1、…的各列连接，源极与源极线公共连接。上述本地位线lbl0、lbl1、…分别经列选通器与由第二层金属层(金属2)形成的主位线mbl0公共连接。
如图8至10所示，上述主位线mbl0在本地位线lbl0、Lbl1、…上经多个块布线。
根据上述结构，由于可以将主位线mbl0配置在本地位线lbl0、Lbl1、…上并通过多个块，所以缩小图案占有面积，可以降低芯片成本。
另外，上述图6所示的电路中，也可以是第1片1和第2片2中的存储器单元晶体管的漏极布线由第一层金属层(金属1)形成，读取用数据线3和写入校验用数据线4由第三层金属层(金属3)形成，上述第1片1和第2片2的位线、上述读取用数据线3和写入校验用数据线4由第二层金属层(金属2)形成。
图11至图14分别说明上述图6所示的电路的第1片和第2片之外的结构例，图11是抽出示出1个块的一部分的电路图，图12是表示与上述读取用数据线或写入校验用数据线连接的上述第1片和第2片中的位线的框图，图13是沿着上述图11所示的块的位线方向(Y-Y’线)的截面结构图，图14是沿着上述图11所示的块的字线方向(X-X’线)的截面结构图。
图11所示的块中，存储器单元晶体管MC配置成矩阵状，各存储器单元晶体管MC的控制栅极与多晶硅或钨硅(WSi)形成的字线w10至w13的各行连接。上述字线w10、w12经晶体管Q0、Q2的电流通路公共连接，该公共连接点与由第二层金属层构成、在X-X’方向邻接的块公用的布线f0公共连接。另外，上述字线w11、w13经晶体管Q1、Q3的电流通路公共连接，该公共连接点与由第二层金属层构成、在X-X’方向邻接的块公用的布线f1公共连接。上述晶体管Q0、Q1的栅极与布线m0连接，上述晶体管Q2、Q3的栅极与布线m1连接。上述各存储器单元晶体管MC的漏极与由第一层金属层形成的本地位线lbl0、lbl1、…的各列连接，源极与源极线公共连接。上述本地位线lbl0、lbl1、…分别经列选通器与第三层金属层构成的主位线mbl0公共连接。
如图12至14所示，上述布线f0、f1、…m0、m1、…、在本地位线lbl0、Lbl1、…上，在X-X’方向通过多个块布线。上述主位线mbl0在上述本地位线lbl0、Lbl1、…以及上述布线f0、f1、…m0、m1、…、上，在Y-Y’方向通过多个块布线。
根据上述结构，由于可以在布线f0、f1、…、m0、m1、…和本地位线lbl0、Lbl1、…上配置主位线mbl0并通过多个块，所以缩小图案占有面积，可以降低芯片成本。
(实施例4)
图15说明本发明的实施例4的非易失性半导体存储器，只抽出主要部分进行展示。该非易失性半导体存储器为2片结构，第1片1和第2片2中的存储器单元晶体管的漏极布线由第一层金属层形成。在上述第1片1和第2片2之间层积配置有(图15中为了说明连接关系，平面示出)第三层金属层形成的读取用数据线3和第一层金属层形成的写入校验用数据线4。上述第1片1的位线5和上述第2片2的位线6分别由第二层金属层构成，选择性连接到上述读取用数据线3和写入校验用数据线4。上述读取用数据线3连接到读取用传感放大器7，上述写入校验用数据线4连接到写入校验用传感放大器8和写入电路9。
上述图15所示的电路的第1片1和第2片2只是写入校验用数据线4配置在读取用数据线3的下面，与图11至图15基本上相同。
上述结构的情况下，也可以将主位线配置在布线和本地位线上并通过多个块，从而缩小图案占有面积，可以降低芯片成本。
另外，上述的实施例1至实施例4中示出了2片结构的例子，但也可以同样适用于4片或更多片的结构。
〔例子〕
下面，具体说明适用上述各实施例的非易失性半导体存储器的具体结构例。
图16是表示本发明的实施例的非易失性半导体存储器的概要结构的框图。该非易失性半导体存储器构成为包括存储器单元阵列11、行译码器12、列译码器13、块译码器14、列选通器(Column gate)15、传感放大器16、写入电路17、充电泵18、电压开关19、I/O缓冲器20、控制器21、命令寄存器22以及地址缓冲器(Address buffer)23等。
输入到上述地址缓冲器23的地址信号ADD分别提供给行译码器12、列译码器13以及块译码器14，同时一部分提供给命令寄存器22。另外，提供给上述I/O缓冲器20的写入数据WDA提供给写入电路17，命令CMD提供给命令寄存器22。该命令寄存器22的输出提供给控制器21并译码，用该控制器21控制传感放大器16、写入电路17、充电泵18以及电压开关19等。上述充电泵18的输出电压Vddh、Vddr、Vbb分别提供给电压开关19、行译码器13以及块译码器14，输出电压Vddp提供给写入电路17。上述电压开关19的输出电压VSWi、VBBi提供给行译码器12。
提供给上述写入电路17的写入数据WDA经列译码器13选择的列选通器15提供给存储器单元阵列11的位线BLs，写入与行译码器12选择的字线WLs的交点连接的存储器单元。此时，由上述块译码器14指定写入块。
另一方面，从上述行译码器12、列译码器13以及块译码器14选择的存储器单元读取的数据RDA经列选通器15提供给传感放大器16并进行传感和放大，经由I/O缓冲器20读取。
图17示出上述图16所示的非易失性半导体存储器的更具体的结构例，示出具有2个冗余块的2片结构的16M比特的快速缓冲器的布局映象。从电源开关和译码器VolDec向X方向配置8个块，从该电源开关和译码器VolDec输出的信号Mi/MiB、Fi、Hi由通过单元阵列CellArray上的第二层金属层(M2)布线。另一方面，本地位线(local bit-line)由第一层金属层布线，全局位线(global bit-line)由第三层金属层(M3)布线。上述全局位线从第2级列译码器ColDec8向Y方向对片0公共连接3块、对片1公共连接2块，即1块和启动块。连接到选择的1个列译码器ColDec8的主位线与公共数据线连接。冗余块的本地位线在置换时与数据线连接。
接着，说明图17所示布局映象的各块结构。
图18A示出用于将第一层金属层形成的块(block)内的本地位线LBL0至LBL3选择性连接到第三层金属层形成的主位线(main bit-line)MBL的列选通器1stCOL1的电路结构。图18B是上述图18A所示的列选通器1stCOL1的符号图。如图18A所示，列选通器1stCOL1由电流通路的一端与本地位线LBL0至LBL3连接，电流通路的另一端与主位线MBL连接，向栅极提供来自列译码器ColDec1的译码信号BLKH0至BLKH3的晶体管BQ0至BQ3构成。
图19A和图19B分别是具有8个上述图18A和18B所示的列选通器1stCOL1的列选通器1stCOL2的框图和符号图。该列选通器1stCOL2对应各I/O设置。
图20A至20C分别表示列选通器，示出具有字宽度的、即16个上述列选通器1stCOL2的(图20A)和、具有1个列冗余用列选通器1stCOL1(图20B)的列选通器1stCOL3(图20C)。列冗余用列选通器1stCOL1具有4根本地位线(RDLBL0至RDLBL3)和1根主位线(RDMBL)，可以用与主体同一信号H0至H3控制列选择信号。图20C所示的列选通器1stCOL3将512根主体本地位线和4根列冗余位线译码成128根主位线和1根列冗余用位线。
图21A和21B表示512K比特的存储器单元阵列CellArray。图21A为电路图，图21B为其符号图。如图21A所示，存储器单元晶体管MC若包含冗余，则配置成516×1024的矩阵状。各存储器单元晶体管MC的控制栅极与WL0至WL1023的各行连接，漏极与本地位线LBL0至LBL511以及冗余用本地位线RDLBL0至RDLBL3的各列连接，源极与源极线SL公共连接。
图22A和图22B分别示出64K比特的启动块单元阵列BootCellArray，图22A为电路图，图22B为其符号图。如图22A所示，具有128根字线，列构成为与主体相同。即，存储器单元晶体管MC若包含冗余，则配置成516×128的矩阵状。各存储器单元晶体管MC的控制栅极与WL0至WL127的各行连接，漏极与本地位线LBL0至LBL511以及冗余用本地位线RDLBL0至RDLBL3的各列连接，源极与源极线SL公共连接。
图23A和图23B分别表示连接到各字线SL的行译码器RowDec0，图23为电路图，图23B为其符号图。如图23A所示，行译码器RowDec0由N阱晶体管n1和P阱晶体管p1构成的传输门和、N阱晶体管n2构成。上述传输门由预译码信号对Mi/MiB控制，控制是否向字线WLi、j提供信号BLKFj。另外，对上述晶体管n2的栅极提供上述预译码信号MiB并控制导通/断开，在没有选择字线WLi、j时，提供非选择字线电位VBBBi。
图24A和图24B分别示出由预译码信号对Mi/MiB控制的行译码器。如图24A所示，图24B所示的行译码器RowDec1由8个上述行译码器RowDec0构成，邻接的8根字线由同一预译码信号对Mi/MiB控制。
图25示出具有128个上述图24A和图24B所示的行译码器RowDec1的行译码器RowDec2。512K比特的存储器单元阵列CellArray的1024根字线用8个信号BLKFi和128个预译码信号对Mi/MiB的组合译码。
图26A和图26B分别示出输出预译码信号对Mi/MiB的预译码器RowDec3。图26A为电路图、图26B为其符号图。如图26A所示，预译码器构成为具有被提供擦除信号ERASE和行地址RA<3:9>的与门AND1和、用电压VSWi、VBBi工作的电平跳变器LS1。从该电平跳变器LS1输出预译码信号对Mi/MiB。
图27A和图27B示出具有128对(图27A)上述26A和图26B所示的预译码器RowDec3的行译码器RowDec4。图27B为其符号图。128对预译码信号对Mi/MiB是7个行地址RA<3:9>的译码信号。在擦除时，擦除信号ERASEB成为低电平，128对预译码信号对Mi/MiB都成为非选择状态。
图28A和图28B示出驱动选择字线的行译码器RowDec5。图28A为电路图、图28B为其符号图。如图28A所示，行译码器RowDec5构成为包括被提供擦除信号ERASE和行地址RA<0:2>的与门AND2和、用电压VSWi、VBBi工作的电平跳变器LS2。译码行地址RA<2:0>，从上述电平跳变器LS输出信号Fi。
图29A和图29B是由8个上述行译码器RowDec5构成了行译码器RowDec6的框图及其符号图。
图30A和图30B示出块译码器BlockDec，图30A为电路图、图30B为其符号图。如图30A所示，块译码器14构成为包括与门AND3、AND4、电平跳变器LS3至LS6、以及反相器INV1等。对上述与门AND3提供块地址BA<0:2>，该与门AND3的输出信号提供给电平跳变器LS3、电平跳变器LS4、以及与门AND4的一输入端。对上述与门AND4的另一输入端提供擦除信号ERASE(与擦除信号ERASEB反相的信号)，该与门AND4的输出信号提供给电平跳变器LS5和电平跳变器LS6。
上述电平跳变器LS3用电压VSWi、VBBi工作，输出信号BSH。上述电平跳变器LS4用电压VSWCi、gnd工作，输出信号BSHH。上述电平跳变器LS5用电压VSWCi、gnd工作，驱动块i的单元源极线SLi。上述电平跳变器LS6用电压VSWi、VBBi工作，该电平跳变器LS6的输出经用电压gnd、VBBi工作的反相器INV1作为VBBBi输出。
即，该块译码器BlockDec输出译码了块地址BA<0:2>的不同电平的信号BSH、BSHH。另外，在选择了擦除块i时，对块i的单元源极线SLi施加电压VSWCi。信号VBBBi提供非选择字线电位，在选择擦除时成为VBBBi电平。
图31A和图31B示出行译码器RowDec7(信号BLKFi的生成电路)，图31A为电路图、图31B为符号图。该行译码器RowDec7由用电压VSWi、VBBi工作的与门AND5构成，用信号Fi和信号BSH的逻辑AND生成信号BLKFi。
图32A和图32B是由8个上述图31A和图31B所示的行译码器RowDec7构成的行译码器RowDec8，图32A为电路图、图32B为其符号图。
图33A和图33B示出启动块用的块译码器BootBlockDec，图33A为电路图、图33B为其符号图。如图33A所示，启动块用的块译码器BootBlockDec构成为包括与门AND6、AND7、电平跳变器LS7至LS10、以及反相器INV2等。对上述与门AND6提供行地址<7:9>和块地址BA<0:2>，该与门AND6的输出信号提供给电平跳变器LS7、电平跳变器LS8以及与门AND7的一输入端。对上述与门AND7的另一输入端提供擦除信号ERASE，该与门AND7的输出信号提供给电平跳变器LS9和电平跳变器LS10。
上述电平跳变器LS7用电压VSWi、VBBi工作，输出信号BSH。上述电平跳变器LS8用电压VSWCi、gnd工作，输出信号BSHH。上述电平跳变器LS9用电压VSWCi、gnd工作，驱动单元源极线SL。上述电平跳变器LS10用电压VSWi、VBBi工作，该电平跳变器LS10的输出经用电压gnd、VBBi工作的反相器INV2作为VBBBi输出。
上述结构中，在行地址RA<7:9>都成为高电平时选择启动块。8个启动块BootBLK由行地址RA<7:9>选择。
图34A和图34B示出列译码器ColDec1(信号BLKHi的生成电路)，图34A为电路图、图34B为符号图。该列译码器ColDec1由用电压VSWi、gnd工作的与门AND8构成，用信号BSHH和信号Hi的逻辑AND生成信号BLKHi。
图35A和图35B示出列译码器ColDec2，图35A为框图、图35B为其符号图。该列译码器ColDec2由4个列译码器ColDec1构成。在此，信号H<0:3>是变换列地址CA<3:4>的译码信号的电平的信号。
图36A和图36B示出列译码器ColDec3的结构例，图36A为电路图、图36B为符号图。该列译码器ColDec3由被提供列地址CA<3:4>的与门AND9和、提供该与门AND9的输出信号、用电压VSWCi、gnd工作的电平跳变器LS11构成，生成信号H<0:3>。
主位线MBL0、MBL1利用图37A和图37B所示的列选通器2ndCOL1选择性连接到读取专用数据线R_DL。图37A为电路图、图37B为其符号图。如图37A所示，列选通器2ndCOL1构成为包括晶体管RQ0和晶体管RQ1。上述晶体管RQ0中，电流通路的一端连接到主位线MBL0，另一端连接到读取专用数据线R_DL，对栅极提供读取列选通器选择信号R_BLKD0。晶体管RQ1中，电流通路的一端连接到主位线MBL1，另一端连接到读取专用数据线R_DL，对栅极提供读取列选通器选择信号R_BLKD1。
在页长为4个字，即64比特时，如图38A至图38C所示，在由64个图37A和图37B所示的列选通器2ndCOL1构成的列选通器2ndCOL2T进行译码。在此，如图38B所示，各比特的列冗余主位线RDMBL经对栅极提供信号R_BLKDRD的晶体管RQ3的电流通路连接到列冗余数据线R_RDDL。
图39A和图39B示出在写入或校验时译码主位线MBL0至MBL7上的信号并选择性连接到自动专用数据线A_DL的列选通器2ndCOL3，图39A为电路图、图39B为其符号图。如图39A所示，列选通器2ndCOL3构成为包括晶体管AQ0至AQ7。这些晶体管AQ0至AQ7中，电流通路的一端分别连接到主位线MBL0至MBL7，另一端连接到自动专用数据线A_DL，对栅极提供信号A_BLK0至A_BLK7。
图40A至图40C示出采用上述图39A和图39B所示的列选通器2ndCOL3构成的列选通器2ndCOL4。图40A为框图、图40B是说明各比特的列冗余主位线和A_RDDL的连接的电路图、图40C为其符号图。
图41A至图41C示出将128根主位线MBL<0:127>和1根冗余用主位线RDMBL选择性连接到64+1根的读取用数据线和16+1根的自动用数据线的列选通器2ndCOL5。图41A和图41B为框图、图41C为其符号图
图42A和图42B示出输出信号R_JHH的译码器McolDec1，图42A为电路图、图42B为其符号图。如图42A所示，该译码器McolDec1由被提供读取对象片信号R_BANKi和读取用块地址信号R_BA<0:2>的与门AND10和、用电压VSWCi、gnd工作的电平跳变器LS2构成。因此，以读取对象片信号R_BANKi和读取用块地址信号R_BA<0:2>的译码信号提供信号R_JHH。
图43A和图43B示出输出读取列选通器选择信号R_BLKDi的译码器McolDec2。图43A为电路图、图43B为其符号图。该译码器McolDec2用电压VSWCi、gnd工作，由被提供上述图42A和图42B所示的译码器McolDec1输出的信号R_JHH、以及信号R_Gdi的与门AND12构成，输出读取列选通器选择信号R_BLKDi。
图44A和图44B示出具有3个上述译码器McolDec2的译码器McolDec3，图44A为框图、图44B为其符号图。
图45A和图45B至图47A和图47B分别示出自动用的列选通器信号的译码器McolDec4、McolDec5、McolDec6。输入信号和输出信号不同，但基本上与上述图42A和图42B至图44A和图44B的译码器结构相同。即，译码器McolDec4由与门AND13和电平跳变器LS13构成，译码器McolDec5由与门AND14构成。另外，译码器McolDec6采用9个上述译码器McolDec5构成。
图48A、图48B、图49A、和图49B分别示出含有启动块的片用列选通器激活信号的译码器McolDec1Boot、McolDec4Boot。如图48A所示，译码器McolDec1Boot构成为包括被提供信号R_MBLKBOOT和信号R_RA<7:9>的与门AND14、被提拱信号R_MBLK<3>和信号R_BA<0:2>的与门AND15、被提供这些与门AND14、AND15的输出信号的或门OR1和、用电压VSWCi、gnd工作，跳变上述或门OR1的输出信号电平的电平跳变电路LS14。从该电平跳变电路LS14输出信号R_JHH。
另外，如图49A所示，译码器McolDec4Boot构成为包括被被供信号A_MBLKBOOT和信号A_RA<7:9>的与门AND16、被提供信号A_MBLK<3>和信号A_BA<0:2>的与门AND17、被提供这些与门AND16、AND17的输出信号的或门OR2和、用电压VSWCi、gnd工作，跳变上述或门OR2的输出信号电平的电平跳变电路LS15。从该电平跳变电路LS15输出信号A_JHH。图48B和图49B分别是译码器McolDec1Boot、McolDec4Boot的符号图。
图50A和图50B分别示出输出信号R_BLKD<0:7>、R_BLKDRD、A_BLKD<0:7>、A_BLKDRD的译码器McolDec7，图50A为示出结构的框图、图50B为其符号图。如图50A所示，译码器McolDec7构成为译码器McolDec1和译码器McolDec3、以及译码器McolDec4和译码器McolDec6分别连接。
图51A和图51B分别示出输出含有启动块的片用列选通器信号的译码器McolDec7Boot，图51A为示出结构的框图、图51B为其符号图。如图51A所示，译码器McolDec7Boot构成为译码器McolDec1Boot和译码器McolDec3、以及译码器McolDec4Boot和译码器McolDec6分别连接。
图52A、图52B、图53A、和图53B分别示出不含启动块的片用以及含有启动块的片用的、列选通器信号输出和译码器列选通器的连接关系，图52A和图53A为示出结构的框图、图52B和图53B为其符号图。如图52A所示，译码器colDec8构成为译码器McolDec7的输出端和译码器2ndCOL5的输入端分别连接。另外，如图53A所示，译码器McolDec8Boot构成为译码器McolDec7Boot的输出端和译码器2ndCOL5的输入端分别连接。
图54A、图54B、图55A、图55B、和图56分别示出列选通器选择信号的全局译码器ColGlobalDec，图54A、图54B、图55A、图55B为生成各译码信号的电路图，图56为全局译码器ColGlobalDec的符号图。图54A是生成信号R_GD<0:1>的电路部，图54B是生成信号R_GDRD的电路部，图55A是生成信号A_GD<0:7>的电路部，图55B是生成信号A_GDRD的电路部。任一电路部都具有与门(AND18至AND21)和电平跳变器(LS16至LS19)。
图57A至图57C和图58A至图58C分别示出不含启动块的片用以及含有启动块的片用的、全局列选通器信号输出和列译码器的连接关系。图57A所示的全局译码器ColGlobalDec的输出信号R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD提供给图57B所示的列译码器ColDec8，利用该列译码器ColDec8驱动主位线和冗余用主位线MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。图57C是由上述全局译码器ColGlobalDec和列译码器ColDec8形成的译码器ColDec9的符号图。
首先，图58A所示的全局译码器ColGlobalDec的输出信号R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD提供给图58B所示的列译码器ColDec8Boot，利用该列译码器ColDec8驱动主位线和冗余用主位线MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。图58C是由上述全局译码器ColGlobalDec和列译码器ColDec8Boot形成的译码器ColDec9Boot的符号图。
图59A和图59B示出512K比特的块结构，图59A为示出结构的框图、图59B为符号图。如图59A所示，块BLK构成为包括单元阵列CellArray、第1级列选通器1stCol3、第1级列选通器1stCol3用的译码器ColDec2、行译码器RowDec8、以及块译码器BlockDec。
图60A和图60B示出由8个上述512K比特的块构成的4M比特的核4MbCORE，图60A为示出结构的框图、图60B为符号图。这些8个块共有电压VSWCi、VSWi、VBBi、以及信号Mi/MiB、Fi、Hi。另外，主位线MBL<0:127>、MBLRD在8个块独立。
图61A和图61B示出启动块BootBLK，图61A为示出结构的框图、图61B为符号图。与块BLK不同之处是由16根字线数为1/8、RowDec2的个数为1/8、传送预译码信号对Mi/MiB的信号线为1/8构成。
图62A和图62B示出8个启动块BootBLK的连接关系。这些8个启动块BootBLK共有电压VSWCi、VSWi、VBBi、以及信号Mi/MiB、Fi、Hi。另外，主位线MBL<0:127>、MBLRD在8个块独立。
图63是着重表示i位地址缓冲器的结构例的电路图。该地址缓冲器由缓冲电路BAC1、BAC2、定时反相器CINV1、CINV2以及反相器INV3构成。信号BUSY是在执行写入或擦除工作时成为高电平的信号，自动地址A_BA、RA、CA在自动执行中不受地址片Ai变化的影响。R_BA、CA、RA表示引导用地址。块高位地址BA<3:4>译码成用信号BUSY或信号READE控制时间的主块地址(main blockaddress)MBLK<0:3>(本实施例中采用16M比特电容的快闪存储器的例子。)
图64是表示地址开关的电路图。该地址开关由与门AND22、AND23、AND24、传输门TG1、TG2、反相器INV4a、INV4b、以及N阱MOS晶体管Q4等构成，在各4M比特的核4MbCORE或启动核BootCORE具有该地址开关。在选择块没有放置在块冗余时，信号A_HITBLKB或信号R_HITBLKB成为高电平，选择4MbCORE或BootCORE的地址BA、RA、CA在自动时成为A_BA、RA、CA，在启动时成为R_BA、RA、CA。非选择4MbCORE或BootCORE的地址信号都成为低电平。
图65示出片信号发生电路的结构例。本实施例中采用2片结构的例子。块地址的高位4M比特(BA<3>＝BA<4>＝H)属于第1片BANK1，此外的12M比特属于第2片BANK0。信号BANK也有2种，即自动用和引导用。
图66A和图66B至图68A和图68B分别示出电源开关VolSW1、VolSW2、VolSW3。图66A、图67A、和图68A为电路图，图66B、图67B、图68B为其符号图。如图66A所示，电源开关VolSW1由电平跳变器LS20和P阱MOS晶体管Q5、Q6构成。如图67A所示，电源开关VolSW2由电平跳变器LS21和P阱MOS晶体管Q7、Q8构成。如图68A所示，电源开关VolSW3由电平跳变器LS22和P阱MOS晶体管Q9、Q10构成。列用电压VSWC在各片，行用电源VSW和VBB在各4Mb核4Mb CORE或启动核BootCore时切换。
图69A和图70分别示出块冗余控制信号输出电路的结构例。在此采用2个冗余块的例子。在冗余地址存储保险数据BA_FUSE0<0:4>或BA_FUSE1<0:4>一致时，信号HIT上升到高电平。该信号HIT也有2种，即自动用和引导用。
图71示出生成主块地址的电路，从该电路输出的主块地址信号MBLK成为选择4M比特核4MbCORE或启动核BootCORE的信号。
图72A和图72B示出各4M比特核4MbCORE具有的电源开关和译码器VolDec的结构例。如图72A所示，电源开关和译码器VolDec构成为包括电源开关VolSW2、电源开关VolSW3、行译码器RowDec4、行译码器RowDec6、以及列译码器ColDec3。
图73A和图73B示出4M比特核4MbCORE、上述电源开关、以及译码器VolDec构成的4M比特的电源开关和译码器4MbCoreVolDec，图73A为示出结构的框图，图73B为其符号图。该电源开关和译码器4MbCoreVolDec在选择块冗余时，主体侧地址为非选择，主体电源开关为选择状态，与是否选择冗余无关，可以抑制电源的寄生电容的变动。
如图64所示，在对译码器的输入地址采用块冗余(HITMLK＝H)时都成为非选择状态，对存储器单元不施加电压。另一方面，图67和图68所示的电源开关VolSW2、VolSW3与有无冗余置换无关，成为选择状态。这是为了尽量使电压VSW、VBB的寄生电容固定。即，电源开关也基于冗余信息成为非选择状态时，对于选择了冗余块时的寄生电容是1个块部分，没有选择冗余时的寄生电容为8个块部分，两者之差较大。重写电压由升压电路产生，但该上升时间很大程度上依赖于寄生电容。寄生电容为冗余选择非选择而变大时，上升时间也变长，其结果有效的重写时间改变。这表示重写条件根据是否是冗余块而改变。
另一方面，将电源开关与冗余信息无关地设置成选择状态时，对于选择了冗余块时的寄生电容为9个块部分，没有选择冗余时的寄生电容为8个块部分，两者之差较小。其结果，根据是否是冗余块，重写条件变化小，特性上不存在问题。
从而，根据上述结构，由于寄生电容的变动小，所以冗余块单元和主体单元的重写条件大致相同。
图74A和图74B示出启动核用的电源开关和译码器VolDecBoot，图74为示出结构的框图，图74B为符号图。如图74A所示，启动核用的电源开关和译码器VolDecBoot构成为包括电源开关VolSW2、电源开关VolSW3、启动块用的行译码器RowDec4Boot、行译码器RowDec6、以及列译码器ColDec3。
图75A和图75B示出由上述启动核BootCORE、上述启动核用的电源开关、以及译码器VolDecBoot构成的启动核用的电源开关和译码器BootCoreVolDec，图75A为示出结构的框图、图75B为其符号图。启动核用的电源开关和译码器BootCoreVolDec如图75A所示，启动核用的电源开关和译码器VolDecBoot的输出信号提供给启动核BootCORE。
图76示出片BANK0的译码器结构。该片BANK0由电源开关VolSW1、4M比特的电源开关、译码器4MbCoreVolDec、以及译码器ColDec9构成。
图77是图76所示的片BANK0的译码器的符号图。该图77示出片BANK0的核结构。该例中，1个4M比特部和启动部共有主位线。
图78A和图78B示出上述片BANK1的电源开关和译码器Bank1CoreVolDec，图78A为示出结构的框图、图78B为其符号图。如图78A所示，片BANK1的电源开关和译码器BanklCoreVolDec由4M比特的电源开关、译码器4MbCoreVolDec、启动核用的电源开关、以及译码器BootCoreVolDec构成。
图79示出片BANK1的译码器结构。该片BANK1由电源开关VolSW1、电源开关和译码器BanklCoreVolDec、以及启动用的ColDec9Boot构成。
图80是上述图79所示的片BANK1的译码器的符号图。该图80示出片BANK1的核结构。
图81A至图81C示出块冗余的列译码器部。在该列译码器部包括图81A所示的全局译码器ColGlobalDec、图81B所示的译码器ColDec8、以及图81C所示的块冗余用的译码器ColDec9BLKRD。
在主体侧对于8个块具有全局译码器ColGlobalDec。与此不同，冗余块对于512K比特的块设置的，以便可以与任一块置换。
图82A和图82B示出冗余块的电源开关、译码器VolDec和块BLK的连接关系，图82A为示出结构的框图、图82B为该连接电路BLKRDVolDec的符号图。
图83示出冗余块的译码器的结构。该译码器构成为包括图66A和图66B所示的电源开关VolSW1、图82A和图82B所示的冗余块的电源开关、译码器VolDec和块BLK的连接电路BLKRDVolDec、以及块冗余用的译码器ColDec9BLKRD。
像这样，冗余块中电源开关、行译码器以及列译码器是专用的。
图84示出图83所示的冗余块的译码器RDBLK的符号图。
图85A至图85D是表示具有2个冗余块的4M比特+12M比特的2片结构的16M比特的快闪存储器核的结构的框图。引导用64+1根和自动用16+1根数据线在2个冗余块和2个片公共连接。
图86为上述图85A至图85D所示的16M比特的快闪存储器核16MbCORE的符号图。
图87是表示列冗余电路的结构例的电路图。在此，示出可以进行2个置换的电路。自动用是比较所有块地址和所有列地址的存储数据，在所有地址一致时输出信号HIT，引导用是比较所有块地址和页地址(4个字/页的本实施例中低位2比特以下)CA<2:4>，在所有地址一致时输出信号HIT。表示与页内列地址CA<0:1>的存储数据CA_FUSE<0:1>置换的I/O的4比特的保险数据R_IO_FUSE<0:3>选择碰撞的组的保险数据，发送给后述的传感放大数据多路复用器。
图88示出传感放大器和锁定传感的数据的电路。在传感放大器SA1的输出端设置有定时反相器CINV3、CIVN4和反相器INV5构成的锁定电路，作为读取用含有冗余时设置65个。锁定信号LAT是以后述的图102所示的时间工作的信号。
图89示出读取用和写入校验用传感放大器。读取用传感放大器Read S/A由128个传感放大电路Sense amp.、16个电流变换电路以及1个参考电流变换电路构成。校验用传感放大器Verify S/A由16个传感放大电路Sense amp.、以及2个电流变换电路构成。
参考单元(Reference cell)在两者共有，利用参考电流变换电路分为读取用和校验用。参考电流变换电路在8个传感放大器公用，即使是带有页模式的快闪存储器，也可以抑制面积损失。
通过采用上述结构的读取用和写入校验用传感放大器，在读取用和写入校验用共有参考单元，可以消除参考单元的偏差引起的主体单元的校验安全系数的恶化。
图90和图91分别示出锁定列冗余的保险数据的电路。图90所示的锁定电路由定时反相器CIVN5、CIVN6和反相器INV6构成，图91所示的锁定电路由定时反相器CIVN7、CIVN8和反相器INV7构成。锁定信号FLAT是以后述的图102所示的时间工作的信号。
图92示出输出页内地址R_CA<0:1>和保险数据R_CA_FS<0:1>一致的字时，生成用于将信号R_IO_FS<0:3>指定的I/O数据用图93和图94所示的多路复用器置换为信号SAORD的信号R_HITIOi的电路。该电路由异或门EXOR、反相器INV8、以及与门25构成。本实施例中示出了只可以置换4字/页内的1比特，但通过分别具有2组信号R_CA_FS<0:1>、R_HITO以及SAORD，可以置换页内的2比特。
图93所示的多路复用器由与门AND26构成，图94所示的多路复用器由反相器INV9、与门AND27至AND30、N阱MOS晶体管MQ1至MQ5、以及缓冲器BAC3构成。
图95是示出保持写入数据的数据锁定电路的结构例的电路图。该数据锁定电路构成为包括定时反相器CINV9、CINV10、和反相器10。
图96是示出进行写入或擦除校验的传感锁定电路的结构例的电路图。该传感锁定电路构成为包括传感放大器SA2、定时反相器CINV11、CINV12、和反相器INV11。
图97是示出自动时进行列冗余的电路的结构例的电路图。该电路构成为包括N阱MOS晶体管CQ1、CQ2、反相器INV12、以及与门AND31等。
图98是表示在写入数据PDATAi和校验结果PSAOi完全一致时输出用于通知写入结束的结束信号PEND的电路的电路图。该电路构成为包括异或门PEXORO至PEXOR16、和与门AND32。
图99是表示在有列冗余置换时向PDATARD传送对象I/O的数据的电路的电路图。该电路构成为包括反相器INV13、与非门NAND1、NAND2。
图100是表示连接到自动用数据线的写入负载电路的结构例的电路图。该电路构成为包括或非门NOR1、电平跳变器LS23、以及N阱MOS晶体管PQ1。在写入数据PDATA为“1”时，数据线浮，写入数据PDATA为“0”时，对数据线施加写入电压VDDP。
图101是表示写入工作的工作波形的时序图。含有所选地址的片成为写入选择状态，字线WL和位线BL成为写入偏置状态或写入校验状态。
图102是表示读取工作的工作波形的时序图。可以访问不在执行写入或擦除工作中的片。在有引导页地址A2至A19的切换时，由于该切换输出脉冲状的地址转换检测信号ATD。页数据由传感放大器传感，由信号ATD生成的脉冲LAT信号锁定4字数据。从I/O片输出页内地址A0、A1指定的1字。之后的只是A0、A1的切换不输出信号ATD，多路复用锁定数据，从I/O片输出数据。
下表2示出各内部工作的内部电压的电压值。
〔表2〕
  VDDR   VDDH   VDDP   VSW   VBB
  读   5V   5V   Vcc   5V   0V
  写入   5V   10V   5V   10V   0V
  写入校验   5V   10V   Vcc   6.5V   0V
  擦除   5V   10V   Vcc   2.5V   -7.5V
  擦除校验   5V   10V   Vcc   3.5V   -2V
读取字线电压VDDR在任一工作状态下都保持同一电平。VDDH除了引导模式之外是10V，产生提供选择字线电平的VSW。VDDP只有在写入时产生5V。VBB在擦除时产生字线电平，在擦除校验时产生-2V。
下表3示出各工作状态的选择块内的选择/非选择字线以及位线的偏置关系和非选择块的偏置关系。
〔表3〕
            选择        没有选择           没有选择的块
  WL   BL   Well   WL   BL   WL   BL   Well
  读   VDDR   1V   0V   0V   浮   0V   浮   0V
  写入   VSW   VDDP   0V   0V   浮   0V   浮   0V
  写入校验   VSW   1V   0V   0V   浮   0V   浮   0V
  擦除   VBB   浮   VDDH   -   -   0V   浮   0V
  擦除校验   VSW   1V   0V   VBB   浮   0V   浮   0V
如上所述，根据本发明的1个方面，可以抑制多个片结构、具有页读取功能的非易失性半导体存储器的译码部的架空面积，可以降低芯片成本。
在本发明的范围内可以进行各种变更。本发明的实施例不是限制本发明，在本发明范围内的各种变更都属于本发明。

Claims (40)

1.一种非易失性半导体存储器，其特征在于具有：
第1和第2非易失性存储片；
设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上述第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线和写入校验用数据线为上述第1和第2非易失性存储片共有；
与上述读取用数据线连接的读取用传感放大器；
与上述写入校验用数据线连接的写入校验用传感放大器；以及
与上述写入校验用数据线连接的写入电路。
2.如权利要求1所述的非易失性半导体存储器，其特征在于具有：
上述第1和第2非易失性存储片中，存储器单元晶体管的漏极布线由第一层金属层形成；
上述读取用数据线和写入校验用数据线由第二层金属层形成；
上述第1非易失性存储片的位线和上述第2非易失性存储片的位线分别经由第二层金属层形成的布线，选择性连接到上述读取用数据线和上述写入校验用数据线。
3.如权利要求1所述的非易失性半导体存储器，其特征在于具有：
上述第1和第2非易失性存储片中，存储器单元晶体管的漏极布线由第一层金属层形成；
上述读取用数据线和写入校验用数据线由第三层金属层形成；
上述第1非易失性存储片的位线和上述第2非易失性存储片的位线分别经由第二层金属层形成的布线，选择性连接到上述读取用数据线和上述写入校验用数据线。
4.如权利要求1所述的非易失性半导体存储器，其特征在于具有：
上述第1和第2非易失性存储片中，存储器单元晶体管的漏极布线由第一层金属层形成；
上述写入校验用数据线由第一层金属层形成、上述读取用数据线由第三层金属层形成；
连接上述第1和第2非易失性存储片的位线、上述读取用数据线以及上述写入校验用数据线的布线由第二层金属层形成；
在上述写入校验用数据线之下配置上述读取用数据线。
5.一种非易失性半导体存储器，其特征在于具有：
第1和第2非易失性存储片；
设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线的个数与页尺寸相同，上述写入校验用数据线的个数少于页尺寸；
与上述读取用数据线连接的读取用传感放大器，上述读取用传感放大器的个数与页尺寸相同；
与上述写入校验用数据线连接的写入校验用传感放大器，上述写入校验用传感放大器的个数少于页尺寸；以及
与上述写入校验用数据线连接的写入电路，上述写入电路的个数少于页尺寸。
6.一种非易失性半导体存储器，其特征在于具有：
在X方向和Y方向矩阵状配置了多个非易失性存储块矩阵状的非易失性存储块矩阵、上述各非易失性存储块具有第1非易失性存储元件、与上述第1非易失性存储元件连接的第1字线以及第1位线、与上述第1字线连接的第1行译码器、与上述第1位线连接的第1列译码器、以及与上述第1行译码器和上述第1列译码器连接的块译码器；
与上述第1行译码器连接的第2字线；
与上述第1列译码器连接的第2位线；
与上述第2字线连接的第2行译码器；
与上述第2位线连接的第2和第3列译码器；
与上述第2列译码器连接的第1数据线；
与上述第3列译码器连接的第2数据线；
与上述第1数据线连接的第1传感放大器；以及
与上述第2数据线连接的第2传感放大器。
7.如权利要求6所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器用于读取上述非易失性存储器单元的存储数据，上述第2传感放大器用于确认在上述非易失性半导体存储器单元是否写入了数据。
8.如权利要求7所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器的个数与上述第2传感放大器的个数相同。
9.如权利要求6所述的非易失性半导体存储器，其特征在于：
还至少具有1个冗余非易失性存储块，该存储块具有第2非易失性存储元件、冗余非易失性存储元件、与上述冗余非易失性存储元件连接的第1冗余字线和第1冗余位线、与上述第1冗余字线连接的第1冗余行译码器、与上述第1冗余位线连接的第1冗余列译码器、与上述第1冗余行译码器和上述第1冗余列译码器连接的冗余块译码器，
还具有与上述第1冗余行译码器连接的第2冗余字线、与上述第1冗余列译码器连接的第2冗余位线、与上述第2冗余字线连接的第2冗余行译码器和与上述第2冗余位线连接的第2冗余列译码器，
上述第1数据线与上述第1冗余列译码器连接，上述第2数据线与上述第2冗余列译码器连接。
10.如权利要求6所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M组的传感放大电路，
还具有N组的数据输出缓冲器、锁定上述N×M组的传感放大电路的输出的N×M组的锁定电路、从上述N×M组的锁定电路输出的N×M组的锁定数据选择N×1组的多路复用器。
11.如权利要求6所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M+K组的传感放大电路，
还具有N组的数据输出缓冲器、锁定上述N×M+K组的传感放大部的输出的N×M+K组的锁定电路、从上述N×M+K组的锁定电路输出的N×M+K组的锁定数据选择N×1组的多路复用器。
12.如权利要求11所述的非易失性半导体存储器，其特征在于：
冗余列数为K。
13.如权利要求9所述的非易失性半导体存储器，其特征在于：
具有在重写上述非易失性存储片内的存储器单元的数据时，传送重写电压的第1电源开关和在重写上述冗余非易失性存储块内的存储器单元的数据时，传送重写电压的第2电源开关，在重写上述冗余非易失性存储块内的存储器单元的数据时，上述第1电源开关为选择状态。
14.一种非易失性半导体存储器，其特征在于具有：
第1和第2非易失性存储片，上述第1和第2非易失性存储片分别具有第1字线、与上述第1字线连接的第1行译码器、第1位线、与上述第1位线连接的第1和第2列译码器；
设置在上述第1和第2非易失性存储片中，在X方向和Y方向矩阵状配置了多个非易失性存储块的非易失性存储块矩阵，上述各非易失性存储块具有第1非易失性存储元件、与上述第1非易失性存储元件连接的第2字线和第2位线、与上述第2字线和上述第1字线连接的第2行译码器、与上述第2位线和上述第1位线连接的第3列译码器、以及与上述第2行译码器和上述第3列译码器连接的块译码器；
与上述第1非易失性存储片的上述第1列译码器和上述第2非易失性存储片的上述第1列译码器公共连接的第1数据线；
与上述第1非易失性存储片的上述第2列译码器和上述第2非易失性存储片的上述第2列译码器公共连接的第2数据线；
与上述第1数据线连接的第1传感放大器；以及
与上述第2数据线连接的第2传感放大器。
15.如权利要求14所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器用于读取上述非易失性存储器单元的存储数据，上述第2传感放大器用于确认在上述非易失性半导体存储器单元是否写入了数据。
16.如权利要求15所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器的个数大于等于上述第2传感放大器的个数。
17.如权利要求14所述的非易失性半导体存储器，其特征在于：
还至少具有1个冗余非易失性存储块，该存储块具有第2非易失性存储元件、冗余非易失性存储元件、与上述冗余非易失性存储元件连接的第1冗余字线和第1冗余位线、与上述第1冗余字线连接的第1冗余行译码器、与上述第1冗余位线连接的第1冗余列译码器、与上述第1冗余行译码器和上述第1冗余列译码器连接的冗余块译码器，
还具有与上述第1冗余行译码器连接的第2冗余字线、与上述第1冗余列译码器连接的第3冗余位线、与上述第2冗余字线连接的第2冗余行译码器和与上述第3冗余位线连接的第2冗余列译码器，
上述第1数据线与上述第1冗余列译码器连接，上述第2数据线与上述第2冗余列译码器连接。
18.如权利要求14所述的非易失性半导体存储器，其特征在于：
在上述第1非易失性存储片内的上述非易失性存储元件写入数据时读取上述第2非易失性存储片内的上述非易失性存储元件的数据。
19.如权利要求18所述的非易失性半导体存储器，其特征在于：
还具有保持应写入的非易失性存储元件的地址的写入地址缓冲器和传送提供给地址输入端子的地址的读取缓冲器，
将输入到含有上述应写入的非易失性存储元件的片的地址作为上述写入地址。
20.如权利要求18所述的非易失性半导体存储器，其特征在于：
还具有产生读取字线电压的读取字线电压发生电路、产生写入字线电压的写入字线电压发生电路和产生写入位线电压的写入位线电压发生电路，
对含有应写入的非易失性存储元件的片施加上述写入字线电压和写入位线电压，对没有应写入的非易失性存储元件的片施加上述读取字线电压。
21.如权利要求20所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M组的传感放大电路，
具有N组的数据输出缓冲器、锁定上述N×M组的传感放大电路的输出的N×M组的锁定电路、和从上述N×M组的锁定电路输出的N×M组的锁定数据选择N×1组的多路复用器。
22.如权利要求20所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M+K组的传感放大电路，
具有N组的数据输出缓冲器、锁定上述N×M+K组的传感放大部的输出的N×M+K组的锁定电路、和从上述N×M+K组的锁定电路输出的N×M+K组的锁定数据选择N×1组的多路复用器。
23.如权利要求22所述的非易失性半导体存储器，其特征在于：
冗余列数为K。
24.如权利要求17所述的非易失性半导体存储器，其特征在于：
具有在重写上述非易失性存储片内的存储器单元的数据时传送重写电压的第1电源开关和在重写上述冗余非易失性存储块内的存储器单元的数据时传送写入数据的第2电源开关，在重写上述冗余非易失性存储块内的存储器单元的数据时，上述第1电源开关为选择状态。
25.一种非易失性半导体存储器，其特征在于具有：
在X方向和Y方向矩阵状配置了多个非易失性存储块矩阵状的非易失性存储块矩阵、上述各非易失性存储块具有第1非易失性存储元件、第1冗余非易失性存储元件、与上述第1非易失性存储元件连接的第1字线以及第1位线、与上述第1冗余非易失性存储元件连接的第1字线以及第1冗余位线、与上述第1字线连接的第1行译码器、与上述第1位线和第1冗余位线连接的第1列译码器、以及与上述第1行译码器和上述第1列译码器连接的块译码器；
与上述第1行译码器连接的第2字线；
与上述第1列译码器连接的第2位线和第2冗余位线；
与上述第2字线连接的第2行译码器；
与上述第2位线和上述第2冗余位线连接的第2和第3列译码器；
与上述第2列译码器连接的第1数据线和第1冗余数据线；
与上述第3列译码器连接的第2数据线和第2冗余数据线；
与上述第1数据线和上述第1冗余数据线连接的第1传感放大器；以及
与上述第2数据线和上述第2冗余数据线连接的第2传感放大器。
26.如权利要求25所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器用于读取上述非易失性存储器单元的存储数据，上述第2传感放大器用于确认在上述非易失性半导体存储器单元是否写入了数据。
27.如权利要求26所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器的个数大于等于上述第2传感放大器的个数。
28.如权利要求25所述的非易失性半导体存储器，其特征在于：
还至少具有1个冗余非易失性存储块，该存储块具有2非易失性存储元件、第2冗余非易失性存储元件、与上述第2冗余非易失性存储元件连接的第1冗余字线和第4冗余位线、与上述第1冗余字线连接的第1冗余行译码器、与上述第4冗余位线连接的第1冗余列译码器、与上述第1冗余行译码器和上述第1冗余列译码器连接的冗余块译码器，
还具有与上述第1冗余行译码器连接的第2冗余字线、与上述第1冗余列译码器连接的第5冗余位线、与上述第2冗余字线连接的第2冗余行译码器和与上述第5冗余位线连接的第2冗余列译码器，
上述第1数据线与上述第1冗余列译码器连接，上述第2数据线与上述第2冗余列译码器连接。
29.如权利要求28所述的非易失性半导体存储器，其特征在于：
具有在重写上述非易失性存储片内的存储器单元的数据时传送重写电压的第1电源开关和在重写上述冗余非易失性存储块内的存储器单元的数据时传送写入数据的第2电源开关，在重写上述冗余非易失性存储块内的存储器单元的数据时，上述第1电源开关为选择状态。
30.一种非易失性半导体存储器，其特征在于具有：
第1和第2非易失性存储片，上述第1和第2非易失性存储片分别具有第1字线、与上述第1字线连接的第1行译码器、第1位线、第1冗余位线、与上述第1位线和第1冗余位线连接的第1和第2列译码器；
设置在上述第1和第2非易失性存储片中，在X方向和Y方向矩阵状配置了多个非易失性存储块的非易失性存储块矩阵，上述各非易失性存储块具第1非易失性存储元件、第1冗余非易失性存储元件、与上述第1非易失性存储元件连接的第2字线和第2位线、与上述第1冗余非易失性存储元件连接的上述第2字线和第2冗余位线，与上述第2字线和上述第1字线连接的第2行译码器、与上述第2位线和第2冗余位线连接的第3列译码器、以及与上述第2行译码器和上述第3列译码器连接的块译码器；
与上述第1非易失性存储片的上述第1列译码器和上述第2非易失性存储片的上述第1列译码器公共连接的第1数据线；
与上述第1非易失性存储片的上述第2列译码器和上述第2非易失性存储片的上述第2列译码器公共连接的第2数据线；
与上述第1数据线连接的第1传感放大器；以及
与上述第2数据线连接的第2传感放大器。
31.如权利要求30所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器用于读取上述非易失性存储器单元的存储数据，上述第2传感放大器用于确认在上述非易失性半导体存储器单元是否写入了数据。
32.如权利要求31所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器的个数大于等于上述第2传感放大器的个数。
33.如权利要求30所述的非易失性半导体存储器，其特征在于：
还至少具有1个冗余非易失性存储块，该存储块具有第2非易失性存储元件、第2冗余非易失性存储元件、与上述第2冗余非易失性存储元件连接的第1冗余字线和第4冗余位线、与上述第1冗余字线连接的第1冗余行译码器、与上述第4冗余位线连接的第1冗余列译码器、与上述第1冗余行译码器和上述第1冗余列译码器连接的冗余块译码器，
还具有与上述第1冗余行译码器连接的第2冗余字线、与上述第1冗余列译码器连接的第5冗余位线、与上述第2冗余字线连接的第2冗余行译码器和与上述第5冗余位线连接的第2冗余列译码器，
上述第1数据线与上述第1冗余列译码器连接，上述第2数据线与上述第2冗余列译码器连接。
34.如权利要求30所述的非易失性半导体存储器，其特征在于：
在写入上述第1非易失性存储片内的上述非易失性存储元件时读取上述第2非易失性存储片内的上述非易失性存储元件的数据。
35.如权利要求34所述的非易失性半导体存储器，其特征在于：
还具有保持应写入的非易失性存储元件的地址的写入地址缓冲器和传送提供给地址输入端子的地址的读取缓冲器，
将输入到含有上述应写入的非易失性存储元件的片的地址作为上述写入地址。
36.如权利要求35所述的非易失性半导体存储器，其特征在于：
还具有产生读取字线电压的读取字线电压发生电路、产生写入字线电压的写入字线电压发生电路和产生写入位线电压的写入位线电压发生电路，
对含有应写入的非易失性存储元件的片施加上述写入字线电压和写入位线电压，对没有应写入的非易失性存储元件的片施加上述读取字线电压。
37.如权利要求36所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M组的传感放大电路，
具有N组的数据输出缓冲器、锁定上述N×M组的传感放大电路的输出的N×M组的锁定电路、和从上述N×M组的锁定电路输出的N×M组的锁定数据选择N×1组的多路复用器。
38.如权利要求36所述的非易失性半导体存储器，其特征在于：
上述第1传感放大器具有N×M+K组的传感放大电路，
具有N组的数据输出缓冲器、锁定上述N×M+K组的传感放大部的输出的N×M+K组的锁定电路、和从上述N×M+K组的锁定电路输出的N×M+K组的锁定数据选择N×1组的多路复用器。
39.如权利要求38所述的非易失性半导体存储器，其特征在于：
冗余列数为K。
40.如权利要求39所述的非易失性半导体存储器，其特征在于：
具有在重写上述非易失性存储片内的存储器单元的数据时传送重写电压的第1电源开关和在重写上述冗余非易失性存储块内的存储器单元的数据时传送写入数据的第2电源开关，在重写上述冗余非易失性存储块内的存储器单元的数据时，上述第1电源开关为选择状态。
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