KR20030019255A - 불휘발성 반도체 메모리 - Google Patents

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KR20030019255A
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Abstract

불휘발성 반도체 메모리는, 제1 및 제2 불휘발성 메모리 뱅크, 판독용 데이터선 및 기입 검증용 데이터선, 판독용 감지 증폭기, 기입 검증용 감지 증폭기와 기입 회로를 포함하고 있다. 상기 각 데이터선은, 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 제1 불휘발성 메모리 뱅크의 비트선과 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속된다. 상기 판독용 감지 증폭기는 판독용 데이터선에 접속된다. 상기 기입 검증용 감지 증폭기와 상기 기입 회로는 기입 검증용 데이터선에 각각 접속된다.

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은 플래시 메모리 등의 불휘발성 반도체 메모리에 관한 것으로, 더 자세히는, 복수 뱅크 구성으로 페이지 판독 기능을 구비한 불휘발성 반도체 메모리에 관한 것이다.
불휘발성 반도체 메모리의 일종으로서 플래시 메모리가 알려져 있다. 도 1은 상기 플래시 메모리에서의 메모리 셀의 단면도이다. 이 메모리 셀(메모리 셀 트랜지스터)은, 부유 게이트 FG와 컨트롤 게이트 CG가 절연막을 개재하여 적층된, 소위 스택드 게이트 구조를 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구성되어 있다. 즉, 이 예에서는, p형 반도체 기판(P-substrate)(100)에, n형 웰 영역(N-well)(101)이 형성되고, 이 n형 웰 영역(101) 내에 p형 웰 영역(P-well)(102)이 형성되어 있다. 상기 p형 웰 영역(102)의 표면영역에는, 상기 MOSFET의 드레인 영역으로서 기능하는 n+형의 불순물 확산 영역(103), 소스 영역으로서 기능하는 n+형의 불순물 확산 영역(104) 및 p+형의 불순물 확산 영역(105)이 형성되어 있다. 상기 불순물 확산 영역(103, 104) 사이의 기판(100) 상에는, 게이트 절연막(106), 부유 게이트 FG, 절연막(107) 및 컨트롤 게이트 CG가 각각 적층되어 있다. 또한, 상기 n형 웰 영역(101)의 표면 영역에는, n+형의 불순물 확산 영역(108)이 형성되어 있고, 이 불순물 확산 영역(108)은 상기 불순물 확산 영역(104) 및 불순물 확산 영역(105)에 접속되어 있다. 또한, 상기 기판(100)의 주표면에는, p+형의 불순물 확산 영역(109)이 형성되어 있고, 이 영역(109)은 접지점에 접속되어 있다.
상기 메모리 셀 트랜지스터는, 부유 게이트 FG 내에 축적되는 전자의 수에 따라 컨트롤 게이트 CG에서 본 임계 전압이 변화되고, 이 임계 전압의 변화에 따라 "0" 또는 "1" 데이터를 기억한다.
도 2는, 상기 메모리 셀 트랜지스터를 매트릭스 형상으로 배치한 메모리 셀 어레이의 일부를 추출하여 도시하고 있다. 각 메모리 셀 트랜지스터 MC의 컨트롤 게이트는, 워드선 WL0∼WLn에 행마다 접속되어 있다. 또한, 각 메모리 셀 트랜지스터 MC의 드레인은 비트선 BL0∼BLm에 열마다 접속되고, 소스는 접지점 Vss(소스선)에 공통 접속되어 있다.
도 3은, 상기 도 1에 도시한 메모리 셀 트랜지스터의 컨트롤 게이트전압(Gate voltage)과 드레인 전류(Drain current of memory cell transistor)의 관계를 나타내고 있다. 여기서는, 부유 게이트 FG에 축적되어 있는 전자의 수가 비교적 다수인 상태(즉, 메모리 셀 트랜지스터의 임계 전압 Vt가 높은 상태)를 "0" 데이터, 반대로 낮은 상태를 "1" 데이터로 정의한다. 데이터의 판독, 소거 및 기입의 바이어스 조건은 아래의 표 1과 같다.
판독 기입 소거
Vg 5V 9V -7V
Vd 1V 5("0")0("1") 부유
Vs 0V 0V 10V
데이터의 판독은, 메모리 셀 트랜지스터의 드레인에 전압 Vd(=1V), 소스에 전압 Vs(=0V), 컨트롤 게이트 CG에 전압 Vg(=5V)를 인가함으로써 행해지고, 셀 전류 Icell이 흐르는지의 여부로 기억되어 있는 데이터의 "1", "0"이 판정된다.
또한, 소거는 소스와 p형 웰 영역(102)을 공유하는 복수의 메모리 셀에 대하여 일괄적으로 행해진다. 드레인을 부유 상태, 소스 전압 Vs=10V, 컨트롤 게이트 전압 Vg=-7V로 설정하면, F-N 터널 현상에 의해 부유 게이트 FG로부터 기판으로 전자가 흘러, 소거 대상의 메모리 셀은 모두 "1" 데이터로 설정된다.
이에 비하여, 기입은 비트마다 행해진다. 소스 전압 Vs=0V, 컨트롤 게이트 전압 Vg=9V로 설정한 상태에서, "0"으로 기입되는 셀의 비트선을 5V로 바이어스(드레인 전압 Vd=5V)하여 채널 열전자 현상으로 발생한 고에너지의 전자를 부유 게이트에 주입시킨다. 이 때, "1"의 상태 그대로 하고자 하는 셀의 비트선을 0V로 설정하면(드레인 전압 Vd=0V), 전자의 주입이 일어나지 않아 임계치 전압 Vt의 변화는 발생하지 않는다.
다음으로, 기입이나 소거를 확인하기 위해, 기입 검증이나 소거 검증을 행한다. 기입 검증은, 컨트롤 게이트 전압 Vg를 판독 시의 전압에 비해 높은 전압 Vpv로 설정하여 "0" 판독을 행한다. 그리고, 기입과 기입 검증을 교대로 실행하여, 기입 대상의 셀이 모두 "0"으로 되면 기입 동작이 종료된다. 소거도 마찬가지로, 판독 시의 전압에 비해 낮은 전압 Vev를 컨트롤 게이트 CG에 인가하여 "1" 판독하는 소거 검증을 실행하여 셀 전류 Icell을 충분히 확보한다. 이와 같이, 셀의 워드선 전압은 동작 모드에 의해 다양하게 변화된다.
그런데, 상술한 바와 같은 플래시 메모리의 재기입 시간은, 판독 시간에 비해 몇 자릿수 이상 느리다. 이 때문에, 플래시 메모리를 2개 이상의 뱅크로 나눔으로써, 임의의 뱅크가 재기입 중이라도 그 이외의 뱅크의 셀 데이터를 판독할 수 있는, 소위 이중 오퍼레이션(Dual operation) 기능이 도입되어 있다(예를 들면, U.S. Patent 5,867,430 및 U.S. Patent 5,847,998). 또한, MPU(micro processing unit)의 고성능화에 수반하여, 플래시 메모리의 판독 고속화가 중요해지고 있다. 따라서, 페이지 모드나 버스트 모드를 구비함으로써, 평균 액세스 시간을 대폭 단축하는 기술이 도입되어 왔다.
또한, ISSCC2001 DIGEST OF TECHNICAL PAPERS pp.32-33, Feb, 2001 B.Pathank et al., "A 1.8V 64Mb 100㎒ Flexible Read While Write Flash Memory"에서 발표된 64M비트의 플래시 메모리에서는, 4M비트 사이즈의 뱅크를 16개 구비하고, 또한 4워드(word) 페이지(page) 길이의 페이지 액세스 기능을 탑재하고 있다.이 플래시 메모리에서는 뱅크마다 독립 동작이 가능하도록, 뱅크마다 로우 디코더가 설치되어 있다.
그러나, 상기한 바와 같은 구성은, 디코더부의 면적 오버헤드가 큰 것을 의미하며, 그 결과 칩 가격이 상승된다고 하는 문제가 있다.
상술한 바와 같이 종래의 불휘발성 반도체 메모리는, 재기입 시간이 판독 시간에 비해 몇 자릿수 이상 느리고, 재기입 시간을 빠르게 하고자 하면, 디코더부의 면적 오버헤드가 커져, 칩 가격의 상승을 초래한다고 하는 문제가 있었다.
도 1은 종래의 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 플래시 메모리에서의 메모리 셀의 단면도.
도 2는 종래의 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 도 1에 도시한 메모리 셀 트랜지스터를 매트릭스 형상으로 배치한 메모리 셀 어레이의 일부를 추출하여 도시하는 회로도.
도 3은 도 1에 도시한 메모리 셀 트랜지스터의 컨트롤 게이트 전압과 드레인 전류의 관계를 도시하는 특성도.
도 4는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하는 블록도.
도 5는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하는 블록도.
도 6은 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하는 블록도.
도 7은 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 구성예에 대하여 설명하기 위한 것으로, 하나의 블록의 일부를 추출하여 도시하는 회로도.
도 8은 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 구성예에 대하여 설명하기 위한 것으로, 상기 판독용 데이터선 또는 기입 검증용 데이터선에 접속되는 상기 제1 및 제2 뱅크의 비트선을 도시하는 블록도.
도 9는 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 구성예에 대하여 설명하기 위한 것으로, 상기 도 7에 도시한 블록에서의 비트선 방향을 따른 단면 구성도.
도 10은 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 구성예에 대하여 설명하기 위한 것으로, 상기 도 7에 도시한 블록에서의 워드선 방향을 따른 단면 구성도.
도 11은 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 다른 구성예에 대하여 설명하기 위한 것으로, 하나의 블록의 일부를 추출하여 도시하는 회로도.
도 12는 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 다른 구성예에 대하여 설명하기 위한 것으로, 상기 판독용 데이터선 또는 기입 검증용 데이터선에 접속되는 상기 제1 및 제2 뱅크의 비트선을 도시하는 블록도.
도 13은 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 다른 구성예에 대하여 설명하기 위한 것으로, 상기 도 11에 도시한 블록에서의 비트선 방향을 따른 단면 구성도.
도 14는 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 다른 구성예에 대하여 설명하기 위한 것으로, 상기 도 11에 도시한 블록에서의 워드선 방향을 따른 단면 구성도.
도 15는 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하는 블록도.
도 16은 본 발명의 실시예에 따른 불휘발성 반도체 메모리의 개략적인 구성을 도시하는 블록도.
도 17은 2개의 리던던시 블록을 갖는 2뱅크 구성의 16M비트의 플래시 메모리의 레이아웃 이미지를 도시하는 블록도.
도 18a는 first-level 금속층으로 형성된 블록 내의 로컬 비트선을, third-level 금속층으로 형성된 메인 비트선에 선택적으로 접속하기 위한 컬럼 게이트의 구성을 도시하는 회로도, 도 18b는 도 18a에 도시한 컬럼 게이트의 심볼도.
도 19a는 도 18a와 도 18b에 도시한 컬럼 게이트를 8개 구비한 컬럼 게이트의 블록도, 도 19b는 도 19a에 도시한 컬럼 게이트의 심볼도.
도 20a는 컬럼 게이트를 도시하는 블록도, 도 20b는 컬럼 리던던시용 컬럼 게이트를 도시하는 블록도, 도 20c는 도 20a에 도시한 컬럼 게이트를 16개와, 도 20b에 도시한 컬럼 리던던시용 컬럼 게이트를 1개 구비한 컬럼 게이트를 도시하는 심볼도.
도 21a는 512K비트의 메모리 셀 어레이를 도시하는 회로도, 도 21b는 도 21a에 도시한 메모리 셀 어레이의 심볼도.
도 22a는 64K비트의 부팅 블록 셀 어레이를 도시하는 회로도, 도 22b는 도 22a에 도시한 부팅 블록 셀 어레이의 심볼도.
도 23a는 워드선마다 접속되는 로우 디코더를 도시하는 회로도, 도 23b는 도 23a에 도시한 로우 디코더의 심볼도.
도 24a는 프리 디코드 신호쌍으로 제어되는 로우 디코더를 도시하는 블록도, 도 24b는 도 24a에 도시한 로우 디코더의 심볼도.
도 25는 도 24a와 도 24b에 도시한 로우 디코더를 128개 갖는 로우 디코더를 도시하는 블록도.
도 26a는 프리 디코드 신호쌍을 출력하는 프리 디코더를 도시하는 회로도, 도 26b는 도 26a에 도시한 프리 디코더의 심볼도.
도 27a는 도 26a와 도 26b에 도시한 프리 디코더를 128쌍 갖는 로우 디코더를 도시하는 블록도, 도 27b는 도 27a에 도시한 로우 디코더의 심볼도.
도 28a는 선택 워드선을 구동하는 로우 디코더를 도시하는 회로도, 도 28b는 도 28a에 도시한 로우 디코더의 심볼도.
도 29a는 도 28a와 도 28b에 도시한 로우 디코더 8개로 구성한 로우 디코더를 도시하는 블록도, 도 29b는 도 29a에 도시한 로우 디코더의 심볼도.
도 30a는 블록 디코더를 도시하는 회로도, 도 30b는 도 30a에 도시한 블록 디코더의 심볼도.
도 31a는 로우 디코더(신호 BLKFi의 생성 회로)를 도시하는 회로도, 도 31b는 도 31a에 도시한 로우 디코더의 심볼도.
도 32a는 도 31a와 도 31b에 도시한 로우 디코더를 8개 설치하여 구성한 로우 디코더를 도시하는 블록도, 도 32b는 도 32a에 도시한 로우 디코더의 심볼도.
도 33a는 부팅 블록용의 블록 디코더를 도시하는 회로도, 도 33b는 도 33a에 도시한 블록 디코더의 심볼도.
도 34a는 컬럼 디코더(신호 BLKHi의 생성 회로)를 도시하는 회로도, 도 34b는 도 34a에 도시한 컬럼 디코더의 심볼도.
도 35a는 도 34a와 도 34b에 도시한 컬럼 디코더 4개로 구성한 컬럼 디코더를 도시하는 블록도, 도 35b는 도 35a에 도시한 컬럼 디코더의 심볼도.
도 36a는 컬럼 디코더의 구성예를 도시하는 회로도, 도 36b는 도 36a에 도시하는 컬럼 디코더의 심볼도.
도 37a는 메인 비트선과 판독 전용 데이터선을 선택적으로 접속하는 컬럼 게이트를 도시하는 회로도, 도 37b는 도 37a에 도시한 컬럼 게이트의 심볼도.
도 38a는 도 37a와 도 37b에 도시한 컬럼 게이트를 64개 설치한 컬럼 게이트를 도시하는 블록도, 도 38b는 각 비트의 컬럼 리던던시 메인 비트선과 컬럼 리던던시 데이터선의 접속에 대하여 설명하기 위한 회로도.
도 38c는 도 37a와 도 37b에 도시한 컬럼 게이트를 64개 설치한 컬럼 게이트를 도시하는 심볼도.
도 39a는 기입이나 검증 시에 메인 비트선을 디코드하여 선택적으로 오토 전용 데이터선에 접속하는 컬럼 게이트를 도시하는 회로도, 도 39b는 도 39a에 도시한 컬럼 게이트의 심볼도.
도 40a는 도 39a와 도 39b에 도시한 컬럼 게이트를 이용하여 구성한 컬럼 게이트를 도시하는 블록도, 도 40b는 각 비트의 컬럼 리던던시 메인 비트선과 A_RDDL의 접속에 대하여 설명하기 위한 회로도, 도 40c는 도 39a와 도 39b에 도시한 컬럼게이트를 이용하여 구성한 컬럼 게이트를 도시하는 심볼도.
도 41a와 도 41b는 128개의 메인 비트선과 1개의 리던던시용 메인 비트선을, 64+1개의 판독용 데이터선과 16+1개의 오토용 데이터선에 선택적으로 접속하는 컬럼 게이트를 도시하는 블록도, 도 41c는 도 41a와 도 41b에 도시한 컬럼 게이트의 심볼도.
도 42a는 신호 R_JHH를 출력하는 디코더를 도시하는 회로도, 도 42b는 도 42a에 도시한 디코더의 심볼도.
도 43a는 판독 컬럼 게이트 선택 신호의 디코더를 도시하는 회로도, 도 43b는 도 43a에 도시한 디코더의 심볼도.
도 44a는 도 43a와 도 43b에 도시한 디코더를 3개 갖는 디코더를 도시하는 블록도, 도 44b는 도 44a에 도시한 디코더의 심볼도.
도 45a는 오토용의 컬럼 게이트 신호의 디코더를 도시하는 회로도, 도 45b는 도 45a에 도시한 디코더의 심볼도.
도 46a는 오토용의 컬럼 게이트 신호의 디코더를 도시하는 회로도, 도 46b는 도 46a에 도시한 디코더의 심볼도.
도 47a는 오토용의 컬럼 게이트 신호의 디코더를 도시하는 블록도, 도 47b는 도 47a에 도시한 디코더의 심볼도.
도 48a는 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 활성화 신호의 디코더를 도시하는 회로도, 도 48b는 도 48a에 도시한 디코더의 심볼도.
도 49a는 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 활성화 신호의 디코더를 도시하는 회로도, 도 49b는 도 49a에 도시한 디코더의 심볼도.
도 50a는 신호 R_BLKD<0 : 1>, R_BLKDRD, A_BLKD<0 : 7>, A_BLKDRD를 출력하는 디코더를 도시하는 블록도, 도 50b는 도 50a에 도시한 디코더의 심볼도.
도 51a는 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 신호를 출력하는 디코더를 도시하는 블록도, 도 51b는 도 51a에 도시한 디코더의 심볼도.
도 52a는 부팅을 포함하지 않은 뱅크용의 컬럼 게이트 신호 출력과 디코더 컬럼 게이트의 접속 관계를 도시하는 블록도, 도 52b는 도 52a에 도시한 회로의 심볼도.
도 53a는 부팅을 포함하는 뱅크용의 컬럼 게이트 신호 출력과 디코더 컬럼 게이트의 접속 관계를 도시하는 블록도, 도 53b는 도 53a에 도시한 회로의 심볼도.
도 54a와 도 54b는 각각 컬럼 게이트 선택 신호의 글로벌 디코더를 도시하는 회로도.
도 55a와 도 55b는 각각 컬럼 게이트 선택 신호의 글로벌 디코더를 도시하는 회로도.
도 56은 컬럼 게이트 선택 신호의 글로벌 디코더를 도시하는 심볼도.
도 57a는 부팅 블록을 포함하지 않은 뱅크용의 글로벌 컬럼 게이트 신호 출력과 컬럼 디코더의 접속 관계에 대하여 설명하기 위한 것으로, 글로벌 디코더의 블록도, 도 57b는 부팅 블록을 포함하지 않은 뱅크용의 글로벌 컬럼 게이트 신호 출력과 컬럼 디코더의 접속 관계에 대하여 설명하기 위한 것으로, 컬럼 디코더의 블록도, 도 57c는 도 57a에 도시한 글로벌 디코더와 도 57b에 도시한 컬럼 디코더로 형성한 디코더의 심볼도.
도 58a는 부팅 블록을 포함하는 뱅크용의 글로벌 컬럼 게이트 신호 출력과 컬럼 디코더의 접속 관계에 대하여 설명하기 위한 것으로, 글로벌 디코더의 블록도, 도 58b는 부팅 블록을 포함하는 뱅크용의 글로벌 컬럼 게이트 신호 출력과 컬럼 디코더의 접속 관계에 대하여 설명하기 위한 것으로, 컬럼 디코더의 블록도, 도 58c는 도 58a에 도시한 글로벌 디코더와 도 58b에 도시한 컬럼 디코더로 형성한 디코더의 심볼도.
도 59a는 512K비트의 블록 구성을 도시하는 블록도, 도 59b는 도 59a에 도시한 블록 구성의 심볼도.
도 60a는 도 59a와 도 59b에 도시한 512K비트의 블록 8개로 구성된 4M비트의 코어 4MbCORE를 도시하는 블록도, 도 60b는 도 60a에 도시한 코어 4MbCORE의 심볼도.
도 61a는 부팅 블록의 블록 구성을 도시하는 블록도, 도 61b는 도 61a에 도시한 블록 구성의 심볼도.
도 62a는 8개의 부팅 블록의 접속 관계를 도시하는 블록도, 도 62b는 도 62a에 도시한 회로의 심볼도.
도 63은 어드레스 버퍼의 구성예를 i비트에 주목하여 도시하는 회로도.
도 64는 어드레스 스위치를 도시하는 회로도.
도 65는 뱅크 신호 발생 회로의 구성예를 도시하는 회로도.
도 66a는 전원 스위치의 구성예를 도시하는 회로도, 도 66b는 도 66a에 도시한 전원 스위치의 심볼도.
도 67a는 전원 스위치의 구성예를 도시하는 회로도, 도 67b는 도 67a에 도시한 전원 스위치의 심볼도.
도 68a는 전원 스위치의 구성예를 도시하는 회로도, 도 68b는 도 68a에 도시한 전원 스위치의 심볼도.
도 69는 블록 리던던시 제어 신호 출력 회로의 구성예를 도시하는 회로도.
도 70은 블록 리던던시 제어 신호 출력 회로의 구성예를 도시하는 회로도.
도 71은 메인 블록 어드레스를 생성하는 회로를 도시하는 회로도.
도 72a는 4Mb 코어마다 구비되는 전원 스위치 및 디코더의 구성예를 도시하는 블록도, 도 72b는 도 72a에 도시한 전원 스위치 및 디코더의 심볼도.
도 73a는 4Mb 코어와 전원 스위치 및 디코더로 구성된 4Mb의 전원 스위치 및 디코더를 도시하는 블록도, 도 73b는 도 73a에 도시한 전원 스위치 및 디코더의 심볼도.
도 74a는 부팅 코어용의 전원 스위치 및 디코더를 도시하는 블록도, 도 74b는 도 74a에 도시한 전원 스위치 및 디코더의 심볼도.
도 75a는 부팅 코어와 상기 부팅 코어용의 전원 스위치 및 디코더로 구성된 부팅 코어용의 전원 스위치 및 디코더를 도시하는 블록도, 도 75b는 도 75a에 도시한 전원 스위치 및 디코더의 심볼도.
도 76은 뱅크 BANK0의 디코더 구성을 도시하는 블록도.
도 77은 도 76에 도시한 뱅크 BANK0의 디코더의 심볼도.
도 78a는 뱅크 BANK1의 전원 스위치 및 디코더를 도시하는 블록도, 도 78b는 도 78a에 도시한 전원 스위치 및 디코더의 심볼도.
도 79는 뱅크 BANK1의 디코더 구성을 도시하는 블록도.
도 80은 도 79에 도시한 뱅크 BANK1의 디코더의 심볼도.
도 81a는 블록 리던던시의 컬럼 디코더부를 도시하는 것으로, 글로벌 디코더의 블록도, 도 81b는 블록 리던던시의 컬럼 디코더부를 도시하는 것으로, 디코더의 블록도, 도 81c는 블록 리던던시의 컬럼 디코더부를 도시하는 것으로, 블록 리던던시용의 디코더의 심볼도.
도 82a는 리던던시 블록의 전원 스위치 및 디코더와 블록의 접속 관계를 도시하는 블록도, 도 82b는 도 82a에 도시하는 회로의 심볼도.
도 83은 리던던시 블록의 디코더의 구성을 도시하는 블록도.
도 84는 도 83에 도시한 리던던시 블록의 디코더의 심볼도.
도 85a 내지 도 85d는 각각 2개의 리던던시 블록을 구비한 4Mb+12Mb의 2뱅크 구성의 16M비트의 플래시 메모리 코어의 구성을 도시하는 블록도.
도 86은 도 85a 내지 도 85d에 도시한 16M비트의 플래시 메모리 코어의 심볼도.
도 87은 컬럼 리던던시 회로의 구성예를 도시하는 회로도.
도 88은 감지 증폭기와 감지된 데이터를 래치하는 회로를 도시하는 회로도.
도 89는 판독용 및 기입 검증용 감지 증폭기를 도시하는 회로도.
도 90은 컬럼 리던던시의 퓨즈 데이터를 래치하는 회로를 도시하는 회로도.
도 91은 컬럼 리던던시의 퓨즈 데이터를 래치하는 회로를 도시하는 회로도.
도 92는 페이지 내 어드레스와 퓨즈 데이터가 일치한 워드의 출력 시에, I/O 데이터를 멀티플렉서로 치환하기 위한 신호를 생성하는 회로를 도시하는 회로도.
도 93은 멀티플렉서를 도시하는 회로도.
도 94는 멀티플렉서를 도시하는 회로도.
도 95는 기입 데이터를 유지하는 데이터 래치 회로의 구성예를 도시하는 회로도.
도 96은 기입이나 소거의 검증을 행하는 감지 래치 회로의 구성예를 도시하는 회로도.
도 97은 오토 시의 컬럼 리던던시를 행하는 회로의 구성예를 도시하는 회로도.
도 98은 기입 데이터와 검증 결과가 전부 일치하면 기입 종료를 알리기 위한 종료 신호를 출력하는 회로를 도시하는 회로도.
도 99는 컬럼 리던던시 치환이 있는 경우에 대상 I/O의 데이터를 PDATARD로 전송하는 회로를 도시하는 회로도.
도 100은 오토용 데이터선에 접속한 기입 부하 회로의 구성예를 도시하는 회로도.
도 101은 기입 동작을 나타내는 동작 파형을 도시하는 타이밍차트.
도 102는 판독 동작을 나타내는 동작 파형을 도시하는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제1 뱅크
2 : 제2 뱅크
3 : 판독용 데이터선
4 : 기입 검증용 데이터선
7 : 판독용 감지 증폭기
8 : 기입 검증용 감지 증폭기
9 : 기입 회로
본 발명의 하나의 양상에 따르면, 불휘발성 반도체 메모리는, 제1 및 제2 불휘발성 메모리 뱅크, 상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선, 상기 판독용 데이터선에 접속되는 판독용 감지 증폭기, 상기 기입 검증용 데이터선에 접속되는 기입 검증용 감지 증폭기와 상기 기입 검증용 데이터선에 접속되는 기입 회로를 포함한다.
본 발명의 다른 양상에 따르면, 불휘발성 반도체 메모리는, 복수의 불휘발성 메모리 블록이 X 방향 및 Y 방향으로 매트릭스 형상으로 배치된 불휘발성 메모리 블록 매트릭스-상기 복수의 불휘발성 메모리 블록 각각은, 제1 불휘발성 메모리 소자, 상기 제1 불휘발성 메모리 소자에 접속되는 제1 워드선 및 제1 비트선, 상기제1 워드선에 접속되는 제1 로우 디코더, 상기 제1 비트선에 접속되는 제1 컬럼 디코더 및 상기 제1 로우 디코더와 상기 제1 컬럼 디코더과 접속되는 블록 디코더를 가짐-, 상기 제1 로우 디코더에 접속되는 제2 워드선, 상기 제1 컬럼 디코더에 접속되는 제2 비트선, 상기 제2 워드선에 접속되는 제2 로우 디코더, 상기 제2 비트선에 접속되는 제2 및 제3 컬럼 디코더, 상기 제2 컬럼 디코더에 접속되는 제1 데이터선, 상기 제3 컬럼 디코더에 접속되는 제2 데이터선, 상기 제1 데이터선에 접속되는 제1 감지 증폭기와 상기 제2 데이터선에 접속되는 제2 감지 증폭기를 포함한다.
우선, 본 발명의 각 실시예에 따른 불휘발성 반도체 메모리의 개략을 설명하고, 그 후, 구체적인 구성예를 설명한다.
[제1 실시예]
도 4는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하고 있다. 이 불휘발성 반도체 메모리는, 2뱅크 구성으로 되어 있고, 제1 뱅크(Bank1)(1)와 제2 뱅크(Bank2)(2) 사이에 판독용 데이터선(Data-line for read)(3)과 기입 검증용 데이터선(Data-line for verify)(4)이 배치되어 있다. 상기 제1 뱅크(1)의 비트선(5)과 상기 제2 뱅크의 비트선(6)은, 각각 상기 판독용 데이터선(3)과 기입 검증용 데이터선(4)에 선택적으로 접속된다. 상기 판독용 데이터선(3)은 판독용 감지 증폭기(Sense Amp for read)(7)에 접속되고, 상기 기입 검증용 데이터선(4)은 기입 검증용 감지 증폭기(Sense Amp for verify)(8) 및 기입 회로(Program circuit)(9)에 접속된다.
상기한 바와 같은 구성에 따르면, 제1 뱅크(1)와 제2 뱅크(2)에서 데이터선(3, 4)을 공유할 수 있기 때문에, 패턴 점유 면적을 축소하여 칩 가격을 저감할 수 있다.
[제2 실시예]
도 5는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하고 있다. 이 불휘발성 반도체 메모리는 페이지 리드를 행하는 것을 전제로 한 것으로, 기본적으로는 제1 실시예과 마찬가지의 회로로 구성되어 있다. 제1 뱅크(1)와 제2 뱅크(2) 사이에는, 128비트(bit) 폭의 판독용 데이터선(3')과 16비트 폭의 기입 검증용 데이터선(4')이 배치되어 있다. 상기 제1 뱅크(1)의 비트선(5)과 상기 제2 뱅크(2)의 비트선(6)은, 각각 상기 판독용 데이터선(3')과 기입 검증용 데이터선(4')에 선택적으로 접속된다. 상기 판독용 데이터선(3')은 128세트(set)의 판독용 감지 증폭기(7')에 접속되고, 상기 기입 검증용 데이터선(4')은 16세트의 기입 검증용 감지 증폭기(8') 및 16세트의 기입 회로(9')에 접속된다.
즉, 페이지 리드를 행하는 경우, 판독용의 데이터선(3')과 판독용의 감지 증폭기(7')이 페이지 사이즈와 동수로 되어 있고, 기입 검증용 데이터선(4'), 기입 검증용 감지 증폭기(8') 및 기입 회로(9')는 페이지 사이즈보다 적게 되어 있다.
이에 의해, 기입 검증용 데이터선(4'), 기입 검증용 감지 증폭기(8') 및 기입 회로(9')의 패턴 점유 면적을 축소하여 칩 가격을 저감할 수 있다.
[제3 실시예]
도 6은 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하고 있다. 이 불휘발성 반도체 메모리는 2뱅크 구성으로 되어 있으며, 제1 뱅크(1)와 제2 뱅크(2) 내의 메모리 셀 트랜지스터의 드레인 배선은, first-level 금속층으로 형성되어 있다. 상기 제1 뱅크(1)와 제2 뱅크(2) 사이에는 second-level 금속층(metal2)으로 형성된 판독용 데이터선(3)과 기입 검증용 데이터선(4)이 배치되어 있다. 상기 제1 뱅크(1)의 비트선(5)과 상기 제2 뱅크의 비트선(6)은 각각 first-level 금속층(metal1)으로 이루어지고, 상기 판독용 데이터선(3)과 기입 검증용 데이터선(4)에 선택적으로 접속된다. 상기 판독용 데이터선(3)은 판독용 감지 증폭기(7)에 접속되고, 상기 기입 검증용 데이터선(4)은 기입 검증용 감지 증폭기(8) 및 기입 회로(9)에 접속된다.
도 7∼도 10은 각각 상기 도 6에 도시한 회로에서의 제1 및 제2 뱅크(1, 2)의 구성예에 대하여 설명하기 위한 것으로, 도 7은 하나의 블록의 일부를 추출하여 도시하는 회로도, 도 8은 상기 판독용 데이터선(3) 또는 기입 검증용 데이터선(4)에 접속되는 상기 제1 및 제2 뱅크(1, 2) 내의 비트선을 도시하는 블록도, 도 9는 상기 도 7에 도시한 블록에서의 비트선 방향(Y-Y'선)을 따른 단면 구성도, 도 10은 상기 도 7에 도시한 블록에서의 워드선 방향(X-X'선)을 따른 단면 구성도이다.
도 7에 도시한 블록(block) 내에는, 메모리 셀 트랜지스터 MC가 매트릭스 형상으로 배치되어 있고, 각 메모리 셀 트랜지스터 MC의 컨트롤 게이트는, 폴리실리콘 또는 텅스텐 실리콘(poly Si or WSi)으로 형성된 워드선 wl0∼wl3에 행마다 접속되어 있다. 또한, 각 메모리 셀 트랜지스터 MC의 드레인은 first-level금속층(metal1)으로 형성된 로컬 비트선 lbl0, lbl1, …에 열마다 접속되고, 소스는 소스선(source-line)에 공통 접속되어 있다. 상기 로컬 비트선 lbl0, lbl1, …은 각각 컬럼 게이트(col.gate)를 통해 second-level 금속층(metal2)으로 형성된 메인 비트선 mbl0에 공통 접속된다.
상기 메인 비트선 mbl0은, 도 8∼도 10에 도시한 바와 같이, 로컬 비트선 lbl0, lbl1, … 상에 복수의 블록(block) 상을 통과하여 배선되어 있다.
상기한 바와 같은 구성에 따르면, 메인 비트선 mbl0을 로컬 비트선 lbl0, lbl1, … 상에 배치하여 복수의 블록 상을 통과시킬 수 있기 때문에, 패턴 점유 면적을 축소하여 칩 가격을 저감할 수 있다.
또한, 상기 도 6에 도시한 회로에서, 제1 및 제2 뱅크(1, 2) 내의 메모리 셀 트랜지스터의 드레인 배선을 first-level 금속층(metal1), 판독용 데이터선(3)과 기입 검증용 데이터선(4)을 third-level 금속층(metal3), 상기 제1 및 제2 뱅크(1, 2)의 비트선과 상기 판독용 데이터선(3) 및 기입 검증용 데이터선(4)을 second-level 금속층(metal2)으로 형성할 수도 있다.
도 11∼도 14는 각각 상기 도 6에 도시한 회로에서의 제1 및 제2 뱅크의 다른 구성예에 대하여 설명하기 위한 것으로, 도 11은 하나의 블록의 일부를 추출하여 도시하는 회로도, 도 12는 상기 판독용 데이터선 또는 기입 검증용 데이터선에 접속되는 상기 제1 및 제2 뱅크의 비트선을 도시하는 블록도, 도 13은 상기 도 11에 도시한 블록에서의 비트선 방향(Y-Y'선)을 따른 단면 구성도, 도 14는 상기 도 11에 도시한 블록에서의 워드선 방향(X-X'선)을 따른 단면 구성도이다.
도 11에 도시한 블록 내에는, 메모리 셀 트랜지스터 MC가 매트릭스 형상으로 배치되어 있고, 각 메모리 셀 트랜지스터 MC의 컨트롤 게이트는 폴리실리콘 또는 텅스텐 실리콘으로 형성된 워드선 wl0∼wl3에 행마다 접속되어 있다. 상기 워드선 wl0, wl2는 트랜지스터 Q0, Q2의 전류 통로를 통해 공통 접속되고, 이 공통 접속점이 second-level 금속층으로 이루어지며 X-X' 방향으로 인접하는 블록에 공용되는 배선 f0에 공통 접속된다. 또한, 상기 워드선 wl1, wl3은 트랜지스터 Q1, Q3의 전류 통로를 통해 공통 접속되고, 이 공통 접속점이 second-level 금속층으로 이루어지며 X-X' 방향으로 인접하는 블록에 공용되는 배선 f1에 공통 접속된다. 상기 트랜지스터 Q0, Q1의 게이트는 배선 m0에 접속되고, 상기 트랜지스터 Q2, Q3의 게이트는 배선 m1에 접속된다. 상기 각 메모리 셀 트랜지스터 MC의 드레인은 first-level 금속층으로 형성된 로컬 비트선 lbl0, lbl1, …에 열마다 접속되고, 소스는 소스선에 공통 접속되어 있다. 상기 로컬 비트선 lbl0, lbl1, …은 각각 컬럼 게이트를 경유하여 third-level 금속층으로 형성된 메인 비트선 mbl0에 공통 접속되어 있다.
도 12∼도 14에 도시한 바와 같이, 상기 배선 f0, f1, …, m0, m1, …은 로컬 비트선 lbl0, lbl1, … 상에 복수의 블록 상을 X-X' 방향으로 통과하여 배선되어 있다. 또한, 상기 메인 비트선 mbl0은, 상기 로컬 비트선 lbl0, lbl1, … 및 상기 배선 f0, f1, …, m0, m1, … 상에, Y-Y' 방향으로 복수의 블록 상을 통과하여 배선되어 있다.
상기한 바와 같은 구성에 따르면, 메인 비트선 mbl0을 배선 f0, f1, …, m0,m1, …과 로컬 비트선 lbl0, lbl1, … 상에 배치하여 복수의 블록 상을 통과시킬 수 있기 때문에, 패턴 점유 면적을 축소하여 칩 가격을 저감할 수 있다.
[제4 실시예]
도 15는 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리에 대하여 설명하기 위한 것으로, 주요부만을 추출하여 도시하고 있다. 이 불휘발성 반도체 메모리는 2뱅크 구성으로 되어 있으며, 제1 뱅크(1)와 제2 뱅크(2) 내의 메모리 셀 트랜지스터의 드레인 배선은 first-level 금속층으로 형성되어 있다. 상기 제1 뱅크(1)와 제2 뱅크(2) 사이에는, third-level 금속층으로 형성된 판독용 데이터선(3)과 first-level 금속층으로 형성된 기입 검증용 데이터선(4)이 적층되어 배치(도 15에서는 접속 관계의 설명을 위해 평면적으로 표현하고 있음)되어 있다. 상기 제1 뱅크(1)의 비트선(5)과 상기 제2 뱅크(2)의 비트선(6)은 각각 second-level 금속층으로 이루어지고, 상기 판독용 데이터선(3)과 기입 검증용 데이터선(4)에 선택적으로 접속된다. 상기 판독용 데이터선(3)은 판독용 감지 증폭기(7)에 접속되고, 상기 기입 검증용 데이터선(4)은 기입 검증용 감지 증폭기(8) 및 기입 회로(9)에 접속된다.
상기 도 15에 도시한 회로에서의 제1 및 제2 뱅크(1, 2)는, 기입 검증용 데이터선(4)이 판독용 데이터선(3) 아래에 배치될 뿐이고, 기본적으로는 도 11∼도 15와 마찬가지이다.
상기한 바와 같은 구성이어도, 메인 비트선을 배선과 로컬 비트선 상에 배치하여 복수의 블록 상을 통과시킬 수 있기 때문에, 패턴 점유 면적을 축소하여 칩가격을 저감할 수 있다.
또한, 상술한 제1 내지 제4 실시예에서는, 2뱅크 구성을 예로 들어 설명하였지만, 마찬가지로 하여 4뱅크, 혹은 그 이상의 뱅크 구성에도 적용할 수 있다.
[example]
다음으로, 상술한 각 실시예가 적용되는 불휘발성 반도체 메모리의 구체적인 구성예에 대하여 자세히 설명한다.
도 16은 본 발명의 실시예에 따른 불휘발성 반도체 메모리의 개략적인 구성을 도시하는 블록도이다. 이 불휘발성 반도체 메모리는, 메모리 셀 어레이(Memory cell array)(11), 로우 디코더(Row decoder)(12), 컬럼 디코더(Column decoder)(13), 블록 디코더(Block decoder)(14), 컬럼 게이트(Column gate)(15), 감지 증폭기(Sense amp)(16), 기입 회로(Program circuit)(17), 차지 펌프(Charge pumps)(18), 전압 스위치(Voltage switch)(19), I/O 버퍼(I/O buffer)(20), 컨트롤러(Controller)(21), 커맨드 레지스터(Command register)(22) 및 어드레스 버퍼(Address buffer)(23) 등을 포함하여 구성되어 있다.
상기 어드레스 버퍼(23)에 입력된 어드레스 신호 ADD는, 로우 디코더(12), 컬럼 디코더(13) 및 블록 디코더(14)에 각각 공급됨과 함께, 일부가 커맨드 레지스터(22)에 공급된다. 또한, 상기 I/O 버퍼(20)에 공급된 기입 데이터 WDA는 기입 회로(17)에 공급되고, 커맨드 CMD는 커맨드 레지스터(22)에 공급된다. 이 커맨드 레지스터(22)의 출력은 컨트롤러(21)에 공급되어 디코드되고, 이 컨트롤러(21)에 의해 감지 증폭기(16), 기입 회로(17), 차지 펌프(18) 및 전압 스위치(19) 등이 제어된다. 상기 차지 펌프(18)의 출력 전압 Vddh, Vddr, Vbb는 각각 전압 스위치(19), 컬럼 디코더(13) 및 블록 디코더(14)에 공급되고, 출력 전압 Vddp는 기입 회로(17)에 공급된다. 상기 전압 스위치(19)의 출력 전압 VSWi, VBBi는 로우 디코더(12)에 공급된다.
상기 기입 회로(17)에 공급된 기입 데이터 WDA는, 컬럼 디코더(13)에 의해 선택된 컬럼 게이트(15)를 경유하여, 메모리 셀 어레이(11)의 비트선 BLs에 공급되어, 로우 디코더(12)에 의해 선택된 워드선 WLs와의 교점에 접속된 메모리 셀에 기입된다. 이 때, 기입이 행해지는 블록은 상기 블록 디코더(14)에 의해 지정된다.
한편, 상기 로우 디코더(12), 컬럼 디코더(13) 및 블록 디코더(14)에 의해 선택된 메모리 셀로부터 판독된 데이터 RDA는, 컬럼 게이트(15)를 경유하여 감지 증폭기(16)에 공급되어 감지 및 증폭되며, I/O 버퍼(20)를 경유하여 판독되도록 되어 있다.
도 17은, 상기 도 16에 도시한 불휘발성 반도체 메모리의 보다 상세한 구성예를 나타내고 있으며, 2개의 리던던시 블록을 갖는 2뱅크 구성의 16M비트 플래시 메모리의 레이아웃 이미지를 도시하고 있다. 전원 스위치 및 디코더 VolDec로부터 X 방향으로 8개의 블록이 배치되고, 이 전원 스위치 및 디코더 VolDec로부터 출력되는 신호 Mi/MiB, Fi, Hi는, 셀 어레이 CellArray 상을 통과하는 second-level 금속층(M2)으로 배선된다. 한편, 로컬 비트선(local bit-line)은 first-level 금속층으로, 글로벌 비트선(global bit-line)은 third-level 금속층(M3)으로 각각 배선된다. 상기 글로벌 비트선은, 2단째의 컬럼 디코더 ColDec8로부터 Y 방향으로 뱅크0에 대해서는 3블록, 뱅크(1)에 대해서는 1블록과 부팅 블록의 2블록을 공통 접속한다. 선택된 하나의 컬럼 디코더 ColDec8에 접속되어 있는 메인 비트선이 공통 데이터선에 접속된다. 리던던시 블록의 로컬 비트선은 치환 시에 데이터선에 접속된다.
다음으로, 상기 도 17에 도시한 레이아웃 이미지에서의 각 블록의 구성에 대하여 설명한다.
도 18a는 first-level 금속층으로 형성된 블록(block) 내의 로컬 비트선 LBL0∼LBL3을, third-level 금속층으로 형성된 메인 비트선(main bit-line) MBL에 선택적으로 접속하기 위한 컬럼 게이트 1stCOL1의 회로 구성을 도시하고 있다. 도 18b는 상기 도 18a에 도시한 컬럼 게이트 1stCOL1의 심볼도이다. 도 18a에 도시한 바와 같이, 컬럼 게이트 1stCOL1은, 전류 통로의 일단이 로컬 비트선 LBL0∼LBL3에 접속되고, 전류 통로의 타단이 메인 비트선 MBL에 접속되며, 게이트에 컬럼 디코더 ColDec1로부터의 디코드 신호 BLKH0∼BLKH3이 공급되는 트랜지스터 BQ0∼BQ3으로 구성되어 있다.
도 19a와 도 19b는 각각 상기 도 18a와 도 18b에 도시한 컬럼 게이트 1stCOL1을 8개 구비한 컬럼 게이트 1stCOL2의 블록도 및 심볼도를 도시하고 있다. 이 컬럼 게이트 1stCOL2는 각 I/O에 대응하여 설치되어 있다.
도 20a∼도 20c는 각각 컬럼 게이트를 도시하고 있으며, 상기 컬럼 게이트 1stCOL2를 워드 폭, 즉 16개(도 20a)와, 컬럼 리던던시용 컬럼 게이트 1stCOL1을 1개(도 20b) 구비한 컬럼 게이트 1stCOL3(도 20c)을 도시하고 있다. 컬럼 리던던시용 컬럼 게이트 1stCOL1은, 로컬 비트선 4개(RDLBL0∼RDLBL3)와 메인 비트선 1개(RDMBL)를 가지며, 컬럼 선택 신호를 본체와 동일한 신호 H0∼H3으로 제어할 수 있다. 도 20c에 도시한 컬럼 게이트 1stCOL3은, 본체 로컬 비트선 512개와 컬럼 리던던시용 비트선 4개를 메인 비트선 128개와 컬럼 리던던시용 비트선 1개에 디코드한다.
도 21a와 도 21b는 512K비트의 메모리 셀 어레이 CellArray를 도시하고 있으며, 도 21a는 회로도, 도 21b는 그 심볼도이다. 도 21a에 도시한 바와 같이, 메모리 셀 트랜지스터 MC는, 리던던시용을 포함하면 516×1024의 매트릭스 형상으로 배치되어 있다. 각 메모리 셀 트랜지스터 MC의 컨트롤 게이트는 워드선 WL0∼WL1023에 행마다 접속되고, 드레인은 로컬 비트선 LBL0∼LBL511 및 리던던시용 로컬 비트선 RDLBL0∼RDLBL3에 열마다 접속되며, 소스는 소스선 SL에 공통 접속되어 있다.
도 22a와 도 22b는 각각 64K비트의 부팅 블록 셀 어레이 BootCellArray를 도시하고 있으며, 도 22a는 회로도, 도 22b는 그 심볼도이다. 도 22a에 도시한 바와 같이, 128개의 워드선을 구비하며, 컬럼은 본체와 동일한 구성으로 되어 있다. 즉, 메모리 셀 트랜지스터 MC는, 리던던시용을 포함하면 516×128의 매트릭스 형상으로 배치되어 있다. 각 메모리 셀 트랜지스터 MC의 컨트롤 게이트는 워드선 WL0∼WL127에 행마다 접속되고, 드레인은 로컬 비트선 LBL0∼LBL511 및 리던던시용 로컬 비트선 RDLBL0∼RDLBL3에 열마다 접속되며, 소스는 소스선 SL에 공통 접속되어 있다.
도 23a와 도 23b는 각각 워드선마다 접속되는 로우 디코더 RowDec0을 도시하고 있으며, 도 23a는 회로도, 도 23b는 그 심볼도이다. 도 23a에 도시한 바와 같이, 로우 디코더 RowDec0은, N채널형 트랜지스터 n1과 P채널형 트랜지스터 p1로 구성된 트랜스퍼 게이트와, N채널형 트랜지스터 n2로 구성되어 있다. 상기 트랜스퍼 게이트는, 프리 디코드 신호쌍 Mi/MiB로 제어되고, 신호 BLKFj를 워드선 WLi,j에 공급할지의 여부를 제어하고 있다. 또한, 상기 트랜지스터 n2의 게이트에는, 상기 프리 디코드 신호 MiB가 공급되어 온/오프 제어되고, 워드선 WLi,j의 비선택 시에, 비선택 워드선 전위 VBBBi를 인가하도록 되어 있다.
도 24a와 도 24b는 각각 프리 디코드 신호쌍 Mi/MiB로 제어되는 로우 디코더를 도시하고 있다. 도 24b에 도시한 로우 디코더 RowDec1은, 도 24a에 도시한 바와 같이 8개의 상기 로우 디코더 RowDec0으로 구성되며, 인접하는 8개의 워드선은 동일한 프리 디코드 신호쌍 Mi/MiB로 제어된다.
도 25는 상기 도 24a와 도 24b에 도시한 로우 디코더 RowDec1을 128개 갖는 로우 디코더 RowDec2를 도시하고 있다. 512K비트의 메모리 셀 어레이 CellArray에서의 1024개의 워드선은, 8개의 신호 BLKFi와 128쌍의 프리 디코드 신호쌍 Mi/MiB가 조합되어 디코드된다.
도 26a와 도 26b는 각각 프리 디코드 신호쌍 Mi/MiB를 출력하는 프리 디코더 RowDec3을 도시하고 있다. 도 26a는 회로도, 도 26b는 그 심볼도이다. 도 26a에 도시한 바와 같이, 프리 디코더는, 소거 신호 ERASE 및 로우 어드레스 RA<3 : 9>가 공급되는 AND 게이트 AND1과, 전압 VSWi, VBBi에서 동작하는 레벨 시프터 LS1을 포함하여 구성되어 있다. 그리고, 이 레벨 시프터 LS1로부터 프리 디코드 신호쌍Mi/MiB를 출력하도록 되어 있다.
도 27a와 도 27b는 상기 도 26a와 도 26b에 도시한 프리 디코더 RowDec3을 128쌍(도 27a) 갖는 로우 디코더 RowDec4를 도시하고 있다. 도 27b는 그 심볼도이다. 128쌍의 프리 디코드 신호쌍 Mi/MiB는, 7개의 로우 어드레스 RA<3 : 9>의 디코드 신호이다. 소거 시에는 소거 신호 ERASEB가 로우 레벨로 되어, 128쌍의 프리 디코드 신호쌍 Mi/MiB는 전부 비선택 상태로 된다.
도 28a와 도 28b는 선택 워드선을 구동하는 로우 디코더 RowDec5를 도시하고 있으며, 도 28a는 회로도, 도 28b는 그 심볼도이다. 도 28a에 도시한 바와 같이, 로우 디코더 RowDec5는, 소거 신호 ERASE 및 로우 어드레스 RA<0: 2>가 공급되는 AND 게이트 AND2와, 전압 VSWi, VBBi에서 동작하는 레벨 시프터 LS2를 포함하여 구성되어 있다. 그리고, 로우 어드레스 RA<0 : 2>를 디코드하여, 상기 레벨 시프터 LS로부터 신호 Fi를 출력하도록 되어 있다.
도 29a와 도 29b는 8개의 상기 로우 디코더 RowDec5로 로우 디코더 RowDec6을 구성한 블록도 및 그 심볼도이다.
도 30a와 도 30b는 블록 디코더 BlockDec를 도시하고 있으며, 도 30a는 회로도, 도 30b는 그 심볼도이다. 도 30a에 도시한 바와 같이, 블록 디코더(14)는, AND 게이트 AND3, AND4, 레벨 시프터 LS3∼LS6 및 인버터 INV1 등을 포함하여 구성되어 있다. 상기 AND 게이트 AND3에는, 블록 어드레스 BA<0 : 2>가 공급되고, 이 AND 게이트 AND3의 출력 신호가 레벨 시프터 LS3, 레벨 시프터 LS4 및 AND 게이트 AND4의 한쪽 입력단에 공급된다. 상기 AND 게이트 AND4의 다른쪽 입력단에는, 소거 신호 ERASE(소거 신호 ERASEB와 역상의 신호)가 공급되고, 이 AND 게이트 AND4의 출력 신호가 레벨 시프터 LS5 및 레벨 시프터 LS6에 공급된다.
상기 레벨 시프터 LS3은 전압 VSWi, VBBi에서 동작하고, 신호 BSH를 출력한다. 상기 레벨 시프터 LS4는 전압 VSWCi, gnd에서 동작하고, 신호 BSHH를 출력한다. 상기 레벨 시프터 LS5는 전압 VSWCi, gnd에서 동작하고, 블록 i의 셀 소스선 SLi를 구동한다. 상기 레벨 시프터 LS6은 전압 VSWi, VBBi에서 동작하고, 이 레벨 시프터 LS6의 출력이 전압 gnd, VBBi에서 동작하는 인버터 INV1을 경유하여 신호 VBBBi로서 출력된다.
즉, 이 블록 디코더 BlockDec는, 블록 어드레스 BA<0 : 2>를 디코드한 다른 레벨의 신호 BSH, BSHH를 출력한다. 또한, 블록 i의 소거 선택 시에, 이 블록 i의 셀 소스선 SLi에 전압 VSWCi를 인가한다. 신호 VBBBi는 비선택 워드선 전위를 공급하는 것으로, 소거 선택 시에 VBBi 레벨로 된다.
도 31a와 도 31b는 로우 디코더 RowDec7(신호 BLKFi의 생성 회로)을 도시하고 있으며, 도 31a는 회로도, 도 31b는 심볼도이다. 이 로우 디코더 RowDec7은, 전압 VSWi, VBBi에서 동작하는 AND 게이트 AND5로 구성되며, 신호 Fi와 신호 BSH의 AND 논리로 신호 BLKFi를 생성한다.
도 32a와 도 32b는 상기 도 31a와 도 31b에 도시한 로우 디코더 RowDec7을 8개 설치하여 구성한 로우 디코더 RowDec8을 도시한 것으로, 도 32a는 블록도, 도 32b는 그 심볼도이다.
도 33a와 도 33b는 부팅 블록용의 블록 디코더 BootBlockDec를 도시하고 있으며, 도 33a는 회로도, 도 33b는 그 심볼도이다. 도 33a에 도시한 바와 같이, 부팅 블록용의 블록 디코더 BootBlockDec는, AND 게이트 AND6, AND7, 레벨 시프터 LS7∼LS10 및 인버터 INV2 등을 포함하여 구성되어 있다. 상기 AND 게이트 AND6에는, 로우 어드레스 RA<7 : 9>와 블록 어드레스 BA<0: 2>가 공급되고, 이 AND 게이트 AND6의 출력 신호가 레벨 시프터 LS7, 레벨 시프터 LS8 및 AND 게이트 AND7의 한쪽 입력단에 공급된다. 상기 AND 게이트 AND7의 다른쪽 입력단에는, 소거 신호 ERASE가 공급되고, 이 AND 게이트 AND7의 출력 신호가 레벨 시프터 LS9 및 레벨 시프터 LS10에 공급된다.
상기 레벨 시프터 LS7은 전압 VSWi, VBBi에서 동작하고, 신호 BSH를 출력한다. 상기 레벨 시프터 LS8은 전압 VSWCi, gnd에서 동작하고, 신호 BSHH를 출력한다. 상기 레벨 시프터 LS9는 전압 VSWCi, gnd에서 동작하고, 셀 소스선 SL을 구동한다. 상기 레벨 시프터 LS10은 전압 VSWi, VBBi에서 동작하고, 이 레벨 시프터 LS10의 출력이 전압 gnd, VBBi에서 동작하는 인버터 INV2를 경유하여 신호 VBBBi로서 출력된다.
상기한 바와 같은 구성에서, 로우 어드레스 RA<7 : 9>가 전부 하이 레벨이 되면 부팅 블록이 선택된다. 8개의 부팅 블록 BootBLK는 로우 어드레스 RA<7 : 9>에 의해 선택된다.
도 34a와 도 34b는 컬럼 디코더 ColDec1(신호 BLKHi의 생성 회로)을 도시하고 있으며, 도 34a는 회로도, 도 34b는 심볼도이다. 이 컬럼 디코더 ColDec1은, 전압 VSWCi, gnd에서 동작하는 AND 게이트 AND8로 구성되며, 신호 BSHH와 신호 Hi의 AND 논리로 신호 BLKHi를 생성한다.
도 35a와 도 35b는 컬럼 디코더 ColDec2를 도시하고 있으며, 도 35a는 블록도, 도 35b는 그 심볼도이다. 이 컬럼 디코더 ColDec2는 4개의 컬럼 디코더 ColDec1로 구성되어 있다. 여기서, 신호 H<0 : 3>는 컬럼 어드레스 CA<3 : 4>의 디코드 신호를 레벨 변환한 것이다.
도 36a와 도 36b는 컬럼 디코더 ColDec3의 구성예를 나타내고 있으며, 도 34a는 회로도, 도 34b는 심볼도이다. 이 컬럼 디코더 ColDec3은, 컬럼 어드레스 CA<3 : 4>가 공급되는 AND 게이트 AND9와, 이 AND 게이트 AND9의 출력 신호가 공급되며, 전압 VSWCi, gnd에서 동작하는 레벨 시프터 LS11로 구성되고, 신호 H<0 : 3>를 생성한다.
메인 비트선 MBL0, MBL1은, 도 37a와 도 37b에서 도시한 바와 같은 컬럼 게이트 2ndCOL1에서 선택적으로 판독 전용 데이터선 R_DL에 접속된다. 도 37a는 회로도이고, 도 37b는 그 심볼도이다. 도 37a에 도시한 바와 같이, 컬럼 게이트 2ndCOL1은 트랜지스터 RQ0과 트랜지스터 RQ1을 포함하여 구성되어 있다. 상기 트랜지스터 RQ0은, 전류 통로의 일단이 메인 비트선 MBL0에 접속되고, 타단이 판독 전용 데이터선 R_DL에 접속되며, 게이트에 판독 컬럼 게이트 선택 신호 R_BLKD0이 공급된다. 트랜지스터 RQ1은, 전류 통로의 일단이 메인 비트선 MBL1에 접속되고, 타단이 판독 전용 데이터선 R_DL에 접속되며, 게이트에 판독 컬럼 게이트 선택 신호 R_BLKD1이 공급된다.
페이지 길이가 4워드 즉 64비트인 경우에는, 도 38a 내지 도 38c에 도시한바와 같이, 상기 도 37a와 도 37b에 도시한 컬럼 게이트 2ndCOL1을 64개 설치한 컬럼 게이트 2ndCOL2에서 디코드가 행해진다. 여기서, 도 38b에 도시한 바와 같이, 각 비트의 컬럼 리던던시 메인 비트선 RDMBL은, 게이트에 신호 R_BLKDRD가 공급되는 트랜지스터 RQ3의 전류 통로를 통해 컬럼 리던던시 데이터선 R_RDDL에 접속된다.
도 39a와 도 39b는 기입이나 검증 시에 메인 비트선 MBL0∼MBL7 상의 신호를 디코드하여 선택적으로 오토 전용 데이터선 A_DL에 접속하는 컬럼 게이트 2ndCOL3을 도시한 것으로, 도 39a는 회로도, 도 39b는 그 심볼도이다. 도 39a에 도시한 바와 같이, 컬럼 게이트 2ndCOL3은, 트랜지스터 AQ0∼AQ7을 포함하여 구성되어 있다. 이들 트랜지스터 AQ0∼AQ7은, 전류 통로의 일단이 각각 메인 비트선 MBL0∼MBL7에 접속되고, 타단이 오토 전용 데이터선 A_DL에 접속되며, 게이트에 신호 A_BLKD0∼A_BLKD7이 공급된다.
도 40a∼도 40c는 상기 도 39a와 도 39b에 도시한 컬럼 게이트 2ndCOL3을 이용하여 구성한 컬럼 게이트 2ndCOL4를 도시하고 있다. 도 40a는 블록도, 도 40b는 각 비트의 컬럼 리던던시 메인 비트선과 A_RDDL의 접속에 대하여 설명하기 위한 회로도, 도 40c는 그 심볼도이다.
도 41a∼도 41c는 128개의 메인 비트선 MBL<0 : 127>과 1개의 리던던시용 메인 비트선 RDMBL을, 64+1개의 판독용 데이터선과 16+1개의 오토용 데이터선에 선택적으로 접속하는 컬럼 게이트 2ndCOL5를 도시하고 있다. 도 41a와 도41b는 블록도이고, 도 41c는 그 심볼도이다.
도 42a와 도 42b는 신호 R_JHH를 출력하는 디코더 McolDec1을 도시하고 있으며, 도 42a는 회로도, 도 42b는 그 심볼도이다. 이 디코더 McolDec1은, 도 42a에 도시한 바와 같이, 판독 대상 뱅크 신호 R_BANKi와 판독용 블록 어드레스 신호 R_BA<0 : 2>가 공급되는 AND 게이트 AND10과, 전압 VSWCi, gnd에서 동작하는 레벨 시프터 LS12로 구성되어 있다. 따라서, 신호 R_JHH는, 판독 대상 뱅크 신호 R_BANKi와 판독용 블록 어드레스 신호 R_BA<0 : 2>의 디코드 신호에 의해 주어진다.
도 43a와 도 43b는, 판독 컬럼 게이트 선택 신호 R_ BLKDi를 출력하는 디코더 McolDec2를 도시하고 있다. 도 43a는 회로도, 도 43b는 그 심볼도이다. 이 디코더 McolDec2는, 전압 VSWCi, gnd에서 동작하고, 상기 도 42a와 도 42b에 도시한 디코더 McolDec1로부터 출력되는 신호 R_JHH 및 신호 R_GDi가 공급되는 AND 게이트 AND12로 구성되며, 판독 컬럼 게이트 선택 신호 R_BLKDi를 출력한다.
도 44a와 도 44b는 상기 디코더 McolDec2를 3개 갖는 디코더 McolDec3을 도시하고 있으며, 도 44a는 블록도, 도 44b는 그 심볼도이다.
마찬가지로, 도 45a, 도45b∼도 47a, 도 47b는 각각 오토용의 컬럼 게이트 신호의 디코더 McolDec4, McolDec5, McolDec6을 각각 도시하고 있다. 입력 신호와 출력 신호가 다르지만, 기본적으로는 상술한 도 42a, 도 42b∼도 44a, 도 44b의 디코더와 동일한 구성으로 되어 있다. 즉, 디코더 McolDec4는 AND 게이트 AND13과 레벨 시프터 LS13으로 구성되고, 디코더 McolDec5는 AND 게이트 AND14로 구성된다. 또한, 디코더 McolDec6은 상기 디코더 McolDec5를 9개 이용하여 구성된다.
도 48a, 도 48b, 도 49a와 도 49b는 각각 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 활성화 신호의 디코더 McolDec1Boot, McolDec4Boot를 도시하고 있다. 디코더 McolDec1Boot는, 도 48a에 도시한 바와 같이, 신호 R_MBLKBOOT와 신호 R_RA<7 : 9>가 공급되는 AND 게이트 AND14와, 신호 R_MBLK<3>와 신호 RBA<0 : 2>가 공급되는 AND 게이트 AND15와, 이들 AND 게이트 AND14, AND15의 출력 신호가 공급되는 OR 게이트 OR1과, 전압 VSWCi, gnd에서 동작하며, 상기 OR 게이트 OR1의 출력 신호를 레벨 시프트하는 레벨 시프트 회로 LS14를 포함하여 구성되어 있다. 그리고, 이 레벨 시프트 회로 LS14로부터 신호 R_JHH를 출력하도록 되어 있다.
또한, 디코더 McolDec4Boot는, 도 49a에 도시한 바와 같이, 신호 A_MBLKBOOT와 신호 A_RA<7 : 9>가 공급되는 AND 게이트 AND16과, 신호 A_MBLK<3>와 신호 A_BA<0 : 2>가 공급되는 AND 게이트 AND17과, 이들 AND 게이트 AND16, AND17의 출력 신호가 공급되는 OR 게이트 OR2와, 전압 VSWCi, gnd에서 동작하며, 상기 OR 게이트 OR2의 출력 신호를 레벨 시프트하는 레벨 시프트 회로 LS15를 포함하여 구성되어 있다. 그리고, 이 레벨 시프트 회로 LS15로부터 신호 A_JHH를 출력하도록 되어 있다. 도 48b와 도 49b에 각각의 디코더 McolDec1Boot, McolDec4Boot의 심볼도를 도시한다.
도 50a와 도 50b는 각각 신호 R_BLKD<0 : 1>, R_BLKDRD, A_BLKD<0 : 7>, A_BLKDRD를 출력하는 디코더 McolDec7을 도시하고 있으며, 도 50a는 구성을 도시하는 블록도, 도 50b는 그 심볼도이다. 도 50a에 도시한 바와 같이, 디코더 McolDec7은 디코더 McolDec1과 McolDec3 및 디코더 McolDec4와 McolDec6이 각각 접속되어 구성된다.
도 51a와 도 51b는 각각 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 신호를 출력하는 디코더 McolDec7Boot를 도시하고 있으며, 도 51a는 구성을 도시하는 블록도, 도 51b는 그 심볼도이다. 도 51a에 도시한 바와 같이, 디코더 McolDec7Boot는 디코더 McolDeclBoot와 McolDec3 및 디코더 McolDec4Boot와 McolDec6이 각각 접속되어 구성된다.
도 52a, 도 52b, 도 53a와 도 53b는 각각 부팅 블록을 포함하지 않은 뱅크용 및 부팅 블록을 포함하는 뱅크용의 컬럼 게이트 신호 출력과 디코더 컬럼 게이트의 접속 관계를 나타내고 있으며, 도 52a와 도 53a는 구성을 도시하는 블록도, 도 52b와 도 53b는 각각의 심볼도이다. 도 52a에 도시한 바와 같이, 디코더 ColDec8은 디코더 McolDec7의 출력단과 디코더 2ndCOL5의 입력단이 각각 접속되어 구성된다. 또한, 도 53a에 도시한 바와 같이, 디코더 ColDec8Boot는 디코더 McolDec7Boot의 출력단과 디코더 2ndCOL5의 입력단이 각각 접속되어 구성된다.
도 54a, 도 54b, 도 55a, 도 55b와 도 56은 각각 컬럼 게이트 선택 신호의 글로벌 디코더 ColGlobalDec를 도시하고 있으며, 도 54a, 도 54b, 도 55a와 도 55b는 각 디코드 신호를 생성하는 회로부, 도 56은 글로벌 디코더 ColGlobalDec의 심볼도이다. 도 54a는 신호 R_GD<0 : 1>를 생성하는 회로부, 도 54b는 신호 R_GDRD를 생성하는 회로부, 도 55a는 신호 A_GD<0 : 7>를 생성하는 회로부, 도 55b는 신호 A_GDRD를 생성하는 회로부이다. 어느 회로부라도, AND 게이트(AND18∼AND21)와 레벨 시프터(LS16∼LS19)를 포함하여 구성되어 있다.
도 57a∼도 57c와 도 58a∼도 58c는 각각 부팅 블록을 포함하지 않은 뱅크용 및 부팅 블록을 포함하는 뱅크용의, 글로벌 컬럼 게이트 신호 출력과 컬럼 디코더의 접속 관계를 나타내고 있다. 도 57a에 도시한 글로벌 디코더 ColGlobalDec의 출력 신호 R_GD<0 : 1>, R_GDRD, A_GD<0 : 7>, A_GDRD는, 도 57b에 도시한 컬럼 디코더 ColDec8에 공급되고, 이 컬럼 디코더 ColDec8에 의해 메인 비트선 및 리던던시용 메인 비트선 MBL0<0 : 127>, RDMBL0, …, MBL7<0 : 127>, RDMBL7이 구동된다. 도 57c는 상기 글로벌 디코더 ColGlobalDec와 컬럼 디코더 ColDec8에 의해 형성된 디코더 ColDec9의 심볼도이다.
또한, 도 58a에 도시한 글로벌 디코더 ColGlobalDec의 출력 신호 R_GD<0 : 1>, R_GDRD, A_GD<0 : 7>, A_GDRD는, 도 58b에 도시한 컬럼 디코더 ColDec8Boot에 공급되고, 이 컬럼 디코더 ColDec8에 의해 메인 비트선 및 리던던시용 메인 비트선 MBL0<0 : 127>, RDMBL0, …, MBL7<0 : 127>, RDMBL7이 구동된다. 도 58c는 상기 글로벌 디코더 ColGlobalDec와 컬럼 디코더 ColDec8Boot에 의해 형성된 디코더 ColDec9Boot의 심볼도이다.
도 59a와 도 59b는 512K비트의 블록 구성을 도시하고 있으며, 도 59a는 구성을 도시하는 블록도, 도 59b는 심볼도이다. 도 59a에 도시한 바와 같이, 블록 BLK는 셀 어레이 CellArray, 초단 컬럼 게이트 1stCol3, 초단 컬럼 게이트 1stCol3용의 디코더 ColDec2, 로우 디코더 RowDec8 및 블록 디코더 BlockDec를 포함하여 구성된다.
도 60a와 도 60b는, 상기 512K비트의 블록 8개로 구성된 4M비트의 코어4MbCORE를 도시하고 있으며, 도 60a는 구성을 도시하는 블록도, 도 60b는 심볼도이다. 이들 8개의 블록은 전압 VSWCi, VSWi, VBBi 및 신호 Mi/MiB, Fi, Hi를 공유하고 있다. 그리고, 메인 비트선 MBL<0 : 127>, MBLRD는 8블록에서 독립되어 있다.
도 61a와 도 61b는, 부팅 블록 BootBLK를 도시하고 있으며, 도 61a는 구성을 도시하는 블록도, 도 61b는 심볼도이다. 블록 BLK와 서로 다른 점은, 워드선 수가 1/8, RowDec2의 수가 1/8, 프리 디코드 신호쌍 Mi/MiB를 전송하는 신호선이 1/8인 16개로 되어 있는 것이다.
도 62a와 도 62b는 8개의 부팅 블록 BootBLK의 접속 관계를 나타내고 있다. 이들 8개의 부팅 블록 BootBLK는 전압 VSWCi, VSWi, VBBi 및 신호 Mi/MiB, Fi, Hi를 공유한다. 그리고, 메인 비트선 MBL<0 : 127>, MBLRD는 8블록에서 독립되어 있다.
도 63은 어드레스 버퍼의 구성예를 i비트에 주목하여 도시하는 회로도이다. 이 어드레스 버퍼는, 버퍼 회로 BAC1, BAC2, 클럭드 인버터 CINV1, CINV2 및 인버터 INV3으로 구성되어 있다. 신호 BUSY는 기입이나 소거 동작 실행 중 하이 레벨로 되는 신호이며, 오토 어드레스 A_BA, RA, CA는 오토 실행 중 어드레스 패드 Ai의 변화를 접수하지 않는다. R_BA, CA, RA는 리드용 어드레스를 나타낸다. 상위 블록 어드레스 BA<3 : 4>는 신호 BUSY 또는 신호 READE로 타이밍 제어된 메인 블록 어드레스(main block address) MBLK<0 : 3>로 디코드된다(본 실시예에서는 16M비트 용량의 플래시 메모리를 예로 들고 있다).
도 64는 어드레스 스위치를 도시하는 회로도이다. 이 어드레스 스위치는,AND 게이트 AND22, AND23, AND24, 트랜스퍼 게이트 TG1, TG2, 인버터 INV4a, INV4b 및 N채널형 MOS 트랜지스터 Q4 등으로 구성되고, 각 4M비트 코어 4MbCORE 또는 부팅 코어 BootCORE에 대하여 구비되어 있다. 선택 블록이 블록 리던던시로 치환되어 있지 않은 경우, 신호 A_HITBLKB 또는 신호 R_HITBLKB는 하이 레벨로 되고, 선택 4MbCORE 또는 BootCORE의 어드레스 BA, RA, CA는 오토 시 A_BA, RA, CA, 리드 시 R_BA, RA, CA로 된다. 비선택 4MbCORE 또는 BootCORE의 어드레스 신호는 전부 로우 레벨로 된다.
도 65는 뱅크 신호 발생 회로의 구성예를 나타내고 있다. 본 실시예에서는 2뱅크 구성을 예로 들어 설명하고 있다. 블록 어드레스의 상위 4M비트(BA<3>=BA<4>=H)는 제1 뱅크 BANK1에 속하고, 그 이외의 12M비트는 제2 뱅크 BANK0에 속한다. 신호 BANK도 오토용과 리드용의 2개가 있다.
도 66a, 도 66b∼도 68a, 도 68b는 각각 전원 스위치 VolSW1, VolSW2, VolSW3을 도시하고 있으며, 도 66a, 도 67a와 도 68a는 회로도, 도 66b, 도 67b와 도 68b는 그 심볼도이다. 전원 스위치 VolSW1은, 도 66a에 도시한 바와 같이, 레벨 시프터 LS20과 P채널형 MOS 트랜지스터 Q5, Q6으로 구성된다. 또한, 전원 스위치 VolSW2는, 도 67a에 도시한 바와 같이, 레벨 시프터 LS21과 P채널형 MOS 트랜지스터 Q7, Q8로 구성된다. 또한, 전원 스위치 VolSW3은, 도 68a에 도시한 바와 같이, 레벨 시프터 LS22와 P채널형 MOS 트랜지스터 Q9, Q10으로 구성되어 있다. 컬럼용 전원 VSWC은 뱅크마다 전환되고, 로우용 전원 VSW와 VBB는 4M비트 코어 4MbCORE 또는 부팅 코어 BootCORE마다 전환된다.
도 69와 도 70은 각각 블록 리던던시 제어 신호 출력 회로의 구성예를 나타내고 있다. 여기서는, 리던던시 블록이 2개인 경우를 예로 들어 설명한다. 리던던시 어드레스 기억 퓨즈 데이터 BA_FUSE0<0 : 4> 또는 BA_FUSE1<0 : 4>과 일치한 경우에 신호 HIT가 하이 레벨로 상승한다. 이 신호 HIT도 또한 오토용과 리드용의 2개가 있다.
도 71은 메인 블록 어드레스를 생성하는 회로를 나타내고 있으며, 이 회로로부터 출력되는 메인 블록 어드레스 신호 MBLK는 4M비트 코어 4MbCORE 또는 부팅 코어 BootCORE를 선택하는 신호가 된다.
도 72a와 도 72b는 4M비트 코어 4MbCORE마다 구비되는 전원 스위치 및 디코더 VolDec의 구성예를 나타내고 있다. 전원 스위치 및 디코더 VolDec는, 도 72a에 도시한 바와 같이, 전원 스위치 VolSW2, 전원 스위치 VolSW3, 로우 디코더 RowDec4, 로우 디코더 RowDec6 및 컬럼 디코더 ColDec3을 포함하여 구성된다.
도 73a와 도 73b는 4M비트 코어 4MbCORE와 상기 전원 스위치 및 디코더 VolDec로 구성된 4M비트의 전원 스위치 및 디코더 4MbCoreVolDec를 도시하고 있으며, 도 73a는 구성을 도시하는 블록도, 도 73b는 그 심볼도이다. 이 전원 스위치 및 디코더 4MbCoreVolDec는, 블록 리던던시 선택 시에, 본체측 어드레스는 비선택, 본체 전원 스위치는 선택 상태로 하여 리던던시 선택의 유무에 상관없이 전원의 기생 용량의 변동을 억제하도록 한 것이다.
디코더에의 입력 어드레스는, 도 64에 도시한 바와 같이 블록 리던던시를 사용하고 있는 경우(HITBLK=H)에 전부 비선택 상태로 되고, 메모리 셀에는 전압이 인가되지 않는다. 한편, 도 67과 도 68에 도시한 전원 스위치 VolSW2, VolSW3은, 리던던시 치환의 유무에 상관없이 선택 상태로 되어 있다. 이것은 전원 VSW, VBB의 기생 용량을 가능한 한 일정하게 하기 위해서 이루어진다. 즉, 전원 스위치도 리던던시 정보에 기초하여 비선택 상태로 한 경우, 리던던시 블록이 선택된 경우의 기생 용량은 블록 하나분인 데 비하여, 리던던시가 선택되지 않은 경우의 기생 용량은 블록 8개분으로, 양자의 차는 비교적 크다. 재기입 전압은 승압 회로에 의해 발생되지만, 그 상승 시간은 기생 용량에 강하게 의존한다. 기생 용량이 리던던시 선택 비선택에 의해 크게 변화되면 상승 시간도 크게 변화되고, 그 결과 실효적인 재기입 시간이 달라지게 된다. 이것은 리던던시 블록인지의 여부에 따라 재기입 조건이 변화되는 것을 의미하여 문제가 된다.
한편, 전원 스위치를 리던던시 정보에 상관없이 선택 상태로 한 경우, 리던던시 블록이 선택된 경우의 기생 용량은 블록 9개분인 데 비하여, 리던던시가 선택되지 않은 경우의 기생 용량은 블록 8개분으로, 양자의 차는 비교적 작다. 그 결과, 리던던시 블록인지의 여부에 따라 재기입 조건이 변화되는 것이 작아, 특성상 문제가 되지 않는다.
따라서, 이러한 구성에 따르면, 기생 용량의 변동이 적기 때문에 리던던시 블록의 셀과 본체 셀의 재기입 조건은 거의 동일해진다.
도 74a와 도 74b는, 부팅 코어용의 전원 스위치 및 디코더 VolDecBoot를 도시하고 있으며, 도 74a는 구성을 도시하는 블록도, 도 74b는 심볼도이다. 도 74a에 도시한 바와 같이, 부팅 코어용의 전원 스위치 및 디코더 VolDecBoot는, 전원스위치 VolSW2, 전원 스위치 VolSW3, 부팅 블록용의 로우 디코더 RowDec4Boot, 로우 디코더 RowDec6 및 컬럼 디코더 ColDec3을 포함하여 구성된다.
도 75a와 도 75b는, 상기 부팅 코어 BootCORE와 상기 부팅 코어용의 전원 스위치 및 디코더 VolDecBoot로 구성된 부팅 코어용의 전원 스위치 및 디코더 BootCoreVolDec를 도시하고 있으며, 도 75a는 구성을 도시하는 블록도, 도 75b는 그 심볼도이다. 부팅 코어용의 전원 스위치 및 디코더 BootCoreVolDec는, 도 75a에 도시한 바와 같이, 부팅 코어용의 전원 스위치 및 디코더 VolDecBoot의 출력 신호가 부팅 코어 BootCORE에 공급되도록 되어 있다.
도 76은 뱅크 BANK0의 디코더 구성을 도시하고 있다. 이 뱅크 BANK0은, 전원 스위치 VolSW1, 4M비트의 전원 스위치 및 디코더 4MbCoreVolDec와 디코더 ColDec9로 구성된다.
도 77은 상기 도 76에 도시한 뱅크 BANK0의 디코더의 심볼도이다. 도 77에서는 뱅크 BANK0의 코어 구성을 도시하고 있다. 이 예에서는, 하나의 4M비트부와 부팅부는 메인 비트선을 공유하고 있다.
도 78a와 도 78b는, 상기 뱅크 BANK1의 전원 스위치 및 디코더 Bank1CoreVolDec를 도시하고 있으며, 도 78a는 구성을 도시하는 블록도, 도 78b는 그 심볼도이다. 뱅크 BANK1의 전원 스위치 및 디코더 Bank1CoreVolDec는, 도 78a에 도시한 바와 같이, 4M비트의 전원 스위치 및 디코더 4MbCoreVolDec와 부팅 코어용의 전원 스위치 및 디코더 BootCoreVolDec로 구성된다.
도 79는 뱅크 BANK1의 디코더 구성을 도시하고 있다. 이 뱅크 BANK1은 전원스위치 VolSW1, 전원 스위치 및 디코더 Bank1CoreVolDec 및 부팅용의 디코더 ColDec9Boot로 구성된다.
도 80은 상기 도 79에 도시한 뱅크 BANK1의 디코더의 심볼도이다. 도 80에서는 뱅크 BANK1의 코어 구성을 도시하고 있다.
도 81a∼도 81c는 블록 리던던시의 컬럼 디코더부를 도시하고 있다. 이 컬럼 디코더부에는, 도 81a에 도시한 글로벌 디코더 ColGlobalDec, 도 81b에 도시한 디코더 ColDec8 및 도 81c에 도시한 블록 리던던시용의 디코더 ColDec9BLKRD가 포함되어 있다.
본체측에는 8개의 블록에 대하여 글로벌 디코더 ColGlobalDec가 구비되어 있다. 이에 비하여, 리던던시 블록은 임의의 블록과의 치환이 가능해지도록, 512K비트의 블록에 대하여 설치되어 있다.
도 82a와 도 도 82b는, 리던던시 블록의 전원 스위치 및 디코더 VolDec와 블록 BLK의 접속 관계를 나타내고 있으며, 도 82a는 구성을 도시하는 블록도, 도 82b는 이 접속 회로 BLKRDVolDec의 심볼도이다.
도 83은 리던던시 블록의 디코더의 구성을 도시하고 있다. 이 디코더는, 도 66a와 도 66b에 도시한 전원 스위치 VolSW1, 도 82a와 도 82b에 도시한 리던던시 블록의 전원 스위치 및 디코더 VolDec와 블록 BLK의 접속 회로 BLKRDVolDec 및 블록 리던던시용의 디코더 ColDec9BLKRD를 포함하여 구성되어 있다.
이와 같이, 리던던시 블록에서는 전원 스위치나 로우 디코더 및 컬럼 디코더는 전용화되어 있다.
도 84는 도 83에 도시한 리던던시 블록의 디코더 RDBLK의 심볼도를 도시하고 있다.
도 85a∼도 85d는, 2개의 리던던시 블록을 구비한 4M비트+12M비트의 2뱅크 구성의 16M비트의 플래시 메모리 코어의 구성을 도시하는 블록도이다. 리드용 64+1개와 오토용 16+1개의 데이터선은 2개의 리던던시 블록과 2개의 뱅크에서 공통 접속되어 있다.
도 86은 상기 도 85a∼도 85d에 도시한 16M비트의 플래시 메모리 코어 16MbCORE의 심볼도이다.
도 87은 컬럼 리던던시 회로의 구성예를 도시하는 회로도이다. 여기서는, 2개의 치환이 가능한 회로를 도시하고 있다. 오토용은 모든 블록 어드레스와 모든 컬럼 어드레스의 기억 데이터의 비교를 행하여, 모든 어드레스가 일치한 경우에 신호 HIT를 출력하고, 리드용은 모든 블록 어드레스와 페이지 어드레스(4워드/페이지의 본 실시예에서는 하위 2비트 이외) CA<2 : 4>의 비교를 행하여, 모든 어드레스가 일치한 경우에 신호 HIT를 출력한다. 페이지 내 컬럼 어드레스 CA<0 : 1>의 기억 데이터 CA_FUSE<0 : 1>로 치환하는 I/O를 나타내는 4비트의 퓨즈 데이터 R_IO_FUSE<0 : 3>는, 히트한 세트의 퓨즈 데이터가 선택되어, 후술하는 감지 증폭기 데이터 멀티플렉서로 보내어진다.
도 88은 감지 증폭기와 감지된 데이터를 래치하는 회로를 도시하고 있다. 감지 증폭기 SA1의 출력단에는, 클럭드 인버터 CINV3, CINV4와 인버터 INV5로 구성된 래치 회로가 설치되고, 판독용으로서 리던던시를 포함하면 65개 설치되어 있다.래치 신호 LAT는, 후술하는 도 102에 도시하는 타이밍으로 동작하는 신호이다.
도 89는 판독용 및 기입 검증용 감지 증폭기를 도시하고 있다. 판독용 감지 증폭기 Read S/A는, 128개의 감지 증폭기 회로 Sense amp., 16개의 전류 변환 회로(Current converter) 및 1개의 기준 전류 변환 회로(Reference current converter)로 구성된다. 검증용 감지 증폭기 Verify S/A는, 16개의 감지 증폭기 회로 Sense amp. 및 2개의 전류 변환 회로(Current converter)로 구성된다.
기준 셀(Reference cell)은 양자에서 공유되며, 기준 전류 변환 회로에 의해 판독용과 검증용으로 나누어진다. 기준 전류 변환 회로는 8개의 감지 증폭기에서 공용되며, 페이지 모드를 가진 플래시 메모리라도 면적 손실(Penalty)을 억제할 수 있다.
상기한 바와 같은 구성의 판독용 및 기입 검증용 감지 증폭기를 이용함으로써, 기준 셀(Reference cell)을 판독용과 기입 검증용에서 공유하여 기준 셀의 변동에 따른 본체 셀의 변동에 의한 열화를 없앨 수 있다.
도 90과 도 91은 각각 컬럼 리던던시의 퓨즈 데이터를 래치하는 회로를 도시하고 있다. 도 90에 도시하는 래치 회로는 클럭드 인버터 CINV5, CINV6과 인버터 INV6으로 구성되고, 도 91에 도시하는 래치 회로는 클럭드 인버터 CINV7, CINV8과 인버터 INV7로 구성된다. 래치 신호 FLAT는, 후술하는 도 102에 도시하는 타이밍으로 동작하는 신호이다.
도 92는, 페이지 내 어드레스 R_CA<0 : 1>와 퓨즈 데이터 R_CA_FS<0 : 1>가 일치한 워드의 출력 시에, 신호 R_IO_FS<0 : 3>로 지정된 I/O 데이터를, 신호SAORD로 도 93과 도 94에 도시하는 멀티플렉서에서 치환하기 위한 신호 R_HITIOi를 생성하는 회로를 도시하고 있다. 이 회로는, 배타적 OR 게이트 EXOR, 인버터 INV8 및 AND 게이트 AND25로 구성된다. 본 실시예에서는 4워드/페이지 내의 1비트만의 치환이 가능한 경우를 나타냈지만, 신호 R_CA_FS<0 : 1>, R_HITO와 SAORD를 각각 2조 갖게 함으로써 페이지 내의 2비트의 치환이 가능해진다.
도 93에 도시하는 멀티플렉서는 AND 게이트 AND26으로 구성되고, 도 94에 도시하는 멀티플렉서는 인버터 INV9, AND 게이트 AND27∼AND30, N채널형 MOS 트랜지스터 MQ1∼MQ5 및 버퍼 BAC3으로 구성되어 있다.
도 95는 기입 데이터를 유지하는 데이터 래치 회로의 구성예를 도시하는 회로도이다. 이 데이터 래치 회로는, 클럭드 인버터 CINV9, CINV10과 인버터 INV10을 포함하여 구성된다.
도 96은 기입이나 소거의 검증을 행하는 감지 래치 회로의 구성예를 도시하는 회로도이다. 이 감지 래치 회로는, 감지 증폭기 SA2, 클럭드 인버터 CINV11, CINV12와 인버터 INV11을 포함하여 구성된다.
도 97은 오토 시의 컬럼 리던던시를 행하는 회로의 구성예를 도시하는 회로도이다. 이 회로는, N채널형 MOS 트랜지스터 CQ1, CQ2, 인버터 INV12 및 AND 게이트 AND31 등을 포함하여 구성되어 있다.
도 98은 기입 데이터 PDATAi와 검증 결과 PSAOi가 전부 일치하면 기입 종료를 알리기 위한 종료 신호 PEND를 출력하는 회로를 도시하는 회로도이다. 이 회로는, 배타적 OR 게이트 PEXOR0∼PEXOR16과 AND 게이트 AND32를 포함하여 구성된다.
도 99는 컬럼 리던던시 치환이 있는 경우에 대상 I/O의 데이터를 PDATARD로 전송하는 회로를 도시하는 회로도이다. 이 회로는, 인버터 INV13과 NAND 게이트 NAND1, NAND2를 포함하여 구성되어 있다.
도 100은 오토용 데이터선에 접속한 기입 부하 회로의 구성예를 도시하는 회로도이다. 이 회로는, NOR 게이트 NOR1, 레벨 시프터 LS23 및 N채널형 MOS 트랜지스터 PQ1을 포함하여 구성되어 있다. 그리고, 기입 데이터 PDATA가 "1"인 경우에는 데이터선은 부유로 되고, 기입 데이터 PDATA가 "0"인 경우에는 데이터선에는 기입 전압 VDDP가 인가된다.
도 101은 기입 동작을 나타내는 동작 파형을 도시하는 타이밍차트이다. 선택된 어드레스를 포함하는 뱅크는 기입 선택 상태로 되고, 워드선 WL과 비트선 BL은 기입 바이어스 상태나 기입 검증 상태로 된다.
도 102는 판독 동작을 나타내는 동작 파형을 도시하는 타이밍차트이다. 기입이나 소거 동작 실행 중에 있지 않는 뱅크에 액세스할 수 있다. 리드 페이지 어드레스 A2∼A19의 전환이 있으면 그 천이로부터 펄스 형상의 어드레스 천이 검출 신호 ATD가 출력된다. 페이지 데이터는 감지 증폭기에 의해 감지되어 신호 ATD로부터 생성되는 펄스 LAT 신호로 4워드의 데이터가 래치된다. 페이지 내 어드레스 A0, A1로 지정된 1워드가 I/O 패드로부터 출력된다. 그 후의 A0, A1만의 전환에서는 신호 ATD는 출력되지 않고, 래치 데이터를 멀티플렉스하여 I/O 패드로부터 데이터가 출력된다.
아래의 표 2는 각 내부 동작에서의 내부 전원의 전압값을 나타내고 있다.
VDDR VDDH VDDP VSW VBB
판독 5V 5V Vcc 5V 0V
기입 5V 10V 5V 10V 0V
기입 검증 5V 10V Vcc 6.5V 0V
소거 5V 10V Vcc 2.5V -7.5V
소거 검증 5V 10V Vcc 3.5V -2V
판독 워드선 전압 VDDR은 어떠한 동작 상태에서도 동일 레벨을 유지한다. VDDH는 판독 모드 이외에는 10V로 되어, 선택 워드선 레벨을 제공하는 VSW를 발생한다. VDDP는 기입 시에만 5V를 발생한다. VBB는 소거 시의 워드선 레벨을 발생함과 함께, 소거 검증 시에는 -2V를 발생한다.
아래의 표 3은 각 동작 상태에서의 선택 블록 내의 선택/비선택 워드선 및 비트선의 바이어스 관계와 비선택 블록의 이들의 바이어스 관계를 나타내고 있다.
선택 비선택 비선택 블록
WL BL Well WL BL WL BL Well
판독 VDDR 1V 0V 0V 부유 0V 부유 0V
기입 VSW VDDP 0V 0V 부유 0V 부유 0V
기입 검증 VSW 1V 0V 0V 부유 0V 부유 0V
소거 VBB 부유 VDDH - - 0V 부유 0V
소거 검증 VSW 1V 0V VBB 부유 0V 부유 0V
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들을 생성할 수 있다.
이상 설명한 바와 같이, 본 발명의 하나의 측면에 따르면, 복수 뱅크 구성으로 페이지 판독 기능을 구비한 불휘발성 반도체 메모리의 디코더부 면적 오버헤드를 억제하여, 칩 가격을 저감할 수 있다.

Claims (40)

  1. 제1 및 제2 불휘발성 메모리 뱅크와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선-상기 판독용 데이터선 및 기입 검증용 데이터선은 상기 제1 및 제2 불휘발성 메모리 뱅크에서 공유됨-과,
    상기 판독용 데이터선에 접속되는 판독용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 검증용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 회로
    를 포함하는 불휘발성 반도체 메모리.
  2. 제1 및 제2 불휘발성 메모리 뱅크와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선-상기 판독용의 데이터선은 페이지 사이즈와 동수이고, 상기 기입 검증용 데이터선은 페이지 사이즈보다 적음-과,
    상기 판독용 데이터선에 접속되고, 페이즈 사이즈와 동수인 판독용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되고, 페이즈 사이즈보다 작은 기입 검증용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되고, 페이지 사이즈보다 적은 기입 회로
    를 포함하는 불휘발성 반도체 메모리.
  3. 메모리 셀 트랜지스터의 드레인 배선이 first-level 금속층으로 형성된 제1 및 제2 불휘발성 메모리 뱅크와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선-상기 판독용 데이터선 및 기입 검증용 데이터선은 second-level 금속층으로 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선은 각각 second-level 금속층으로 형성된 배선을 경유하여, 상기 판독용 데이터선과 상기 기입 검증용 데이터선에 선택적으로 접속됨-과,
    상기 판독용 데이터선에 접속되는 판독용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 검증용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 회로
    를 포함하는 불휘발성 반도체 메모리.
  4. 메모리 셀 트랜지스터의 드레인 배선이 first-level 금속층으로 형성된 제1 및 제2 불휘발성 메모리 뱅크와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선-상기 판독용 데이터선 및 기입 검증용 데이터선은 third-level 금속층으로 형성되고, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선은 각각 second-level 금속층으로 형성된 배선을 경유하여, 상기 판독용 데이터선과 상기 기입 검증용 데이터선에 선택적으로 접속됨-과,
    상기 판독용 데이터선에 접속되는 판독용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 검증용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 회로
    를 포함하는 불휘발성 반도체 메모리.
  5. 메모리 셀 트랜지스터의 드레인 배선이 first-level 금속층으로 형성된 제1 및 제2 불휘발성 메모리 뱅크와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 사이의 영역에 형성되며, 상기 제1 불휘발성 메모리 뱅크의 비트선과 상기 제2 불휘발성 메모리 뱅크의 비트선에 각각 선택적으로 접속되는 판독용 데이터선 및 기입 검증용 데이터선-상기 기입 검증용 데이터선은 first-level 금속층으로 형성되고, 상기 판독용 데이터선은 third-level 금속층으로 형성되며, 상기 제1 및 제2 불휘발성 메모리 뱅크의 비트선과 상기 판독용 데이터선 및 상기 기입 검증용 데이터선을 접속하는 배선은 second-level 금속층으로 형성되고, 상기 기입 검증용 데이터선 아래에 상기 판독용 데이터선이 배치됨-과,
    상기 판독용 데이터선에 접속되는 판독용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 검증용 감지 증폭기와,
    상기 기입 검증용 데이터선에 접속되는 기입 회로
    를 포함하는 불휘발성 반도체 메모리.
  6. 복수의 불휘발성 메모리 블록이 X 방향 및 Y 방향으로 매트릭스 형상으로 배치된 불휘발성 메모리 블록 매트릭스-상기 복수의 불휘발성 메모리 블록 각각은, 제1 불휘발성 메모리 소자, 상기 제1 불휘발성 메모리 소자에 접속되는 제1 워드선 및 제1 비트선, 상기 제1 워드선에 접속되는 제1 로우 디코더, 상기 제1 비트선에 접속되는 제1 컬럼 디코더 및 상기 제1 로우 디코더와 상기 제1 컬럼 디코더에 접속되는 블록 디코더를 가짐-와,
    상기 제1 로우 디코더에 접속되는 제2 워드선과,
    상기 제1 컬럼 디코더에 접속되는 제2 비트선과,
    상기 제2 워드선에 접속되는 제2 로우 디코더와,
    상기 제2 비트선에 접속되는 제2 및 제3 컬럼 디코더와,
    상기 제2 컬럼 디코더에 접속되는 제1 데이터선과,
    상기 제3 컬럼 디코더에 접속되는 제2 데이터선과,
    상기 제1 데이터선에 접속되는 제1 감지 증폭기와,
    상기 제2 데이터선에 접속되는 제2 감지 증폭기
    를 포함하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서,
    상기 제1 감지 증폭기는 상기 불휘발성 메모리 셀의 기억 데이터를 판독하기 위해 기능하고, 상기 제2 감지 증폭기는 상기 불휘발성 메모리 셀에 기입 데이터가 기입되었는지의 여부를 확인하기 위해 기능하는 불휘발성 반도체 메모리.
  8. 제7항에 있어서,
    상기 제1 감지 증폭기의 수는 상기 제2 감지 증폭기의 수와 같거나 또는 많은 불휘발성 반도체 메모리.
  9. 제6항에 있어서,
    제2 불휘발성 메모리 소자와, 용장 불휘발성 메모리 소자와, 상기 용장 불휘발성 메모리 소자에 접속되는 제1 용장 워드선 및 제1 용장 비트선과, 상기 제1 용장 워드선에 접속되는 제1 용장 로우 디코더와, 상기 제1 용장 비트선에 접속되는 제1 용장 컬럼 디코더와, 상기 제1 용장 로우 디코더와 상기 제1 용장 컬럼 디코더에 접속되는 용장 블록 디코더를 갖는 용장 불휘발성 메모리 블록을 적어도 하나포함하며,
    상기 제1 용장 로우 디코더에 접속되는 제2 용장 워드선과, 상기 제1 용장 컬럼 디코더에 접속되는 제2 용장 비트선과, 상기 제2 용장 워드선에 접속되는 제2 용장 로우 디코더와, 상기 제2 용장 비트선에 접속되는 제2 용장 컬럼 디코더를 더 포함하며,
    상기 제1 데이터선은 상기 제1 용장 컬럼 디코더에 접속되고, 상기 제2 데이터선은 상기 제2 용장 컬럼 디코더에 접속되는 불휘발성 반도체 메모리.
  10. 제6항에 있어서,
    상기 제1 감지 증폭기는 NxM조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 NxM조의 감지 증폭기 회로의 출력을 래치하는 NxM조의 래치 회로와, 상기 NxM조의 래치 회로로부터 출력되는 NxM조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  11. 제6항에 있어서,
    상기 제1 감지 증폭기는 (NxM+K)조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 (NxM+K)조의 감지 증폭기부의 출력을 래치하는 (NxM+K)조의 래치 회로와, 상기 (NxM+K)조의 래치 회로로부터 출력되는 (NxM+K)조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  12. 제11항에 있어서,
    리던던시 컬럼 수는 K인 불휘발성 반도체 메모리.
  13. 제9항에 있어서,
    상기 불휘발성 메모리 뱅크 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제1 전원 스위치와, 상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제2 전원 스위치를 더 포함하며,
    상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 상기 제1 전원 스위치를 선택 상태로 하는 불휘발성 반도체 메모리.
  14. 제1 및 제2 불휘발성 메모리 뱅크-상기 제1 및 제2 불휘발성 메모리 뱅크는, 각각이 제1 워드선, 상기 제1 워드선에 접속되는 제1 로우 디코더, 제1 비트선 및 상기 제1 비트선에 접속되는 제1 및 제2 컬럼 디코더를 가짐-와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 각각의 내에 형성되며, 복수의 불휘발성 메모리 블록이 X 방향 및 Y 방향으로 매트릭스 형상으로 배치된 불휘발성 메모리 블록 매트릭스-상기 복수의 불휘발성 메모리 블록 각각은, 제1 불휘발성 메모리 소자, 상기 제1 불휘발성 메모리 소자에 접속되는 제2 워드선 및 제2 비트선, 상기 제2 워드선 및 상기 제1 워드선에 접속되는 제2 로우 디코더, 상기 제2 비트선 및 상기 제1 비트선에 접속되는 제3 컬럼 디코더 및 상기 제2 로우 디코더와 상기 제3 컬럼 디코더에 접속되는 블록 디코더를 가짐-와,
    상기 제1 불휘발성 메모리 뱅크의 상기 제1 컬럼 디코더와 상기 제2 불휘발성 메모리 뱅크의 상기 제1 컬럼 디코더에 공통 접속되는 제1 데이터선과,
    상기 제1 불휘발성 메모리 뱅크의 상기 제2 컬럼 디코더와 상기 제2 불휘발성 메모리 뱅크의 상기 제2 컬럼 디코더에 공통 접속되는 제2 데이터선과,
    상기 제1 데이터선에 접속되는 제1 감지 증폭기와,
    상기 제2 데이터선에 접속되는 제2 감지 증폭기
    를 포함하는 불휘발성 반도체 반도체 메모리.
  15. 제14항에 있어서,
    상기 제1 감지 증폭기는 상기 불휘발성 메모리 셀의 기억 데이터를 판독하기 위해 기능하고, 상기 제2 감지 증폭기는 상기 불휘발성 메모리 셀에 기입 데이터가 기입되었는지의 여부를 확인하기 위해 기능하는 불휘발성 반도체 메모리.
  16. 제15항에 있어서,
    상기 제1 감지 증폭기의 수는 상기 제2 감지 증폭기의 수와 같거나 또는 많은 불휘발성 반도체 메모리.
  17. 제14항에 있어서,
    제2 불휘발성 메모리 소자와, 용장 불휘발성 메모리 소자와, 상기 용장 불휘발성 메모리 소자에 접속되는 제1 용장 워드선 및 제2 용장 비트선과, 상기 제1 용장 워드선에 접속되는 제1 용장 로우 디코더와, 상기 제1 용장 비트선에 접속되는 제1 용장 컬럼 디코더와, 상기 제1 용장 로우 디코더와 상기 제1 용장 컬럼 디코더에 접속되는 용장 블록 디코더를 갖는 용장 불휘발성 메모리 블록을 적어도 하나 포함하며,
    상기 제1 용장 로우 디코더에 접속되는 제2 용장 워드선과, 상기 제1 용장 컬럼 디코더에 접속되는 제3 용장 비트선과, 상기 제2 용장 워드선에 접속되는 제2 용장 로우 디코더와, 상기 제3 용장 비트선에 접속되는 제2 용장 컬럼 디코더를 더 포함하며,
    상기 제1 데이터선은 상기 제1 용장 컬럼 디코더에 접속되고, 상기 제2 데이터선은 상기 제2 용장 컬럼 디코더에 접속되는 불휘발성 반도체 메모리.
  18. 제14항에 있어서,
    상기 제1 불휘발성 메모리 뱅크 내의 상기 불휘발성 메모리 소자에 데이터를 기입하는 중에 상기 제2 불휘발성 메모리 뱅크 내의 상기 불휘발성 메모리 소자의 데이터를 판독하는 불휘발성 반도체 메모리.
  19. 제18항에 있어서,
    기입해야 되는 불휘발성 메모리 소자의 어드레스를 유지하는 기입 어드레스버퍼와, 어드레스 입력 단자에 공급되는 어드레스를 전송하는 판독 버퍼를 더 포함하고,
    상기 기입해야 되는 불휘발성 메모리 소자를 포함하는 뱅크에 입력하는 어드레스를 상기 기입 어드레스로 하는 불휘발성 반도체 메모리.
  20. 제18항에 있어서,
    판독 워드선 전압을 발생하는 판독 워드선 전압 발생 회로와, 기입 워드선 전압을 발생하는 기입 워드선 전압 발생 회로와, 기입 비트선 전압을 발생하는 기입 비트선 전압 발생 회로를 더 포함하고,
    기입해야 되는 불휘발성 메모리 소자를 포함하는 뱅크에는 상기 기입 워드선 전압과 기입 비트선 전압을 인가하고, 기입해야 되는 불휘발성 메모리 소자를 포함하지 않은 뱅크에는 상기 판독 워드선 전압을 인가하는 불휘발성 반도체 메모리.
  21. 제20항에 있어서,
    상기 제1 감지 증폭기는 NxM조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 NxM조의 감지 증폭기 회로의 출력을 래치하는 NxM조의 래치 회로와, 상기 NxM조의 래치 회로로부터 출력되는 NxM조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  22. 제20항에 있어서,
    상기 제1 감지 증폭기는 (NxM+K)조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 (NxM+K)조의 감지 증폭기부의 출력을 래치하는 (NxM+K)조의 래치 회로와, 상기(NxM+K)조의 래치 회로로부터 출력되는 (NxM+K)조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  23. 제22항에 있어서,
    리던던시 컬럼 수는 K인 불휘발성 반도체 메모리.
  24. 제17항에 있어서,
    상기 불휘발성 메모리 뱅크 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제1 전원 스위치와, 상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제2 전원 스위치를 더 포함하며,
    상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 상기 제1 전원 스위치를 선택 상태로 하는 불휘발성 반도체 메모리.
  25. 복수의 불휘발성 메모리 블록이 X 방향 및 Y 방향으로 매트릭스 형상으로 배치된 불휘발성 메모리 블록 매트릭스-상기 복수의 메모리 블록 각각은, 제1 불휘발성 메모리 소자, 제1 용장 불휘발성 메모리 소자, 상기 제1 불휘발성 메모리 소자에 접속되는 제1 워드선 및 제1 비트선, 상기 제1 용장 불휘발성 메모리 소자에 접속되는 상기 제1 워드선 및 제1 용장 비트선, 상기 제1 워드선에 접속되는 제1 로우 디코더, 상기 제1 비트선 및 상기 제1 용장 비트선에 접속되는 제1 컬럼 디코더 및 상기 제1 로우 디코더와 상기 제1 컬럼 디코더에 접속되는 블록 디코더를 가짐-와,
    상기 제1 로우 디코더에 접속되는 제2 워드선과,
    상기 제1 컬럼 디코더에 접속되는 제2 비트선 및 제2 용장 비트선과,
    상기 제2 워드선에 접속되는 제2 로우 디코더와,
    상기 제2 비트선과 상기 제2 용장 비트선에 접속되는 제2 및 제3 컬럼 디코더와,
    상기 제2 컬럼 디코더에 접속되는 제1 데이터선 및 제1 용장 데이터선과,
    상기 제3 컬럼 디코더에 접속되는 제2 데이터선 및 제2 용장 데이터선과,
    상기 제1 데이터선 및 상기 제1 용장 데이터선에 접속되는 제1 감지 증폭기와,
    상기 제2 데이터선 및 상기 제2 용장 데이터선에 접속되는 제2 감지 증폭기
    를 포함하는 불휘발성 반도체 메모리.
  26. 제25항에 있어서,
    상기 제1 감지 증폭기는 상기 불휘발성 메모리 셀의 기억 데이터를 판독하기 위해 기능하고, 상기 제2 감지 증폭기는 상기 불휘발성 메모리 셀에 기입 데이터가기입되었는지를 확인하기 위해 기능하는 불휘발성 반도체 메모리.
  27. 제26항에 있어서,
    상기 제1 감지 증폭기의 수는 상기 제2 감지 증폭기의 수와 같거나 또는 많은 불휘발성 반도체 메모리.
  28. 제25항에 있어서,
    제2 불휘발성 메모리 소자와, 제2 용장 불휘발성 메모리 소자와, 상기 제2 용장 불휘발성 메모리 소자에 접속되는 제1 용장 워드선 및 제4 용장 비트선과, 상기 제1 용장 워드선에 접속되는 제1 용장 로우 디코더와, 상기 제1 용장 비트선에 접속되는 제1 용장 컬럼 디코더와, 상기 제1 용장 로우 디코더와 상기 제1 용장 컬럼 디코더에 접속되는 용장 블록 디코더를 갖는 용장 불휘발성 메모리 블록을 적어도 하나 포함하고,
    상기 제1 용장 로우 디코더에 접속되는 제2 용장 워드선과, 상기 제1 용장 컬럼 디코더에 접속되는 제5 용장 비트선과, 상기 제2 용장 워드선에 접속되는 제2 용장 로우 디코더와, 상기 제5 용장 비트선에 접속되는 제2 용장 컬럼 디코더를 더 포함하며,
    상기 제1 데이터선은 상기 제2 용장 컬럼 디코더에 접속되고, 상기 제2 데이터선은 상기 제3 용장 컬럼 디코더에 접속되는 불휘발성 반도체 메모리.
  29. 제28항에 있어서,
    상기 불휘발성 메모리 뱅크 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제1 전원 스위치와, 상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제2 전원 스위치를 더 포함하며,
    상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 상기 제1 전원 스위치를 선택 상태로 하는 불휘발성 반도체 메모리.
  30. 제1 및 제2 불휘발성 메모리 뱅크-상기 제1 및 제2 불휘발성 메모리 뱅크 각각은, 제1 워드선, 상기 제1 워드선에 접속되는 제1 로우 디코더, 제1 비트선, 제1 용장 비트선 및 상기 제1 비트선과 상기 제1 용장 비트선에 접속되는 제1 및 제2 컬럼 디코더를 가짐-와,
    상기 제1 및 제2 불휘발성 메모리 뱅크 각각의 내에 형성되며, 복수의 불휘발성 메모리 블록이 X 방향 및 Y 방향으로 매트릭스 형상으로 배치된 불휘발성 메모리 블록 매트릭스-상기 복수의 불휘발성 메모리 블록 각각은, 제1 불휘발성 메모리 소자, 제1 용장 불휘발성 메모리 소자, 상기 제1 불휘발성 메모리 소자에 접속되는 제2 워드선 및 제2 비트선, 상기 제1 용장 불휘발성 메모리 소자에 접속되는 상기 제2 워드선 및 제2 용장 비트선, 상기 제2 워드선 및 상기 제1 워드선에 접속되는 제2 로우 디코더, 상기 제2 비트선 및 상기 제2 용장 비트선에 접속되는 제3 컬럼 디코더 및 상기 제2 로우 디코더와 상기 제3 컬럼 디코더에 접속되는 블록 디코더를 가짐-와,
    상기 제1 불휘발성 메모리 뱅크의 상기 제1 컬럼 디코더 및 상기 제2 불휘발성 메모리 뱅크의 상기 제1 컬럼 디코더에 공통 접속되는 제1 데이터선과,
    상기 제1 불휘발성 메모리 뱅크의 상기 제2 컬럼 디코더 및 상기 제2 불휘발성 메모리 뱅크의 상기 제2 컬럼 디코더에 공통 접속되는 제2 데이터선과,
    상기 제1 데이터선에 접속되는 제1 감지 증폭기와,
    상기 제2 데이터선에 접속되는 제2 감지 증폭기
    를 포함하는 불휘발성 반도체 메모리.
  31. 제30항에 있어서,
    상기 제1 감지 증폭기는 상기 불휘발성 메모리 셀의 기억 데이터를 판독하기 위해 기능하고, 상기 제2 감지 증폭기는 상기 불휘발성 메모리 셀에 기입 데이터가 기입되었는지의 여부를 확인하기 위해 기능하는 불휘발성 반도체 메모리.
  32. 제31항에 있어서,
    상기 제1 감지 증폭기의 수는 상기 제2 감지 증폭기의 수와 같거나 또는 많은 불휘발성 반도체 메모리.
  33. 제30항에 있어서,
    제2 불휘발성 메모리 소자와, 제2 용장 불휘발성 메모리 소자와, 상기 제2용장 불휘발성 메모리 소자에 접속되는 제1 용장 워드선 및 제4 용장 비트선과, 상기 제1 용장 워드선에 접속되는 제1 용장 로우 디코더와, 상기 제1 용장 비트선에 접속되는 제1 용장 컬럼 디코더와, 상기 제1 용장 로우 디코더와 상기 제1 용장 컬럼 디코더에 접속되는 용장 블록 디코더를 갖는 용장 불휘발성 메모리 블록을 적어도 하나 포함하며,
    상기 제1 용장 로우 디코더에 접속되는 제2 용장 워드선과, 상기 제1 용장 컬럼 디코더에 접속되는 제5 용장 비트선과, 상기 제2 용장 워드선에 접속되는 제2 용장 로우 디코더와, 상기 제5 용장 비트선에 접속되는 제2 용장 컬럼 디코더를 더 포함하며,
    상기 제1 데이터선은 상기 제2 용장 컬럼 디코더에 접속되고, 상기 제2 데이터선은 상기 제3 용장 컬럼 디코더에 접속되는 불휘발성 반도체 메모리.
  34. 제30항에 있어서,
    상기 제1 뱅크 내의 상기 불휘발성 메모리 소자에 데이터를 기입하는 중에 상기 제2 뱅크 내의 상기 불휘발성 메모리 소자의 데이터를 판독하는 불휘발성 반도체 메모리.
  35. 제34항에 있어서,
    기입해야 되는 불휘발성 메모리 소자의 어드레스를 유지하는 기입 어드레스 버퍼와, 어드레스 입력 단자에 공급되는 어드레스를 전송하는 판독 버퍼를 더 포함하고,
    상기 기입해야 되는 불휘발성 메모리 소자를 포함하는 뱅크에 입력하는 어드레스를 상기 기입 어드레스로 하는 불휘발성 반도체 메모리.
  36. 제35항에 있어서,
    판독 워드선 전압을 발생하는 판독 워드선 전압 발생 회로와, 기입 워드선 전압을 발생하는 기입 워드선 전압 발생 회로와, 기입 비트선 전압을 발생하는 기입 비트선 전압 발생 회로를 더 포함하고,
    기입해야 되는 불휘발성 메모리 소자를 포함하는 뱅크에는 상기 기입 워드선 전압과 기입 비트선 전압을 인가하고, 기입해야 되는 불휘발성 메모리 소자를 포함하지 않는 뱅크에는 상기 판독 워드선 전압을 인가하는 불휘발성 반도체 메모리.
  37. 제36항에 있어서,
    상기 제1 감지 증폭기는 NxM조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 NxM조의 감지 증폭기 회로의 출력을 래치하는 NxM조의 래치 회로와, 상기 NxM조의 래치 회로로부터 출력되는 NxM조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  38. 제36항에 있어서,
    상기 제1 감지 증폭기는 (NxM+K)조의 감지 증폭기 회로를 포함하고,
    N조의 데이터 출력 버퍼와, 상기 (NxM+K)조의 감지 증폭기부의 출력을 래치하는 (NxM+K)조의 래치 회로와, 상기 (NxM+K)조의 래치 회로로부터 출력되는 (NxM+K)조의 래치 데이터로부터 Nx1조를 선택하는 멀티플렉서를 더 포함하는 불휘발성 반도체 메모리.
  39. 제38항에 있어서,
    리던던시 컬럼 수는 K인 불휘발성 반도체 메모리.
  40. 제39항에 있어서,
    상기 불휘발성 메모리 뱅크 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제1 전원 스위치와, 상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 재기입 전압을 전송하는 제2 전원 스위치를 더 포함하며,
    상기 용장 불휘발성 메모리 블록 내의 메모리 셀의 데이터를 재기입할 때에, 상기 제1 전원 스위치를 선택 상태로 하는 불휘발성 반도체 메모리.
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