JP4288376B2 - 不揮発性記憶装置およびその制御方法 - Google Patents
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Description
図1は第1実施形態にかかる半導体記憶装置1の構成を示す機能ブロック図である。半導体記憶装置1は、メモリセルアレイ11と、制御回路12と、電圧発生回路13と、読み出し回路14と、ワード線ドライバ15と、ワード線デコーダ16と、ビット線ドライバ17と、ソース線デコーダ18と、コラムデコーダ19とを備えている。
電圧発生回路13は、メモリセルの書き込み、消去または読み出しに応じた電圧をワード線ドライバ15およびビット線ドライバ17に供給する。
コラムデコーダは、メモリセルへの書き込みまたは消去の際、書き込みまたは消去のためのデータをビット線ドライバに出力し、メモリセルからの読み出しの際、読み出し回路14に読み出したデータを出力する。
従来技術では4つ必要であったコンタクト領域を、本発明のメモリセルでは、メモリセル1つあたり2つのコンタクトしか必要としない。これにより、メモリセルの回路配置における集積度を向上させることができる。
可変抵抗素子20の書き込み時、制御回路12が書き込みの指示を受け取るとコラムデコーダは入力されたアドレス信号に従って、特定のビット線を選択する。この際、非選択である他のビット線はフローティング状態にされている。さらに、特定のワード線を選択するためにワード線デコーダに信号を与え、ワード線デコーダはその信号に従って特定のワード線を選択する。具体的には、可変抵抗素子20を選択するためにワード線WL0〜WL3が選択される。
電圧発生回路13は、ワード線ドライバ15およびビット線ドライバ17に正の書き込み電圧を与え、それぞれ選択されたワード線WL0〜WL3を所定のハイレベルにし、ビット線BL3に所定の書き込み電圧を与える。それと共に、入力されたアドレス信号に従って、ソース線デコーダ18は、選択されたソース選択信号線SS00にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択のソース選択信号線SS01にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
図5は第2実施形態にかかる半導体記憶装置1Aの構成を示す機能ブロック図である。半導体記憶装置1Aは、メモリセルアレイ11Aと、制御回路12Aと電圧発生回路13と、読み出し回路14と、ワード線ドライバ15と、ワード線デコーダ16Aと、ビット線ドライバ17と、第1ソース線デコーダ18Aと、第2ソース線デコーダ18Bと、コラムデコーダ19と、を備えている。
電圧発生回路13は、メモリセルの書き込み、消去または読み出しに応じた電圧をワード線ドライバ15およびビット線ドライバ17に供給する。
コラムデコーダは、メモリセルへの書き込みまたは消去の際、書き込みまたは消去のためのデータをビット線ドライバに出力し、メモリセルからの読み出しの際、読み出し回路14に読み出したデータを出力する。
また、直列接続される複数のセル選択トランジスタの略中央に配置された複数の基本記憶ユニット間を接続するスイッチ1を基準に、基本記憶ユニットがミラー展開されて配置される。
可変抵抗素子20Aの書き込み時、制御回路12Aが書き込みの指示を受け取るとコラムデコーダは入力されたアドレス信号に従って、特定のビット線を選択する。この際、非選択である他のビット線はフローティング状態にされている。さらに、特定のワード線を選択するためにワード線デコーダに信号を与え、ワード線デコーダはその信号に従って特定のワード線を選択する。具体的には、可変抵抗素子20Aを選択するためにワード線WL0〜WL5が選択される。更に、基本記憶ユニット間を接続するスイッチ1が選択される。
電圧発生回路13は、ワード線ドライバ15およびビット線ドライバ17に正の書き込み電圧を与え、選択されたビット線BL3に書き込み電圧を与える。それと共に、入力されたアドレス信号に従って、第1ソース線デコーダ18Aおよび第2ソース線デコーダ18Bは、選択された第1ソース選択信号線SSL0および第2ソース選択信号線SSR0に所定のハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択の第1ソース選択信号線SSL1および第2ソース選択信号線SSR1にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
例えば、第1実施形態においてセル選択トランジスタにN型TFTを用いた例を示したが、NMOSトランジスタを用いた場合にも本発明を適用することができる。
さらに、第1実施形態および第2実施形態において可変抵抗素子にMIMを用いた例を示したが、トンネルジャンクションデバイス、シリサイドスイッチ、再書き込み可能な相変化材料を用いた場合にも本発明を適用することができる。また、可変抵抗素子にゲルマニウムまたは周期律表のIII属−IV属元素からなる化合物半導体を用いた場合にも、本発明を適用することが可能である。
またさらに、第2実施形態では、アクセス対象のビット線BL3,BL4のみ両端のソース選択トランジスタおよびセル選択トランジスタを導通に制御したが、これに限らず、可変抵抗素子に至るインピーダンスを下げるため、ビット線BL2〜BL5の範囲やあるいはビット線BL0〜BL7の範囲で、両端のソース選択トランジスタおよびセル選択トランジスタを導通に制御してもよい。
2、20、20A 可変抵抗素子
3 ゲート酸化膜
4 nチャネル領域
5 pチャネル領域
BL0〜BL6 ビット線
SS00、SS01 ソース選択信号線
SSL0、SSL1 第1ソース選択信号線
SSR0、SSR1 第2ソース選択信号線
WL0〜WL6 ワード線
スイッチ1 スイッチトランジスタ
SW1 スイッチ1のゲート制御信号
Claims (11)
- ソース線に一端が接続されるソース選択トランジスタと、
前記ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、
ビット情報を記憶する記憶素子であって、前記セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを含んで構成される基本記憶ユニットを備え、
アクセス対象である前記可変抵抗素子の一端と前記ソース線との間に備えられる前記ソース選択トランジスタおよび前記セル選択トランジスタは、導通状態に制御されることを特徴とする不揮発性記憶装置。 - 前記セル選択トランジスタのゲート端子に接続されるワード線と前記ビット線とは、並走して配置されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記ソース選択トランジスタは、前記基本記憶ユニットにおいて、直列接続される前記複数のセル選択トランジスタの両端に接続されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記直列接続される前記複数のセル選択トランジスタの略中心に、前記基本記憶ユニット間を接続するスイッチが配置されることを特徴とする請求項3に記載の不揮発性記憶装置。
- 前記直列接続される前記複数のセル選択トランジスタの略中心で、連続接続される前記基本記憶ユニットがミラー配置されることを特徴とする請求項3または請求項4に記載の不揮発性記憶装置。
- アクセス対象である前記可変抵抗素子から前記ソース線に至る2つの経路のうち、介在する前記セル選択トランジスタの数が少ない経路が選択され、該経路上にある前記ソース選択トランジスタおよび前記セル選択トランジスタが導通状態に制御されることを特徴とする請求項3に記載の不揮発性記憶装置。
- アクセス対象である前記可変抵抗素子から前記ソース線に至る2つの経路にある全ての前記ソース選択トランジスタおよび前記セル選択トランジスタが導通状態に制御されることを特徴とする請求項3に記載の不揮発性記憶装置。
- 前記基本記憶ユニットを複数備えて記憶ブロックとし、
各々の前記基本記憶ユニットにおいて対応する位置に配置される前記セル選択トランジスタのゲート端子は、前記記憶ブロックで共通のワード線に接続され、
各々の前記基本記憶ユニットにおいて対応する位置に配置される前記可変抵抗素子の他端は、前記記憶ブロックで共通のビット線に接続されることを特徴とする請求項1に記載の不揮発性記憶装置。 - ソース線に一端が接続されるソース選択トランジスタと、前記ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、前記セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを備える不揮発性記憶装置の制御方法であって、
アクセス対象である前記可変抵抗素子の一端と前記ソース線との間に備えられる前記ソース選択トランジスタおよび前記セル選択トランジスタを導通するステップと、
アクセス対象である前記可変抵抗素子が接続される前記ビット線と前記ソース線との間に電圧ストレスをバイアスするステップとを有することを特徴とする不揮発性記憶装置の制御方法。 - 直列接続される前記複数のセル選択トランジスタの両端に前記ソース選択トランジスタが接続される場合、
アクセス対象である前記可変抵抗素子から前記ソース線に至る2つの経路のうち、介在する前記セル選択トランジスタの数が少ない経路上にある前記ソース選択トランジスタおよび前記セル選択トランジスタを導通することを特徴とする請求項9に記載の不揮発性記憶装置の制御方法。 - 直列接続される前記複数のセル選択トランジスタの両端に前記ソース選択トランジスタが接続される場合、
アクセス対象である前記可変抵抗素子から前記ソース線に至る2つの経路にある全ての前記ソース選択トランジスタおよび前記セル選択トランジスタを導通することを特徴とする請求項9に記載の不揮発性記憶装置の制御方法。
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