JP2012204399A - 抵抗変化メモリ - Google Patents

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Abstract

【課題】セルサイズの微細化が可能な抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のワード線と、第２の方向に延在する第１乃至第３のビット線と、第１及び第３のビット線に接続された複数の可変抵抗素子２０と、半導体基板３０内に設けられ、かつ斜め方向に延在する複数のアクティブ領域ＡＡと、複数のアクティブ領域ＡＡに設けられた、かつ可変抵抗素子２０に接続された複数の選択トランジスタ２１と、選択トランジスタと第３のビット線とを接続する複数のコンタクトプラグ３７とを含む。複数の可変抵抗素子２０は、第２の方向に並ぶようにして、第１のビット線の下方かつ複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、第２の方向に並ぶようにして、第３のビット線の下方かつ複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなる。
【選択図】 図２

Description

本発明の実施形態は、抵抗変化メモリに関する。
記憶素子の抵抗変化を利用してデータを記憶する抵抗変化メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が知られている。さらに、ＭＴＪ（Magnetic Tunnel Junction）素子に直接電流を流してデータを書き込む、いわゆるスピン注入書き込み方式を利用したＭＲＡＭが開発されている。ＭＲＡＭは、例えば、ＤＲＡＭを代替する候補として期待される。
ＤＲＡＭのセルサイズは、６Ｆ２が実現されている。一方、ＭＲＡＭはＤＲＡＭに比べて配線数が増えるため、ＭＲＡＭのセルサイズは、８Ｆ２が一般的である。ＤＲＡＭの代替としてＭＲＡＭを使用することを考慮すると、６Ｆ２のセルサイズを有するＭＲＡＭを実現することが望ましい。
特開２００８−１３０９９５号公報
実施形態は、セルサイズの微細化が可能な抵抗変化メモリを提供する。
実施形態に係る抵抗変化メモリは、第１の方向に延在する複数のワード線と、前記第１の方向に交差する第２の方向に延在する第１乃至第３のビット線と、前記第１及び第３のビット線に接続された第１の端子を有する複数の可変抵抗素子と、半導体基板内に設けられ、かつ前記第１乃至第３のビット線に交差するようにして前記第１の方向に対して斜め方向に延在する複数のアクティブ領域と、前記複数のアクティブ領域に設けられ、かつ前記ワード線に接続されたゲートを有し、かつ前記可変抵抗素子の第２の端子に電流経路の一端が接続された複数の選択トランジスタと、前記選択トランジスタの電流経路の他端と前記第３のビット線とを接続する複数のコンタクトプラグとを具備する。前記複数のアクティブ領域の各々には、拡散領域を共有するようにして２つ選択トランジスタが設けられる。前記複数の可変抵抗素子は、前記第２の方向に並ぶようにして、前記第１のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、前記第２の方向に並ぶようにして、前記第３のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなる。前記複数のコンタクトは、前記第２の方向に並ぶようにして、前記第２のビット線の下かつ前記複数のワード線間のそれぞれに配置される。
本実施形態に係るＭＲＡＭの構成を示すブロック図。 メモリセルアレイの平面図。 図２に示したＡ−Ａ´線に沿ったメモリセルアレイの断面図。 図２に示したＢ−Ｂ´線に沿ったメモリセルアレイの断面図。 図２に示したＣ−Ｃ´線に沿ったメモリセルアレイの断面図。 ＭＴＪ素子の構成を示す概略図。 メモリセルアレイの回路図。 ＭＲＡＭの書き込み動作を説明する図。 ＭＲＡＭの製造工程を示す平面図。 図９に示したＤ−Ｄ´線に沿った断面図。 図９に続くＭＲＡＭの製造工程を示す平面図。 図１１に示したＤ−Ｄ´線に沿った断面図。 図１２に続くＭＲＡＭの製造工程を示す断面図。 図１３に続くＭＲＡＭの製造工程を示す断面図。 図１４に続くＭＲＡＭの製造工程を示す平面図。 図１５に示したＤ−Ｄ´線に沿った断面図。 図１６に続くＭＲＡＭの製造工程を示す断面図。 図１７に続くＭＲＡＭの製造工程を示す平面図。 図１８に示したＤ−Ｄ´線に沿った断面図。 図１８に続くＭＲＡＭの製造工程を示す平面図。 図２０に示したＤ−Ｄ´線に沿った断面図。 図２１に続くＭＲＡＭの製造工程を示す断面図。 図２２に続くＭＲＡＭの製造工程を示す平面図。 図２３に示したＤ−Ｄ´線に沿った断面図。 変形例に係るメモリセルアレイの平面図。 図２５に示したＥ−Ｅ´線に沿ったメモリセルアレイの断面図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［１．抵抗変化メモリの構成］
本実施形態の抵抗変化メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
図１は、本実施形態に係るＭＲＡＭ１０の構成を示すブロック図である。メモリセルアレイ１１は、メモリセルＭＣがマトリクス状に配列されて構成されている。メモリセルＭＣは、ＭＴＪ素子（可変抵抗素子）２０及び選択トランジスタ２１を備えている。メモリセルアレイ１１には、それぞれが第１方向に延在するｍ本のワード線ＷＬ１〜ＷＬｍ、及びそれぞれが第１方向と交差する第２方向に延在するｎ本のビット線ＢＬ１〜ＢＬｎが配設されている。ｍは２以上の整数、ｎは３以上の整数である。
ワード線ＷＬ１〜ＷＬｍには、ロウデコーダ１２が接続されている。ロウデコーダ１２は、ロウアドレスに基づいてワード線ＷＬの選択動作を行う。
ビット線ＢＬ１〜ＢＬｎには、カラム選択回路１３を介して、センスアンプ（読み出し回路）１５及びライトドライバ（書き込み回路）１６が接続されている。カラム選択回路１３は、例えば、ビット線ＢＬ１〜ＢＬｎに対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えており、カラムデコーダ１４の指示に応じて、動作に必要なビット線ＢＬを選択する。カラムデコーダ１４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路１３に送る。
センスアンプ１５は、読み出し対象である選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。センスアンプ１５によって読み出されたデータは、入出力バッファ（Ｉ／Ｏバッファ）１９を介して外部に出力される。
ライトドライバ１６は、Ｉ／Ｏバッファ１９を介して、外部から書き込みデータを受ける。ライトドライバ１６は、ビット線に書き込み電流を流すことで、書き込み対象である選択メモリセルにデータを書き込む。
アドレスバッファ１７は、外部からアドレスを受ける。そして、アドレスバッファ１７は、ロウアドレスをロウデコーダ１２に送り、カラムアドレスをカラムデコーダ１４に送る。制御信号バッファ１８は、外部から制御信号を受け、この制御信号をセンスアンプ１５及びライトドライバ１６に送る。この制御信号は、書き込みコマンド、読み出しコマンド及び消去コマンドなどを含む。
次に、メモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１の平面図である。図３は、図２に示したＡ−Ａ´線に沿ったメモリセルアレイ１１の断面図である。図４は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図５は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。なお、図２には、６本のワード線ＷＬ１〜ＷＬ６、６本のビット線ＢＬ１〜ＢＬ６、及びこれらに接続されたメモリセルを抽出して示している。
Ｐ型半導体基板３０内には、素子分離絶縁層３１が設けられており、Ｐ型半導体基板３０の表面領域のうち素子分離絶縁層３１が形成されていない領域が素子領域（アクティブ領域）ＡＡである。図２では、一点鎖線で囲まれた部分が素子領域ＡＡを示している。素子分離絶縁層３１は、例えば、ＳＴＩ（Shallow Trench Isolation）から構成される。
複数の素子領域ＡＡは、島状パターンを有しており、その平面形状が例えば長方形である。各素子領域ＡＡは、３本のビット線及び２本のワード線に交差するようにして斜め方向に延在している。第２方向に並んだ複数の素子領域ＡＡは、並進対称であり、かつ等間隔で配置されている。
１つの素子領域ＡＡには、２つの選択トランジスタ２１が設けられている。選択トランジスタ２１は、例えばＮチャネルＭＯＳＦＥＴから構成される。具体的には、素子領域ＡＡ内には、ソース領域３２Ｓ及びドレイン領域３２Ｄが設けられている。ソース領域３２Ｓ及びドレイン領域３２Ｄはそれぞれ、素子領域ＡＡに高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたＮ＋型拡散領域により構成される。
ソース領域３２Ｓ及びドレイン領域３２Ｄ間の素子領域ＡＡ上（すなわち、チャネル領域上）には、ゲート絶縁膜３３を介してゲート電極３４が設けられている。このゲート電極３４は、ワード線ＷＬに対応する。ゲート絶縁膜３３としては、例えばシリコン酸化物が用いられる。ゲート電極３４としては、例えば多結晶シリコンが用いられる。
ドレイン領域３２Ｄ上には、コンタクトプラグ３５を介してＭＴＪ素子２０が設けられている。ＭＴＪ素子２０の平面形状については特に限定されない。例えば、円形であってもよいし、四角形、楕円形などであってもよい。ＭＴＪ素子２０上には、ビアプラグ３６を介して第２方向に延在するビット線ＢＬが設けられている。すなわち、素子領域ＡＡ上にはコンタクトプラグ３５、ＭＴＪ素子２０、及びビアプラグ３６が配置されていると言える。
ソース領域３２Ｓ上には、コンタクトプラグ３７が設けられている。コンタクトプラグ３７上には、ＭＴＪ素子２０に接続されたビット線と隣接し、かつ、同一レベルに形成されたビット線ＢＬが設けられている。すなわち、素子領域ＡＡ上にはコンタクトプラグ３７が配置されていると言える。
同一の素子領域ＡＡに設けられた２つの選択トランジスタ２１は、ソース領域３２Ｓを共有している。そして、これら２つの選択トランジスタ２１はそれぞれ、ソース領域３２Ｓを介して共通のビット線ＢＬに接続されている。Ｐ型半導体基板３０とビット線ＢＬとの間は、層間絶縁層３８で満たされている。
図４に示すように、素子分離絶縁層３１は半導体基板３０中に形成されている。また、ワード線ＷＬは素子領域ＡＡ及び素子分離絶縁層３１を跨ぐように第１方向に延びている。
ここで、ＭＴＪ素子２０及びコンタクトプラグ３７のレイアウトの特徴について説明する。３本のビット線ＢＬ１〜ＢＬ３に接続されたメモリセル群を１つのユニットとすると、このユニットが第１方向に繰り返されてメモリセルアレイ１１が構成される。以下の説明では、ビット線ＢＬ１〜ＢＬ３に接続された第１のユニットのレイアウトを例に挙げて説明するが、ビット線ＢＬ１〜ＢＬ３に接続された第２のユニット、及びそれ以降のユニットについても同様の構成を有している。
図２に示すように、ビット線ＢＬ１に接続されかつ第２方向に並んだ第１のＭＴＪ素子群は、ビット線ＢＬ１の下方（直下）に配置され、また、ワード線ＷＬ１〜ＷＬ６間にそれぞれ１つずつ配置されている。同様に、ビット線ＢＬ３に接続されかつ第２方向に並んだ第２のＭＴＪ素子群は、ビット線ＢＬ３の下方（直下）に配置され、また、ワード線ＷＬ１〜ＷＬ６間にそれぞれ１つずつ配置されている。
ビット線ＢＬ２に接続されかつ第２方向に並んだコンタクトプラグ３７群は、ビット線ＢＬ２の下に配置され、また、ワード線ＷＬ１〜ＷＬ６間にそれぞれ１つずつ配置されている。
図２のようなレイアウトを有するメモリセルアレイ１１では、ビット線の幅並びにスペース及びワード線の幅並びにスペースがそれぞれ最小加工寸法Ｆ（minimum feature size）で形成されているものとすると、メモリセルのサイズ（繰り返し単位）が６Ｆ２となる。さらに、全てのビット線ＢＬが同一レベルの配線層で構成できる。すなわち、ＭＴＪ素子２０に接続されたビット線とソース領域３２Ｓ上のコンタクトプラグ３７に接続されるビット線とを同一レベルの配線層で構成できる。その結果、製造工程を簡略化することができる。このように、本実施形態では、全てのビット線ＢＬが同一レベルの配線層で構成できるとともに、６Ｆ２のセルサイズ（繰り返し単位）を実現できる。
図２のように、ビット線及びワード線のピッチが同じでありかつビット線とワード線とが直交している場合、素子領域ＡＡは、第２方向に対して４５度傾いている。しかし、これに限定されるものではなく、ビット線とワード線とのピッチが異なっていてもよい。例えば、ビット線は同一ピッチで形成され、ワード線は同一ピッチで形成され、かつビット線のピッチとワード線のピッチとが異なっていてもよい。
次に、ＭＴＪ素子２０の構成について説明する。図６は、ＭＴＪ素子２０の構成を示す概略図である。ＭＴＪ素子２０は、参照層（固定層ともいう）２０Ａ、非磁性層２０Ｂ、及び記録層（記憶層、自由層ともいう）２０Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。
記録層２０Ｃ及び参照層２０Ａはそれぞれ、強磁性材料からなる。記録層２０Ｃ及び参照層２０Ａはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子２０は、記録層２０Ｃ及び参照層２０Ａの磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子２０は、磁化の方向が膜面に水平方向である面内磁化ＭＴＪ素子であってもよい。
記録層２０Ｃは、磁化（或いはスピン）方向が可変である（反転する）。参照層２０Ａは、磁化方向が不変である（固定されている）。参照層２０Ａは、記録層２０Ｃよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能となる。このようにして、記録層２０Ｃの磁化反転電流を小さくし、参照層２０Ａの磁化反転電流を記録層２０Ｃのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層２０Ｃと磁化方向が不変の参照層２０Ａとを備えたＭＴＪ素子２０を実現できる。
非磁性層２０Ｂとしては、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層２０Ｂとして絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層２０Ｂとして金属を用いた場合はスペーサ層と呼ばれる。
本実施形態では、ＭＴＪ素子２０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２０の磁化状態を制御するスピン注入書き込み方式を採用している。ＭＴＪ素子２０は、記録層２０Ｃと参照層２０Ａとの磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかを取ることができる。
図６（ａ）に示すように、ＭＴＪ素子２０に対して、記録層２０Ｃから参照層２０Ａへ向かう書き込み電流を流すと、記録層２０Ｃと参照層２０Ａとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２０の抵抗値は最も低くなる、すなわち、ＭＴＪ素子２０は低抵抗状態に設定される。ＭＴＪ素子２０の低抵抗状態を、例えばデータ“０”と規定する。
一方、図６（ｂ）に示すように、ＭＴＪ素子２０に対して、参照層２０Ａから記録層２０Ｃへ向かう書き込み電流を流すと、記録層２０Ｃと参照層２０Ａとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２０の抵抗値は最も高くなる、すなわち、ＭＴＪ素子２０は高抵抗状態に設定される。ＭＴＪ素子２０の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子２０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
次に、メモリセルアレイ１１の回路構成について説明する。図７は、メモリセルアレイ１１の回路図である。図７の回路図は、図２のレイアウトに対応させて示してある。
各メモリセルＭＣは、ＭＴＪ素子２０及び選択トランジスタ２１から構成されている。メモリセルＭＣ３Ａは、ビット線ＢＬ１及びＢＬ２間に電気的に接続されている。メモリセルＭＣ３Ａに含まれるＭＴＪ素子２０−３Ａの第１の端子は、ビット線ＢＬ１に電気的に接続されている。ＭＴＪ素子２０−３Ａの第２の端子は、同じくメモリセルＭＣ１に含まれる選択トランジスタ２１−３Ａの電流経路の一端に電気的に接続されている。選択トランジスタ２１−３Ａの電流経路の他端は、ノード３７を介してビット線ＢＬ２に電気的に接続されている。図６のノード３７は、図２のコンタクトプラグ３７に対応する。選択トランジスタ２１−３Ａのゲートは、ワード線ＷＬ３に電気的に接続されている。メモリセルＭＣ３Ａの数「３」は、ワード線ＷＬの数「３」に対応する。
メモリセルＭＣ２は、ビット線ＢＬ３及びＢＬ２間に電気的に接続されている。メモリセルＭＣ２に含まれるＭＴＪ素子２０−２Ｂの第１の端子は、ビット線ＢＬ３に電気的に接続されている。ＭＴＪ素子２０−２Ｂの第２の端子は、同じくメモリセルＭＣ２Ｂに含まれる選択トランジスタ２１−２Ｂの電流経路の一端に電気的に接続されている。選択トランジスタ２１−２Ｂの電流経路の他端は、ノード３７を介してビット線ＢＬ２に電気的に接続されている。選択トランジスタ２１−２Ｂのゲートは、ワード線ＷＬ２に電気的に接続されている。メモリセルＭＣ２Ｂの数「２」は、ワード線ＷＬの数「２」に対応する。図７に示した選択トランジスタ２１−３Ａ及び２１−２Ｂは、同一の素子領域ＡＡに形成される。
メモリセルＭＣ３Ｂは、ビット線ＢＬ２及びＢＬ３間に電気的に接続されている。メモリセルＭＣ３Ｂに含まれるＭＴＪ素子２０−３Ｂの第１の端子は、ビット線ＢＬ３に電気的に接続されている。ＭＴＪ素子２０−３Ｂの第２の端子は、同じくメモリセルＭＣ３Ｂに含まれる選択トランジスタ２１−３Ｂの電流経路の一端に電気的に接続されている。選択トランジスタ２１−３Ｂの電流経路の他端は、コンタクトプラグ３７を介してビット線ＢＬ２に電気的に接続されている。図６のコンタクトプラグ３７は、図２のコンタクトプラグ３７に対応する。選択トランジスタ２１−３Ｂのゲートは、ワード線ＷＬ３に電気的に接続されている。メモリセルＭＣ３Ｂの数「３」は、ワード線ＷＬの数「３」に対応する。図７に示した選択トランジスタ２１−３Ａ及び２１−３Ｂのゲートはワード線ＷＬ３で共用されている。
以下、メモリセルＭＣ３Ａ、ＭＣ３Ｂ、ＭＣ２Ｂと同様にＭＣ１Ａ、ＭＣ１Ｂ、ＭＣ２Ａ、ＭＣ４Ａ乃至ＭＣ６Ｂが接続される。なお、１つのユニットに含まれるメモリセルＭＣの数はワード線ＷＬの数の２倍になる。
［２．動作］
次に、ＭＲＡＭ１０の動作について説明する。図８は、ＭＲＡＭ１０の書き込み動作を説明する図である。一例として、図８の破線丸印で示したＭＴＪ素子２０−３Ａにデータを書き込むものとする。
まず、ロウデコーダ１２は、ワード線ＷＬ３を選択し、ワード線ＷＬ３をハイレベルにする。これにより、ＭＴＪ素子２０−３Ａに接続された選択トランジスタ２１−３Ａがオンする。続いて、ライトドライバ１６は、ビット線ＢＬ１及びＢＬ２に所定の電圧を印加し、ＭＴＪ素子２０−３Ａに書き込みデータに応じた書き込み電流を流す。これにより、ＭＴＪ素子２０−３Ａは、データに対応した磁化配列に設定される。
ここで、ワード線ＷＬ３がハイレベルになり、かつビット線ＢＬ２に所定の電圧が印加されるため、ワード線ＷＬ３に接続された選択トランジスタ２１−３Ｂがオンし、この選択トランジスタ２１−３Ｂに接続されたＭＴＪ素子２０−３Ｂが半選択状態となる。よって、ビット線ＢＬ３の電圧レベルによって、ＭＴＪ素子２０−３Ｂに電流が流れてしまう可能性があり、ＭＴＪ素子２０−２の磁化配列が変化（誤書き込みが発生）してしまう可能性がある。
この対策として、本実施形態では、ライトドライバ１６は、半選択状態のＭＴＪ素子２０−３Ｂに接続されたビット線ＢＬ３に、ビット線ＢＬ２と同じ電圧を印加する。これにより、半選択状態のＭＴＪ素子２０−３Ｂに電流が流れるのを防ぐことができる。
また、ビット線ＢＬ２には、選択されたメモリセルＭＣ３Ａに接続される選択トランジスタ２１−３Ａ以外にも複数の選択トランジスタ２１が接続されている。そのため、ワード線ＷＬ３以外のＷＬは、例えば、０Ｖを印加し、選択トランジスタをオフにする。その結果、ワード線ＷＬ３以外に接続される選択トランジスタはオフされる。すなわち、ワード線ＷＬ１、ＷＬ２、ＷＬ４乃至ＷＬ６に接続されるメモリセルＭＣのＭＴＪ素子２０−２には電流が流れない。
なお、ビット線ＢＬ２には、複数の選択トランジスタ２１が接続されているので、トランジスタの拡散領域に起因するジャンクション容量が付加される。このため、選択トランジスタ２１が接続されるビット線ＢＬ２は、ＭＴＪ素子２０が接続されるビット線ＢＬ１及びＢＬ３に比べて、容量が大きい。よって、ライトドライバ１６は、ビット線ＢＬ１及びＢＬ３に電圧を印加するタイミングを、ビット線ＢＬ２に電圧を印加するタイミングよりも遅くする。これにより、ビット線ＢＬ２及びＢＬ３間に電位差が生じるのを防ぐことができ、ひいては、半選択状態のＭＴＪ素子２０−３Ｂに電流が流れるのをより効果的に防ぐことができる。
また、ライトドライバ１６は、ＭＴＪ素子２０−３Ａにデータを書き込む際、ビット線ＢＬ３をフローティング状態にしてもよい。これにより、ビット線ＢＬ３の電圧がカップリングによりビット線ＢＬ２の電圧と同程度になるため、ビット線ＢＬ２及びＢＬ３間に電位差が生じるのを抑制することができる。
また、第２のユニットにおけるメモリセルＭＣでワード線ＷＬ３に接続されたメモリセルＭＣ３Ｃ、ＭＣ３Ｄのいずれか一方のメモリセルＭＣは、ビット線ＢＬ４、５、６の電位関係をビット線ＢＬ１、ＢＬ２と同じ関係にすれば、メモリセルＭＣ３Ａと同時にデータを書き込むことも可能である。また、非選択にしたい場合は、半選択状態のＭＴＪ素子２０−３Ｂと同様の電位関係にすればよい。
［３．製造方法］
次に、ＭＲＡＭ１０の製造方法について説明する。
図９は、ＭＲＡＭ１０の製造工程を示す平面図、図１０は、図９に示したＤ−Ｄ´線に沿った断面図である。まず、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板３０上に、ハードマスク層となる絶縁層４０を堆積する。絶縁層４０としては、例えばシリコン酸化物が用いられる。
続いて、リソグラフィー法を用いて、絶縁層４０上に、ラインアンドスペースパターンを有する複数のレジスト層４１を形成する。レジスト層４１の延在方向は、素子領域ＡＡの延在方向と同じ方向であり、すなわち、レジスト層４１は、第２方向に対して斜めに延在している。本実施形態では、例えば、レジスト層４１は、第２方向に対して４５度方向に延在している。
続いて、図１１及び図１２に示すように、例えばウェットエッチング法を用いて、レジスト層４１の幅を狭くする、いわゆるスリミング工程をレジスト層４１に施す。このスリミング工程により、レジスト層４１の幅は、スリミング工程前に比べておおよそ半分まで狭くなる。
続いて、図１３に示すように、レジスト層４１をマスクとして例えばＲＩＥ（Reactive Ion Etching）法により絶縁層４０をパターニングする。これにより、半導体基板３０上に、ラインアンドスペースパターンを有する複数のハードマスク層４０が形成される。その後、レジスト層４１を除去する。
続いて、図１４に示すように、装置全体に、例えばＣＶＤ法を用いて、絶縁層４２を堆積する。この絶縁層４２は、ハードマスク層４０に対してエッチング選択比を有する材料が用いられ、例えばシリコン窒化物が用いられる。
続いて、図１５及び図１６に示すように、例えばＲＩＥ法を用いて、絶縁層４２を選択的にエッチングし、ハードマスク層４０の側面に側壁４２を形成する。この側壁４２は、ハードマスク層４０の周囲にループ状に形成される。続いて、図１７に示すように、例えばウェットエッチング法を用いて、ハードマスク層４０を除去する。これにより、半導体基板３０上に、複数の側壁４２のみが残る。
続いて、図１８及び図１９に示すように、リソグラフィー法を用いて、素子領域ＡＡ形成予定領域を覆うレジスト層４３Ａ及び４３Ｂを形成する。すなわち、ループ状の側壁４２のうち、斜め方向両端部及び中央部のみが露出された状態となる。
続いて、図２０及び図２１に示すように、例えばＲＩＥ法を用いて、レジスト層４３Ａ及び４３Ｂをマスクとして側壁４２をエッチングする。その後、レジスト層４３Ａ及び４３Ｂを除去する。これにより、半導体基板３０上に、素子領域ＡＡと同じ形状の側壁（絶縁層）４２が残る。
続いて、図２２に示すように、例えばＲＩＥ法を用いて、絶縁層４２をマスクとして半導体基板を選択的にエッチングし、半導体基板３０に溝４４を形成する。
続いて、図２３及び図２４に示すように、例えばＣＶＤ法を用いて、半導体基板３０の溝４４内に素子分離絶縁層３１を堆積する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、絶縁層４２を除去するとともに、素子分離絶縁層３１上面を平坦化する。これにより、半導体基板３０の表面領域に、素子分離絶縁層３１によって分離された複数の素子領域ＡＡが形成される。
続いて、一般的な製造方法を用いて、選択トランジスタ２１、ＭＴＪ素子２０、及び各種配線層を形成する。このようにして、本実施形態のＭＲＡＭ１０が製造される。
［４．変形例］
次に、本実施形態の変形例について説明する。図２５は、本実施形態の変形例に係るメモリセルアレイ１１の平面図である。図２６は、図２５に示したＥ−Ｅ´線に沿ったメモリセルアレイ１１の断面図である。
ビット線ＢＬ１〜ＢＬ３を含む第１のユニットと、ビット線ＢＬ４〜ＢＬ６を含む第２のユニットとが図２５のように配置されているとすると、図２６に示すように、第１のユニットの素子領域ＡＡと第２のユニットの素子領域ＡＡとが接続されていてもよい。素子領域ＡＡ以外の構成は、図２と同じである。
書き込み動作としては、例えばワード線ＷＬ３を選択してビット線ＢＬ３に接続されたＭＴＪ素子２０に書き込み電流を流す場合、ワード線ＷＬ３の左側に隣接するワード線ＷＬ２をローレベルにする。これにより、ワード線ＷＬ２に接続された選択トランジスタ２１がオフする。従って、第２のユニットには不要な電流が流れないので、選択ＭＴＪ素子以外の非選択ＭＴＪ素子に誤書き込みが発生することはない。
変形例によれば、図１８及び図１９に示した素子領域ＡＡの製造工程を簡略化することができる。これにより、ＭＲＡＭ１０の製造コストを低減することができる。
［５．効果］
以上詳述したように本実施形態では、半導体基板３０上に第１方向に延在する複数のワード線ＷＬを設け、また、半導体基板３０の上方に第２の方向に延在する３本のビット線ＢＬ１〜ＢＬ３を設ける。そして、複数のワード線ＷＬ間にそれぞれ１つずつ配置するようにして、ビット線ＢＬ１の下方に第２方向に並んだ複数のＭＴＪ素子を配置する。ビット線ＢＬ３の下方にも、ビット線ＢＬ１と同様に、複数のＭＴＪ素子を配置する。また、複数のワード線ＷＬ間にそれぞれ１つずつ配置するようにして、ビット線ＢＬ２の下に選択トランジスタ２１に接続される複数のコンタクトプラグ３７を配置する。さらに、選択トランジスタ２１が形成される素子領域ＡＡは、第１方向に対して斜め方向に延在し、１つの素子領域ＡＡに２つの選択トランジスタ２１が１つの拡散領域を共有して形成される。
従って本実施形態によれば、６Ｆ２のセルサイズ（繰り返し単位）を有するＭＲＡＭ１０を実現することができる。これにより、ＭＲＡＭ１０の微細化が可能となる。
また、ＭＴＪ素子２０に電流を供給するための全てのビット線ＢＬを同じレベルの配線層で形成することができる。また、ＭＴＪ素子２０及びコンタクトプラグ３７が規則正しく配置される。これにより、製造工程が簡略化でき、歩留まりが低下するのを防ぐことができる。
また、本実施形態のレイアウトを採用することで、ビット線及びコンタクトプラグの幅を十分確保することができる。これにより、配線抵抗及びコンタクト抵抗を抑制することができる。また、ビット線の間隔や、ビット線とコンタクトプラグとの間隔を十分確保することができる。これにより、寄生容量を低減することができる。この結果、ＭＲＡＭ１０の動作性能を向上できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＡＡ…素子領域、１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラム選択回路、１４…カラムデコーダ、１５…センスアンプ、１６…ライトドライバ、１７…アドレスバッファ、１８…制御信号バッファ、１９…入出力バッファ、２０…ＭＴＪ素子、２１…選択トランジスタ、３０…半導体基板、３１…素子分離絶縁層、３２Ｓ…ソース領域、３２Ｄ…ドレイン領域、３３…ゲート絶縁膜、３４…ゲート電極、３５，３７…コンタクトプラグ、３６…ビアプラグ、３８…層間絶縁層、４０…ハードマスク層、４１，４３…レジスト層、４２…側壁、４３Ａ…レジスト層、４４…溝。

Claims (5)

  1. 第１の方向に延在する複数のワード線と、
    前記第１の方向に交差する第２の方向に延在する第１乃至第３のビット線と、
    前記第１及び第３のビット線に接続された第１の端子を有する複数の可変抵抗素子と、
    半導体基板内に設けられ、かつ前記第１乃至第３のビット線に交差するようにして前記第１の方向に対して斜め方向に延在する複数のアクティブ領域と、
    前記複数のアクティブ領域に設けられ、かつ前記ワード線に接続されたゲートを有し、かつ前記可変抵抗素子の第２の端子に電流経路の一端が接続された複数の選択トランジスタと、
    前記選択トランジスタの電流経路の他端と前記第３のビット線とを接続する複数のコンタクトプラグと、
    を具備し、
    前記複数のアクティブ領域の各々には、拡散領域を共有するようにして２つ選択トランジスタが設けられ、
    前記複数の可変抵抗素子は、前記第２の方向に並ぶようにして、前記第１のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、前記第２の方向に並ぶようにして、前記第３のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなり、
    前記複数のコンタクトは、前記第２の方向に並ぶようにして、前記第２のビット線の下かつ前記複数のワード線間のそれぞれに配置されることを特徴とする抵抗変化メモリ。
  2. 前記第１乃至第３のビット線は、同じレベルの配線層で構成されることを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記第１のビット線に接続された可変抵抗素子にデータを書き込む場合に、前記第２及び第３のビット線を同電圧にする書き込み回路をさらに具備することを特徴とする請求項１又は２に記載の抵抗変化メモリ。
  4. 前記書き込み回路は、前記第３のビット線に電圧を印加するタイミングを、前記第２のビット線に電圧を印加するタイミングよりも遅くすることを特徴とする請求項３に記載の抵抗変化メモリ。
  5. 前記第１のビット線に接続された可変抵抗素子にデータを書き込む場合に、前記第３のビット線をフローティング状態にする書き込み回路をさらに具備することを特徴とする請求項１又は２に記載の抵抗変化メモリ。
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