CN108885893A - 阻变存储器 - Google Patents

阻变存储器 Download PDF

Info

Publication number
CN108885893A
CN108885893A CN201680033285.6A CN201680033285A CN108885893A CN 108885893 A CN108885893 A CN 108885893A CN 201680033285 A CN201680033285 A CN 201680033285A CN 108885893 A CN108885893 A CN 108885893A
Authority
CN
China
Prior art keywords
conducting wire
transistor
terminal
driver
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680033285.6A
Other languages
English (en)
Other versions
CN108885893B (zh
Inventor
相川尚德
岸达也
中冢圭祐
稻叶聪
都甲大
细谷启司
J·Y·易
H·J·徐
S·D·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
SK Hynix Inc
Original Assignee
Toshiba Memory Corp
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp, SK Hynix Inc filed Critical Toshiba Memory Corp
Publication of CN108885893A publication Critical patent/CN108885893A/zh
Application granted granted Critical
Publication of CN108885893B publication Critical patent/CN108885893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

根据实施例，一种阻变存储器包括：半导体衬底，具有控制端子、第一端子和第二端子的晶体管，所述晶体管设置在半导体衬底上，覆盖所述晶体管的绝缘层，连接到所述第一端子且设置在所述绝缘层上的第一导线，设置在所述绝缘层上的第二导线，以及连接在所述第二端子和所述第二导线之间的阻变元件。在所述第一导线和所述第二导线的布置方向上，所述第一导线的宽度大于所述第二导线的宽度。

Description

阻变存储器
相关申请的交叉引用
本申请要求于2015年6月10日提交的美国临时申请62/173,779的权益，其全部内容通过引用并入本文。
技术领域
本文描述的实施例一般地涉及阻变存储器。
背景技术
阻变存储器的存储器基元，例如，自旋转矩传送磁随机存取存储器(STT-MRAM)包括串联连接的选择晶体管和阻变元件，并且连接在位线和源线之间。利用这样的阻变存储器，当由于存储器基元的小型化而增加源线的电阻时，在读/写期间发生根据存储器基元的位置而改变选择晶体管的源电位的现象。
发明内容
通常，根据一个实施例，一种阻变存储器包括：半导体衬底；晶体管，其具有控制端子、第一端子和第二端子，所述晶体管被设置在所述半导体衬底上；覆盖所述晶体管的绝缘层；连接到所述第一端子并设置在所述绝缘层上的第一导线；设置在所述绝缘层上的第二导线；以及连接在所述第二端子和所述第二导线之间的阻变元件。在所述第一导线和第二导线的布置方向上所述第一导线的宽度大于所述第二导线的宽度。
附图说明
图1是示出阻变存储器的一个示例的图。
图2是示出块(block)的一个示例的图。
图3是示出存储器基元阵列的一个示例的图。
图4是示出作为比较例的装置的平面图。
图5A是沿着图4的线VA-VA截取的截面图。
图5B是沿着图4的线VB-VB截取的截面图。
图6和图7是示出读取期间源线的电位变化的示例的图示。
图8是示出作为第一实施例的装置的平面图。
图9A是沿着图8的线IXA-IXA截取的的截面图。
图9B是沿着图8的线IXB-IXB截取的截面图。
图10和图11是示出读取期间源线的电位变化的图示。
图12是示出改善读取误差和写入误差的优点的图示。
图13至图19是示出制造图8、9A和9B的装置的方法的示例的截面图。
图20A和20B是示出作为第二实施例的装置的平面图。
图21是示出图20A和20B的区域AA、BB、CC的示例的平面图。
图22A、22B和22C是沿着图21的线XXII-XXII截取的截面图。
图23A、23B和23C是沿着图21的线XXIII-XXIII截取的截面图。
图24A、24B和24C是沿着图21的线XXIII-XXIII截取的截面图。
图25是示出作为第三实施例的装置的平面图。
图26是沿图25的线XXVI-XXVI截取的截面图。
图27是示出作为第四实施例的装置的平面图。
图28是示出施加到选择的字线的读/写电位的示例的表格。
图29是示出处理器系统的示例的图。
图30和图31是示出磁电阻元件的示例的截面图。
具体实施方式
(实施例)
(1)阻变存储器
图1示出了阻变存储器的一个示例。
存储器基元阵列10包括多个块MAT_0，...，MAT_n(其中n是大于或等于1的自然数)。多个块MAT_0，...，MAT_n中的每一个包括多个存储器基元。多个存储器基元中的每一个包括阻变元件和选择晶体管。
阻变元件是通过电压、电流、热、磁场等来改变电阻的元件，并且包括诸如磁阻元件和相变元件的元件。通过向阻变元件传送读取电流来读取阻变元件的电阻，即存储在阻变元件中的数据。
选择晶体管具有例如在读取期间将读取电流提供给阻变元件的功能。选择晶体管例如是场效应晶体管(FET)。
行解码器11a和列解码器11b基于地址信号Add，来对多个块MAT_0、...、MAT_n内的多个存储器基元执行随机存取。
列选择电路12具有基于来自列解码器11b的选择信号，来将诸如块MAT_0、...、MAT_n中的一个与感测放大器13彼此电连接的功能。
读/写控制电路14在读取期间将读取电流提供给选择的存储器基元。读取电流的值由所选择的存储器基元的电阻来改变。也就是说，通过检测读取电流，感测放大器13可以确定存储在选择的存储器基元中的数据。
另外，在阻变元件是电阻随着写入电流而变化的元件的情况下，例如与磁阻元件同样地，读/写控制电路14在写入时向选择的存储器基元供给写入电流。
控制电路15控制行解码器11a、列解码器11b、感测放大器13和读/写控制电路14的操作。
图2示出了块的示例。
这里，将描述图1的块MAT_0的示例。其他块与块MAT_0相同。
块MAT_0包括多个集(set)，例如256个集。
块MAT_0中的一个集包括多个局部位线LBL(位线BL)和多个局部位线bLBL(源线SL)。多个局部位线LBL和bLBL分别在第一方向上对准，并且在与第一方向交叉的第二方向上延伸。
外围电路16a沿第二方向布置在块MAT_0的第一边缘处。外围电路16a连接到多个局部位线LBL(位线BL)。外围电路16b在第二方向上布置在块MAT_0的第二边缘处。外围电路16b连接到多个局部位线bLBL(源线SL)。
全局位线GBL和bGBL以及全局读位线GRBL布置在多个局部位线LBL(位线BL)和多个局部位线bLBL(源线SL)上。
全局位线GBL沿第二方向延伸，并连接到外围电路16a。全局位线bGBL沿第二方向延伸，并连接到外围电路16b。全局读位线GRBL沿第二方向延伸，并连接到外围电路16a。为每个集提供全局位线GBL、全局位线bGBL和全局读位线GRBL的组。
图3示出存储器基元阵列的示例。
块MAT_0、...、MAT_n对应于图1的块MAT_0、...、MAT_n。每个块具有诸如图2所示的布局。
每个块包括各自包括串联连接的阻变元件R和选择晶体管T的存储器基元(基元单元)U。
每个存储器基元U中的阻变元件R的一侧的第一边缘连接到局部位线LBL(位线BL)。局部位线LBL(位线BL)经由列选择电路(开关元件)12和全局读取位线GRBL连接到感测放大器13。此外，局部位线LBL(位线BL)连接到写入控制电路(驱动器)14。写入控制电路(驱动器)14连接到全局位线GBL。
每个存储器基元U的选择晶体管T的一侧的第二边缘连接到局部位线bLBL(源线SL)。局部位线bLBL(源线SL)通过列选择电路(开关元件)12连接到读/写控制电路(驱动器)14'。读/写控制电路(驱动器)14'连接到全局位线bGBL。
在这种情况下，一个集包括八列，即，八条局部位线LBL(位线BL)和八条局部位线bLBL(源线SL)。列选择电路12基于列选择信号CSL0、...、CSL7选择八列中的一列。而且，一个集包括256个行，即256条字线WLO、...、WL255。感测放大器13将来自全局读取位线GRBL的信号与来自参考线RL的信号进行比较，并输出输出信号VOUT。
(2)比较例
将描述存储器基元阵列的结构的示例。
图4示出了作为比较例的装置。图5A是沿着图4的线VA-VA截取的截面图，图5B是沿着图4的线VB-VB截取的截面图。
半导体衬底20例如是硅衬底。N型阱区21和P型阱区22布置在半导体衬底20内。元件隔离绝缘层23设置在P型阱区22内。元件隔离绝缘层23具有浅沟槽隔离(STI)结构。
由元件隔离绝缘层23包围的区域是有源区域。选择晶体管T被布置在有源区域中的P型阱区22上。选择晶体管T包括N型源极区(S)24s、N型漏极区(D)24d和设置在源极区24s和漏极区24d之间的栅极电极35。
栅极电极35也用作字线WL。栅极绝缘层34设置在P型阱区22和栅极电极35之间。盖帽绝缘层36覆盖栅极电极35的上表面。栅极电极35具有掩埋栅极结构，例如，掩埋栅极结构掩埋在P型阱区22。
绝缘层28覆盖选择晶体管T。局部位线LBL(位线BL)和局部位线bLBL(源线SL)设置在绝缘层28上。
每个局部位线LBL(位线BL)经由接触插塞27与阻变元件R连接。阻变元件R经由接触插塞26与N型漏极区24d连接。局部位线bLBL(源线SL)经由接触插塞25连接到N型源极区24s。
接触插塞25、26和27包括例如W、Ta、Ti、TaN和TiN中的一种。
绝缘层29和30设置在局部位线LBL(位线BL)和局部位线bLBL(源线SL)之间。
在此情况下，虽然源极区(S)24s和漏极区(D)24d为N型，其也可以变更为P型。在这种情况下，源极区(S)24s和漏极区(D)24d可以形成在N型阱中。
图6和图7示出读取期间源线的电位变化的示例。
在图1至图3所示的阻变存储器中，读取期间的等效电路以如图6所示的简化方式示出。
即，存储器基元(基元单元)U越小，局部位线bLBL(源线SL)的电阻越大。在这种情况下，例如，当在读取期间读取电流Ir传送到存储器基元U时，根据存储器基元U的位置(点X)，发生选择晶体管T的源电位Vs变化的现象。
例如，如图7所示，根据点X的位置，点X处的电位(选择晶体管T的源电位Vs)在VL到VH的范围内变化。但是，假设VL<VH。
上述意思是，根据读取时的存储器基元U的位置，选择晶体管T的栅极电位Vg与源电位Vs之差存在变化，即在存储其基元U中流过的读出电流Ir中存在变化。
读取过程中的变化会导致读取误差。而且，当通过写入电流将数据写入阻变元件R时也是如此。也就是说，在写入期间，当选择晶体管T的源电位Vs发生变化时，写入电流出现变化，并且这引起写入误差。
(3)第一实施例
图8示出了作为第一实施例的装置。图9A是沿图8的线IXA-IXA截取的截面图，而图9B是沿图8的线IXB-IXB截取的截面图。
与比较例(图6和图7)相比，第一实施例具有以下特征，局部位线bLBL(源线SL)在局部位线LBL(位线BL)和局部位线bLBL(源线SL)相对准的第一方向上的宽度大于局部位线LBL(位线BL)在该第一方向上的宽度。
由于其他部分与比较例相同，因此对与比较例相同的元件标注相同的附图标记，且省略了其详细的说明。
在比较例中，在读/写期间，读/写电流有变化的原因是选择晶体管的源电位根据存储器基元的位置而变化。
因此，在第一实施例中，通过将局部位线bLBL(源线SL)的宽度增大到大于局部位线LBL(位线BL)的宽度，局部位线bLBL(源线SL)的电阻可以减少。
因此，由于选择晶体管T的源电位Vs的变化减小，所以可以有效地防止读取误差和写入误差等。
图10和图11示出读取期间的源线的电位变化的示例。
根据第一实施例，可以使VL和VH之间的差异比比较例中的差异更小。
注意，VL是连接到局部位线bLBL(源线SL)的起点(点X_开始(Point X_start))的存储器基元的选择晶体管T的源电位Vs，即与将地电位提供给局部位线bLBL(源线SL)的驱动器最接近的存储器基元。
此外，VH是连接到局部位线bLBL(源线SL)的终点(点X_结束(Point X_end))的存储器基元的选择晶体管T的源电位Vs，即，离将地电位提供给局部位线bLBL(源线SL)的驱动器最远的存储器基元。
在这种情况下，可以减小在连接到点X_开始的存储器基元中流动的读取电流Ir_VL与在连接到点X_结束的存储器基元中流动的读取电流Ir_VH之间的差异。因为这意味着图12中所示的读取电流中的诸如读取误差的变化αr被减少误差。
类似地，可以减小在连接到点X_开始的存储器基元中流动的写入电流Iw_VL和在连接到点X_结束的存储器基元中流动的写入电流Iw_VH之间的差异。因为这意味着图12所示的写入电流中的诸如写入误差的变化αw被减少。
应该注意的是，在图12中，I表示提供给存储器基元的电流的值，R表示存储器基元内的阻变元件的电阻。Ir表示读取电流的参考值，Iw_L表示阻变元件变为呈低电阻时的写入电流的参考值，Iw_H表示阻变元件变为呈高电阻时的写入电流的参考值。
此外，图12的Ir_VL、Ir_VH、Iw_VL和Iw_VH、对应于图10的Ir_VL、Ir_VH、Iw_VL和Iw_VH。
图13至图19示出了制造图8、9A和9B的装置的方法。由于图8、9A和9B的装置具有局部位线LBL(位线BL)和局部位线bLBL(源线SL)的结构的特征，将描述制造该结构的方法。
首先，如图13所示，通过一般的半导体工艺执行下列步骤：在半导体衬底20上形成选择晶体管和阻变元件，用绝缘层(例如氧化硅层)28覆盖这些选择晶体管和阻变元件，以及形成接触插塞25和28。在图13中，与图8、9A和9B所示的元件相同的元件被给予相同的附图标记。
在上述步骤之后，在绝缘层28上形成作为蚀刻阻挡物的绝缘层(例如，氮化硅层)29。随后，绝缘层(例如，氧化硅层)30和绝缘层(例如，氮化硅层)31形成在绝缘层29上。
此外，在绝缘层31上形成作为硬掩模的绝缘层(例如，氧化硅层)32。
接下来，如图14所示，绝缘层32通过例如使用化学溶液的各向同性蚀刻而收缩。结果，绝缘层32的宽度W1可以设定为小于例如通过光刻获得的最小处理宽度。绝缘层32的宽度W1成为后述的局部位线(位线)的宽度。
接下来，如图15所示，在绝缘层32的侧壁上形成作为侧壁的绝缘层(例如，氮化硅层)33。另外，当选择性地去除绝缘层32时，如图16所示，通过绝缘层33形成宽度W1和宽度W2这两种宽度。之后，当绝缘层31通过用绝缘层33作为掩模的反应离子刻蚀(RIE)而被刻蚀时，获得在图17中所示的结构。
此外，当绝缘层30被用作掩模的绝缘层31而RIE蚀刻时，获得在图18中所示的结构。在该蚀刻中，绝缘层29用作蚀刻阻挡物。因此，绝缘层28将不会被该蚀刻所蚀刻。之后，选择性地去除作为蚀刻阻挡物的绝缘层29。
最后，如图19所示，在绝缘层28上形成填充绝缘层29、30的空间的导电层。另外，例如，通过化学机械抛光(CMP)，在绝缘层29、30的空间填充导电层。
结果，分别形成具有宽度W1的局部位线LBL(位线BL)和具有宽度W2的局部位线bLBL(源线SL)。
通过上述步骤，完成图8、9A和9B的装置。
根据第一实施例，通过增加局部位线bLBL(源线SL)的宽度，可以抑制在选择晶体管可以通过的读/写电流中发生变化的现象。因此，可以防止读取误差和写入误差等。
(4)第二实施例
图20A和20B示出了作为第二实施例的装置。图21是图20A和20B的区域AA、BB和CC的平面图。
与比较例(图6和7)相比，第二实施例具有以下特征，局部位线bLBL(源线SL)在局部位线LBL(位线BL)和局部位线bLBL(源线SL)延伸的第二方向的厚度随着其与驱动器14'分离而逐渐增加。
就是说，局部位线bLBL(源线SL)包括具有第一厚度的第一部分和具有大于第一厚度的第二厚度的第二部分。
由于其他部分与比较例相同，因此对与比较例相同的元件标注相同的附图标记，且省略其详细的说明。
在比较例中，读/写期间的读/写电流有变化的原因是选择晶体管的源电位根据存储器基元的位置而变化。
因此，在第二实施例中，通过逐渐增加与驱动局部位线bLBL(源线SL)的驱动器14'分离的局部位线bLBL(源线SL)的厚度，局部位线bLBL(源线SL)的电阻可以减小。
因此，由于选择晶体管T的源电位Vs的变化减小，所以可以有效地防止读取误差和写入误差等。
例如，图22A是沿着作为图20A和20B的区域AA的平面图的图21的线XXII-XXII截取的截面图。此外，图22B是沿着作为图20A和20B的区域BB的平面图的图21的线XXII-XXII的截面图。此外，图22C是沿着作为图20A和20B的区域CC的平面图的图21的线XXII-XXII截取的截面图。
从图22A、22B和22C可以看出，在图20A和20B的区域A(最靠近驱动器14'的区域)中，局部位线bLBL(源线SL)具有厚度tA。进一步地，在图20A和20B的区域B中，局部位线bLBL(源线SL)具有厚度tB。此外，在图20A和20B的区域C(距离驱动器14'最远的区域)中，局部位线bLBL(源线SL)具有厚度tC。但是，厚度的关系是tA<tB<tC。
这里，局部位线LBL(位线BL)的厚度也可以随着从感测放大器13分离而逐渐增加。
例如，图23A是沿着作为图20A的区域AA的平面图的图21的线XXIII-XXIII截取的截面图。此外，图23B是沿着作为图20A的区域BB的平面图的图21的线XXIII-XXIII截取的截面图。此外，图23C是沿着作为图20A的区域CC的平面图的图21的线XXIII-XXIII截取的截面图。
从图在图23A、23B和23C可以看出，在图20A的区域A(离感测放大器13最远的区域)中，局部位线LBL(位线BL)具有厚度tA。进一步地，在图20A的区域B中，局部位线LBL(位线BL)具有厚度tB。此外，在图20A的区域C(最靠近感测放大器13的区域)中，局部位线LBL(位线BL)具有厚度tC。然而，厚度的关系是tA>tB>tC。
如上所述的具有多个厚度的局部位线LBL(位线BL)或具有多个厚度的局部位线bLBL(源线SL)可以通过在形成局部位线LBL(位线BL)和局部位线位线bLBL(源线SL)时进行光刻来容易地制作。
但是，在图20A的示例中，局部位线LBL(位线BL)的厚度逐渐增加的方向与局部位线bLBL(源线SL)的厚度逐渐增加的方向彼此相反。
在这种情况下，局部位线LBL(位线BL)或局部位线bLBL(源线SL)的光刻步骤变得复杂。
相应地，如图20B所示，例如，局部位线LBL(位线BL)的感测放大器13的一侧的边缘优选地应该根据与局部位线bLBL的驱动器14'的一侧的边缘(源线SL)而制作。
这是因为，用图20B的布局，局部位线LBL(位线BL)的厚度逐渐增加的方向变得与局部位线bLBL(源线SL)的厚度逐渐增加的方向相同。这样，局部位线LBL(位线BL)的光刻步骤和局部位线bLBL(源线SL)的光刻步骤可以实现共同性。
例如，图24A是沿着作为图20B的区域AA的平面图的图21的线XXIII-XXIII截取的截面图。。进一步地，图24B是沿着作为图20B的区域BB的平面图的图21的线XXIII-XXIII截取的截面图。此外，图24C是沿着作为图20B的区域CC的平面图的图21的线XXIII-XXIII截取的截面图。
从图24A、24B和24C可以看出中，在图20B的区域A(最靠近感测放大器13的区域)中，局部位线LBL(位线BL)具有厚度tA。进一步地，在图20B的区域B中，局部位线LBL(位线BL)具有厚度tB。而且，在图20B的区域C(离感测放大器13最远的区域)中，局部位线LBL(位线BL)具有厚度tC。但是，厚度的关系是tA<tB<tC。
这种情况下的局部位线LBL(位线BL)的厚度的关系与图22A、22B和22C所示的局部位线bLBL(源线SL)的厚度的关系(tA<tB<tC)相同。
根据第二实施例，通过改变局部位线LBL(位线BL)或局部位线bLBL(源线SL)的厚度，可以抑制在选择晶体管可以通过的读/写电流中发生变化的现象。因此，可以防止读取误差和写入误差等。
(5)第三实施例
图25示出了作为第三实施例的装置。图26是沿着图25的线XXVI-XXVI截取的截面图。
第三实施例具有以下特征：与比较例(图6和7)相比，在其中设置有存储器基元的选择晶体管(例如，FET)T的P型阱区22中提供沿着局部位线LBL(位线BL)和局部位线bLBL(源线SL)延伸的第二方向的电位梯度。
即，在使用感测放大器13的读取操作中，当驱动器14'将地电位Vss施加到局部位线bLBL(源线SL)的末端时，施加第一电位的第一接触C0被布置在于P型阱区22内的在第二方向上靠近驱动器14'的边缘部分处，以及施加比第一电位低的第二电位的第二接触C1布置在于P型阱区22内的在第二方向上远离驱动器14'的边缘部分处。
例如，当第一电位是地电位Vss时，第二电位是负电位(例如-1V)。
在这种情况下，P型阱区22的电位在从第一接触C0进入第二接触C1的方向上从第一电位逐渐变为第二电位。
这意味着选择晶体管T离驱动器14'越远，即选择晶体管T的源电位越高，选择晶体管T的背栅极偏置的绝对值(选择晶体管T是N沟道FET时的负电位)逐渐变得越大。
因此，选择晶体管的背栅偏置可以补偿由选择晶体管的源电位的增加引起的读/写电流的降低。这样，即使发生选择晶体管T的源电位的变化，也能够有效地防止读取误差和写入误差等。
由于其他部分与比较例相同，因此对与比较例相同的元件标注相同的附图标记，且省略其详细的说明。
根据第三实施例，通过改变选择晶体管的背栅偏置，可以抑制在选择晶体管可以通过的读/写电流中发生变化的现象。因此，可以防止读取误差和写入误差等。
(6)第四实施例
图27示出了作为第四实施例的装置。图28示出在读/写期间施加到选择的字线的读/写电位。
第四实施例具有以下特征：与比较例(图6和7)相比，存储器基元在局部位线LBL(位线BL)和局部位线bLBL(源线SL)延伸的第二方向上被划分成多个区域A、B和C，并且针对区域A、B和C中的每个改变选择的字线的读/写电位。
例如，在使用感测放大器13的读取操作中，假定驱动器14'将地电位Vss施加到局部位线bLBL(源线SL)的末端的情况。
在这种情况下，当选择的字线存在于最靠近驱动器14'的区域A(地址Ayy+1-Azz)中时，要施加到选择的字线的读取和写入电位被分别设置为Vr2和Vw2。此外，当在区域B(地址Axx+1-Ayy)中存在选择的字线时，要施加到选择的字线的读取和写入电位分别被设置为Vr1和Vw1。此外，当选择的字线存在于距离驱动器14'最远的区域C(地址A00-Axx)中时，要施加到选择的字线的读取和写入电位分别被设置为Vr0和Vw0。但是，电位的关系是Vr0>Vr1>Vr2，并且Vw0>Vw1>Vw2。
可以看出，当选择晶体管与驱动器14'分离时，逐渐增加选择晶体管的栅极电位可以补偿由于驱动器14'与选择晶体管分离而引起的读/写电流的降低，也就是说，通过选择晶体管的源电位的增加。这样，即使发生选择晶体管T的源电位的变化，也能够有效地防止读取误差和写入误差等。
由于其他部分与比较例相同，因此对与比较例相同的元件标注相同的附图标记，且省略其详细的说明。
根据第四实施例，通过根据选择晶体管的位置改变选择晶体管的栅极电位，可以抑制在选择晶体管可以通过的读/写电流中发生变化的现象。因此，可以防止读取误差和写入误差等。
(应用示例)
根据前述实施例的阻变存储器可以应用于STT-MRAM(磁性随机存取存储器)。下面将描述STT-MRAM。
用于个人数字助理的处理器要求功耗低。作为降低处理器功耗的一种方式，可以采用的一种方法是用STT-MRAM代替具有高待机功率的基于静态随机存取存储器(SRAM)的高速缓冲存储器。
也就是说，根据晶体管的小型化，在SRAM中，在操作时间和待机(非操作)时间两者中的泄漏功率倾向于更大。因此，通过使用STT-MRAM作为高速缓冲存储器，可以在待机期间中断功率，并且可以实现待机期间的功耗非常小的低功耗处理器系统。
图29示出了低功耗处理器系统的示例。
CPU41控制SRAM42、DRAM43、闪存44、ROM45和MRAM46。
MRAM46对应于根据前述实施例的阻变存储器。
MRAM46可以用作SRAM42、DRAM43、闪存44和ROM45的替代品。因此，SRAM42、DRAM43、闪存44和ROM45中的至少一个可以省略。
MRAM 46被用作非易失性高速缓冲存储器(nonvolatile cache memory)(例如，L2高速缓冲存储器)。
图30表示作为MRAM的存储器基元的磁阻元件的一个示例。
磁阻元件MTJ具有这样的层叠结构：其中，具有垂直和可变磁化的存储层(铁磁性层)51、隧道势垒层(非磁性层)52和具有垂直和不变磁化的参考层(铁磁性层)53被以此顺序在垂直于膜表面的方向上(即垂直方向)而布置。
这里，不变磁化意味着在写入之前和之后磁化的方向不改变，并且可变的磁化意味着在写入之前和之后磁化的方向可以改变到相反的方向。
此外，写入是指通过向磁阻元件MTJ传送写入电流(自旋极化电子)而将自旋转矩施加到存储层51的磁化的自旋转移写入。
例如，当从存储层51朝向参考层53传送写入电流时，在与参考层53的磁化相同的方向上自旋极化的电子被注入到储存层51，且自旋转矩被施加到存储层51中的磁化。因此，存储层51的磁化方向变得与参考层53的磁化方向(即，平行状态)相同。
此外，当从参考层53朝向存储层51传送写入电流时，从存储层51向参考层53前进的电子中的在与参考层53的磁化方向相反的方向上自旋极化的电子返回到存储层51，并且自旋转矩被施加到存储层51中的磁化。因此，存储层51的磁化方向变得与参考层53的磁化方向相反(即反平行状态)。
磁阻元件MTJ的电阻取决于根据磁阻效应的存储层53和参考层51的相对磁化方向而变化。即，磁阻元件MTJ的电阻在平行状态下较低，在反平行状态下较高。
存储层51和参考层53包括例如CoFeB、MgFeO、FeB和它们的层叠等。在具有垂直磁化的磁阻元件的情况下，存储层51和参考层53应当优选地包括具有垂直磁各向异性的TbCoFe、堆叠有Co和Pt的人造晶格、通过L1o等调整的FePt。在这种情况下，可以提供CoFeB或FeB作为存储层51和隧道势垒层52之间以及隧道势垒层52和参考层53之间的界面层。
例如，存储层51优选包含CoFeB或FeB，并且参考层53包含CoPt、CoNi或CoPd。
隧道势垒层52包含例如MgO、AlO等。隧道势垒层52可以是Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、Hf等的氧化物。当隧道势垒层52使用MgO时，由于对电阻的限制，厚度设定为约1nm。
应该注意的是，虽然参考层53的磁化在这种情况下被固定为朝向存储层51，但是其可以被固定为远离存储层51。另外，在将磁阻元件MTJ布置半导体衬底上时，参考层53和存储层51中的哪一个应位于顶部没有特别的限制。
例如，当参考层53被布置在存储层51上方时，磁阻元件MTJ被称为顶针(top-pin)型，并且当参考层53被布置在存储层51下方时，磁阻元件MTJ被称为底针(bottom-pin)型。
图31示出具有偏移消除层的磁阻元件的示例。
磁阻元件MTJ具有这样的层叠结构：其中，具有垂直和可变磁化的存储层(铁磁性层)51、隧道势垒层(非磁性层)52和具有垂直且不变磁化的参考层(铁磁性层)53被以此顺序在垂直方向上而布置。
此外，磁阻元件MTJ包括在参考层53侧上具有垂直且不变的磁化的偏移消除层(铁磁性层)54。在参考层53和偏移消除层54之间布置非磁性层(例如，金属层)55。
在当前情况下，参考层53和存储层51具有垂直磁化。在这种情况下，由于来自参考层53的杂散磁场与存储层51的磁化方向(垂直方向)一致，所以对存储层51施加具有大的垂直分量的杂散磁场。该杂散磁场具有使存储层51的磁化方向与参考层53的磁化方向相同(从而获得平行状态)的功能。
相应地，存储层51的磁滞曲线(磁化反转特性)被偏移。
即，在将磁阻元件MTJ的状态从反平行状态变更为平行状态时，只要将小的写入电流传到磁阻元件MTJ就足够了，在使磁阻元件MTJ的状态从平行状态变为反平行状态时，必须将大的写入电流传到磁阻元件MTJ。
而且，由于来自参考层53的杂散磁场，反平行状态是不稳定的。
也就是说，当杂散磁场变得大于存储层51的矫顽力时，存储层51不能保持反平行状态。而且，即使杂散磁场小于存储层51的矫顽磁力，考虑到由热搅动引起的磁化的波动，存储层51的磁化也可以通过从反平行状态到平行状态的杂散磁场而反转。
设置偏移消除层54是为了解决这样的问题。
在当前情况下，参考层53和偏移消除层54彼此重叠。在这种情况下，偏移消除层54的磁化方向被设定为与参考层53的磁化方向相反。这样，在存储层51中，来自参考层53的杂散磁场被来自偏移消除层54的消除磁场抵消，存储层51的磁滞曲线的偏移能够被消除。
偏移消除层54是与存储层51和参考层53相似的磁性层，并且具有与参考层53的磁化方向相反的磁化方向。因此偏移消除层54消除了由于来自参考层53的杂散磁场而引起的存储层51的磁化反转特性的偏移(磁滞曲线)。例如，优选的是，偏移消除层54包括CoPt、CoNi或CoPd。例如，偏移消除层54包括通过层叠n个Co层和n个Pt层而获得的[Co/Pt]n结构。
非磁性层55用作分离参考层53和偏移消除层54的缓冲层。例如，非磁性层55包括Pt、W、Ta、Ru等的金属层。
(结论)
如上所述，根据本实施例，由于可以抑制在选择晶体管可以通过的读/写电流中发生变化的现象，所以可以防止读取误差和写入误差等。
尽管已经描述了某些实施例，但是这些实施例仅以示例的方式呈现，并不旨在限制本发明的范围。实际上，这里描述的新颖的实施例可以以各种其他形式来实施；此外，在不脱离本发明的精神的情况下，可以对这里描述的实施例的形式进行各种省略、替换和改变。所附权利要求书及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。

Claims (20)

1.一种阻变存储器，包括：
半导体衬底；
晶体管，所述晶体管具有控制端子、第一端子和第二端子，所述晶体管被设置在所述半导体衬底上；
覆盖所述晶体管的绝缘层；
连接到所述第一端子并设置在所述绝缘层上的第一导线；
设置在所述绝缘层上的第二导线；和
连接在所述第二端子和所述第二导线之间的阻变元件，
其中，在所述第一导线和所述第二导线的布置方向上，所述第一导线的宽度大于所述第二导线的宽度。
2.根据权利要求1所述的存储器，还包括：
连接到所述第二导线的感测放大器。
3.根据权利要求2所述的存储器，还包括：
驱动器，所述驱动器通过使用所述感测放大器在读取操作中将所述第一导线连接到接地端子。
4.根据权利要求3所述的存储器，还包括：
在所述第一导线上方的第三导线；和
具有第一端和第二端的开关元件，所述第一端被连接到所述第一导线，其中所述驱动器被连接在所述开关元件的所述第二端与所述第三导线之间。
5.根据权利要求3所述的存储器，还包括：
在所述第二导线上方的第四导线；和
连接在所述第二导线和所述第四导线之间的开关元件。
6.根据权利要求1所述的存储器，其中，
所述控制端子被设置在半导体衬底中。
7.根据权利要求1所述的存储器，其中，
所述阻变元件包括具有不变磁化的第一磁性层、具有可变磁化的第二磁性层以及设置在它们之间的非磁性层。
8.一种阻变存储器，包括：
半导体衬底；
晶体管，所述晶体管具有控制端子、第一端子和第二端子，所述晶体管被设置在所述半导体衬底上；
覆盖所述晶体管的绝缘层；
连接到所述第一端子并设置在所述绝缘层上的第一导线；
设置在所述绝缘层上的第二导线；和
连接在所述第二端子和所述第二导线之间的阻变元件，
其中所述第一导线具有第一部分和第二部分，所述第一部分具有第一厚度，所述第二部分具有比所述第一厚度大的第二厚度。
9.根据权利要求8所述的存储器，还包括：
连接到所述第二导线的感测放大器。
10.根据权利要求9所述的存储器，还包括：
驱动器，所述驱动器通过使用感测放大器在读取操作中将地电位施加到所述第一导线。
11.根据权利要求10所述的存储器，其中，
所述第二部分比所述第一部分更靠近所述驱动器。
12.根据权利要求11所述的存储器，还包括：
在所述第一导线上方的第三导线；和
具有第一端和第二端的开关元件，所述第一端被连接到所述第一导线，其中所述驱动器被连接在所述开关元件的所述第二端与所述第三导线之间。
13.根据权利要求11所述的存储器，还包括：
在所述第二导线上方的第四导线；和
连接在所述第二导线和所述第四导线之间的开关元件。
14.根据权利要求8所述的存储器，其中
所述控制端子被设置在所述半导体衬底中。
15.根据权利要求8所述的存储器，其中，
所述阻变元件包括具有不变磁化的第一磁性层、具有可变磁化的第二磁性层以及设置在它们之间的非磁性层。
16.一种阻变存储器，包括：
半导体衬底；
在所述半导体衬底中的阱区；
晶体管，所述具有控制端子、第一端子和第二端子，所述晶体管设置在所述阱区域上；
覆盖所述晶体管的绝缘层；
连接到所述第一端子并设置在所述绝缘层上的第一导线；
设置在绝缘层上的第二导线；
连接在所述第二端子和所述第二导线之间的阻变元件；
连接到所述第二导线的感测放大器；和
驱动器，所述驱动器通过使用所述感测放大器在读取操作中将地电位施加到所述第一导线；
第一接触，所述第一接触用于沿所述第一导线延伸的方向将第一电位施加到所述阱区中的靠近所述驱动器的第一边缘部分；和
第二接触，所述第二接触用于将比所述第一电位低的第二电位施加到在所述方向上远离所述驱动器的所述阱区中的第二边缘部分。
17.根据权利要求16所述的存储器，其中
所述第一电位是地电位，且所述第二电位是负电位。
18.根据权利要求16所述的存储器，其中
所述阱区的电位从所述第一边缘部分向所述第二边缘部分逐渐地从所述第一电位变化到所述第二电位。
19.一种阻变存储器，包括：
半导体衬底；
晶体管，所述晶体管各自具有控制端子、第一端子和第二端子，所述晶体管被设置在所述半导体衬底上；
覆盖所述晶体管的绝缘层；
连接到所述晶体管的所述第一端子并设置在所述绝缘层上的第一导线；
设置在所述绝缘层上的第二导线；
分别连接在所述晶体管的所述第二端子和所述第二导线之间的阻变元件；和
在读/写操作中将地电位施加到所述第一导线的驱动器，
其中第一电位高于第二电位，所述第一电位为当执行远离所述驱动器的晶体管的所述读/写操作时施加到远离所述驱动器的晶体管的所述控制端子的电位，所述第二电位为当在所述第一导线延伸的方向上执行靠近所述驱动器的晶体管的所述读/写操作时施加到靠近所述驱动器的晶体管的所述控制端子的电位。
20.根据权利要求19所述的存储器，还包括：
连接到所述第二导线的感测放大器，
其中所述驱动器通过使用所述感测放大器在所述读取操作中将地电位施加到所述第一导线。
CN201680033285.6A 2015-06-10 2016-03-14 阻变存储器 Active CN108885893B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562173779P 2015-06-10 2015-06-10
US62/173,779 2015-06-10
PCT/IB2016/051435 WO2016198965A1 (en) 2015-06-10 2016-03-14 Resistance change memory

Publications (2)

Publication Number Publication Date
CN108885893A true CN108885893A (zh) 2018-11-23
CN108885893B CN108885893B (zh) 2022-05-06

Family

ID=57504843

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680033285.6A Active CN108885893B (zh) 2015-06-10 2016-03-14 阻变存储器

Country Status (6)

Country Link
US (1) US10311929B2 (zh)
JP (1) JP6462902B2 (zh)
CN (1) CN108885893B (zh)
RU (1) RU2702271C2 (zh)
TW (1) TWI627772B (zh)
WO (1) WO2016198965A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018129109A (ja) * 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
SE542243C2 (sv) * 2017-03-17 2020-03-24 Komatsu Forest Ab Fjädringsanordning för bandgående fordon
JP2020004136A (ja) * 2018-06-28 2020-01-09 株式会社リコー 半導体集積回路および電源供給装置
US11139300B2 (en) * 2019-11-20 2021-10-05 Intel Corporation Three-dimensional memory arrays with layer selector transistors
RU2746237C1 (ru) * 2020-06-30 2021-04-09 Общество С Ограниченной Ответственностью "Крокус Наноэлектроника" (Ооо "Крокус Наноэлектроника") Способ и система чтения состояния ячейки магниторезистивной памяти с переносом спина stt-mram
JP2022136786A (ja) * 2021-03-08 2022-09-21 キオクシア株式会社 不揮発性記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023080B2 (en) * 2000-11-30 2006-04-04 Fujitsu Limited Semiconductor integrated circuit with dummy patterns
JP2006303150A (ja) * 2005-04-20 2006-11-02 Nippon Telegr & Teleph Corp <Ntt> メモリ装置
CN101676931A (zh) * 2004-10-18 2010-03-24 株式会社半导体能源研究所 半导体器件以及防止用户伪造物体的方法
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
CN103415888A (zh) * 2011-03-23 2013-11-27 株式会社东芝 电阻变化存储器
CN104659203A (zh) * 2013-11-21 2015-05-27 华邦电子股份有限公司 电阻式存储元件及其操作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5355666B2 (ja) 2001-04-26 2013-11-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP5019681B2 (ja) 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4863151B2 (ja) 2003-06-23 2012-01-25 日本電気株式会社 磁気ランダム・アクセス・メモリとその製造方法
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP2009194210A (ja) 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
JP5502635B2 (ja) * 2010-03-08 2014-05-28 株式会社東芝 半導体記憶装置
JP5589577B2 (ja) * 2010-06-10 2014-09-17 ソニー株式会社 抵抗変化型メモリデバイス
RU2522714C2 (ru) * 2012-08-09 2014-07-20 Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" Способ формирования магниторезистивного элемента памяти на основе туннельного перехода и его структура
US9741434B2 (en) * 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023080B2 (en) * 2000-11-30 2006-04-04 Fujitsu Limited Semiconductor integrated circuit with dummy patterns
CN101676931A (zh) * 2004-10-18 2010-03-24 株式会社半导体能源研究所 半导体器件以及防止用户伪造物体的方法
JP2006303150A (ja) * 2005-04-20 2006-11-02 Nippon Telegr & Teleph Corp <Ntt> メモリ装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
CN103415888A (zh) * 2011-03-23 2013-11-27 株式会社东芝 电阻变化存储器
CN104659203A (zh) * 2013-11-21 2015-05-27 华邦电子股份有限公司 电阻式存储元件及其操作方法

Also Published As

Publication number Publication date
CN108885893B (zh) 2022-05-06
TW201644081A (zh) 2016-12-16
US10311929B2 (en) 2019-06-04
JP6462902B2 (ja) 2019-01-30
RU2018100097A3 (zh) 2019-07-17
JP2018521500A (ja) 2018-08-02
TWI627772B (zh) 2018-06-21
RU2702271C2 (ru) 2019-10-07
WO2016198965A1 (en) 2016-12-15
RU2018100097A (ru) 2019-07-11
US20180102156A1 (en) 2018-04-12

Similar Documents

Publication Publication Date Title
US10600460B2 (en) Perpendicular magnetic memory using spin-orbit torque
CN108885893A (zh) 阻变存储器
US7944742B2 (en) Diode assisted switching spin-transfer torque memory unit
US8976577B2 (en) High density magnetic random access memory
JP5553917B2 (ja) Ｍｔｊ素子及びその製法、並びにｍｒａｍデバイス
US9799383B2 (en) Magnetic memory device
US10163478B2 (en) Magnetic memory devices having memory cells and reference cells with different configurations
TW201025322A (en) Magnetoresistive memory cell using floating body effect, memory device having the same, and method of operating the memory device
US10043966B2 (en) Semiconductor device including via plugs
US11430498B2 (en) Magnetoresistance effect element, magnetic memory array, magnetic memory device, and write method for magnetoresistance effect element
WO2019077661A1 (ja) トンネル磁気抵抗効果素子、磁気メモリ、内蔵型メモリ、及びトンネル磁気抵抗効果素子を作製する方法
KR20170037706A (ko) 자기 메모리 장치 및 그 제조 방법
JP2017059740A (ja) 磁気トンネル接合素子及び半導体記憶装置
KR101049651B1 (ko) 자기저항 메모리셀, 및 이를 포함하는 메모리 소자의 제조 방법
KR20160084317A (ko) 스핀 전달 토크 자기 램의 응용 분야에서 사용될 수 있는 수직 자기 접합에 하부 기준층을 제공하는 방법 및 시스템
KR101474665B1 (ko) 스핀 전달 토크 자기터널접합 소자, 그 동작 방법 및 그를 채용하는 자기저항 메모리 소자
US10840298B1 (en) Vertical selector STT-MRAM architecture
US20220157887A1 (en) Semiconductor memory device
US20140071742A1 (en) Semiconductor memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Kaixia Co.,Ltd.

Applicant after: SK Hynix

Address before: Tokyo, Japan

Applicant before: TOSHIBA MEMORY Corp.

Applicant before: SK Hynix

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Applicant after: SK Hynix

Address before: Tokyo, Japan

Applicant before: Japanese businessman Panjaya Co.,Ltd.

Applicant before: SK Hynix

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220121

Address after: Tokyo, Japan

Applicant after: Japanese businessman Panjaya Co.,Ltd.

Applicant after: SK Hynix

Address before: Tokyo, Japan

Applicant before: TOSHIBA MEMORY Corp.

Applicant before: SK Hynix

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant