JP2018129109A - 磁気メモリ装置 - Google Patents
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Abstract
【課題】書き込み動作における信頼性を向上させた磁気メモリ装置（ＭＲＡＭ）を提供する。【解決手段】実施形態の磁気メモリ装置は、第１方向及び前記第1方向と反対方向の第２方向の電流によって書き込みが行われる磁気抵抗素子を含むメモリセルと、前記メモリセルが接続された第１のビット線及び第１のワード線を有するメモリセルアレイと、前記磁気抵抗素子に電気的に接続され、前記第１方向の書き込み回数をカウントするカウンタ回路と、前記メモリセルアレイに接続され、前記第１方向の連続書き込み回数が閾値回数に達すると、前記メモリセルに第２方向の書き込みを行う制御回路と、を具備する。【選択図】図７
Description
本発明の実施形態は、磁気メモリ装置に関する。
不揮発性で書き換えが可能なメモリとして、磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）が注目されている。ＭＲＡＭはトンネル
磁気抵抗効果を利用したＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）
素子をメモリセルとして備えている。
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）が注目されている。ＭＲＡＭはトンネル
磁気抵抗効果を利用したＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）
素子をメモリセルとして備えている。
本実施形態が解決しようとする課題は、書き込み動作における信頼性を向上させた磁気
メモリ装置（ＭＲＡＭ）を提供する。
メモリ装置（ＭＲＡＭ）を提供する。
実施形態の磁気メモリ装置は、第１方向及び前記第1方向と反対方向の第２方向の電流
によって書き込みが行われる磁気抵抗素子を含むメモリセルと、前記メモリセルが接続さ
れた第１のビット線及び第１のワード線を有するメモリセルアレイと、前記磁気抵抗素子
に電気的に接続され、前記第１方向の書き込み回数をカウントするカウンタ回路と、前記
メモリセルアレイに接続され、前記第１方向の連続書き込み回数が閾値回数に達すると、
前記メモリセルに第２方向の書き込みを行う制御回路と、を具備する。
によって書き込みが行われる磁気抵抗素子を含むメモリセルと、前記メモリセルが接続さ
れた第１のビット線及び第１のワード線を有するメモリセルアレイと、前記磁気抵抗素子
に電気的に接続され、前記第１方向の書き込み回数をカウントするカウンタ回路と、前記
メモリセルアレイに接続され、前記第１方向の連続書き込み回数が閾値回数に達すると、
前記メモリセルに第２方向の書き込みを行う制御回路と、を具備する。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
第１の実施形態に係る磁気メモリ装置について図１乃至図９を参照して説明する。なお
、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、図面は
厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
第１の実施形態に係る磁気メモリ装置について図１乃至図９を参照して説明する。なお
、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、図面は
厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
第1の実施形態に係る磁気メモリ装置の構成を図１乃至図５を用いて説明する。図１は
本実施形態の磁気メモリ装置のメモリセルアレイ1及びその近傍の回路構成の一例を示す
模式図である。
本実施形態の磁気メモリ装置のメモリセルアレイ1及びその近傍の回路構成の一例を示す
模式図である。
図１に示すように、メモリセルアレイ１内には、複数のビット線ＢＬ、ｂＢＬ及び複数
のワード線ＷＬが設けられている。ビット線ＢＬ、ｂＢＬはカラム方向に延在し、ワード
線ＷＬはロウ方向に延在する。２本のビット線ＢＬ、ｂＢＬは、１組のビット線対を形成
している。
のワード線ＷＬが設けられている。ビット線ＢＬ、ｂＢＬはカラム方向に延在し、ワード
線ＷＬはロウ方向に延在する。２本のビット線ＢＬ、ｂＢＬは、１組のビット線対を形成
している。
メモリセルアレイ１は、複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、メモ
リセルアレイ１内にアレイ状に配置される。メモリセルＭＣは、ビット線ＢＬ及びワード
線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは、共通の
ビット線ＢＬに接続されている。ロウ方向に配列されている複数のメモリセルＭＣは、共
通のワード線ＷＬに接続されている。なお、メモリセルＭＣはカウンタ回路７を介してカ
ラム方向に共通のビット線ｂＢＬにも接続されている。
リセルアレイ１内にアレイ状に配置される。メモリセルＭＣは、ビット線ＢＬ及びワード
線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは、共通の
ビット線ＢＬに接続されている。ロウ方向に配列されている複数のメモリセルＭＣは、共
通のワード線ＷＬに接続されている。なお、メモリセルＭＣはカウンタ回路７を介してカ
ラム方向に共通のビット線ｂＢＬにも接続されている。
本実施形態のメモリセルＭＣは、例えば、メモリ素子としての１つのＭＴＪ素子１０と
、１つの選択スイッチ２とを含む。ただし、メモリセルの構成はこれに限定されない。
、１つの選択スイッチ２とを含む。ただし、メモリセルの構成はこれに限定されない。
選択スイッチ２は、例えば、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）である。以降の説明では、選択スイッチ２としての電界効果トランジ
スタを、選択トランジスタ２とする。
ａｎｓｉｓｔｏｒ）である。以降の説明では、選択スイッチ２としての電界効果トランジ
スタを、選択トランジスタ２とする。
ＭＴＪ素子１０の一端は、ビット線ＢＬに接続され、ＭＴＪ素子１０の他端は、選択ト
ランジスタ２の電流経路の一端（ソース／ドレイン）に接続される。
ランジスタ２の電流経路の一端（ソース／ドレイン）に接続される。
本実施形態において、メモリセルＭＣは、例えばメモリセルＭＣへの書き込み回数をカ
ウントするカウンタ回路７を介してビット線ｂＢＬに接続される。つまり、選択トランジ
スタ２の電流経路の他端（ドレイン／ソース）は、カウンタ回路７を介してビット線ｂＢ
Ｌに接続される。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続され
る。なお、カウンタ回路７の位置は特に限定されない。カウンタ回路７は1つのメモリセ
ルＭＣへの書き込み回数をカウントできればよく、メモリセルＭＣとビット線ＢＬとの間
に設けても良いし、ＭＴＪ素子１０と選択トランジスタ２との間に設けても良い。または
、カウンタ回路をメモリセルアレイ１内ではなく後述するコントローラに設け、ＭＴＪ素
子１０と電気的に接続しても良い。
ウントするカウンタ回路７を介してビット線ｂＢＬに接続される。つまり、選択トランジ
スタ２の電流経路の他端（ドレイン／ソース）は、カウンタ回路７を介してビット線ｂＢ
Ｌに接続される。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続され
る。なお、カウンタ回路７の位置は特に限定されない。カウンタ回路７は1つのメモリセ
ルＭＣへの書き込み回数をカウントできればよく、メモリセルＭＣとビット線ＢＬとの間
に設けても良いし、ＭＴＪ素子１０と選択トランジスタ２との間に設けても良い。または
、カウンタ回路をメモリセルアレイ１内ではなく後述するコントローラに設け、ＭＴＪ素
子１０と電気的に接続しても良い。
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、外部からの
アドレス信号に基づいて、ワード線ＷＬの活性化または非活性化を制御する。ビット線Ｂ
Ｌ、ｂＢＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回
路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、ｂＢＬの活性化ま
たは非活性化を制御する。
アドレス信号に基づいて、ワード線ＷＬの活性化または非活性化を制御する。ビット線Ｂ
Ｌ、ｂＢＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回
路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、ｂＢＬの活性化ま
たは非活性化を制御する。
書き込み回路５Ａ、５Ｂは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、ｂＢ
Ｌの一端及び他端に接続される。書き込み回路５Ａ、５Ｂは、書き込み電流を生成するた
めの電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、そ
れぞれ有する。
Ｌの一端及び他端に接続される。書き込み回路５Ａ、５Ｂは、書き込み電流を生成するた
めの電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、そ
れぞれ有する。
読み出し回路６Ａは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、ｂＢＬの一
端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流
源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッ
チ回路等を含む。
端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流
源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッ
チ回路等を含む。
なお、図１において、読み出し回路６Ａは、カラム方向の一端側に設けられているが、
２つの読み出し回路が、カラム方向の一端及び他端にそれぞれ設けられていてもよい。
２つの読み出し回路が、カラム方向の一端及び他端にそれぞれ設けられていてもよい。
例えば、メモリセルアレイ１と同じチップ内に、ロウ／カラム制御回路、書き込み回路
及び読み出し回路以外の回路（以下、周辺回路と呼ぶ）が、設けられていても良い。さら
には、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅ
ｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路などが、周辺回路としてチップ内に設
けられていてもよい。
及び読み出し回路以外の回路（以下、周辺回路と呼ぶ）が、設けられていても良い。さら
には、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅ
ｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路などが、周辺回路としてチップ内に設
けられていてもよい。
次に、メモリセルＭＣの詳細について説明する。
図２は図１のメモリセルアレイの一部を示す平面模式図である。図３は図２におけるＡ
−Ａ’線に沿った断面図である。図４は図２におけるＢ−Ｂ’に沿った断面図である。
−Ａ’線に沿った断面図である。図４は図２におけるＢ−Ｂ’に沿った断面図である。
選択トランジスタ２は半導体基板２１内のアクティブ領域ＡＡ内に配置される。アクテ
ィブ領域ＡＡは、半導体基板２１の素子分離領域に埋め込まれた素子分離絶縁膜２２によ
って、区画化されている。本実施形態では、素子分離絶縁膜２２は、ＳＴＩ（Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。
ィブ領域ＡＡは、半導体基板２１の素子分離領域に埋め込まれた素子分離絶縁膜２２によ
って、区画化されている。本実施形態では、素子分離絶縁膜２２は、ＳＴＩ（Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。
選択トランジスタ２は半導体基板２１内のソース／ドレイン拡散層２３ａ、２３ｂと、
これらの間において半導体基板２１内に形成されるゲート絶縁層２４及びゲート電極（ワ
ード線：ＷＬ）２５と、を有する。選択トランジスタ２は、例えば、ゲート電極（ＷＬ）
２５が半導体基板２１内に埋め込まれた、埋め込みゲート構造を有する。ただし、選択ト
ランジスタ２の構造は特に限定されない。
これらの間において半導体基板２１内に形成されるゲート絶縁層２４及びゲート電極（ワ
ード線：ＷＬ）２５と、を有する。選択トランジスタ２は、例えば、ゲート電極（ＷＬ）
２５が半導体基板２１内に埋め込まれた、埋め込みゲート構造を有する。ただし、選択ト
ランジスタ２の構造は特に限定されない。
層間絶縁膜（例えば、酸化シリコン膜）２６は、選択トランジスタ２を覆い、コンタク
トプラグ２７ａ、２７ｂは層間絶縁膜２６内に配置される。コンタクトプラグ２７ａはソ
ース／ドレイン拡散層２３ｂに接続される。コンタクトプラグ２７ａ、２７ｂは例えば、
Ｗ，Ｔａ，ＴａＮ及びＴｉＮのいずれか１つを含む。
トプラグ２７ａ、２７ｂは層間絶縁膜２６内に配置される。コンタクトプラグ２７ａはソ
ース／ドレイン拡散層２３ｂに接続される。コンタクトプラグ２７ａ、２７ｂは例えば、
Ｗ，Ｔａ，ＴａＮ及びＴｉＮのいずれか１つを含む。
ＭＴＪ素子１０はコンタクトプラグ２７ａ上に配置される。また、コンタクトプラグ２
７ｃはＭＴＪ素子１０上に配置される。
７ｃはＭＴＪ素子１０上に配置される。
ビット線ＢＬはコンタクトプラグ２７ｃを介してＭＴＪ素子１０に接続される。ビット
線ｂＢＬは、例えば読み出し時に接地電位が印加されるソース線ＳＬとしても機能する。
線ｂＢＬは、例えば読み出し時に接地電位が印加されるソース線ＳＬとしても機能する。
なお、図２〜図４においてカウンタ回路７は図示していない。カウンタ回路７は、例え
ば図３においてビット線ＢＬとコンタクトプラグ２７ｃの間に形成しても良いし、図４に
おいてビット線ｂＢＬとコンタクトプラグ２７ｂの間に形成しても良い。または、チップ
面積を縮小させるために、メモリセルアレイ１の端部にカウンタ回路7を複数個まとめて
形成し、それぞれのカウンタ回路７とそれぞれのメモリセルＭＣとを電気的に接続しても
良い。
ば図３においてビット線ＢＬとコンタクトプラグ２７ｃの間に形成しても良いし、図４に
おいてビット線ｂＢＬとコンタクトプラグ２７ｂの間に形成しても良い。または、チップ
面積を縮小させるために、メモリセルアレイ１の端部にカウンタ回路7を複数個まとめて
形成し、それぞれのカウンタ回路７とそれぞれのメモリセルＭＣとを電気的に接続しても
良い。
次に、ＭＴＪ素子１０の詳細について説明する。
図５は、第１の実施形態に係るＭＴＪ素子１０の構成の一例を示す断面図である。図５
に示すように、ＭＴＪ素子１０は、下部電極１１と上部電極１３との間に形成された下地
層１２ａ、記憶層（自由層）１２ｂ、トンネルバリア層１２ｃ、及び参照層（固定層）１
２ｄで構成される。
に示すように、ＭＴＪ素子１０は、下部電極１１と上部電極１３との間に形成された下地
層１２ａ、記憶層（自由層）１２ｂ、トンネルバリア層１２ｃ、及び参照層（固定層）１
２ｄで構成される。
下地層１２ａは、下部電極１１上に形成される。下地層１２ａは、例えばＷで構成され
る。なお、下地層１２ａは、形成されなくてもよいし、下部電極１１と一体であってもよ
い。
る。なお、下地層１２ａは、形成されなくてもよいし、下部電極１１と一体であってもよ
い。
記憶層１２ｂは、下地層１２ａ上に形成される。記憶層１２ｂは、磁化方向が可変の強
磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を
有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わるこ
とを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の
範囲内にあることを意味する。
磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を
有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わるこ
とを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の
範囲内にあることを意味する。
また、記憶層１２ｂは、例えばコバルト（Ｃｏ）および鉄（Ｆｅ）を含む強磁性体で構
成される。また、記憶層１２ｂは、例えばニッケル（Ｎｉ）を含んでいてもよい。また、
飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にボロン（Ｂ）が添加
される。
成される。また、記憶層１２ｂは、例えばニッケル（Ｎｉ）を含んでいてもよい。また、
飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にボロン（Ｂ）が添加
される。
トンネルバリア層１２ｃは、記憶層１２ｂ上に形成される。トンネルバリア層１２ｃは
、非磁性層であり、例えば酸化マグネシウム（ＭｇＯ）で構成される。
、非磁性層であり、例えば酸化マグネシウム（ＭｇＯ）で構成される。
参照層１２ｄは、トンネルバリア層１２ｃ上に形成される。参照層１２ｄは、磁化方向
が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有す
る。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないこ
とを示す。すなわち、参照層１２ｄは、記憶層１２ｂよりも磁化方向の反転エネルギーバ
リアが大きい。
が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有す
る。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないこ
とを示す。すなわち、参照層１２ｄは、記憶層１２ｂよりも磁化方向の反転エネルギーバ
リアが大きい。
参照層１２ｄは、例えばＣｏおよびＦｅを含む強磁性体で構成される。また、参照層１
２ｄは、Ｎｉを含んでもよい。また、飽和磁化、または結晶磁気異方性などを調整する目
的で、強磁性体にＢが添加される。
２ｄは、Ｎｉを含んでもよい。また、飽和磁化、または結晶磁気異方性などを調整する目
的で、強磁性体にＢが添加される。
下地層１２ａ、記憶層１２ｂ、トンネルバリア層１２ｃ、及び参照層１２ｄの平面形状
は、例えば円形である。このため、ＭＴＪ素子１０は、ピラー状に形成される。しかし、
これに限らず、ＭＴＪ素子１０の平面形状は、正方形、長方形、または楕円形などであっ
てもよい。
は、例えば円形である。このため、ＭＴＪ素子１０は、ピラー状に形成される。しかし、
これに限らず、ＭＴＪ素子１０の平面形状は、正方形、長方形、または楕円形などであっ
てもよい。
本実施形態において、磁化方向は、例えば参照層１２ｄが上向きに固定されている。
また、記憶層１２ｂと参照層１２ｄとは、平面において寸法差を有してもよい。例えば
、参照層１２ｄの平面における直径は、記憶層１２ｂの直径より小さくてもよい。
、参照層１２ｄの平面における直径は、記憶層１２ｂの直径より小さくてもよい。
また、記憶層１２ｂと参照層１２ｄとは配置が逆になっていてもよい。すなわち、下部
電極１１上に順に、参照層１２ｄ、トンネルバリア層１２ｃ、および記憶層１２ｂが形成
されてもよい。
電極１１上に順に、参照層１２ｄ、トンネルバリア層１２ｃ、および記憶層１２ｂが形成
されてもよい。
次に、ＭＴＪ素子１０の書き込み及び読み出し動作例について説明する。
ＭＴＪ素子１０は、例えばスピン注入型の磁気抵抗効果素子である。したがって、ＭＴ
Ｊ素子１０にデータを書き込む場合、またはＭＴＪ素子１０からデータを読み出す場合、
ＭＴＪ素子１０は、膜面に垂直な方向において、双方向に電流が通電される。
Ｊ素子１０にデータを書き込む場合、またはＭＴＪ素子１０からデータを読み出す場合、
ＭＴＪ素子１０は、膜面に垂直な方向において、双方向に電流が通電される。
より具体的には、ＭＴＪ素子１０へのデータの書き込みは、以下のように行われる。
図６（ａ）は、ＭＴＪ素子１０の書き込み動作を説明するための図であり、平行状態に
おけるＭＴＪ素子１０の断面図を示す図である。図６（ｂ）は、ＭＴＪ素子１０の書き込
み動作を説明するための図であり、反平行状態におけるＭＴＪ素子１０の断面図を示す図
である。なお、以降のＭＴＪ素子１０の説明において、上部電極１３、下部電極１１及び
下地層１２ａは便宜上図示しない。
おけるＭＴＪ素子１０の断面図を示す図である。図６（ｂ）は、ＭＴＪ素子１０の書き込
み動作を説明するための図であり、反平行状態におけるＭＴＪ素子１０の断面図を示す図
である。なお、以降のＭＴＪ素子１０の説明において、上部電極１３、下部電極１１及び
下地層１２ａは便宜上図示しない。
書き込み回路５Ａ、５Ｂは、データの書き込み時、外部から選択されたメモリセル（以
下、選択セル）に対して、書き込み電流を供給する。
下、選択セル）に対して、書き込み電流を供給する。
書き込み回路５Ａ、５Ｂは、ＭＴＪ素子１０に対するデータの書き込み時、選択セルに
書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１０に双方
向に流す。即ち、ＭＴＪ素子１０に書き込むデータに応じて、ビット線ＢＬからビット線
ｂＢＬに向かう書き込み電流、又は、ビット線ｂＢＬからビット線ＢＬに向かう書き込み
電流が、書き込み回路５Ａ、５Ｂから出力される。
書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１０に双方
向に流す。即ち、ＭＴＪ素子１０に書き込むデータに応じて、ビット線ＢＬからビット線
ｂＢＬに向かう書き込み電流、又は、ビット線ｂＢＬからビット線ＢＬに向かう書き込み
電流が、書き込み回路５Ａ、５Ｂから出力される。
図６（ａ）に示すように、下部電極１１から上部電極１３へ電流が流れる場合、すなわ
ち、上部電極１３側から電子（参照層１２ｄから記憶層１２ｂへ向かう電子）が供給され
る場合、参照層１２ｄの磁化方向と同じ方向にスピン偏極された電子が記憶層１２ｂに注
入される。この場合、記憶層１２ｂの磁化方向は、参照層１２ｄの磁化方向と同じ方向に
揃えられる。これにより、参照層１２ｄの磁化方向と記憶層１２ｂの磁化方向とが、平行
配列となる。この平行状態のとき、ＭＴＪ素子１０の抵抗値は最も小さくなる。この場合
を例えばデータ“０”と規定する。この時、カウンタ回路７にも同様な電流が流れるため
、カウンタ回路７は電流の向きからデータ“０”の入力を感知する。なお、このデータ“
０”状態への書き込みを「“０”書き込み」とする。
ち、上部電極１３側から電子（参照層１２ｄから記憶層１２ｂへ向かう電子）が供給され
る場合、参照層１２ｄの磁化方向と同じ方向にスピン偏極された電子が記憶層１２ｂに注
入される。この場合、記憶層１２ｂの磁化方向は、参照層１２ｄの磁化方向と同じ方向に
揃えられる。これにより、参照層１２ｄの磁化方向と記憶層１２ｂの磁化方向とが、平行
配列となる。この平行状態のとき、ＭＴＪ素子１０の抵抗値は最も小さくなる。この場合
を例えばデータ“０”と規定する。この時、カウンタ回路７にも同様な電流が流れるため
、カウンタ回路７は電流の向きからデータ“０”の入力を感知する。なお、このデータ“
０”状態への書き込みを「“０”書き込み」とする。
一方、図６（ｂ）に示すように、上部電極１３から下部電極１１へ電流が流れる場合、
すなわち、下部電極１１側から電子（記憶層１２ｂから参照層１２ｄへ向かう電子）が供
給される場合、参照層１２ｄにより反射されることで参照層１２ｄの磁化方向と反対方向
にスピン偏極された電子とが記憶層１２ｂに注入される。この場合、記憶層１２ｂの磁化
方向は、参照層１２ｄの磁化方向と反対方向に揃えられる。これにより、参照層１２ｄの
磁化方向と記憶層１２ｂ磁化方向とが、反平行配列となる。この反平行状態のとき、ＭＴ
Ｊ素子１０の抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。この
時、カウンタ回路７にも同様な電流が流れるため、カウンタ回路７は電流の向きからデー
タ“１”の入力を感知する。なお、このデータ“１”状態への書き込みを「“１”書き込
み」とする。
すなわち、下部電極１１側から電子（記憶層１２ｂから参照層１２ｄへ向かう電子）が供
給される場合、参照層１２ｄにより反射されることで参照層１２ｄの磁化方向と反対方向
にスピン偏極された電子とが記憶層１２ｂに注入される。この場合、記憶層１２ｂの磁化
方向は、参照層１２ｄの磁化方向と反対方向に揃えられる。これにより、参照層１２ｄの
磁化方向と記憶層１２ｂ磁化方向とが、反平行配列となる。この反平行状態のとき、ＭＴ
Ｊ素子１０の抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。この
時、カウンタ回路７にも同様な電流が流れるため、カウンタ回路７は電流の向きからデー
タ“１”の入力を感知する。なお、このデータ“１”状態への書き込みを「“１”書き込
み」とする。
なお、上述した書き込み方法は磁気メモリ装置内の制御回路によって実行される。その
場合図１４（ａ）、（ｂ）に示すように、制御回路はコントローラからの制御信号に基づ
いて、磁気メモリ装置の動作を制御する。１４（ａ）はコントローラが磁気メモリ装置内
に設けられた場合、図１４（ｂ）はコントローラが磁気メモリ装置外に設けられた場合の
模式図を示す。この場合、コントローラは例えばホストＣＰＵやメモリコントローラ等を
含む。データが磁気メモリ装置に書き込みされる際、コントローラは書き込みコマンドを
発行し、これを磁気メモリ装置に転送する。また、コントローラは書き込みアドレス及び
書き込みデータを磁気メモリ装置に転送する。磁気メモリ装置は、例えば書き込みコマン
ドを受け付けた後、書き込み完了の応答をコントローラに転送する。
場合図１４（ａ）、（ｂ）に示すように、制御回路はコントローラからの制御信号に基づ
いて、磁気メモリ装置の動作を制御する。１４（ａ）はコントローラが磁気メモリ装置内
に設けられた場合、図１４（ｂ）はコントローラが磁気メモリ装置外に設けられた場合の
模式図を示す。この場合、コントローラは例えばホストＣＰＵやメモリコントローラ等を
含む。データが磁気メモリ装置に書き込みされる際、コントローラは書き込みコマンドを
発行し、これを磁気メモリ装置に転送する。また、コントローラは書き込みアドレス及び
書き込みデータを磁気メモリ装置に転送する。磁気メモリ装置は、例えば書き込みコマン
ドを受け付けた後、書き込み完了の応答をコントローラに転送する。
また、ＭＴＪ素子１０からのデータの読み出しは、以下のように行われる。
読み出し回路６Ａは、ＭＴＪ素子１０に対するデータの読み出し時、選択セルに対して
、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記憶層１２
ｂの磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値
に設定される。
、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記憶層１２
ｂの磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値
に設定される。
読み出し電流が供給されたＭＴＪ素子１０の抵抗値の大きさに応じて、読み出しノード
における電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、
読み出し出力）に基づいて、ＭＴＪ素子１０が記憶するデータ“０”および“１”を判別
する。
における電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、
読み出し出力）に基づいて、ＭＴＪ素子１０が記憶するデータ“０”および“１”を判別
する。
次に、図７乃至図９を用いて、第１の実施形態に係る書き込み方法の詳細を説明する。
図７は第１の実施形態の書き込み方法を説明するフローチャートである。
図７は第１の実施形態の書き込み方法を説明するフローチャートである。
まず、上述した書き込み動作により選択セルに対して“０”または“１”書き込みを繰
り返す。
り返す。
この時選択セルにはカウンタ回路７が接続されているため、カウンタ回路７は選択セル
への“０”書き込み及び“１”書き込みを感知し、それぞれの書き込み回数をカウントす
る（Ｓ１）。なお、“０”または“１”書き込みは、上述したように、カウンタ回路に流
れる電流の向きによって行われる。本実施形態において、書き込み回数のカウントとは同
一方向（第１方向）の書き込み回数のカウントである。つまり“０”書き込み又は“１”
書き込みのいずれかの回数をカウントする。例えば、“０”書き込みと比較して“１”書
き込みのほうが高電圧を必要とするため、“１”書き込みの回数をカウントすることが望
ましい。
への“０”書き込み及び“１”書き込みを感知し、それぞれの書き込み回数をカウントす
る（Ｓ１）。なお、“０”または“１”書き込みは、上述したように、カウンタ回路に流
れる電流の向きによって行われる。本実施形態において、書き込み回数のカウントとは同
一方向（第１方向）の書き込み回数のカウントである。つまり“０”書き込み又は“１”
書き込みのいずれかの回数をカウントする。例えば、“０”書き込みと比較して“１”書
き込みのほうが高電圧を必要とするため、“１”書き込みの回数をカウントすることが望
ましい。
カウンタ回路７は”“１”書き込みの回数をカウントし、“１”書き込みの回数が連続
して行われ任意の連続書き込み回数Ｎに達する（Ｓ２）と制御回路を介してメモリセルＭ
Ｃに一度“０”書き込みを行う（Ｓ３）。つまり、カウンタ回路７は“０”書き込みを感
知してから“１”書き込み連続してＮ回カウントする間に一度も“０”書き込みを感知し
ていないことになる。なお、任意の連続書き込み回数Ｎは適宜設定できる。この“０”書
き込みを一度行うことにより“１”書き込みを連続して続けることで発生する書き込み不
良を抑制することができる。
して行われ任意の連続書き込み回数Ｎに達する（Ｓ２）と制御回路を介してメモリセルＭ
Ｃに一度“０”書き込みを行う（Ｓ３）。つまり、カウンタ回路７は“０”書き込みを感
知してから“１”書き込み連続してＮ回カウントする間に一度も“０”書き込みを感知し
ていないことになる。なお、任意の連続書き込み回数Ｎは適宜設定できる。この“０”書
き込みを一度行うことにより“１”書き込みを連続して続けることで発生する書き込み不
良を抑制することができる。
以下、その理由について説明する。図８は同一方向の連続書き込み回数と書き込みエラ
ー率との関係について説明する図である。図８に示すように、同一方向の連続した書き込
み（例えば“１“書き込み）が増え、ある連続書き込み回数Ｎを超えてさらに”１“書き
込みを行うと、書き込みエラー率が許容スペックを超えてしまう。よって、連続書き込み
回数Ｎ以降も連続して”１“書き込みを続けると書き込み不良が多発してしまう。
ー率との関係について説明する図である。図８に示すように、同一方向の連続した書き込
み（例えば“１“書き込み）が増え、ある連続書き込み回数Ｎを超えてさらに”１“書き
込みを行うと、書き込みエラー率が許容スペックを超えてしまう。よって、連続書き込み
回数Ｎ以降も連続して”１“書き込みを続けると書き込み不良が多発してしまう。
図９（ａ）は、“１”書き込みの回数が連続書き込み回数Ｎの時のＭＴＪ素子１０の状
態を説明する模式図である。図９（ａ）〜（ｃ）には不安定となった磁界の向きを黒矢印
、正常な磁界の向きを白矢印で示す。図９（ａ）に示すように連続してＮ回“１”書き込
みを続けたＭＴＪ素子１０は、参照層１２ｄ下部（つまりトンネルバリア層１２ｃ付近の
参照層１２ｄ）の一部の磁性層が影響を受け、磁界の向きが不安定になっている。そのた
め連続書き込み回数Ｎをこえて“１”書き込みを行うと磁界の向きが安定せず正常な“１
”書き込みができない虞がある。この状態のＭＴＪ素子１０に上述したように一度“０”
書き込みを行うと、図９（ｂ）に示すようにトンネルバリア層１２ｃ付近の参照層１２ｄ
の磁性層が安定し、磁界の向きが正常にリセットされる。つまり、反対の磁化方向（第２
方向）に一度書き込みを行うことで、磁性層を安定化させ正常な磁界の向きにリセットさ
せることが可能になる。その後”1”書き込みを行っても図９（ｃ）に示すように磁界の
向きが正常に保たれ、書き込み不良にならない。
態を説明する模式図である。図９（ａ）〜（ｃ）には不安定となった磁界の向きを黒矢印
、正常な磁界の向きを白矢印で示す。図９（ａ）に示すように連続してＮ回“１”書き込
みを続けたＭＴＪ素子１０は、参照層１２ｄ下部（つまりトンネルバリア層１２ｃ付近の
参照層１２ｄ）の一部の磁性層が影響を受け、磁界の向きが不安定になっている。そのた
め連続書き込み回数Ｎをこえて“１”書き込みを行うと磁界の向きが安定せず正常な“１
”書き込みができない虞がある。この状態のＭＴＪ素子１０に上述したように一度“０”
書き込みを行うと、図９（ｂ）に示すようにトンネルバリア層１２ｃ付近の参照層１２ｄ
の磁性層が安定し、磁界の向きが正常にリセットされる。つまり、反対の磁化方向（第２
方向）に一度書き込みを行うことで、磁性層を安定化させ正常な磁界の向きにリセットさ
せることが可能になる。その後”1”書き込みを行っても図９（ｃ）に示すように磁界の
向きが正常に保たれ、書き込み不良にならない。
一度“０”書き込みが行われると、カウンタ回路７での連続書き込み回数のカウントも
リセットされる。よって、再び“１”書き込みのカウントを行い、連続した“１”書き込
みの回数が連続書き込み回数Ｎに再度達すると上述のように再び“０”書き込みが行われ
リセットされる。書き込みが完了するまでこの工程を繰り返す。
リセットされる。よって、再び“１”書き込みのカウントを行い、連続した“１”書き込
みの回数が連続書き込み回数Ｎに再度達すると上述のように再び“０”書き込みが行われ
リセットされる。書き込みが完了するまでこの工程を繰り返す。
本実施形態に係る磁気メモリ装置によれば、メモリセルごとにカウンタ回路を設け、書
き込み回数をカウントし、同一方向への連続した書き込みが任意の連続書き込み回数に達
した場合に一度逆方向の書き込みを行う。これにより、同一方向の書き込みが続くことに
よる書き込み不良を低減できる。
き込み回数をカウントし、同一方向への連続した書き込みが任意の連続書き込み回数に達
した場合に一度逆方向の書き込みを行う。これにより、同一方向の書き込みが続くことに
よる書き込み不良を低減できる。
なお、本実施形態においては“１”書き込みの回数をカウントすることを例に説明した
が、適宜“０”書き込みの回数をカウントしても良いし、“０”及び“１”書き込みの両
方の書き込み回数をカウントしても良い。いずれの場合も、連続方向の書き込みが任意の
回数に達すると、逆方向の書き込みを行う。
が、適宜“０”書き込みの回数をカウントしても良いし、“０”及び“１”書き込みの両
方の書き込み回数をカウントしても良い。いずれの場合も、連続方向の書き込みが任意の
回数に達すると、逆方向の書き込みを行う。
（第２の実施形態）
次に、第２の実施形態に係る磁気メモリ装置について図１０及び図１１を用いて説明す
る。
次に、第２の実施形態に係る磁気メモリ装置について図１０及び図１１を用いて説明す
る。
第２の実施形態では、カウンタ回路をメモリセルＭＣごとに設けるのではなく、ビット
線ごとに設けるという点で第１の実施形態と異なる。なお、第２の実施形態においては、
第１の実施形態と異なる部分のみを説明し、同様な部分は説明を省略する。
線ごとに設けるという点で第１の実施形態と異なる。なお、第２の実施形態においては、
第１の実施形態と異なる部分のみを説明し、同様な部分は説明を省略する。
図１０は第２の実施形態に係る磁気メモリ装置のメモリセルアレイ１及びその近傍の回
路構成を説明する図である。図１０に示すように、カウンタ回路７はメモリセルＭＣごと
ではなく、ビット線ＢＬごとに設けられる。つまり、共通のビット線ＢＬに接続された全
てのメモリセルＭＣに対して1つのカウンタ回路が設けられる。カウンタ回路７は例えば
、カラム制御回路３Ｂとメモリセルアレイ１との間に位置する。なお、カウンタ回路７は
“０”書き込み又は“１”書き込みを感知できればよく、位置は特に限定されない。また
、ビット線ｂＢＬ上にあっても構わない。
路構成を説明する図である。図１０に示すように、カウンタ回路７はメモリセルＭＣごと
ではなく、ビット線ＢＬごとに設けられる。つまり、共通のビット線ＢＬに接続された全
てのメモリセルＭＣに対して1つのカウンタ回路が設けられる。カウンタ回路７は例えば
、カラム制御回路３Ｂとメモリセルアレイ１との間に位置する。なお、カウンタ回路７は
“０”書き込み又は“１”書き込みを感知できればよく、位置は特に限定されない。また
、ビット線ｂＢＬ上にあっても構わない。
次に、本実施形態の書き込み方法について説明する。
図１１は第２の実施形態に係る磁気メモリ装置の書き込み方法を説明するフローチャー
トである。
トである。
本実施形態においては、カウンタ回路７は例えばビット線ＢＬごとに設けられるため、
共通のビット線ＢＬに接続された全てのメモリセルＭＣ（以下、「共通セル」とする）の
同一方向の書き込み回数の合計をカウントする（Ｓ１）。本実施形態では、例えば“１”
書き込みの回数をカウントする。
共通のビット線ＢＬに接続された全てのメモリセルＭＣ（以下、「共通セル」とする）の
同一方向の書き込み回数の合計をカウントする（Ｓ１）。本実施形態では、例えば“１”
書き込みの回数をカウントする。
共通セルの“１”書き込みが連続して任意の連続書き込み回数Ｎ２に達する（Ｓ２）と
、共通セルに対して一度“０”書き込みが行われる（Ｓ３）。その理由は第1の実施形態
同様である。
、共通セルに対して一度“０”書き込みが行われる（Ｓ３）。その理由は第1の実施形態
同様である。
ここで“０”書き込みは、例えば端部に位置するメモリセルＭＣから順にシーケンシャ
ルアクセスで行う。ただし、全ての共通セルに“０”書き込みを行えばよく、その方法は
特に限定されない。
ルアクセスで行う。ただし、全ての共通セルに“０”書き込みを行えばよく、その方法は
特に限定されない。
本実施形態に係る磁気メモリ装置の書き込み方法によれば、第１の実施形態と同様な効
果を有する。さらに、第１の実施形態と比較して、メモリセルＭＣごとではなくビット線
ごとにカウンタ回路を設けるため、回路面積を削減でき、より小型な磁気メモリ装置を提
供することが可能になる。
果を有する。さらに、第１の実施形態と比較して、メモリセルＭＣごとではなくビット線
ごとにカウンタ回路を設けるため、回路面積を削減でき、より小型な磁気メモリ装置を提
供することが可能になる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第１及び第２の実施形態
と比較して、カウンタ回路ではなく、時間測定機構を設けるという点で異なる。なお、第
３の実施形態においては、第１及び第２の実施形態と異なる部分のみを説明し、同様な部
分は説明を省略する。
次に、第３の実施形態について説明する。第３の実施形態は、第１及び第２の実施形態
と比較して、カウンタ回路ではなく、時間測定機構を設けるという点で異なる。なお、第
３の実施形態においては、第１及び第２の実施形態と異なる部分のみを説明し、同様な部
分は説明を省略する。
図１２は第３の実施形態に係るメモリセルアレイ１及びその周辺回路の模式図である。
本実施形態の磁気メモリ装置は例えばカラム制御回路３Ｂに時間測定機構８を有する。時
間測定機構８は例えばタイマー等、時間を測定できれば良い。
本実施形態の磁気メモリ装置は例えばカラム制御回路３Ｂに時間測定機構８を有する。時
間測定機構８は例えばタイマー等、時間を測定できれば良い。
次に、本実施形態の書き込み方法について説明する。図１３に本実施形態の書き込み方
法のフローチャートを示す。
法のフローチャートを示す。
本実施形態では選択セルへの同一方向の書き込み時間を時間測定機構８によって測定す
る（Ｓ１）。書き込み時間とは、例えばＭＴＪ素子１０に電流が流れる時間を指す。同一
方向の書き込みとは例えば連続した“１”書き込みである。時間測定機構８によって同一
方向の連続書き込み時間が任意の書き込み時間Ｔに達すると（Ｓ２）制御回路が選択セル
に対して一度逆方向の書き込み（“０”書き込み）を行う。これにより、同一方向の書き
込みが連続することで参照層１２ｄ下部の磁界が不安定になり、書き込みエラーが多発す
るという虞を回避できる。
る（Ｓ１）。書き込み時間とは、例えばＭＴＪ素子１０に電流が流れる時間を指す。同一
方向の書き込みとは例えば連続した“１”書き込みである。時間測定機構８によって同一
方向の連続書き込み時間が任意の書き込み時間Ｔに達すると（Ｓ２）制御回路が選択セル
に対して一度逆方向の書き込み（“０”書き込み）を行う。これにより、同一方向の書き
込みが連続することで参照層１２ｄ下部の磁界が不安定になり、書き込みエラーが多発す
るという虞を回避できる。
なお、上記では任意の選択セルに対して同一方向の連続書き込み時間を測定したが、共
通セルに対して同一方向の書き込み時間の合計を測定しても良い。また、“０”書き込み
の書き込み時間を測定しても良いし、“１”および“０”書き込みの時間をそれぞれ測定
しても良い。
通セルに対して同一方向の書き込み時間の合計を測定しても良い。また、“０”書き込み
の書き込み時間を測定しても良いし、“１”および“０”書き込みの時間をそれぞれ測定
しても良い。
本実施形態に係る磁気メモリ装置によれば、第１及び第２の実施形態と同様な効果を有
し、さらには第１及び第２の実施形態と比較してカウンタ回路を設ける必要がないため、
回路面積をさらに縮小でき、より小型な磁気メモリ装置を提供することが可能になる。
し、さらには第１及び第２の実施形態と比較してカウンタ回路を設ける必要がないため、
回路面積をさらに縮小でき、より小型な磁気メモリ装置を提供することが可能になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１ メモリセルアレイ
２ 選択トランジスタ（選択スイッチ）
３ カラム制御回路
４ ロウ制御回路
５ 書き込み回路
６ 読み出し回路
７ カウンタ回路
８ 時間測定機構
１０ ＭＴＪ素子
１１ 下部電極
１２ａ 下地層
１２ｂ 記憶層
１２ｃ トンネルバリア層
１２ｄ 参照層
１３ 上部電極
２１ 半導体基板
２２ 素子分離絶縁膜
２３ ソース／ドレイン
２４ ゲート絶縁層
２５ ゲート電極
２６ 層間絶縁膜
２７ コンタクトプラグ
２ 選択トランジスタ（選択スイッチ）
３ カラム制御回路
４ ロウ制御回路
５ 書き込み回路
６ 読み出し回路
７ カウンタ回路
８ 時間測定機構
１０ ＭＴＪ素子
１１ 下部電極
１２ａ 下地層
１２ｂ 記憶層
１２ｃ トンネルバリア層
１２ｄ 参照層
１３ 上部電極
２１ 半導体基板
２２ 素子分離絶縁膜
２３ ソース／ドレイン
２４ ゲート絶縁層
２５ ゲート電極
２６ 層間絶縁膜
２７ コンタクトプラグ
Claims (6)
- 第１方向及び前記第1方向と反対方向の第２方向の電流によって書き込みが行われる磁
気抵抗素子を含むメモリセルと、前記メモリセルが接続された第１のビット線及び第１の
ワード線を有するメモリセルアレイと、
前記磁気抵抗素子に電気的に接続され、前記第１方向の書き込み回数をカウントするカ
ウンタ回路と、
前記メモリセルアレイに接続され、前記第１方向の連続書き込み回数が閾値回数に達す
ると、前記メモリセルに第２方向の書き込みを行う制御回路と、
を具備する磁気メモリ装置。 - 前記カウンタ回路は、前記メモリセルに対応して設けられることを特徴とする請求項１
に記載の磁気メモリ装置。 - 前記カウンタ回路は、前記第１のビット線に接続された複数の前記メモリセルに電気的
に接続されることを特徴とする請求項１に記載の磁気メモリ装置。 - 第１方向及び前記第1方向と反対方向の第２方向の電流によって書き込みが行われる磁
気抵抗素子を含むメモリセルと、前記メモリセルが接続されたビット線及びワード線を有
するメモリセルアレイと、
前記メモリセルアレイに接続され、前記磁気抵抗素子への前記第１方向への連続書き込
み時間が閾値時間に達すると、前記磁気抵抗素子に前記第２方向の書き込みを行う制御回
路と、
を具備する磁気メモリ装置。 - 前記磁気抵抗素子は、膜面に対して垂直方向の磁気異方性を有する記憶層と、前記記憶
層上に形成されたトンネルバリア層と、前記トンネルバリア層上に形成され、膜面に対し
て垂直方向の磁気異方性を有する参照層と、を含むことを特徴とする請求項１乃至４のい
ずれか１項に記載の磁気メモリ装置。 - 前記制御回路に制御信号を送信するコントローラを更に備えることを特徴とする請求項
１乃至５のいずれか１項に記載の磁気メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017023205A JP2018129109A (ja) | 2017-02-10 | 2017-02-10 | 磁気メモリ装置 |
| US15/695,950 US10204672B2 (en) | 2017-02-10 | 2017-09-05 | Magnetic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017023205A JP2018129109A (ja) | 2017-02-10 | 2017-02-10 | 磁気メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=63104785
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017023205A Pending JP2018129109A (ja) | 2017-02-10 | 2017-02-10 | 磁気メモリ装置 |
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|---|---|
| US (1) | US10204672B2 (ja) |
| JP (1) | JP2018129109A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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