KR20140021781A - 가변 저항 메모리를 포함하는 반도체 메모리 장치 - Google Patents

가변 저항 메모리를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20140021781A
KR20140021781A KR1020120087836A KR20120087836A KR20140021781A KR 20140021781 A KR20140021781 A KR 20140021781A KR 1020120087836 A KR1020120087836 A KR 1020120087836A KR 20120087836 A KR20120087836 A KR 20120087836A KR 20140021781 A KR20140021781 A KR 20140021781A
Authority
KR
South Korea
Prior art keywords
magnetic field
conductor line
line array
array
current
Prior art date
Application number
KR1020120087836A
Other languages
English (en)
Inventor
이원석
전성현
문영국
김동휘
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120087836A priority Critical patent/KR20140021781A/ko
Priority to US13/954,161 priority patent/US9311981B2/en
Publication of KR20140021781A publication Critical patent/KR20140021781A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1695—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는 가변 저항 소자를 갖는 메모리 셀들이 워드 라인들 및 비트 라인들의 교차 영역에 배치되는 메모리 셀 어레이, 전류 통로를 형성하는 도선들을 포함하고, 상기 메모리 셀 어레이에 대해 보상 자기장을 생성하는 컨덕터 라인 어레이, 상기 도선들에 전류를 공급하는 전류 드라이버, 외부 자기장을 감지하고 외부 자기장 정보를 생성하는 자기장 센서, 및 상기 외부 자기장 정보를 기초로 보상 자기장 정보를 생성하고, 상기 보상 자기장 정보를 이용하여 상기 전류 드라이버를 제어하는 보상 자기장 생성 제어부를 포함한다.

Description

가변 저항 메모리를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE COMPRISING VARIABLE RESISTANCE MEMORY}
본 발명은 가변 저항 메모리를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명의 목적은 메모리 셀에 대한 외부 자기장의 영향을 제어할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 가변 저항 소자를 갖는 메모리 셀들이 워드 라인들 및 비트 라인들의 교차 영역에 배치되는 메모리 셀 어레이, 전류 통로를 형성하는 도선들을 포함하고, 상기 메모리 셀 어레이에 대해 보상 자기장을 생성하는 컨덕터 라인 어레이, 상기 도선들에 전류를 공급하는 전류 드라이버, 외부 자기장을 감지하고 외부 자기장 정보를 생성하는 자기장 센서, 및 상기 외부 자기장 정보를 기초로 보상 자기장 정보를 생성하고, 상기 보상 자기장 정보를 이용하여 상기 전류 드라이버를 제어하는 보상 자기장 생성 제어부를 포함한다.
일 실시예에서, 상기 컨덕터 라인 어레이는 상기 메모리 셀 어레이의 기판에 수직한 방향으로 이격되어 배치될 수 있다.
일 실시예에서, 상기 컨덕터 라인 어레이의 상기 도선들은 상기 워드 라인들 또는 비트 라인들에 나란하게 배치될 수 있다.
일 실시예에서, 상기 도선들은 상기 워드 라인들 또는 비트 라인들과 1:n(n≥0, n은 실수)의 비율로 배치될 수 있다.
일 실시예에서, 상기 가변 저항 소자는 자화 방향이 가변적인 자유층, 및 자화 방향이 고정된 고정층을 포함하고, 상기 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 수직 또는 수평이 되도록 배치될 수 있다.
일 실시예에서, 상기 메모리 셀 어레이는 복수의 메모리 블록으로 구성되고, 상기 컨덕터 라인 어레이의 상기 도선들은 상기 복수의 메모리 블록에 각각 매칭되도록 배치될 수 있다.
일 실시예에서, 상기 전류 드라이버는 상기 도선들 전부 또는 일부에 전류를 공급할 수 있다.
일 실시예에서, 상기 외부 자기장 정보는 상기 외부 자기장의 크기 및 방향 정보를 포함하고, 상기 보상 자기장 정보는 상기 보상 자기장의 크기 및 방향 정보를 포함할 수 있다.
일 실시예에서, 상기 외부 자기장 및 보상 자기장의 크기는 같고, 방향은 서로 반대일 수 있다.
일 실시예에서, 상기 보상 자기장의 크기는 상기 컨덕터 라인 어레이의 상기 도선들에 흐르는 전류의 크기에 따라 결정되고, 상기 보상 자기장의 방향은 상기 도선들에 흐르는 전류의 방향에 따라 결정될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 가변 저항 소자를 갖는 메모리 셀들이 워드 라인들 및 비트 라인들의 교차 영역에 배치되는 메모리 셀 어레이, 제 1 방향으로 배열되는 도선들을 갖는 제 1 컨덕터 라인 어레이, 제 2 방향으로 배열되는 도선들을 갖는 제 2 컨덕터 라인 어레이, 상기 보상 자기장 정보에 기초하여 상기 제 1 컨덕터 라인 어레이 및 제 2 컨덕터 라인 어레이의 도선들에 각각 전류를 공급하는 전류 드라이버들, 외부 자기장을 감지하고 외부 자기장 정보를 생성하는 자기장 센서, 및 상기 외부 자기장 정보를 기초로 보상 자기장 정보를 생성하고, 상기 보상 자기장 정보를 이용하여 상기 전류 드라이버들을 제어하는 보상 자기장 생성 제어부를 포함하고, 상기 제 1 방향 및 제 2 방향은 서로 다르다.
일 실시예에서, 상기 가변 저항 소자는 자화 방향이 가변적인 자유층, 및 자화 방향이 고정된 고정층을 포함하고, 상기 제 1 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 수직이 되도록 배치되고, 상기 제 2 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 평행하도록 배치될 수 있다.
일 실시예에서, 상기 제 1 컨덕터 라인 어레이 및 상기 제 2 컨덕터 라인 어레이는 상기 메모리 셀 어레이의 기판에 수직한 방향으로 이격되어 배치될 수 있다.
일 실시예에서, 상기 전류 드라이버들 각각은 대응되는 상기 제 1 컨덕터 라인 어레이의 상기 도선들 및 상기 제 2 컨덕터 라인 어레이의 상기 도선들 전부 또는 일부에 전류를 공급할 수 있다.
일 실시예에서, 상기 제 1 방향 및 제 2 방향은 서로 수직일 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀에 대한 외부 자기장의 영향을 제어할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀에 데이터를 기입할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 더욱 구체적으로 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나의 메모리 블록을 더욱 구체적으로 보여준다.
도 5는 도 4의 메모리 셀(MC)의 일 실시예를 보여준다.
도 6a 및 도 6b는 기입된 데이터에 따른 MTJ 소자의 자화 방향을 보여주는 불록도이다.
도 7은 STT-MRAM의 쓰기 동작을 나타내는 블록도이다.
도 8 내지 도 10은 도 2의 메모리 셀 어레이 및 컨덕터 라인 어레이를 설명하기 위한 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 반도체 메모리 장치를 보여주는 블록도이다.
도 13은 도 12의 메모리 셀 어레이를 구성하는 메모리 셀의 일 실시예를 보여준다.
도 14 및 도 15는 도 12의 메모리 셀 어레이, 제 1 컨덕터 라인 어레이 및 제 2 컨덕터 라인 어레이를 설명하기 위한 평면도이다.
도 16은 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 17은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 장착된 정보 처리 시스템의 일 예를 보여주는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 보여주는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명은 가변 저항 메모리를 포함하는 반도체 메모리 장치에 관한 것이다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 메모리 컨트롤러(110) 및 반도체 메모리 장치(120)를 포함한다. 반도체 메모리 장치(120)는 가변 저항 메모리를 포함할 수 있다. 반도체 메모리 장치(120)는 예를 들어, MRAM 일 수 있으며, 이에 한정되는 것은 아니다.
도 1에서는, 메모리 시스템(100)이 외부 자기장의 자기장 영역에 위치하는 경우가 도시된다. 자기장 영역은 자기장에 의한 영향이 가해질 수 있는 물리적인 공간으로 이해될 수 있다. 예를 들어, 반도체 메모리 장치(120)의 메모리 셀 어레이(121)는 외부 자기장의 자기장 영역에 위치할 수 있고, 따라서 외부 자기장에 의해 영향을 받을 수 있다. 이하에서는, 이러한 외부 자기장의 영향을 제어할 수 있는 본 발명의 일 실시예에 따른 반도체 메모리 장치(120) 및 메모리 시스템(100)이 설명될 것이다.
계속해서 도 1을 참조하면, 메모리 컨트롤러(110)는 호스트(미도시) 및 반도체 메모리 장치(120)와 전기적으로 연결된다. 메모리 컨트롤러(110)는 호스트의 요청에 응답하여 반도체 메모리 장치(120)에 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(110)는 호스트로부터 쓰기 데이터를 수신하고, 수신된 쓰기 데이터를 반도체 메모리 장치(120)에 전달한다. 또한, 메모리 컨트롤러(110)는 반도체 메모리 장치(120)로부터 독출된 데이터를 수신하고, 독출된 데이터를 호스트로 전달한다.
반도체 메모리 장치(120)는 메모리 셀 어레이(121) 및 컨덕터 라인 어레이(122)를 포함한다.
메모리 셀 어레이(121)는 복수의 워드 라인들 및 비트 라인들과, 워드 라인들 및 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 동일한 소자를 이용하거나, 이종의 소자를 이용하여 구현될 수 있다. 예를 들어, 복수의 메모리 셀들은 모두 가변 저항 소자(variable resistance memory, VR)를 사용하여 구현될 수 있다. 또한, 복수의 메모리 셀들 중 일부의 메모리 셀들은 가변 저항 소자를 이용하여 구현되고, 다른 일부의 메모리 셀들은 플래시 메모리 셀로 구현될 수 있다. 메모리 셀들이 가변 저항 소자를 이용하여 구현되는 경우, 외부 자기장에 의해 가변 저항 소자의 저항값이 변할 수 있다. 이는 메모리 셀들에 기입된 데이터의 변화를 의미한다.
컨덕터 라인 어레이(122)는 메모리 셀 어레이(121)에 대해 보상 자기장을 생성한다. 즉, 컨덕터 라인 어레이(122)는 메모리 셀 어레이(121)에 대한 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성한다. 예를 들어, 보상 자기장은 외부 자기장과 크기는 같고, 방향은 반대인 자기장을 의미할 수 있다. 이를 위해, 컨덕터 라인 어레이(122)는 전류 통로를 형성하는 도선들을 포함할 수 있다. 한편, 보상 자기장의 크기 및 방향은 이에 한정되는 것은 아니며, 메모리 셀 어레이(121)에 대한 외부 자기장의 영향을 제어할 수 있는 크기 및 방향의 범위까지 모두 포함하는 것으로 이해되어야 할 것이다.
컨덕터 라인 어레이(122)는 메모리 셀 어레이(121) 위에 배치될 수 있다. 구체적으로, 컨덕터 라인 어레이(122)는 메모리 셀 어레이(121)의 기판에 수직한 방향으로 이격되어 배치될 수 있다. 컨덕터 라인 어레이(122)는 메모리 셀 어레이(121)와 평행하게 배치될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)의 반도체 메모리 장치(120)는 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성할 수 있다. 따라서, 반도체 메모리 장치(120)의 메모리 셀 어레이(121)에 대한 외부 자기장의 영향을 줄일 수 있다. 이는 반도체 메모리 장치(120)의 신뢰성 향상으로 이어질 수 있다.
도 2는 도 1의 반도체 메모리 장치를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(120)는 메모리 셀 어레이(121), 컨덕터 라인 어레이(122), 자기장 센서(123), 보상 자기장 생성 제어부(124), 전류 드라이버(125), 커맨드 디코더(126), 어드레스 버퍼(127), 로우 디코더(128), 컬럼 디코더(129), 쓰기 드라이버(130) 및 감지 증폭기(131)를 포함한다.
도 1을 참조하여 설명된 메모리 셀 어레이(121) 및 컨덕터 라인 어레이(122)는 중복을 피하기 위해 간략하게 설명될 것이다.
메모리 셀 어레이(121)는 가변 저항 소자(VR)를 사용하여 구현되는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(121)의 메모리 셀들은 STT-MRAM(Spin Transfer Resistive Random Access Memory)으로 구현될 수 있다. 메모리 셀들이 STT-MRAM으로 구현되는 경우, 각 메모리 셀은 자성 물질을 갖는 자기 터널 접합 소자(Magnetic Tunnel Junction, MTJ)를 포함할 수 있다. 메모리 셀 어레이(121) 및 메모리 셀들의 구체적인 구현 예들은 이하의 도 4 내지 도 7을 참조하여 더욱 상세히 설명될 것이다.
컨덕터 라인 어레이(122)는 메모리 셀 어레이(121)에 대한 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성한다. 이를 위해, 컨덕터 라인 어레이(122)는 보상 자기장을 생성하기 위한 전류 통로를 형성하는 도선들을 포함한다.
자기장 센서(123)는 외부 자기장을 감지한다. 구체적으로, 자기장 센서(123)는 외부 자기장을 감지하고, 감지된 외부 자기장에 대한 외부 자기장 정보를 생성한다. 외부 자기장 정보는 외부 자기장의 방향 및 크기 정보를 포함할 수 있다.
보상 자기장 생성 제어부(124)는 자기장 센서(123)로부터 외부 자기장 정보를 전달받는다. 보상 자기장 생성 제어부(124)는 전달받은 외부 자기장 정보를 이용하여 보상 자기장 정보를 생성한다. 보상 자기장 생성 제어부(124)는 생성된 보상 자기장 정보를 기초로 전류 드라이버(125)를 제어한다. 보상 자기장 정보는 생성될 보상 자기장의 크기 및 방향 정보를 포함할 수 있다. 예를 들어, 보상 자기장의 크기 정보는 보상 자기장의 크기가 외부 자기장의 크기와 같도록 설정될 수 있다. 보상 자기장의 방향 정보는 보상 자기장의 방향이 외부 자기장의 방향과 반대가 되도록 설정될 수 있다.
전류 드라이버(125)는 보상 자기장 생성 제어부(124)의 제어에 따라 컨덕터 라인 어레이(122)에 전류를 공급한다. 구체적으로, 전류 드라이버(125)는 컨덕터 라인 어레이(122)의 도선들 전부 또는 부분에 전류를 제공할 수 있다. 예를 들어, 전류 드라이버(125)는 보상 자기장의 크기 정보에 기초하여 보상 자기장 생성에 필요한 전류를 컨덕터 라인 어레이(122)에 공급한다. 또한, 전류 드라이버(125)는 보상 자기장의 방향 정보에 기초하여 보상 자기장 생성에 필요한 전류를 컨덕터 라인 어레이(122)의 도선들에 공급한다.
커맨드 디코더(126)는 메모리 컨트롤러(110)로부터 수신되는 제반 신호들(예를 들면, 칩 선택 신호 (Chip Select; /CS), 로우 어드레스 스트로브 (Row Address Strobe; /RAS), 컬럼 어드레스 스트로브(Column Address Strobe; /CAS), 라이트 인에이블 신호(Write Enable; /WE) 및 클록 인에이블 신호(Clock Enable; CKE))을 디코딩 한다. 커맨드 디코더(126)는 디코딩이 완료되면, 반도체 메모리 장치(120)가 메모리 컨트롤러(110)의 명령을 수행하도록 제어한다.
또한, 커맨드 디코더(126)는 메모리 컨트롤러(110)로부터 수신되는 블록 소거(BLK erase) 신호, 칩 소거(Chip erase) 신호 및 랜덤 소거(Random erase) 신호를 디코딩하여 보상 자기장 생성 제어부(124)가 메모리 컨트롤러(110)의 명령을 수행하도록 제어한다. 이는 이하의 도 8 내지 도 10을 참조하여 더욱 상세하게 설명될 것이다.
어드레스 버퍼(127)는 메모리 컨트롤러(110)에서 수신된 어드레스 신호(ADDR)를 저장한다. 이후, 어드레스 버퍼(127)는 로우 어드레스는 로우 디코더(128)에 전달하고, 컬럼 어드레스는 컬럼 디코더(129)에 전달한다.
로우 디코더(128) 및 컬럼 디코더(129)는 각각 MOS 트랜지스터 기반의 다수의 스위치들을 포함한다. 로우 디코더(128)는 로우 어드레스에 응답하여 워드라인(WL)을 선택하며, 컬럼 디코더(129)는 컬럼 어드레스에 응답하여 비트라인(BL)을 선택한다.
쓰기 드라이버(130)는 쓰기 동작 시에 쓰기 요청된 데이터에 대응하는 쓰기 전류(write current)를 비트 라인을 통해 메모리 셀 어레이(121)에 제공한다. 또한, 쓰기 드라이버(130)는 읽기 동작 시에 비트 라인을 통해 읽기 전류(read current)를 메모리 셀 어레이(121)에 제공한다.
감지 증폭기(131)는 읽기 동작 시에 비트 라인을 통하여 데이터 전압을 수신하고, 수신된 데이터 전압을 증폭한다. 이를 위하여, 감지 증폭기(131)는 데이터 전압을 센싱 및 증폭하기 위한 복수의 센싱 앰프 회로들을 포함하도록 구현될 수 있다. 예를 들어, 각각의 센싱 엠프 회로는 데이터 전압과 기준 전압(reference voltage)을 비교하고, 비교 결과를 디지털 레벨의 데이터 신호로 출력하도록 구현될 수 있다.
도 3은 도 2의 메모리 셀 어레이를 더욱 구체적으로 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(121)는 복수의 메모리 블록(BLK0~BLKn-1; n≥2, n은 자연수)을 포함한다. 메모리 블록들(BLK0~BLKn-1) 각각은 복수의 메모리 셀들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 각각의 메모리 블록(BLK0~BLKn-1)에 대해 데이터 기입이 가능하다. 이는 이하의, 도 8 내지 도 10을 참조하여 상세히 설명될 것이다.
도 4는 도 3의 메모리 블록들 중 하나의 메모리 블록을 더욱 구체적으로 보여준다.
도 4에서는 설명의 편의를 위해, 메모리 블록(BLKi)은 4개의 비트 라인들(BL1~BL4)에 연결되는 것으로 가정된다.
도 4를 참조하면, 메모리 블록(BLKi)은 복수의 메모리 셀(MC)들을 포함한다. 각 메모리 셀(MC)은 가변 저항 소자(VR)와 셀 트랜지스터(CT)를 포함한다.
가변 저항 소자(VR)는 제공되는 전류(또는 전압)의 크기 및 방향에 따라 저항값이 가변 된다. 또한, 가변 저항 소자(VR)는 전류(또는 전압)가 차단되어도, 저항값을 그대로 유지한다. 즉, 가변 저항 소자(VR)는 불휘발성의 특성을 갖는다.
도 2를 참조하여 설명한 바와 같이, 메모리 셀(MC)은 예를 들어, STT-MRAM(Spin transfer torque magneto resistive random access memory)을 이용하여 구현될 수 있다. 이 경우, 자기 터널 접합 소자(MTJ)가 가변 저항 소자로 이용될 수 있다. 다른 예로, 가변 저항 소자(VR)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물질(Complex Metal Oxide)의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)을 이용하여 구현될 수 있다. 이하에서는, 자기 터널 접합 소자(MTJ)가 가변 저항 소자로 이용되는 것으로 가정된다.
셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결된다. 셀 트랜지스터(CT)는 워드 라인(WL)을 통하여 제공되는 신호에 의하여 스위칭 된다. 셀 트랜지스터(CT)의 드레인(drain)은 자기 터널 접합 소자(MTJ)에 연결되며, 셀 트랜지스터(CT)의 소스(source)는 소스 라인(SL)에 연결된다. 예를 들어, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소스들은 모두 동일한 소스 라인에 연결될 수 있다. 다른 예로, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소스들은 각각 상이한 소스 라인들에 연결될 수 있다.
도 5는 도 4의 메모리 셀(MC)의 일 실시예를 보여준다.
도 5에서는 컨덕터 라인 어레이(122)의 도선들이 메모리 셀 어레이(121)의 워드 라인들에 나란하게 배치되는 경우로 가정된다. 하지만, 컨덕터 라인 어레이(122)의 도선들의 배치는 이에 한정되지 않으며, 메모리 셀 어레이(121)의 비트 라인들에 나란하게 배치될 수도 있다.
도 5를 참조하면, 메모리 셀(MC)은 자기 터널 접합 소자(MTJ, 11~13) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(예를 들어, 제 1 워드 라인(WL0))에 연결되고, 셀 트랜지스터(CT)의 일 전극은 자기 터널 접합 소자(MTJ)를 통해 비트 라인(예를 들어, 제 1 비트 라인(BL0))에 연결된다. 셀 트랜지스터(CT)의 다른 전극은 소스 라인(예를 들어, 제 1 소스 라인(SL0))에 연결된다.
자기 터널 접합 소자는 고정층(Pinned layer, 13)과 자유층(Free layer, 11) 및 이들 사이에 터널층(12)을 포함할 수 있다. 고정층(13)의 자화 방향은 고정되어 있으며, 자유층(11)의 자화 방향은 조건에 따라 고정층(13)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
자유층(11)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(21)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(11)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(11)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널층(12)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널층(12)은 비자성 물질을 포함할 수 있다. 일 예로 터널층(12)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(13)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(13)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(13)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
STT-MRAM의 읽기 동작을 수행하기 위해서는, 워드 라인(WL0)에 로직 하이의 전압을 제공하여 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL0)으로부터 소스 라인(SL0) 방향으로 읽기 전류(read current)를 제공하여, 측정되는 저항값에 따라 자기 터널 접합 소자에 저장된 데이터를 판별할 수 있다.
STT-MRAM의 쓰기 동작을 수행하기 위해서는, 워드 라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL0)과 소스 라인(SL0) 사이에 쓰기 전류를 제공한다.
한편, 컨덕터 라인 어레이(122, 도 4 참조)의 도선(CL1_0)은 비트 라인(예를 들어, 제 1 비트 라인(BL0)) 위에 배치된다. 도선(CL1_0)은 비트 라인(BL0)으로부터 이격되어 배치될 수 있다. 또한, 일 측면에서 도선(CL1_0)은 자기 터널 접합 소자의 자유층(11)의 자화 방향과 수직이 되도록 배치될 수 있다. 따라서, 도선(CL1_0)에 전류가 흐르는 경우 생성되는 보상 자기장은 자유층(11)의 자화 방향에 대한 외부 자기장의 영향을 제어할 수 있다.
예를 들어, 외부 자기장이 ①과 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL1_0)의 b 에서 a 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 또한, 외부 자기장이 ②와 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL1_0)의 a 에서 b 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 즉, 보상 자기장은 자유층(11)에 자화 방향에 영향을 주는 외부 자기장의 방향과 반대가 되도록 생성될 것이다.
도 6a 및 도 6b는 기입된 데이터에 따른 자기 터널 접합 소자의 자화 방향을 보여주는 블록도이다.
자기 터널 접합 소자(MTJ)의 저항값은 자유층(11)의 자화 방향에 따라 달라진다. 자기 터널 접합 소자에 읽기 전류(I)를 제공하면, 자기 터널 접합 소자의 저항값에 따른 데이터 전압이 출력된다. 읽기 전류(I)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 일반적으로 읽기 전류(I)에 의해 자유층(11)의 자화 방향이 변화되지 않는다.
도 6a을 참조하면, 자기 터널 접합 소자에서 자유층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 자기 터널 접합 소자는 낮은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '0'을 독출할 수 있다.
도 6b를 참조하면, 자기 터널 접합 소자는 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 이 경우, 상기 자기 터널 접합 소자는 높은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '1'을 독출 할 수 있다.
도 6a 및 도 6b에서는, 자기 터널 접합 소자의 자유층(11)과 고정층(13)을 수평 자기 소자로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시 예로서, 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.
도 7은 STT-MRAM의 쓰기 동작을 나타내는 블록도이다.
도 7을 참조하면, 자기 터널 접합 소자를 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제 1 쓰기 전류(WC1)가 제공되면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(11)에 토크(torque)를 인가한다. 이로 인해, 자유층(11)은 고정층(13)과 평행(Parallel)하게 자화된다. 즉, 자유층(11)과 고정층(13)이 평행하게 자화되는 경우, 메모리 셀에는 예를 들어, 데이터 '0'이 기입된 것으로 이해될 수 있다.
제 2 쓰기 전류(WC2)가 제공되면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유층(11)으로 토크를 제공한다. 이로 인해, 자유층(11)은 고정층(13)과 반 평행(Anti Parallel)하게 자화된다. 즉, 자기 터널 접합 소자에서 자유층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다. 즉, 자유층(11)과 고정층(13)이 반 평행하게 자화되는 경우, 메모리 셀에는 예를 들어, 데이터 '1'이 기입된 것으로 이해될 수 있다. 메모리 셀에 데이터 '1'이 기입되는 것은 불휘발성 메모리의 관점에서 데이터 소거 개념으로 이해될 수 있다.
한편, 자유층(11)의 자화 방향은 외부 자기장에 의해서도 변할 수 있다. 외부 자기장에 의한 자유층(11)의 자화 방향 변화는 데이터 쓰기/읽기 에러의 원인이 될 수 있다. 하지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성함으로써 예기치 못한 자유층(11)의 자화 방향 변화를 방지할 수 있다.
도 8 내지 도 10은 도 2의 메모리 셀 어레이 및 컨덕터 라인 어레이를 설명하기 위한 평면도이다. 도 8 내지 도 10에서는 도선들(CL1_0~CL1_n-1)이 메모리 셀 어레이(121)의 워드 라인과 나란하게 배치되는 것으로 가정된다.
먼저, 도 8을 참조하면, 컨덕터 라인 어레이(122)는 도선들(CL1_0~CL1_n-1)을 포함한다. 도선들(CL1_0~CL1_n-1)의 수는 설계에 따라 달라질 수 있다. 예를 들어, 도선들(CL1_0~CL1_n-1)의 수는 메모리 블록의 수와 동일할 수 있다. 즉, 컨덕터 라인 어레이(122)의 도선들(CL1_0~CL1_n-1)은 메모리 셀 어레이(121)의 메모리 블록들(BLK0~BLKn-1) 각각에 하나씩 매칭될 수 있다.
도 2를 참조하여 설명한 바와 같이, 커맨드 디코더(126)는 메모리 컨트롤러(110)로부터 수신되는 블록 소거(BLK erase) 신호, 칩 소거(Chip erase) 신호 및 랜덤 소거(Random erase) 신호를 디코딩하여 보상 자기장 생성 제어부(124)가 메모리 컨트롤러(110)의 명령을 수행하도록 제어한다.
블록 소거 신호는 특정 메모리 블록(BLKi, 도 4 참조)에 포함된 메모리 셀들의 자유층 및 고정층이 반 평행하게 자화되도록 제어하는 신호를 의미한다.
칩 소거 신호는 메모리 셀 어레이(121)에 포함된 모든 메모리 셀들의 자유층 및 고정층이 반 평행하게 자화되도록 제어하는 신호를 의미한다.
랜덤 소거 신호는 메모리 셀 어레이(121)에 포함된 메모리 셀들 가운데 랜덤하게 선택되는 메모리 셀들의 자유층 및 고정층이 반 평행하게 자화되도록 제어하는 신호를 의미한다.
구체적으로, 보상 자기장 생성 제어부(124)는 커맨드 디코더(126)의 제어에 따라 도선들(CL1_0~CL1_n-1) 가운데 특정 메모리 블록(예를 들어, BLK2)에 매칭되는 도선(예를 들어, CL1_2)에만 전류가 흐르도록 전류 드라이버(125, 도 2 참조)를 제어할 수 있다. 또한, 특정 메모리 블록은 복수 개 일 수 있으며, 보상 자기장 생성 제어부(124)는 특정 메모리 블록들에 매칭되는 복수 개의 도선들에 전류가 흐르도록 전류 드라이버(125, 도 2 참조)를 제어할 수 있다. 전류가 흐르는 도선(예를 들어, CL1_2)은 보상 자기장을 생성할 것이다. 도선에 흐르는 전류의 레벨은 예를 들어, 자유층의 자화 방향에 대한 쓰기 전류(도 7 참조)의 영향을 무시할 수 있을 정도의 보상 자기장을 생성할 수 있도록 설정될 수 있다.
한편, 도선(예를 들어, CL1_2)에 흐르는 전류의 방향에 따라 보상 자기장의 방향이 결정되고, 생성된 보상 자기장에 의해 특정 메모리 블록(예를 들어, BLK2)에 포함된 메모리 셀들의 자유층의 자화 방향이 결정될 것이다. 예를 들어, 보상 자기장의 방향이 자유층과 고정층이 반 평행하게 자화되도록 생성되는 경우, 특정 메모리 블록의 메모리 셀들에는 데이터 '1'이 기입된 것으로 이해될 수 있다.
따라서, 이러한 스킴을 통해 본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀 어레이(121)의 특정 메모리 블록에 포함된 메모리 셀들에만 데이터를 기입할 수 있다. 나아가, 본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀 어레이(121)의 모든 메모리 셀들에 데이터를 기입할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀 어레이(121)의 메모리 셀들에 랜덤하게 데이터를 기입할 수 있다.
도 9 및 도 10을 참조하면, 도 8과 비교하여 메모리 셀 어레이(121)가 더욱 구체적으로 도시된다. 도 9 및 도 10의 경우, 도 8과의 차이점을 중심으로 설명될 것이다.
도 9를 참조하면, 컨덕터 라인 어레이(122)의 도선들(CL1_0~CL1_n-1) 수는 메모리 셀 어레이(121)의 워드 라인 수와 동일하다. 즉, 도선들(CL1_0~CL1_n-1)은 워드 라인들(WL0~WLn-1)과 1:1로 매칭될 수 있다.
도 10을 참조하면, 컨덕터 라인 어레이(122)의 도선들(CL1_0~CL1_n-1)은 워드 라인들(WL0~WLn-1)과 1:2로 매칭될 수 있다. 하지만, 컨덕터 라인 어레이(122)의 도선들(CL1_0~CL1_n-1)의 수 및 배치는 이에 한정되는 것이 아니며, 도선들(CL1_0~CL1_n-1)과 워드 라인들(WL0~WLn-1)이 1:k(k≥0, k는 실수)의 비율로 배치되는 범위까지 본 발명의 기술적 사상이 확장될 수 있다.
도 9 및 도 10의 경우, 본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀 어레이(121)의 특정 워드 라인에 연결된 메모리 셀들에만 데이터를 기입할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다. 도 11에서는 도 1을 참조하여 설명된 메모리 시스템(100)과의 차이점을 중심으로 설명될 것이다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(200)은 메모리 컨트롤러(210) 및 반도체 메모리 장치(220)를 포함한다. 반도체 메모리 장치(220)는 메모리 셀 어레이(221), 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)를 포함한다.
메모리 컨트롤러(210)는 도 1을 참조하여 설명된 메모리 컨트롤러(110)와 동일할 수 있다. 메모리 셀 어레이(221)는 도 1 내지 도 4를 참조하여 설명된 메모리 셀 어레이(121)와 동일할 수 있다. 따라서, 이하에서는 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)가 중점적으로 설명된다.
제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221)에 대해 보상 자기장을 생성한다. 즉, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221)에 대한 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성한다. 예를 들어, 보상 자기장은 외부 자기장과 크기는 같고, 방향은 반대인 자기장을 의미할 수 있다. 이를 위해, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 전류 통로를 형성하는 도선들을 포함할 수 있다. 한편, 보상 자기장의 크기 및 방향은 이에 한정되는 것은 아니며, 메모리 셀 어레이(221)에 대한 외부 자기장의 영향을 제어할 수 있는 크기 및 방향의 범위까지 모두 포함하는 것으로 이해되어야 할 것이다.
제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 서로 다른 방향을 갖는 보상 자기장을 생성할 수 있다. 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)로부터 생성되는 각각의 보상 자기장은 합성된 보상 자기장을 생성할 수도 있다. 예를 들어, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)가 각각 생성하는 보상 자기장들은 서로 수직한 방향을 가질 수 있다. 이 경우, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)로부터 생성되는 합성된 보상 자기장은 메모리 셀 어레이(221)의 워드 라인과 비트 라인이 교차하는 영역에 대해 대각선 방향을 가질 수 있다.
제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221) 위에 배치될 수 있다. 구체적으로, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221)의 기판에 수직한 방향으로 이격되어 배치될 수 있다. 제 2 컨덕터 라인 어레이(223)는 제 1 컨덕터 라인 어레이(222) 위에 이격되어 배치될 수 있다. 또한, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221)와 평행하게 배치될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 메모리 시스템(200)의 반도체 메모리 장치(220)는 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성할 수 있다. 나아가, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)를 통해 생성되는 합성된 보상 자기장을 이용하여 다양한 방향의 외부 자기장의 영향을 제어할 수 있다. 따라서, 반도체 메모리 장치(220)의 메모리 셀 어레이(221)에 대한 외부 자기장의 영향을 줄일 수 있다. 이는 반도체 메모리 장치(220)의 신뢰성 향상으로 이어질 수 있다.
도 12는 도 11의 반도체 메모리 장치를 보여주는 블록도이다.
도 12에서는 도 2를 참조하여 설명된 반도체 메모리 장치(120)와의 차이점을 중심으로 설명될 것이다.
도 12를 참조하면, 반도체 메모리 장치(220)는 메모리 셀 어레이(221), 제 1 컨덕터 라인 어레이(222), 제 2 컨덕터 라인 어레이(223), 자기장 센서(224), 보상 자기장 생성 제어부(225), 제 1 전류 드라이버(226), 제 2 전류 드라이버(227), 커맨드 디코더(228), 어드레스 버퍼(229), 로우 디코더(230), 컬럼 디코더(231), 쓰기 드라이버(232) 및 감지 증폭기(233)를 포함한다.
메모리 셀 어레이(221), 자기장 센서(224), 커맨드 디코더(228), 어드레스 버퍼(229), 로우 디코더(230), 컬럼 디코더(231), 쓰기 드라이버(232) 및 감지 증폭기(233)에 대한 중복되는 설명은 생략될 것이다(도 2 참조).
제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 메모리 셀 어레이(221)에 대한 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성한다. 이를 위해, 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)는 보상 자기장을 생성하기 위한 전류 통로를 형성하는 도선들을 포함한다. 예를 들어, 제 1 컨덕터 라인 어레이(222)의 도선들과 제 2 컨덕터 라인 어레이(223)의 도선들은 서로 다른 방향(예를 들어, 서로 수직한 방향)으로 배치될 수 있다. 예를 들어, 제 1 컨덕터 라인 어레이(222)의 도선들은 메모리 셀 어레이(221)의 워드 라인들과 나란하게 배치될 수 있다. 제 2 컨덕터 라인 어레이(223)의 도선들은 메모리 셀 어레이(221)의 비트 라인들과 나란하게 배치될 수 있다.
보상 자기장 생성 제어부(225)는 자기장 센서(224)로부터 외부 자기장 정보를 전달받는다. 보상 자기장 생성 제어부(225)는 전달받은 외부 자기장 정보를 이용하여 보상 자기장 정보를 생성한다. 보상 자기장 생성 제어부(225)는 생성된 보상 자기장 정보를 기초로 제 1 전류 드라이버(226) 및 제 2 전류 드라이버(227)를 제어한다. 보상 자기장 생성 제어부(225)는 제 1 전류 드라이버(226) 및 제 2 전류 드라이버(227)를 각각 제어할 수 있다. 예를 들어, 보상 자기장 생성 제어부(225)는 생성된 보상 자기장 정보에 따라 제 1 전류 드라이버(226) 및 제 2 전류 드라이버(227) 가운데 어느 하나만 구동할 수 있다.
보상 자기장 정보는 생성될 보상 자기장의 크기 및 방향 정보를 포함할 수 있다. 예를 들어, 보상 자기장의 크기 정보는 보상 자기장의 크기가 외부 자기장의 크기와 같도록 설정될 수 있다. 보상 자기장의 방향 정보는 보상 자기장의 방향이 외부 자기장의 방향과 반대가 되도록 설정될 수 있다.
제 1 전류 드라이버(226)는 보상 자기장 생성 제어부(225)의 제어에 따라 제 1 컨덕터 라인 어레이(222)에 전류를 공급한다. 제 2 전류 드라이버(227)는 보상 자기장 생성 제어부(225)의 제어에 따라 제 2 컨덕터 라인 어레이(223)에 전류를 공급한다. 구체적으로, 제 1 전류 드라이버(226) 및 제 2 전류 드라이버(227)는 도선들 전부 또는 부분에 전류를 제공할 수 있다.
도 13은 도 12의 메모리 셀 어레이를 구성하는 메모리 셀의 일 실시예를 보여준다. 도 13에서는 도 5를 참조하여 설명된 메모리 셀(MC)과의 차이점을 중심으로 설명될 것이다.
도 13을 참조하면, 메모리 셀(MC)은 자기 터널 접합 소자(MTJ, 11~13) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(예를 들어, 제 1 워드 라인(WL0))에 연결되고, 셀 트랜지스터(CT)의 일 전극은 자기 터널 접합 소자(MTJ)를 통해 비트 라인(예를 들어, 제 1 비트 라인(BL0))에 연결된다. 셀 트랜지스터(CT)의 다른 전극은 소스 라인(예를 들어, 제 1 소스 라인(SL0))에 연결된다.
자기 터널 접합 소자는 고정층(Pinned layer, 13)과 자유층(Free layer, 11) 및 이들 사이에 터널층(12)을 포함할 수 있다. 고정층(13)의 자화 방향은 고정되어 있으며, 자유층(11)의 자화 방향은 조건에 따라 고정층(13)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
제 1 컨덕터 라인 어레이(222, 도 12 참조)의 도선(CL1_0)은 비트 라인(예를 들어, 제 1 비트 라인(BL0)) 위에 배치된다. 도선(CL1_0)은 비트 라인(BL0)으로부터 이격되어 배치될 수 있다. 또한, 일 측면에서 도선(CL1_0)은 자기 터널 접합 소자의 자유층(11)의 자화 방향과 수직이 되도록 배치될 수 있다. 따라서, 도선(CL1_0)에 전류가 흐름으로써 생성되는 보상 자기장은 자유층(11)의 자화 방향에 대한 외부 자기장의 영향을 제어할 수 있다.
제 2 컨덕터 라인 어레이(223, 도 12 참조)의 도선(CL2_0)은 도선(CL1_0) 위에 배치된다. 도선(CL2_0)은 도선(CL1_0)으로부터 이격되어 배치될 수 있다. 또한, 일 측면에서 도선(CL2_0)은 자기 터널 접합 소자의 자유층(11)의 자화 방향과 평행하도록 배치될 수 있다. 따라서, 도선(CL2_0)에 전류가 흐름으로써 생성되는 보상 자기장은 자유층(11)의 자화 방향에 대한 외부 자기장의 영향을 제어할 수 있다.
예를 들어, 외부 자기장이 ①과 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL1_0)의 b 에서 a 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 또한, 외부 자기장이 ②와 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL1_0)의 a 에서 b 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 외부 자기장이 ① 또는 ②와 같은 방향으로 형성되는 경우, 도선(CL2_0)에는 전류가 흐르지 않도록 제어될 수 있다.
또한, 예를 들어, 외부 자기장이 ③과 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL2_0)의 d 에서 c 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 또한, 외부 자기장이 ④와 같은 방향으로 생성되어 자유층(11)의 자화 방향에 영향을 주는 경우, 도선(CL2_0)의 c 에서 d 방향으로 전류를 흐르게 하여 보상 자기장을 생성할 수 있다. 외부 자기장이 ③ 또는 ④와 같은 방향으로 형성되는 경우, 도선(CL1_0)에는 전류가 흐르지 않도록 제어될 수 있다.
즉, 보상 자기장은 자유층(11)에 자화 방향에 영향을 주는 외부 자기장의 방향과 반대가 되도록 생성될 것이다.
도 14 및 도 15는 도 12의 메모리 셀 어레이, 제 1 컨덕터 라인 어레이 및 제 2 컨덕터 라인 어레이를 설명하기 위한 평면도이다. 도 14 및 도 15에서는 도 9 및 도 10과의 차이점을 중심으로 설명될 것이다.
먼저, 도 14를 참조하면, 제 1 컨덕터 라인 어레이(222)의 도선들(CL1_0~CL1_n-1) 수는 메모리 셀 어레이(221)의 워드 라인 수와 동일하다. 즉, 도선들(CL1_0~CL1_n-1)은 워드 라인들(WL0~WLn-1)과 1:1로 매칭될 수 있다. 제 2 컨덕터 라인 어레이(223)의 도선들(CL2_0~CL2_n-1) 수는 메모리 셀 어레이(221)의 비트 라인 수와 동일하다. 즉, 도선들(CL2_0~CL2_n-1)은 비트 라인들(BL0~BLn-1)과 1:1로 매칭될 수 있다.
도 15를 참조하면, 제 1 컨덕터 라인 어레이(222)의 도선들(CL1_0~CL1_n-1)은 워드 라인들(WL0~WLn-1)과 1:2로 매칭될 수 있다. 제 2 컨덕터 라인 어레이(223)의 도선들(CL2_0~CL2_n-1)은 비트 라인들(BL0~BLn-1)과 1:2로 매칭될 수 있다. 하지만, 제 1 컨덕터 라인 어레이(222)의 도선들(CL1_0~CL1_n-1) 및 제 2 컨덕터 라인 어레이(223)의 도선들(CL2_0~CL2_n-1)의 수 및 배치는 이에 한정되는 것이 아니며, 도선들(CL1_0~CL1_n-1) 및 도선들(CL2_0~CL2_n-1)이 각각 워드 라인들(WL0~WLn-1) 및 비트 라인들(BL0~BLn-1)과 1:k(k≥0, k는 실수)의 비율로 배치되는 범위까지 본 발명의 기술적 사상이 확장될 수 있다.
보상 자기장 생성 제어부(225, 도 12 참조)는 커맨드 디코더(228, 도 12 참조)의 제어에 따라 도선들(CL1_0~CL1_n-1, CL2_0~CL2_n-1) 가운데 특정 도선들에만 전류가 흐르도록 제 1 전류 드라이버(226) 및 제 2 전류 드라이버(227)를 제어할 수 있다. 도선에 흐르는 전류의 레벨은 예를 들어, 자유층의 자화 방향에 대한 쓰기 전류(도 7 참조)의 영향을 무시할 수 있을 정도의 보상 자기장을 생성할 수 있도록 설정될 수 있다. 전류가 흐르는 도선들은 보상 자기장을 생성할 것이다. 예를 들어, 도선(CL1_0) 및 도선(CL2_0)에 전류가 흐르는 경우, 메모리 셀 어레이(221)의 워드 라인들 및 비트 라인들이 교차하는 지점에 대해 대각선 방향으로 합성된 보상 자기장이 형성될 수 있다.
또한, 도선들(CL1_0~CL1_n-1, CL2_0~CL2_n-1)에 흐르는 전류의 방향에 따라 보상 자기장의 방향이 결정되고, 생성된 보상 자기장에 의해 특정 워드 라인에 연결된 메모리 셀들 및/또는 특정 셀 스트링에 포함된 메모리 셀들의 자유층의 자화 방향이 결정될 것이다. 예를 들어, 보상 자기장의 방향이 자유층과 고정층이 반 평행하게 자화되도록 생성되는 경우, 특정 메모리 블록의 메모리 셀들에는 데이터 '1'이 기입된 것으로 이해될 수 있다.
따라서, 이러한 스킴을 통해 본 발명의 다른 실시예에 따른 반도체 메모리 장치(220)는 쓰기 전류에 의한 쓰기 동작에 관계없이 메모리 셀 어레이(221)의 특정 워드 라인에 연결된 메모리 셀들 및/또는 특정 셀 스트링에 포함된 메모리 셀들에 데이터를 기입할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(300)은 메모리 컨트롤러(310) 및 반도체 메모리 장치(320)를 포함한다. 반도체 메모리 장치(320)는 메모리 셀 어레이(321), 제 1 컨덕터 라인 어레이(322), 제 2 컨덕터 라인 어레이(323), 자기장 센서(324), 보상 자기장 생성 제어부(325), 제 1 전류 드라이버(326), 제 2 전류 드라이버(327), 제 3 전류 드라이버(328) 및 제 4 전류 드라이버(329)를 포함한다.
메모리 컨트롤러(210)는 도 1을 참조하여 설명된 메모리 컨트롤러(110)와 동일할 수 있다. 메모리 셀 어레이(221)는 도 1 내지 도 4를 참조하여 설명된 메모리 셀 어레이(121)와 동일할 수 있다. 제 1 컨덕터 라인 어레이(322) 및 제 2 컨덕터 라인 어레이(323)는 도 11 및 도 12를 참조하여 설명된 제 1 컨덕터 라인 어레이(222) 및 제 2 컨덕터 라인 어레이(223)와 각각 동일할 수 있다. 따라서, 이하에서는 제 1 전류 드라이버(326), 제 2 전류 드라이버(327), 제 3 전류 드라이버(328) 및 제 4 전류 드라이버(329)가 중점적으로 설명된다.
제 1 컨덕터 라인 어레이(322) 및 제 2 컨덕터 라인 어레이(323)는 메모리 셀 어레이(321)에 대해 보상 자기장을 생성한다. 즉, 제 1 컨덕터 라인 어레이(322) 및 제 2 컨덕터 라인 어레이(323)는 메모리 셀 어레이(321)에 대한 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성한다. 예를 들어, 보상 자기장은 외부 자기장과 크기는 같고, 방향은 반대인 자기장을 의미할 수 있다. 이를 위해, 제 1 컨덕터 라인 어레이(322) 및 제 2 컨덕터 라인 어레이(323)는 전류 통로를 형성하는 도선들을 포함할 수 있다. 예를 들어, 제 1 컨덕터 라인 어레이(322)는 메모리 셀 어레이(321)의 워드 라인들과 나란하게 배치되는 도선들을 포함할 수 있다. 또한, 제 2 컨덕터 라인 어레이(323)는 메모리 셀 어레이(321)의 비트 라인들과 나란하게 배치되는 도선들을 포함할 수 있다.
제 1 전류 드라이버(326), 제 2 전류 드라이버(327), 제 3 전류 드라이버(328) 및 제 4 전류 드라이버(329)는 제 1 컨덕터 라인 어레이(322) 및 제 2 컨덕터 라인 어레이(323)의 도선들에 전류를 흘려줌으로써 보상 자기장을 생성할 수 있다. 이 때, 보상 자기장의 방향은 도선들에 흐르는 전류의 방향에 따라 결정될 것이다.
구체적으로, 제 1 전류 드라이버(326), 제 2 전류 드라이버(327), 제 3 전류 드라이버(328) 및 제 4 전류 드라이버(329)는 보상 자기장 생성 제어부(325)의 제어에 따라 도선들에 전류를 흘려줌으로써 외부 자기장의 방향과 반대되는 방향을 갖는 보상 자기장을 생성할 것이다.
예를 들어, 제 1 전류 드라이버(326)는 제 1 컨덕터 라인 어레이(322)의 도선들에 제 3 전류 드라이버(328) 방향으로 전류를 제공한다. 제 3 전류 드라이버(328)는 제 1 컨덕터 라인 어레이(322)의 도선들에 제 1 전류 드라이버(326) 방향으로 전류를 제공한다.
제 2 전류 드라이버(327)는 제 1 컨덕터 라인 어레이(322)의 도선들에 제 4 전류 드라이버(329) 방향으로 전류를 제공한다. 제 4 전류 드라이버(329)는 제 1 컨덕터 라인 어레이(322)의 도선들에 제 2 전류 드라이버(326) 방향으로 전류를 제공한다.
도 17은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다. 이하에서는 도 17의 반도체 메모리 장치(420)와 도 1 및 도 2를 참조하여 설명된 반도체 메모리 장치(120)의 차이점이 중점적으로 설명될 것이다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 메모리 시스템(400)은 메모리 컨트롤러(410) 및 반도체 메모리 장치(420)를 포함한다. 반도체 메모리 장치(420)는 메모리 셀 어레이(421), 컨덕터 라인 어레이(422) 및 보상 자기장 생성 제어부(423)를 포함한다.
본 실시예에서, 자기장 센서(430)는 반도체 메모리 장치(420) 외부에 배치될 수 있다. 즉, 자기장 센서(430)는 외부 자기장을 감지하여, 외부 자기장 정보를 반도체 메모리 장치(420)의 보상 자기장 생성 제어부(423)로 전달할 것이다.
한편, 자기장 센서(430)는 메모리 컨트롤러(410)에 온칩(on-chip) 형태로 구현될 수 있다. 이 경우, 메모리 시스템(400)의 구조는 더욱 간소화될 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 장착된 컴퓨터 시스템의 일 예를 보여주는 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(1000)에 메모리 시스템(1100)이 장착될 수 있다. 컴퓨터 시스템(1000)은 시스템 버스(1600)에 전기적으로 연결되는 MRAM 메모리 시스템(1100), 모뎀(1200), 유저 인터페이스(1300), RAM(1400) 및 중앙 처리장치(1500)를 구비할 수 있다.
MRAM 메모리 시스템(1100)은 메모리 컨트롤러(1110)와 반도체 메모리 장치(1120)를 포함할 수 있다. 반도체 메모리 장치(1120)에는 중앙 처리 장치(1500)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
반도체 메모리 장치(1120)나 RAM(1400) 중 적어도 하나는 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(1000)에 요구되는 대용량의 데이터를 저장하기 위한 반도체 메모리 장치(1120)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(1400) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도면에는 도시되지 않았으나, 컴퓨터 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, MRAM 메모리 시스템(1100)은 도 1, 도 11, 도 16 및 도 17을 참조하여 설명된 메모리 시스템들 가운데 어느 하나일 수 있다. 따라서, 반도체 메모리 장치(1120)는 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성할 수 있다. 따라서, 반도체 메모리 장치(1120)의 메모리 셀 어레이에 대한 외부 자기장의 영향을 줄일 수 있다. 이는 컴퓨터 시스템(1000)의 신뢰성 향상으로 이어질 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 장착된 컴퓨터 시스템의 다른 예를 보여주는 블록도이다.
도 19를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(2000)에 STT-MRAM셀을 포함하는 반도체 메모리 장치(2100)가 장착될 수 있다. 컴퓨터 시스템(2000)은 시스템 버스(2400)에 전기적으로 연결되는 STT-MRAM셀을 포함하는 반도체 메모리 장치(2100), 유저 인터페이스(2200) 및 중앙 처리장치(2300)를 구비할 수 있다.
STT-MRAM은 DRAM의 저비용 및 고 용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시 예에 따른 MRAM 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 단순해질 수 있다.
또한, 반도체 메모리 장치(2100)은 도 1, 도 11, 도 16 및 도 17을 참조하여 설명된 반도체 메모리 장치들 가운데 어느 하나일 수 있다. 따라서, 반도체 메모리 장치(1120)는 외부 자기장의 영향을 제어할 수 있는 보상 자기장을 생성할 수 있다. 따라서, 반도체 메모리 장치(1120)의 메모리 셀 어레이에 대한 외부 자기장의 영향을 줄일 수 있다. 이는 컴퓨터 시스템(1000)의 신뢰성 향상으로 이어질 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 시스템 126: 커맨드 디코더
110: 메모리 컨트롤러 127: 어드레스 버퍼
120: 반도체 메모리 장치 128: 로우 디코더
121: 메모리 셀 어레이 129: 컬럼 디코더
122: 컨덕터 라인 어레이 130: 쓰기 드라이버
123: 자기장 센서 131: 감지 증폭기
124: 보상 자기장 생성 제어부 125: 전류 드라이버
222: 제 1 컨덕터 라인 어레이 226: 제 1 전류 드라이버
223: 제 2 컨덕터 라인 어레이 227: 제 2 전류 드라이버
1000: 컴퓨터 시스템 328: 제 3 전류 드라이버
1100: 메모리 시스템 329: 제 4 전류 드라이버
1200: 모뎀
1300: 사용자 인터페이스
1400: RAM
1500: CPU

Claims (10)

  1. 가변 저항 소자를 갖는 메모리 셀들이 워드 라인들 및 비트 라인들의 교차 영역에 배치되는 메모리 셀 어레이;
    전류 통로를 형성하는 도선들을 포함하고, 상기 메모리 셀 어레이에 대해 보상 자기장을 생성하는 컨덕터 라인 어레이;
    상기 도선들에 전류를 공급하는 전류 드라이버;
    외부 자기장을 감지하고 외부 자기장 정보를 생성하는 자기장 센서; 및
    상기 외부 자기장 정보를 기초로 보상 자기장 정보를 생성하고, 상기 보상 자기장 정보를 이용하여 상기 전류 드라이버를 제어하는 보상 자기장 생성 제어부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 컨덕터 라인 어레이는 상기 메모리 셀 어레이의 기판에 수직한 방향으로 이격되어 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 컨덕터 라인 어레이의 상기 도선들은 상기 워드 라인들 또는 비트 라인들에 나란하게 배치되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 도선들은 상기 워드 라인들 또는 비트 라인들과 1:n(n≥0, n은 실수)의 비율로 배치되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 가변 저항 소자는 자화 방향이 가변적인 자유층; 및
    자화 방향이 고정된 고정층을 포함하고,
    상기 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 수직 또는 수평이 되도록 배치되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 메모리 블록으로 구성되고,
    상기 컨덕터 라인 어레이의 상기 도선들은 상기 복수의 메모리 블록에 각각 매칭되도록 배치되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전류 드라이버는 상기 도선들 전부 또는 일부에 전류를 공급하는 반도체 메모리 장치.
  8. 가변 저항 소자를 갖는 메모리 셀들이 워드 라인들 및 비트 라인들의 교차 영역에 배치되는 메모리 셀 어레이;
    제 1 방향으로 배열되는 도선들을 갖는 제 1 컨덕터 라인 어레이;
    제 2 방향으로 배열되는 도선들을 갖는 제 2 컨덕터 라인 어레이;
    상기 보상 자기장 정보에 기초하여 상기 제 1 컨덕터 라인 어레이 및 제 2 컨덕터 라인 어레이의 도선들에 각각 전류를 공급하는 전류 드라이버들;
    외부 자기장을 감지하고 외부 자기장 정보를 생성하는 자기장 센서; 및
    상기 외부 자기장 정보를 기초로 보상 자기장 정보를 생성하고, 상기 보상 자기장 정보를 이용하여 상기 전류 드라이버들을 제어하는 보상 자기장 생성 제어부를 포함하고, 상기 제 1 방향 및 제 2 방향은 서로 다른 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 가변 저항 소자는 자화 방향이 가변적인 자유층; 및
    자화 방향이 고정된 고정층을 포함하고,
    상기 제 1 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 수직이 되도록 배치되고,
    상기 제 2 컨덕터 라인 어레이의 상기 도선들은 상기 자유층의 자화 방향과 평행하도록 배치되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 컨덕터 라인 어레이 및 상기 제 2 컨덕터 라인 어레이는 상기 메모리 셀 어레이의 기판에 수직한 방향으로 이격되어 배치되는 반도체 메모리 장치.
KR1020120087836A 2012-08-10 2012-08-10 가변 저항 메모리를 포함하는 반도체 메모리 장치 KR20140021781A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120087836A KR20140021781A (ko) 2012-08-10 2012-08-10 가변 저항 메모리를 포함하는 반도체 메모리 장치
US13/954,161 US9311981B2 (en) 2012-08-10 2013-07-30 Semiconductor memory device having variable resistance memory and operating method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120087836A KR20140021781A (ko) 2012-08-10 2012-08-10 가변 저항 메모리를 포함하는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20140021781A true KR20140021781A (ko) 2014-02-20

Family

ID=50066081

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120087836A KR20140021781A (ko) 2012-08-10 2012-08-10 가변 저항 메모리를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US9311981B2 (ko)
KR (1) KR20140021781A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922254B2 (en) * 2013-01-29 2014-12-30 Macronix International Co., Ltd. Drive circuitry compensated for manufacturing and environmental variation
WO2015129056A1 (en) * 2014-02-28 2015-09-03 Keisuke Nakatsuka Magnetoresistive memory device
US9444462B2 (en) 2014-08-13 2016-09-13 Macronix International Co., Ltd. Stabilization of output timing delay
US9419596B2 (en) 2014-09-05 2016-08-16 Macronix International Co., Ltd. Sense amplifier with improved margin
KR102235609B1 (ko) 2014-12-08 2021-04-02 삼성전자주식회사 Mram 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치
US11621026B2 (en) * 2020-12-01 2023-04-04 International Business Machines Corporation Write driver with magnetic field compensation
US20230207045A1 (en) * 2021-12-29 2023-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. External magnetic field detection for mram device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10053965A1 (de) 2000-10-31 2002-06-20 Infineon Technologies Ag Verfahren zur Verhinderung unerwünschter Programmierungen in einer MRAM-Anordnung
US6747301B1 (en) * 2002-02-06 2004-06-08 Western Digital (Fremont), Inc. Spin dependent tunneling barriers formed with a magnetic alloy
KR100564866B1 (ko) 2002-03-22 2006-03-28 아사히 가세이 일렉트로닉스 가부시끼가이샤 각도 검출 장치 및 각도 검출 시스템
US7411814B2 (en) 2002-10-03 2008-08-12 Koninklijke Philips Electronics N.V. Programmable magnetic memory device FP-MRAM
US7190611B2 (en) * 2003-01-07 2007-03-13 Grandis, Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization
US6999339B2 (en) 2003-04-22 2006-02-14 Micron Technology, Inc. Integrated circuit including sensor to sense environmental data, method of compensating an MRAM integrated circuit for the effects of an external magnetic field, MRAM integrated circuit, and method of testing
CN100541653C (zh) 2003-09-02 2009-09-16 Nxp股份有限公司 用于包括磁敏材料的电路的有源屏蔽
CN1886801B (zh) * 2003-11-24 2010-05-26 Nxp股份有限公司 用于在磁阻存储器件编程期间进行有源场补偿的方法和装置
US7382642B2 (en) 2003-11-24 2008-06-03 Nxp B.V. Method and device for preventing erroneous programming of a magnetoresistive memory element
US20080080232A1 (en) * 2006-09-28 2008-04-03 Andre Sturm Active write current adjustment for magneto-resistive random access memory
KR20100054357A (ko) 2008-11-14 2010-05-25 엘지이노텍 주식회사 자기 센서를 이용한 검체의 신호검출 시스템

Also Published As

Publication number Publication date
US9311981B2 (en) 2016-04-12
US20140043892A1 (en) 2014-02-13

Similar Documents

Publication Publication Date Title
US9620191B2 (en) Memory device and memory system including the same
US9147500B2 (en) Semiconductor memory device having resistive memory cells and method of testing the same
KR101997079B1 (ko) 가변 저항 메모리를 포함하는 저장 장치 및 그것의 동작 방법
US10157655B2 (en) Memory device
US9552861B2 (en) Resistance change memory
US20160147599A1 (en) Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements
US10224086B2 (en) Memory device with temperature-dependent reading of a reference cell
US9672885B2 (en) MRAM word line power control scheme
US9311981B2 (en) Semiconductor memory device having variable resistance memory and operating method
KR20150144037A (ko) 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
US20140016397A1 (en) Nonvolatile memory device and write method thereof
JP2013257932A (ja) ソースライン電圧発生器を含む磁気抵抗メモリ装置及びこれを備えたメモリシステム
US11139012B2 (en) Resistive memory device having read currents for a memory cell and a reference cell in opposite directions
US20160078915A1 (en) Resistance change memory
JP2006127672A (ja) 半導体メモリの読み出し回路
KR20150016797A (ko) 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이
KR20140026889A (ko) 선택적으로 리프레쉬를 수행하는 저항성 메모리 장치 및 저항성 메모리장치의 리프레쉬 방법
JP2006302495A (ja) Ｍｒａｍメモリセルおよびｍｒａｍメモリデバイス
KR20170133072A (ko) 저항성 메모리 장치 및 이를 포함하는 집적 회로
US10020040B2 (en) Semiconductor memory device
TWI537947B (zh) 磁阻記憶體裝置
US20210027823A1 (en) Magnetic junction memory device and writing method thereof
KR102666047B1 (ko) 비휘발성 메모리 장치
JP6557488B2 (ja) 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法
JP2009170069A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid