JP2009170069A

JP2009170069A - 半導体装置

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Publication number: JP2009170069A
Application number: JP2008010457A
Authority: JP
Inventors: Tomoya Kawagoe; 知也河越
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-01-21
Filing date: 2008-01-21
Publication date: 2009-07-30
Anticipated expiration: 2028-01-21
Also published as: JP5140855B2

Abstract

【課題】記憶素子の電気抵抗値を正確に測定し、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１端子および第２端子を有する記憶素子Ｓと、記憶素子Ｓの第１端子に結合された電流線ＢＬと、電流線ＢＬに結合され、記憶素子Ｓにデータを書き込むための書き込み電流を電流線ＢＬに流す第１のドライバＢＬＤＶ２と、電圧を供給するための第１のパッドＰＤ１と、電圧を供給するための第２のパッドＰＤ２と、電圧を供給するための第３のパッドＰＤ３とを備え、第１のパッドＰＤ１および第３のパッドＰＤ３は、第１のドライバＢＬＤＶ２に結合され、第２のパッドＰＤ２は、記憶素子Ｓの第２端子に結合されている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、記憶素子にデータを書き込むための電流を書き込み電流線に流すドライバを備えた半導体装置に関する。

ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant Magneto Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling Magneto Resistive）効果）を利用するＭＴＪ（Magnetic Tunneling Junction）素子等がＭＲＡＭに使用されている。

ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。

ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている（たとえば、非特許文献１参照）。

また、強磁性体層の磁化方向を反転させる方法として、スピン注入磁化反転法が知られている（たとえば、非特許文献２参照）。これは、メモリセルに直接電流を流して電子のもつスピン（向き）の作用によって磁化を反転させる方法である。より詳細には、ＴＭＲ素子の一方の強磁性体層から他方の強磁性体層へ電流（以下、スピン注入電流とも称する）を流すことにより、強磁性体層の磁化を反転させる方法である。スピン注入電流は外部磁場を発生するための電流より電流量を小さくできるため、スピン注入磁化反転法は外部磁化反転法と比べてＭＲＡＭの消費電流を低減することができる。
Takaharu Tsuji et al. " A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ", 2004 Symposium on VLSI Circuits Digest of Technical Papers pp.450-453 M.Hosomi et al. " A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching:Spin-RAM ", 2005 IEDM 19_1

ところで、ＭＲＡＭが備える各ＭＴＪ素子の電気抵抗値を外部から測定することにより、各ＭＴＪ素子の電気抵抗値の分布からＭＲＡＭの不良を検出する検査が行なわれている。

しかしながら、このような検査を行なうためには、ＭＴＪ素子へ外部から電圧を供給するための試験用パッドと、検査時および通常時において試験用パッドとＭＴＪ素子との接続および非接続をそれぞれ切り替えるための切り替え回路と、この切り替え回路を制御するための制御回路とが必要となり、レイアウト面積が増大してしまう。

また、ＭＴＪ素子と半導体チップの外周部に配置される試験用パッドとの間の配線長は通常長くなることから、この配線の寄生抵抗は大きくなる。ＭＴＪ素子の電気抵抗値を正確に測定するためには、この配線の寄生抵抗を小さくする必要があるが、寄生抵抗を小さくするために配線幅を太くすると、レイアウト面積が増大してしまう。また、切り替え回路を構成するトランジスタのオン抵抗もＭＴＪ素子の電気抵抗値を正確に測定するためには小さくする必要があるが、このトランジスタのオン抵抗を小さくするためにトランジスタのサイズを大きくすると、レイアウト面積が増大してしまう。

しかしながら、非特許文献１および２記載には、このような問題点を解決するための構成は開示されていない。

それゆえに、本発明の目的は、記憶素子の電気抵抗値を正確に測定し、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供することである。

本発明の一実施例の形態の半導体装置は、要約すれば、記憶素子にデータ書き込み電流を流す配線を駆動するドライバを、半導体装置における他の回路の電圧供給用パッドと電気的に分離された電圧供給用パッドに結合する。

本発明の一実施例の形態によれば、寄生抵抗の小さい回路によって記憶素子と電気抵抗値測定用のパッドとを接続することができるため、レイアウト面積の増大を防ぐことができる。

したがって、記憶素子の電気抵抗値を正確に測定し、かつレイアウト面積の増大を防ぐことがことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。

図１を参照して、半導体装置１０１は、たとえばＭＲＡＭであり、制御信号ＣＭＤに応答して半導体装置１０１の全体の動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０，２１と、列デコーダ２５と、読み出し／書き込み制御回路３０，３５と、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。

なお、以下においては、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。

行選択回路２０，２１は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。

読み出し／書き込み制御回路３０，３５は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行なう。また、読み出し／書き込み制御回路３０，３５は、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとして外部に出力する。

ワード線ＷＬ、デジット線ＤＬおよびソース線ＳＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬは、メモリセル列に対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。

図２は、本発明の第１の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。図２において紙面縦方向がメモリセル行に対応し、紙面横方向がメモリセル列に対応している。

図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。

図２においては、代表的に、メモリセルＭＣ０〜ＭＣ５、メモリセル列に対応して設けられたビット線ＢＬ０〜ＢＬ２および列選択線ＣＳＬ０，ＣＳＬ１、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ０〜ＷＬ３、デジット線ＤＬ０，ＤＬ１およびソース線ＳＬが示されている。

メモリセルＭＣ０〜ＭＣ５は、ＭＴＪ素子（磁気抵抗素子）Ｓ０〜Ｓ５と、セルトランジスタＴＲＳ０〜ＴＲＳ５とをそれぞれ含む。

行選択回路２０は、デジット線ドライバＤＬＤＶを含む。デジット線ドライバＤＬＤＶは、ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１を含む。行選択回路２１は、電源電圧ＶＣＣが供給される電源ノードＶＣＣに接続される。ここで、ＮチャネルＭＯＳトランジスタはＰチャネルＭＯＳトランジスタと比べてゲート幅あたりの電流駆動能力が大きいため、小さいレイアウト面積で比較的多くの電流をデジット線ＤＬに流すことができる。しかしながら、デジット線ドライバＤＬＤＶが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを含む構成とすることも可能である。

読み出し／書き込み制御回路３０は、ビット線ドライバＢＬＤＶ１を含む。読み出し／書き込み制御回路３５は、ビット線ドライバＢＬＤＶ２と、データ読み出し回路ＲＤＣと、ＮチャネルＭＯＳトランジスタＴＲＣ０〜ＴＲＣ２とを含む。ビット線ドライバＢＬＤＶ１は、ＰチャネルＭＯＳトランジスタＴＲＢ０，ＴＲＢ４，ＴＲＢ８と、ＮチャネルＭＯＳトランジスタＴＲＢ１，ＴＲＢ５，ＴＲＢ９とを含む。ビット線ドライバＢＬＤＶ２は、ＰチャネルＭＯＳトランジスタＴＲＢ２，ＴＲＢ６，ＴＲＢ１０と、ＮチャネルＭＯＳトランジスタＴＲＢ３，ＴＲＢ７，ＴＲＢ１１とを含む。

以下、ＭＴＪ素子Ｓ０〜Ｓ５の各々をＭＴＪ素子Ｓと称し、セルトランジスタＴＲＳ０〜ＴＲＳ５の各々をセルトランジスタＴＲＳと称し、ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１の各々をＮチャネルＭＯＳトランジスタＴＲＤと称し、ＮチャネルＭＯＳトランジスタＴＲＢ１，ＴＲＢ３，ＴＲＢ５，ＴＲＢ７，ＴＲＢ９，ＴＲＢ１１の各々をＮチャネルＭＯＳトランジスタＴＲＢと称し、ＰチャネルＭＯＳトランジスタＴＲＢ０，ＴＲＢ２，ＴＲＢ４，ＴＲＢ６，ＴＲＢ８，ＴＲＢ１０の各々をＰチャネルＭＯＳトランジスタＴＲＢと称し、ＮチャネルＭＯＳトランジスタＴＲＣ０〜ＴＲＣ２の各々をＮチャネルＭＯＳトランジスタＴＲＣと称する場合がある。

デジット線ＤＬ０，ＤＬ１は、電源ノードＶＣＣに接続される第１端と、第２端とを有する。デジット線ＤＬ０，ＤＬ１には、データ書き込み時、メモリセルＭＣにデータを書き込むための書き込み電流ＩＷＤＬが流れる。また、書き込み電流ＩＷＤＬの方向は書き込みデータの論理値に依存しない。

デジット線ドライバＤＬＤＶにおいて、ＮチャネルＭＯＳトランジスタＴＲＤ０は、デジット線ＤＬ０の第２端に接続されるドレインと、接地電圧ＶＳＳが供給される接地ノードＶＳＳに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＴＲＤ１は、デジット線ＤＬ１の第２端に接続されるドレインと、接地ノードＶＳＳに接続されるソースとを有する。

ＮチャネルＭＯＳトランジスタＴＲＤ０，ＴＲＤ１は、データ書き込み時、デジット線ＤＬ０，ＤＬ１に書き込み電流ＩＷＤＬを流すことにより、ＭＴＪ素子Ｓ０〜Ｓ５の磁化に作用するデータ書き込み磁場を発生する。

ビット線ドライバＢＬＤＶ１において、ＰチャネルＭＯＳトランジスタＴＲＢ０は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ１は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ４は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ５は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ８は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ９は、接地ノードＶＳＳに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。

ビット線ドライバＢＬＤＶ２において、ＰチャネルＭＯＳトランジスタＴＲＢ２は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ３は、テストノードＴＮに接続されるソースと、ビット線ＢＬ０に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ６は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ７は、テストノードＴＮに接続されるソースと、ビット線ＢＬ１に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ１０は、電源ノードＶＤＤに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ１１は、テストノードＴＮに接続されるソースと、ビット線ＢＬ２に接続されるドレインと、ゲートとを有する。

ＮチャネルＭＯＳトランジスタＴＲＣ０は、読み出し線ＬＩＯに接続されるドレインと、ビット線ＢＬ０に接続されるソースと、列選択線ＣＳＬ０に接続されるゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＣ１は、読み出し線ＬＩＯ＿Ｂに接続されるドレインと、ビット線ＢＬ１に接続されるソースと、列選択線ＣＳＬ０に接続されるゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＣ２は、読み出し線ＬＩＯに接続されるドレインと、ビット線ＢＬ２に接続されるソースと、列選択線ＣＳＬ１に接続されるゲートとを有する。

メモリセルＭＣ０において、ＭＴＪ素子Ｓ０は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ０は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ０の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ１において、ＭＴＪ素子Ｓ１は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ１は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ１の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ２において、ＭＴＪ素子Ｓ２は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ２は、ワード線ＷＬ１に接続されるゲートと、ＭＴＪ素子Ｓ２の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ３において、ＭＴＪ素子Ｓ３は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ３は、ワード線ＷＬ３に接続されるゲートと、ＭＴＪ素子Ｓ３の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ４において、ＭＴＪ素子Ｓ４は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ４は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ４の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。メモリセルＭＣ５において、ＭＴＪ素子Ｓ５は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ５は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ５の第２端に接続されるドレインと、ソース線ＳＬに接続されるソースとを有する。

データ読み出し回路ＲＤＣは、読み出し線ＬＩＯ，ＬＩＯＢに接続される。また、ソース線ＳＬは、接地ノードＶＳＳに接続される。

ＭＴＪ素子Ｓは、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する。

図３は、本発明の第１の実施の形態に係る半導体装置において、ＭＴＪ素子の電気抵抗値の測定時における電圧供給用パッドと外部装置との接続を示す図である。

図３を参照して、半導体装置１０１は、半導体チップＣＰ上に配置されたパッドＰＤ１〜ＰＤ３を備える。

パッドＰＤ１は、電源ノードＶＣＣに接続される。また、パッドＰＤ２は、接地ノードＶＳＳに接続される。また、パッドＰＤ３は、テストノードＴＮに接続される。

ＭＴＪ素子の電気抵抗値の測定時、パッドＰＤ１には、外部電源ＰＳからの電圧Ｖ１が供給される。また、パッドＰＤ２には、接地電圧ＶＳＳが供給される。また、パッドＰＤ３には、テスト装置２０１からの電圧Ｖ２が供給される。

ビット線ドライバＢＬＤＶ２におけるＮチャネルＭＯＳトランジスタＴＲＢのソースに接続される電源配線は、デジット線ドライバＤＬＤＶ等の半導体装置１０１における他の回路に含まれるトランジスタの導通電極に接続される電源配線と異なる。すなわち、テストノードＴＮは、半導体装置１０１における他の回路に接続される電源ノードとは電気的に分離されている。

図４は、本発明の第１の実施の形態に係る半導体装置において、通常動作時における電圧供給用パッドと外部装置との接続を示す図である。

図４を参照して、データ書き込みおよびデータ読み出し等の通常動作時、パッドＰＤ１には、外部電源ＰＳからの電圧Ｖ１が供給される。また、パッドＰＤ２には、接地電圧ＶＳＳが供給される。また、パッドＰＤ３には、接地電圧ＶＳＳが供給される。

次に、本発明の第１の実施の形態に係る半導体装置におけるデータ書き込みおよびデータ読み出し時の動作について説明する。

デジット線ドライバＤＬＤＶは、データ書き込み時、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、デジット線ＤＬ０，ＤＬ１を通してそれぞれ書き込み電流ＩＷＤＬを流す。

より詳細には、データ書き込み時、選択メモリセル行に対応するＮチャネルＭＯＳトランジスタＴＲＤは、ゲートに論理ハイレベルの電圧を受けてオンすることにより、選択メモリセル行に対応するデジット線ＤＬを通して電源ノードＶＣＣから接地ノードＶＳＳの方向に書き込み電流ＩＷＤＬを流す。

ビット線ドライバＢＬＤＶ１は、データ書き込み時、列デコーダ２５による列選択結果に基づいて、接地ノードＶＳＳから供給される接地電圧ＶＳＳおよび電源ノードＶＤＤから供給される電源電圧ＶＤＤを用いてビット線ＢＬ０〜ＢＬ２を通して書き込み電流ＩＷＢＬを流す。また、ビット線ドライバＢＬＤＶ２は、データ書き込み時、列デコーダ２５による列選択結果に基づいて、テストノードＴＮから供給される接地電圧ＶＳＳおよび電源ノードＶＤＤから供給される電源電圧ＶＤＤを用いてビット線ＢＬ０〜ＢＬ２を通して書き込み電流ＩＷＢＬを流す。すなわち、ビット線ドライバＢＬＤＶ１，ＢＬＤＶ２は、メモリセルＭＣ０〜ＭＣ５にデータを書き込むための書き込み電流ＩＷＢＬをビット線ＢＬ０〜ＢＬ２に流し、書き込みデータの論理値に応じた方向に書き込み電流ＩＷＢＬを流す。

より詳細には、たとえば書き込みデータの論理値が”０”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。そうすると、選択メモリセル列に対応するビット線ＢＬを通してビット線ドライバＢＬＤＶ２からビット線ドライバＢＬＤＶ１の方向に書き込み電流ＩＷＢＬが流れる。

一方、書き込みデータの論理値が”１”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。そうすると、選択メモリセル列に対応するビット線ＢＬを通してビット線ドライバＢＬＤＶ１からビット線ドライバＢＬＤＶ２の方向に書き込み電流ＩＷＢＬが流れる。

また、書き込みデータの論理値が”０”および”１”のいずれの場合でも、ビット線ドライバＢＬＤＶ１において、非選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、非選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、非選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、非選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。

また、ワード線ＷＬ０〜ＷＬ３は、データ読み出し時、行選択回路２０，２１による行選択結果に基づいて論理ハイレベルに駆動される。そして、選択メモリセル行に対応するセルトランジスタＴＲＳは、ゲートに論理ハイレベルの電圧を受けてオンする。また、列選択線ＣＳＬは、データ読み出し時、列デコーダ２５による列選択結果に基づいて論理ハイレベルに駆動される。そして、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＣは、ゲートに論理ハイレベルの電圧を受けてオンする。また、ビット線ドライバＢＬＤＶ１およびＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフし、また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。

データ読み出し回路ＲＤＣは、選択メモリセル列に対応するビット線ＢＬ、選択メモリセル行および選択メモリセル列に対応するＭＴＪ素子Ｓ、オン状態のセルトランジスタＴＲＳを介してソース線ＳＬへ読み出し電流ＩＲを流す。データ読み出し回路ＲＤＣは、この読み出し電流ＩＲの電流量に基づいて、選択メモリセル行および選択メモリセル列に対応するメモリセルＭＣの記憶データを読み出す。

次に、本発明の第１の実施の形態に係る半導体装置におけるＭＴＪ素子の電気抵抗値を測定する方法について説明する。

ＭＴＪ素子の電気抵抗値の測定時、行選択回路２０，２１および列デコーダ２５は、測定対象のＭＴＪ素子Ｓに対応するメモリセル行およびメモリセル列を選択する。

ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。

また、ビット線ドライバＢＬＤＶ１において、非選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、非選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、非選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、非選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。

また、選択メモリセル行に対応するワード線ＷＬは、行選択回路２０，２１によって論理ハイレベルに駆動される。そして、選択メモリセル行に対応するセルトランジスタＴＲＳは、ゲートに論理ハイレベルの電圧を受けてオンする。

そうすると、測定対象のＭＴＪ素子Ｓが、ビット線ドライバＢＬＤＶ２において選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢ経由でパッドＰＤ３と電気的に接続される。

また、列選択線ＣＳＬ０，ＣＳＬ１は、列デコーダ２５によって論理ローレベルに駆動される。そして、ＮチャネルＭＯＳトランジスタＴＲＣ０〜ＴＲＣ２は、ゲートに論理ローレベルの電圧を受けてオフする。

また、選択メモリセル行および非選択メモリセル行に対応するＮチャネルＭＯＳトランジスタＴＲＤは、ゲートに論理ローレベルの電圧を受けてオフする。すなわち、ＭＴＪ素子の電気抵抗値の測定時、書き込み電流ＩＷＤＬは流れない。

そして、テスト装置２０１からパッドＰＤ３を介して電圧を供給すると、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢおよび測定対象のＭＴＪ素子Ｓ経由でテスト装置２０１から接地ノードＶＳＳに電流が流れる。この電流値を測定することにより、測定対象のＭＴＪ素子Ｓの電気抵抗値を得ることができる。

ところで、従来のＭＲＡＭでは、ＭＲＡＭが備える各ＭＴＪ素子の電気抵抗値を外部から測定するために、レイアウト面積が増大してしまうという問題点があった。

しかしながら、本発明の第１の実施の形態に係る半導体装置では、外部からＭＴＪ素子Ｓの電気抵抗値を測定する際に、ＭＴＪ素子Ｓにデータ書き込み電流を流す配線すなわちビット線ＢＬおよびソース線ＳＬ等を直接駆動するビット線ドライバＢＬＤＶ２内のトランジスタのソースを、ビット線ドライバＢＬＤＶ１およびデジット線ドライバＤＬＤＶ等の他の回路に接続される外部電源用パッドＰＤ１，ＰＤ２と電気的に分離されたテスト用のパッドＰＤ３に接続する。

ここで、ビット線ドライバＢＬＤＶでは、データ書き込み動作を行なうために、数ミリアンペアの比較的大きな電流を流す必要がある。このため、ビット線ドライバＢＬＤＶでは、トランジスタＴＲＣ等のデータ読み出し用の回路と比べて、トランジスタのサイズが大きく設定され、また、電源配線の幅も太く設定されている。すなわち、比較的寄生抵抗の小さい回路によってＭＴＪ素子Ｓと電気抵抗値測定用のパッドとを接続することができるため、レイアウト面積を増大させることなく、低抵抗のＭＴＪ素子でも精度よく電気抵抗値を測定することができる。ここで、ＭＴＪ素子の高性能化すなわち低抵抗化により、寄生抵抗を減らす要求は大きくなってきていることから、低抵抗のＭＴＪ素子の電気抵抗値を精度よく測定できる本発明の効果は大きい。

また、ＭＴＪ素子の電気抵抗値の測定を行なうためには、半導体装置の通常動作に必要なトランジスタをオン・オフ制御するだけでよい。すなわち、検査時および通常時において試験用パッドとＭＴＪ素子の接続および非接続を切り替えるための切り替え回路と、この切り替え回路を制御するための制御回路とが不要となるため、レイアウト面積の増大を防ぐことができる。

また、データ書き込み時におけるビット線ドライバＢＬＤＶおよびデジット線ドライバＤＬＤＶ内のトランジスタのオン・オフ制御を一部変更するだけでＭＴＪ素子の電気抵抗値の測定を行なうことができるため、半導体装置における制御の簡易化を図ることができる。

図５は、本発明の第１の実施の形態に係る半導体装置において、完成した半導体パッケージを示す平面図である。図６は、本発明の第１の実施の形態に係る半導体装置において、完成した半導体パッケージを示す断面図である。

図５および図６を参照して、半導体装置１０１は、半導体チップＣＰと、アウターリード（外部端子）ＯＲと、インナーリードＩＲと、ダイパッドＤＰとを含む。ダイパッドＤＰは、接地電位用の電極としても機能する。半導体チップＣＰは、ダイパッドＤＰ上に接着（ダイボンディング）されている。

半導体チップＣＰにおけるボンディングパッドとインナーリードＩＲとにボンディングワイヤＷＲが接着されている、すなわちワイヤボンディングされている。なお、インナーリードＩＲおよびアウターリードＯＲはボンディングされていてもよいし、一体化されていてもよい。

半導体チップＣＰは、たとえば、トランスファーモールディング法によって樹脂封止されている。また、アウターリードＯＲがすずを主成分とする鉛フリーメッキ等でめっき処理されている。アウターリードＯＲは、折り曲げ加工がなされている。

ボンディングパッドＰＤ１は、外部端子ＥＸＴ１に接続されている。ボンディングパッドＰＤ２，ＰＤ３は、外部端子ＥＸＴ２に共通に接続されている。

ここで、シリコンウエハ上に半導体チップが搭載されている状態においてＭＴＪ素子の評価を行なう一方で、シリコンウエハ上の半導体チップをダイシング等してパッケージ化された図５および図６で示すような状態ではＭＴＪ素子の評価を行なわない場合がある。

この場合、パッドＰＤ３は、ＭＴＪ素子の評価時においては接地電圧と測定用の電源電圧との両方を供給する必要があるが、ＭＴＪ素子の評価後においては、パッドＰＤ２と同じ接地電圧を供給すればよい。したがって、半導体パッケージを製造する際に、パッドＰＤ２，ＰＤ３を共通の外部端子ＥＸＴ２に接続することにより、半導体装置の外部端子の削減を図ることができる。

なお、本発明の第１の実施の形態に係る半導体装置は、デジット線およびビット線に流れる電流により発生する磁場でデータ書き込みが行なわれるＭＲＡＭであるとしたが、これに限定するものではない。

たとえば、以下の実施の形態で説明するように、非特許文献２に記載されているようなＳＴＴ（Spin Torque Transfer）−ＭＲＡＭであってもよい。また、ＭＲＡＭに限らず、相変化メモリのように、記憶素子として抵抗体素子を用いたメモリにおいて、外部から記憶素子の抵抗値を測定するメモリであってもよい。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、ＳＴＴ−ＭＲＡＭである半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図７は、本発明の第２の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。図７において紙面縦方向がメモリセル行に対応し、紙面横方向がメモリセル列に対応している。

図７を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。

図７においては、代表的に、メモリセルＭＣ０〜ＭＣ５、メモリセル列にそれぞれ対応して設けられたビット線ＢＬ０〜ＢＬ２、列選択線ＣＳＬ０，ＣＳＬ１およびソース線ＳＬ０〜ＳＬ２、メモリセル行に対応して設けられたワード線ＷＬ０〜ＷＬ３が示されている。

本発明の第２の実施の形態に係る半導体装置１０２は、半導体装置１０１と比べて、デジット線ドライバＤＬＤＶおよびデジット線ＤＬを備えない。

ビット線ドライバＢＬＤＶ１において、ＰチャネルＭＯＳトランジスタＴＲＢ０は、電源ノードＶＤＤに接続されるソースと、ソース線ＳＬ０に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ１は、接地ノードＶＳＳに接続されるソースと、ソース線ＳＬ０に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ４は、電源ノードＶＤＤに接続されるソースと、ソース線ＳＬ１に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ５は、接地ノードＶＳＳに接続されるソースと、ソース線ＳＬ１に接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＴＲＢ８は、電源ノードＶＤＤに接続されるソースと、ソース線ＳＬ２に接続されるドレインと、ゲートとを有する。ＮチャネルＭＯＳトランジスタＴＲＢ９は、接地ノードＶＳＳに接続されるソースと、ソース線ＳＬ２に接続されるドレインと、ゲートとを有する。

メモリセルＭＣ０において、ＭＴＪ素子Ｓ０は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ０は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ０の第２端に接続されるドレインと、ソース線ＳＬ０に接続されるソースとを有する。メモリセルＭＣ１において、ＭＴＪ素子Ｓ１は、ビット線ＢＬ０に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ１は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ１の第２端に接続されるドレインと、ソース線ＳＬ０に接続されるソースとを有する。メモリセルＭＣ２において、ＭＴＪ素子Ｓ２は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ２は、ワード線ＷＬ１に接続されるゲートと、ＭＴＪ素子Ｓ２の第２端に接続されるドレインと、ソース線ＳＬ１に接続されるソースとを有する。メモリセルＭＣ３において、ＭＴＪ素子Ｓ３は、ビット線ＢＬ１に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ３は、ワード線ＷＬ３に接続されるゲートと、ＭＴＪ素子Ｓ３の第２端に接続されるドレインと、ソース線ＳＬ１に接続されるソースとを有する。メモリセルＭＣ４において、ＭＴＪ素子Ｓ４は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ４は、ワード線ＷＬ０に接続されるゲートと、ＭＴＪ素子Ｓ４の第２端に接続されるドレインと、ソース線ＳＬ２に接続されるソースとを有する。メモリセルＭＣ５において、ＭＴＪ素子Ｓ５は、ビット線ＢＬ２に接続される第１端と、第２端とを有する。セルトランジスタＴＲＳ５は、ワード線ＷＬ２に接続されるゲートと、ＭＴＪ素子Ｓ５の第２端に接続されるドレインと、ソース線ＳＬ２に接続されるソースとを有する。

ビット線ドライバＢＬＤＶ１は、データ書き込み時、列デコーダ２５による列選択結果に基づいて、接地ノードＶＳＳから供給される接地電圧ＶＳＳおよび電源ノードＶＤＤから供給される電源電圧ＶＤＤを用いてビット線ＢＬ０〜ＢＬ２およびソース線ＳＬ０〜ＳＬ２を通して書き込み電流ＩＷＢＬを流す。また、ビット線ドライバＢＬＤＶ２は、データ書き込み時、列デコーダ２５による列選択結果に基づいて、テストノードＴＮから供給される接地電圧ＶＳＳおよび電源ノードＶＤＤから供給される電源電圧ＶＤＤを用いてビット線ＢＬ０〜ＢＬ２およびソース線ＳＬ０〜ＳＬ２を通してを通して書き込み電流ＩＷＢＬを流す。すなわち、ビット線ドライバＢＬＤＶ１，ＢＬＤＶ２は、メモリセルＭＣ０〜ＭＣ５にデータを書き込むための書き込み電流ＩＷＢＬをビット線ＢＬ０〜ＢＬ２およびソース線ＳＬ０〜ＳＬ２に流し、書き込みデータの論理値に応じた方向に書き込み電流ＩＷＢＬを流す。

より詳細には、たとえば書き込みデータの論理値が”０”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。そうすると、選択メモリセル列に対応するビット線ＢＬ、選択メモリセル行および選択メモリセル列に対応するＭＴＪ素子Ｓ、オン状態のセルトランジスタＴＲＳ、選択メモリセル列に対応するソース線ＳＬを通してビット線ドライバＢＬＤＶ２からビット線ドライバＢＬＤＶ１の方向に書き込み電流ＩＷＢＬが流れる。

一方、書き込みデータの論理値が”１”である場合には、ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ローレベルの電圧を受けてオフする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。そうすると、選択メモリセル列に対応するビット線ＢＬ、選択メモリセル行および選択メモリセル列に対応するＭＴＪ素子Ｓ、オン状態のセルトランジスタＴＲＳ、選択メモリセル列に対応するソース線ＳＬを通してビット線ドライバＢＬＤＶ１からビット線ドライバＢＬＤＶ２の方向に書き込み電流ＩＷＢＬが流れる。

データ読み出し回路ＲＤＣは、選択メモリセル列に対応するビット線ＢＬ、選択メモリセル行および選択メモリセル列に対応するＭＴＪ素子Ｓ、オン状態のセルトランジスタＴＲＳ、選択メモリセル列に対応するソース線ＳＬを介してビット線ドライバＢＬＤＶ１へ読み出し電流ＩＲを流す。データ読み出し回路ＲＤＣは、この読み出し電流ＩＲの電流量に基づいて、選択メモリセル行および選択メモリセル列に対応するメモリセルＭＣの記憶データを読み出す。

次に、本発明の第２の実施の形態に係る半導体装置におけるＭＴＪ素子の電気抵抗値を測定する方法について説明する。

ビット線ドライバＢＬＤＶ１において、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。また、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、ビット線ドライバＢＬＤＶ２において、選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオンする。また、選択メモリセル列に対応するＰチャネルＭＯＳトランジスタＴＲＢは、ゲートに論理ハイレベルの電圧を受けてオフする。

そうすると、測定対象のＭＴＪ素子Ｓが、ビット線ドライバＢＬＤＶ２において選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢを介してパッドＰＤ３と電気的に接続される。

そして、テスト装置２０１からパッドＰＤ３を介して電圧を供給すると、ビット線ドライバＢＬＤＶ２において選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢ、測定対象のＭＴＪ素子Ｓおよびビット線ドライバＢＬＤＶ１において選択メモリセル列に対応するＮチャネルＭＯＳトランジスタＴＲＢを介してテスト装置２０１から接地ノードＶＳＳに電流が流れる。この電流値を測定することにより、測定対象のＭＴＪ素子Ｓの電気抵抗値を得ることができる。

その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、記憶素子の電気抵抗値を正確に測定し、かつレイアウト面積の増大を防ぐことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。本発明の第１の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。本発明の第１の実施の形態に係る半導体装置において、ＭＴＪ素子の電気抵抗値の測定時における電圧供給用パッドと外部装置との接続を示す図である。本発明の第１の実施の形態に係る半導体装置において、通常動作時における電圧供給用パッドと外部装置との接続を示す図である。本発明の第１の実施の形態に係る半導体装置において、完成した半導体パッケージを示す平面図である。本発明の第１の実施の形態に係る半導体装置において、完成した半導体パッケージを示す断面図である。本発明の第２の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。

符号の説明

５コントロール回路、１０メモリアレイ、２０，２１行選択回路、２５列デコーダ、３０，３５読み出し／書き込み制御回路、４５，５０行ドライバ、１０１，１０２半導体装置、２０１テスト装置、ＷＬ，ＷＬ０〜ＷＬ３ワード線、ＤＬ，ＤＬ０，ＤＬ１デジット線、ＢＬ，ＢＬ０〜ＢＬ２ビット線、ＰＳ外部電源、ＳＬソース線、ＭＣ０〜ＭＣ５，ＭＣメモリセル、Ｓ０〜Ｓ５，ＳＭＴＪ素子（磁気抵抗素子）、ＴＲＳ０〜ＴＲＳ５，ＴＲＳセルトランジスタ、ＤＬＤＶデジット線ドライバ、ＴＲＤ０，ＴＲＤ１，ＴＲＤＮチャネルＭＯＳトランジスタ、ＢＬＤＶ１，ＢＬＤＶ２ビット線ドライバ、ＲＤＣデータ読み出し回路、ＴＲＢ０，ＴＲＢ４，ＴＲＢ８，ＴＲＢ２，ＴＲＢ６，ＴＲＢ１０，ＴＲＢＰチャネルＭＯＳトランジスタ、ＴＲＢ１，ＴＲＢ５，ＴＲＢ９，ＴＲＢ３，ＴＲＢ７，ＴＲＢ１１，ＴＲＢＮチャネルＭＯＳトランジスタ、ＰＤ１〜ＰＤ３パッド、ＣＰ半導体チップ、ＯＲアウターリード（外部端子）、ＩＲインナーリード、ＤＰダイパッド。

Claims

第１端子および第２端子を有する記憶素子と、
前記記憶素子の第１端子に結合された電流線と、
前記電流線に結合され、前記記憶素子にデータを書き込むための書き込み電流を前記電流線に流す第１のドライバと、
電圧を供給するための第１のパッドと、
電圧を供給するための第２のパッドと、
電圧を供給するための第３のパッドとを備え、
前記第１のパッドおよび前記第３のパッドは、前記第１のドライバに結合され、
前記第２のパッドは、前記記憶素子の第２端子に結合された半導体装置。
前記半導体装置は、さらに、
前記第２のパッドと、前記第３のパッドとが共通に接続された外部端子を備える請求項１記載の半導体装置。
前記半導体装置は、さらに、
前記電流線と、前記第１のパッドと、前記第２のパッドとに結合され、前記書き込み電流を前記第１のドライバとともに前記電流線を通して双方向に流す第２のドライバを備える請求項１記載の半導体装置。
前記第１のドライバは、
前記電流線に結合された第１導通電極と、前記第１のパッドに結合された第２導通電極とを有する第１のトランジスタと、
前記電流線に結合された第１導通電極と、前記第３のパッドに結合された第２導通電極とを有する第２のトランジスタとを含み、
前記第２のドライバは、
前記電流線に結合された第１導通電極と、前記第１のパッドに結合された第２導通電極とを有する第３のトランジスタと、
前記電流線に結合された第１導通電極と、前記第２のパッドに結合された第２導通電極とを有する第４のトランジスタとを含む請求項３記載の半導体装置。
前記半導体装置は、さらに、
前記第１のパッドに結合され、前記第２のパッドと前記記憶素子の第２端子との間に接続され、かつ前記書き込み電流を前記第１のドライバとともに前記記憶素子および前記電流線を通して双方向に流す第２のドライバを備える請求項１記載の半導体装置。
前記半導体装置は、さらに、
前記第１のドライバは、
前記電流線に結合された第１導通電極と、前記第１のパッドに結合された第２導通電極とを有する第１のトランジスタと、
前記電流線に結合された第１導通電極と、前記第３のパッドに結合された第２導通電極とを有する第２のトランジスタとを含み、
前記第２のドライバは、
前記記憶素子の第２端子に結合された第１導通電極と、前記第１のパッドに結合された第２導通電極とを有する第３のトランジスタと、
前記記憶素子の第２端子に結合された第１導通電極と、前記第２のパッドに結合された第２導通電極とを有する第４のトランジスタとを含む請求項５記載の半導体装置。