KR102523714B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 제1 소스라인, 제1 워드라인, 및 제1 비트라인과 연결된 제1 메모리 셀, 제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 수신된 제1 쓰기 데이터를 기반으로 제1 소스라인 및 제1 비트라인을 제어하도록 구성된 제1 쓰기 회로, 및 제1 쓰기 회로로부터 제1 내부 메탈 라인을 통해 제1 쓰기 데이터와 대응하는 제1 풀-다운 데이터를 수신하고, 수신된 제1 풀-다운 데이터를 기반으로 제1 소스라인 및 제1 비트라인 중 어느 하나를 제1 전압으로 풀-다운시키도록 구성된 제1 풀-다운 회로를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 메모리 장치에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
MRAM은 가변 저항 소자(자기 터널 접합)(MTJ; magnetic tunnel junction)을 포함할 수 있다. MTJ로 인가되는 전류의 방향에 따라 MTJ의 자화 방향이 바뀔 수 있으며, MTJ의 자화 방향에 따라 MTJ의 저항 값이 달라질 수 있다. 이와 같은 MTJ의 특성을 사용하여 MRAM은 데이터를 저장하거나 또는 판독할 수 있다.
본 발명의 목적은 향상된 신뢰성 및 감소된 면적을 갖는 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는 제1 소스라인, 제1 워드라인, 및 제1 비트라인과 연결된 제1 메모리 셀, (제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 상기 수신된 제1 쓰기 데이터를 기반으로 상기 제1 소스라인 및 상기 제1 비트라인을 제어하도록 구성된 제1 쓰기 회로, 및 상기 상기 제1 쓰기 회로로부터 제1 내부 메탈 라인을 통해 상기 제1 쓰기 데이터와 대응하는 제1 풀-다운 데이터를 수신하고, 상기 수신된 제1 풀-다운 데이터를 기반으로 상기 제1 소스라인 및 상기 제1 비트라인 중 어느 하나를 제1 전압으로 풀-다운시키도록 구성된 제1 풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 워드라인들과 각각 연결된 제1 메모리 셀들을 포함하는 제1 서브 메모리 셀 어레이, 상기 복수의 워드라인들과 각각 연결된 제2 메모리 셀들을 포함하는 제2 서브 메모리 셀 어레이, 상기 제1 및 제2 서브 메모리 셀 어레이들 사이에 위치하고, 제1 내부 메탈 라인 및 제2 내부 메탈 워드라인이 형성된 제1 더미 영역, 제1 쓰기 입출력 라인을 통해 수신된 제1 쓰기 데이터를 기반으로 상기 제1 메모리 셀들과 연결된 제1 비트라인 및 제1 소스라인을 제어하도록 구성된 제1 쓰기 회로, 상기 제1 쓰기 회로로부터 상기 제1 내부 메탈 라인을 통해 상기 제1 쓰기 데이터와 대응되는 제1 풀-다운 데이터를 수신하고, 상기 제1 풀-다운 데이터를 기반으로 상기 제1 비트라인 또는 상기 제1 소스라인을 제1 전압으로 풀-다운시키도록 구성된 제1 풀-다운 회로, 제2 쓰기 입출력 라인을 통해 수신된 제2 쓰기 데이터를 기반으로 상기 제2 메모리 셀들과 연결된 제2 비트라인 및 제2 소스라인을 제어하도록 구성된 제2 쓰기 회로, 및 상기 제2 쓰기 회로로부터 상기 제2 내부 메탈 라인을 통해 상기 제2 쓰기 데이터와 대응되는 제2 풀-다운 데이터를 수신하고, 상기 제2 풀-다운 데이터를 기반으로 상기 제2 비트라인 또는 상기 제2 소스라인을 상기 제1 전압으로 풀-다운시키도록 구성된 제2 풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 반도체 기판의 코어 영역에 형성되고, 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 반도체 기판의 주변 영역에 형성되고, 쓰기 입출력 라인들을 통해 수신된 제1 쓰기 데이터를 기반으로 상기 복수의 메모리 셀들과 각각 연결된 복수의 비트라인들 및 복수의 소스라인들을 제어하도록 구성된 쓰기 드라이버, 및 상기 쓰기 드라이버로부터 적어도 하나의 내부 메탈 라인을 통해 상기 제1 쓰기 데이터와 대응되는 제1 풀-다운 데이터를 수신하고, 상기 제1 풀-다운 데이터를 기반으로 상기 복수의 비트라인들 또는 상기 복수의 소스라인들을 제1 전압으로 풀-다운시키도록 구성된 풀-다운 드라이버를 포함하고, 상기 적어도 하나의 내부 메탈 라인은 상기 코어 영역을 가로질러 상기 쓰기 드라이버로부터 상기 풀-다운 드라이버로 신장된다.
본 발명에 따르면, 쓰기 데이터를 기반으로 메모리 셀들과 연결된 소스라인 및 비트라인 중 어느 하나를 풀-다운시킬 수 있다. 이 경우, 메모리 셀들에 대한 쓰기 동작에서 쓰기 전류가 개선될 수 있으며, 이에 따라 메모리 장치의 신뢰성이 향상된다.
본 발명의 실시 예에 따르면, 풀-다운 드라이버에서 사용되는 신호들(예를 들어, 내부 쓰기 I/O)이 메모리 셀 어레이의 더미 영역에 형성된 메탈 라인을 통해 제공됨으로써, 메모리 장치의 면적이 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 도면이다.
도 3a 및 도 3b는 도 2의 제1 메모리 셀을 설명하기 위한 도면들이다.
도 4는 도 2의 메모리 장치를 좀 더 상세하게 보여주는 회로도이다.
도 5는 도 4의 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면들이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 도면이다.
도 8a 및 도 8b는 도 7의 메모리 셀 어레이를 예시적으로 보여주는 도면들이다.
도 9는 도 7의 메모리 장치의 제1 서브 메모리 셀 어레이, 제1 풀-다운 회로, 제1 열 먹스, 및 제1 쓰기 회로를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 풀-다운 드라이버(120), 열 선택기(130), 어드레스 디코더(140), 감지 증폭기(150), 쓰기 드라이버(160), 입출력 회로(170), 및 제어 로직 회로(180)를 포함할 수 있다. 예시적인 실시 예에서, 메모리 장치(100)는 MRAM과 같은 불휘발성 메모리 셀들을 포함하는 불휘발성 메모리 장치일 수 있다. 이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위하여, 메모리 장치(100)는 MRAM 장치인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 각각 워드라인들(WL), 비트라인들(BL) 및 소스라인들(SL)과 연결될 수 있다. 예시적인 실시 예에서, 복수의 메모리 셀들 각각은 MRAM(Magnetic Random Access Memory) 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
풀-다운 드라이버(120)는 비트라인들(BL) 및 소스라인들(SL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 풀-다운 드라이버(120)는 메모리 장치(100)의 쓰기 동작에서, 풀-다운 데이터를 기반으로 비트라인들(BL) 또는 소스라인들(SL)을 특정 전압으로 풀-다운시킬 수 있다. 예시적인 실시 예에서, 풀-다운 데이터는 기입된 쓰기 데이터와 대응될 수 있다.
예를 들어, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 제1 메모리 셀에 "데이터 1"이 기입되는 경우, 풀-다운 데이터는 "데이터 1"과 대응될 수 있고, 풀-다운 드라이버(120)는 비트라인들(BL) 중 제1 메모리 셀과 연결된 비트라인을 특정 전압으로 풀-다운시킬 수 있다. 이와 반대로, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 제1 메모리 셀에 "데이터 0"이 기입되는 경우, 풀-다운 데이터는 "데이터 0"과 대응될 수 있고, 풀-다운 드라이버(120)는 소스라인들(SL) 중 제1 메모리 셀과 연결된 소스라인을 특정 전압으로 풀-다운시킬 수 있다. 풀-다운 드라이버(120)의 동작에 따라 쓰기 동작에서의 쓰기 전류가 개선될 수 있다. 풀-다운 드라이버(120)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
예시적인 실시 예에서, 풀-다운 데이터는 내부 쓰기 입출력 라인(이하에서, 내부 쓰기 I/O라 칭함.)을 통해 수신될 수 있다. 예시적인 실시 예에서, 풀-다운 데이터는 쓰기 드라이버(160)로부터 제공될 수 있다.
열 선택기(130)는 비트라인들(BL) 및 소스라인들(SL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 열 선택기(130)는 어드레스 디코더(140)로부터의 열 선택 신호(CS)에 응답하여 비트라인들(BL) 및 소스라인들(SL) 각각을 선택할 수 있다.
어드레스 디코더(140)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(140)는 외부 장치(예를 들어, 메모리 컨트롤러 또는 호스트 등)로부터 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스를 기반으로 워드라인들(WL)의 전압들을 각각 제어할 수 있다. 예시적인 실시 예에서, 어드레스 디코더(140)는 디코딩된 어드레스(ADDR)를 기반으로 열 선택 신호(CS)를 열 선택기(130)로 제공할 수 있다.
감지 증폭기(150)는 데이터 라인들(DL)을 통해 열 선택기(130)와 연결될 수 있다. 감지 증폭기(150)는 데이터 라인들(DL)을 통해 수신된 신호를 기반으로 읽기 입출력 라인(RIO)을 통해 데이터를 출력할 수 있다.
쓰기 드라이버(160)는 데이터 라인들(DL)을 통해 열 선택기(130)와 연결될 수 있다. 쓰기 드라이버(160)는 쓰기 입출력 라인(WIO)(이하에서, 쓰기 I/O라 칭함.)을 통해 수신된 쓰기 데이터를 기반으로 데이터 라인(DL)을 구동하도록 구성될 수 있다.
예시적인 실시 예에서, 데이터 라인들(DL)은 열 선택기(130)에 의해 선택된 비트라인들 또는 소스라인들과 연결될 수 있다. 즉, 메모리 장치(100)의 읽기 동작에서, 감지 증폭기(150)가 데이터 라인들(DL)을 통해 제공되는 신호를 감지함으로써, 열 선택기(130)에 의해 선택된 비트라인 또는 소스라인과 대응되는 메모리 셀들로부터 읽기 데이터(DOUT)가 독출 될 수 있다. 메모리 장치(100)의 쓰기 동작에서, 쓰기 드라이버(160)가 쓰기 데이터(DIN)를 기반으로 데이터 라인들(DL)의 전압을 제어함으로써, 열 선택기(130)에 의해 선택된 비트라인 또는 소스라인과 대응되는 메모리 셀들에 쓰기 데이터(DIN)가 기입될 수 있다.
예시적인 실시 예에서, 도면의 간결성 및 설명의 편의를 위하여, 데이터 라인들(DL)이 도시되었으나, 이하의 상세한 설명에서, 데이터 라인(DL)은 열 선택기(130)에 의해 선택된 비트라인 및 선택된 소스라인과 대응되는 것으로 이해될 수 있다.
입출력 회로(170)는 외부 장치(예를 들어, 메모리 컨트롤러 또는 호스트 등)로부터 쓰기 데이터(DIN)를 수신하거나 또는 외부 장치로 읽기 데이터(DOUT)를 출력할 수 있다.
제어 로직 회로(110)는 외부 장치로부터의 커맨드(CMD) 또는 제어 신호(CTRL)에 응답하여, 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 메모리 장치(100)의 쓰기 동작에서, 제어 로직 회로(110)는 쓰기 드라이버(160)를 활성화시킬 수 있고, 메모리 장치(100)의 읽기 동작에서, 제어 로직 회로(110)는 감지 증폭기(150)를 활성화시킬 수 있다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 도면이다. 도 3a 및 도 3b는 도 2의 제1 메모리 셀을 설명하기 위한 도면들이다. 이하에서, 본 발명의 기술적 특징을 용이하게 설명하기 위하여, 메모리 장치(100)의 쓰기 동작을 기준으로 본 발명의 실시 예들이 설명된다. 즉, 메모리 장치(100)의 쓰기 동작을 설명하는데 불필요한 구성 요소들(예를 들어, 감지 증폭기(150) 등)이 이하의 도면들에서 생략되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 풀-다운 드라이버(120), 열 선택기(130), 및 쓰기 드라이버(160)를 포함할 수 있다. 풀-다운 드라이버(120), 열 선택기(130), 및 쓰기 드라이버(160)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
앞서 설명된 바와 같이, 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 MRAM 셀일 수 있으며, 워드라인들(WL1~WLm), 비트라인들(BL1~BLn), 및 소스라인들(SLn)과 각각 연결될 수 있다.
예를 들어, 복수의 메모리 셀들 중 제1 메모리 셀(MC1)은 액세스 트랜지스터(TR) 및 가변 저항 소자(예를 들어, MTJ; Magnetic Tunnel Junction)을 포함할 수 있다. 액세스 트랜지스터(TR)의 일단은 제1 소스라인(SL1)과 연결될 수 있고, 액세스 트랜지스터(TR)의 타단은 가변 저항 소자(MTJ)의 일단과 연결될 수 있고, 액세스 트랜지스터(TR)의 게이트는 제1 워드라인(WL1)과 연결될 수 있다. 가변 저항 소자(MTJ)의 타단은 제1 비트라인(BL1)과 연결될 수 있다.
예시적인 실시 예에서, 복수의 메모리 셀들 각각의 가변 저항 소자(MTJ)의 저항 값을 조절함으로써, 복수의 메모리 셀들 각각에 데이터가 저장될 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 가변 저항 소자(MTJ)는 자유층(FRL), 장벽층(BRL), 및 고정층(FXL)을 포함할 수 있다. 장벽층(BRL)은 자유층(FRL) 및 고정층(FXL) 사이에 위치하고, 자유층(FRL)은 제1 비트라인(BL1)과 연결되고, 고정층(FXL)은 액세스 트랜지스터(TR)의 타단과 연결될 수 있다. 고정층(FXL)의 자화 방향은 특정 방향으로 고정될 수 있고, 자유층(FRL)의 자화 방향은 특정 조건(예를 들어, 쓰기 전류의 방향)에 따라 변경될 수 있다. 예시적인 실시 예에서, 가변 저항 소자(MTJ)는 고정층(FXL)의 자화 방향을 고정시키기 위한 반강자성층(anti-ferromagnetic layer)을 더 포함할 수도 있다.
예시적인 실시 예에서, 자유층(FRL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FRL)의 자화 방향은 메모리 셀의 외부 및/혹은 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(FRL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(FRL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3,CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 장벽층(BRL)의 두께는 스핀 확산 길이(spin diffusion distance) 보다 얇을 수 있다. 장벽층(BRL)은 비자성 물질을 포함할 수 있다. 일 예로서, 장벽층(BRL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 고정층(FXL)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 고정층(FXL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(FXL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 반강자성층은 반 강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 3a에 도시된 바와 같이, 가변 저항 소자(MTJ)를 통해 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(FRL)의 자화 방향이 변경될 수 있다. 예를 들어, 도 3a에 도시된 제1 쓰기 전류(WC1)와 같이, 제1 소스라인(SL1)으로부터 제1 비트라인(BL1)의 방향으로 전류가 흐를 경우, 자유층(FRL)의 자화 방향은 고정층(FXL)의 자화 방향과 반대가 되며, 이러한 상태는 반-평형(Anti-Parallel) 상태일 수 있다. 이와 반대로, 도 3a에 도시된 제2 쓰기 전류(WC2)와 같이, 제1 비트라인(BL1)으로부터 제1 소스라인(SL1)의 방향으로 전류가 흐를 경우, 자유층(FRL)의 자화 방향은 고정층(FXL)의 자화 방향과 동일해지며, 이러한 상태는 평형(Parallel) 상태일 수 있다.
가변 저항 소자(MTJ)가 반-평형 상태인 경우, 가변 저항 소자(MTJ)는 도 3b에 도시된 바와 같이, 반-평형 저항(Rap)을 가질 수 있고, 가변 저항 소자(MTJ)가 평형 상태인 경우, 가변 저항 소자(MTJ)는 평형 저항(Rp)을 가질 수 있다. 즉, 가변 저항 소자(MTJ)의 저항 값에 따라 데이터가 제1 메모리 셀(MC1)에 저장될 수 있으며, 가변 저항 소자(MTJ)의 저항 값을 판독함으로써, 제1 메모리 셀(MC1)에 저장된 데이터를 독출할 수 있다.
예시적인 실시 예에서, 가변 저항 소자(MTJ)의 저항 값을 변경(또는 자화 상태를 변경)하기 위한 제1 및 제2 쓰기 전류들(WC1, WC2)은 고전류(예를 들어, 읽기 전류보다 상대적으로 큰 전류)일 수 있다. 즉, 제1 메모리 셀(MC1)로 높은 레벨의 쓰기 전류를 제공함으로써, 가변 저항 소자(MJT)의 저항 값을 가변시킬 수 있다. 그러나 제1 비트라인(BL1) 또는 제1 소스라인(SL1)의 길이가 길어지거나 또는 그것들의 기생 저항이 증가됨에 따라 제1 메모리 셀(MC1)로 충분한 레벨의 쓰기 전류가 제공되지 않을 수 있다. 이 경우, 제1 메모리 셀(MC1)에 쓰기 데이터가 정상적으로 기입되지 않거나 또는 제1 메모리 셀(MC1)로 쓰기 전류를 제공하기 위한 전력 소모가 증가할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는, 쓰기 동작에서, 메모리 셀들에 기입될 쓰기 데이터에 따라 대응하는 비트라인 및 대응하는 소스라인 중 어느 하나를 선택적으로 특정 전압으로 풀-다운시킴으로써, 메모리 셀들로 충분한 레벨의 쓰기 전류를 제공할 수 있다.
예를 들어, 쓰기 드라이버(160)는 쓰기 I/O(WIO)를 통해 수신된 쓰기 데이터를 기반으로 비트라인들(BL1~BLn) 및 소스라인들(SL1~SLn)을 제어할 수 있다. 풀-다운 드라이버(120)는 내부 쓰기 I/O(iWIO)를 통해 수신된 풀-다운 데이터를 기반으로 비트라인들(BL1~BLn) 또는 소스라인들(SL1~SLn)을 선택적으로 풀-다운시킬 수 있다.
좀 더 상세한 예로서, 제1 메모리 셀(MC1)에 쓰기 데이터가 저장되는 경우, 쓰기 드라이버(160)는, 쓰기 활성 신호(WREN)에 응답하여, 쓰기 I/O(WIO)을 통해 제공된 쓰기 데이터를 기반으로 제1 메모리 셀(MC1)과 연결된 제1 소스라인(SL1) 및 제1 비트라인(BL1)으로 제공될 신호를 데이터 라인들(DL)을 통해 열 선택기(130)로 제공할 수 있다. 열 선택기(130)는 열 선택 신호(CS)에 응답하여 제1 메모리 셀들(MC1)과 연결된 제1 소스라인(SL1) 및 제1 비트라인(BL1)을 선택하고, 쓰기 드라이버(160)로부터 제공된 신호를 선택된 제1 소스라인(SL1) 및 제1 비트라인(BL1)로 제공할 수 있다. 풀-다운 드라이버(120)는, 반전된 쓰기 활성 신호(/WREN)에 응답하여, 내부 쓰기 I/O(iWIO)을 통해 제공된 풀-다운 데이터(이 때, 풀-다운 데이터는 쓰기 데이터와 실질적으로 동일함)를 기반으로, 제1 소스라인(SL1) 및 제2 비트라인(BL1) 중 어느 하나를 특정 전압으로 풀-다운 시킬 수 있다.
좀 더 상세한 예로서, 제1 메모리 셀(MC1)로 제1 쓰기 전류(WC1)가 제공되는 경우(즉, "데이터 1"이 기입되는 경우), 쓰기 드라이버(160)는 제1 소스라인(SL1)으로 고전압을 제공하고, 제1 비트라인(BL1)으로 저전압을 제공할 수 있다. 이 때, 풀-다운 드라이버(120)는 제1 비트라인(BL1)을 특정 전압(예를 들어, 접지 전압 또는 음 전압)으로 풀-다운시킴으로써, 제1 메모리 셀(MC1)을 통해 제1 소스라인(SL1)으로부터 제1 비트라인(BL1)으로 충분한 레벨의 고-전류가 흐를 수 있다. 이와 반대로, 제1 메모리 셀(MC1)로 제2 쓰기 전류(WC2)가 제공되는 경우(즉, "데이터 0"이 기입되는 경우), 쓰기 드라이버(160)는 제1 소스라인(SL1)으로 저전압을 제공하고, 제1 비트라인(BL1)으로 고전압을 제공할 수 있다. 이 때, 풀-다운 드라이버(120)는 제1 소스라인(SL1)을 특정 전압(예를 들어, 접지 전압 또는 음 전압)으로 풀-다운시킴으로써, 제1 메모리 셀(MC1)을 통해 제1 비트라인(BL1)으로부터 제1 소스라인(SL1)으로 충분한 레벨의 고-전류가 흐를 수 있다. 다시 말해서, 풀-다운 드라이버(120)가 제1 소스라인(SL1) 또는 제1 비트라인(BL1)을 특정 전압으로 풀-다운시킴으로써, 제1 메모리 셀(MC1)에 흐르는 쓰기 전류가 개선될 수 있다.
도 4는 도 2의 메모리 장치를 좀 더 상세하게 보여주는 회로도이다. 도면의 간결성 및 설명의 편의를 위하여, 제1 메모리 셀(MC1)을 기준으로 도 4의 실시 예가 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2 및 도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 풀-다운 드라이버(120), 열 선택기(130), 및 쓰기 드라이버(160)를 포함할 수 있다. 메모리 셀 어레이(110)는 제1 워드라인(WL1), 제1 소스라인(SL1), 및 제1 비트라인(BL1)과 연결된 제1 메모리 셀(MC1)을 포함할 수 있다. 예시적인 실시 예에서, 제1 메모리 셀(MC1)은 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)일 수 있다.
풀-다운 드라이버(120)는 제1 및 제2 NOR 게이트들(O1, O2), 소스라인 풀-다운 트랜지스터(SPDT), 및 비트라인 풀-다운 트랜지스터(BPDT)를 포함할 수 있다. 제1 NOR 게이트(O1)는 반전 쓰기 활성 신호(/WREN) 및 제1 내부 쓰기 I/O(iWIO1)를 통해 수신된 신호(즉, 풀-다운 데이터)에 대한 NOR 연산을 수행하여 소스라인 풀-다운 신호(SLPD)를 출력할 수 있다. 제2 NOR 게이트(O2)는 반전 쓰기 활성 신호(/WREN) 및 소스라인 풀-다운 신호(SLPD)에 대한 NOR 연산을 수행하여 비트라인 풀-다운 신호(BLPD)를 출력할 수 있다.
소스라인 풀-다운 트랜지스터(SPDT)는 풀-다운 노드(nPD) 및 제1 소스라인(SL1)의 일단 사이에 연결되고, 소스라인 풀-다운 신호(SLPD)에 응답하여 동작할 수 있다. 즉, 소스라인 풀-다운 트랜지스터(SPDT)는 하이 레벨의 소스라인 풀-다운 신호(SLPD)에 응답하여 제1 소스라인(SL1)의 일단을 풀-다운 노드(nPD)의 제1 전압(V1)으로 풀-다운시킬 수 있다.
비트라인 풀-다운 트랜지스터(BPDT)는 풀-다운 노드(nPD) 및 제1 비트라인(BL1)의 일단 사이에 연결되고, 비트라인 풀-다운 신호(BLPD)에 응답하여 동작할 수 있다. 즉, 비트라인 풀-다운 트랜지스터(BPDT)는 하이 레벨의 비트라인 풀-다운 신호(BLPD)에 응답하여 제1 비트라인(BL1)의 일단을 풀-다운 노드(nPD)의 제1 전압(V1)으로 풀-다운시킬 수 있다. 예시적인 실시 예에서, 전압(V1)은 저전압, 또는 접지 전압, 또는 음전압일 수 있다.
열 선택기(130)는 소스라인 선택 게이트(STG) 및 비트라인 선택 게이트(BTG)를 포함할 수 있다. 소스라인 선택 게이트(STG) 및 비트라인 선택 게이트(BTG)는 제1 소스라인(SL1)의 타단 및 제1 비트라인(BL1)의 타단과 연결되고, 제1 열 선택 신호(CS1) 및 제1 반전 열 선택 신호(/CS1)에 응답하여 제1 소스라인(SL1) 및 제1 비트라인(BL1)을 선택할 수 있다.
쓰기 드라이버(160)는 제1 및 제2 NAND 게이트(A1, A2) 및 제1 내지 제5 반전 게이트(inverter)(/1~/5)를 포함할 수 있다. 제1 NAND 게이트(A1)는 제1 쓰기 I/O(WIO1)의 신호(즉, 쓰기 데이터) 및 쓰기 활성 신호(WREN)에 대한 NAND 연산을 수행하여 출력 신호를 출력할 수 있다. 제1 NAND 게이트(A1)로부터 출력된 신호는 제4 반전 게이트(/4)에 의해 반전되고, 반전된 신호는 소스라인 선택 게이트(STG)로 제공될 수 있다. 즉, 제1 열 선택 신호(CS1) 및 제1 반전 열 선택 신호(/CS1)에 의해 소스라인 선택 게이트(STG)가 턴-온된 경우, 제4 반전 게이트(/4)로부터 제공된 신호가 제1 소스라인(SL1)의 타단으로 제공될 수 있다.
제2 NAND 게이트(A2)는 제3 반전 게이트(/3)에 의해 제1 쓰기 I/O(WIO1)의 신호가 반전된 신호 및 쓰기 활성 신호(WREN)에 대한 NAND 연산을 수행하여 출력 신호를 출력할 수 있다. 제2 NAND 게이트(A2)에 의해 출력된 출력 신호는 제5 반전 게이트(/5)에 의해 반전되고, 반전된 신호는 비트라인 선택 게이트(BTG)로 제공될 수 있다. 즉, 제1 열 선택 신호(CS1) 및 제1 반전 열 선택 신호(/CS1)에 의해 비트라인 선택 게이트(BTG)가 턴-온된 경우, 제5 반전 게이트(/4)로부터 제공된 신호가 제1 비트라인(BL1)으로 제공될 수 있다.
제1 쓰기 I/O(WIO1)의 신호(즉, 쓰기 데이터)는 제1 및 제2 반전 게이트들(/1, /2)에 의해 순차적으로 반전되어, 풀-다운 데이터로서 제1 내부 쓰기 I/O(iWIO1)를 통해 풀-다운 드라이버(120)로 제공될 수 있다.
상술된 도 4의 구성 요소들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 것이며, 본 발명의 범위가 도 4에 도시된 구성 요소들에 의해 한정되는 것은 아니다. 예를 들어, 도 4에 도시된 다양한 구성 요소들 중 일부가 생략되거나 또는 다른 구성 요소들이 더 추가될 수 있다.
도 5는 도 4의 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다. 도면의 간결성 및 설명의 편의를 위하여, 도 4의 제1 메모리 셀(MC1)에 "데이터 1" 및 "데이터 0"이 연속적으로 기입되는 쓰기 동작이 설명된다. 또한, 도 5에 도시된 타이밍도는 단순히 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것이다. 즉, 본 발명의 범위가 이에 한정되는 것은 아니다.
이하에서, 설명의 편의를 위하여, "데이터 1"은 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)의 반-평형 상태와 대응되고, "데이터 0"은 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)의 평형 상태와 대응되는 것으로 가정한다. 즉, 제1 메모리 셀(MC1)에 "데이터 1"이 기입될 경우, 제1 소스라인(SL1)으로부터 제1 비트라인(BL1)으로 제1 쓰기 전류(WC1)가 흐를 수 있고, 제1 메모리 셀(MC1)에 "데이터 0"이 기입될 경우, 제1 비트라인(BL1)으로부터 제1 소스라인(SL1)으로 제2 쓰기 전류(WC2)가 흐를 수 있다. 상술된 제1 및 제2 쓰기 전류들(WC1, WC2)에 의해 제1 메모리 셀(MC1)은 반-평형 상태 및 평형 상태 중 어느 하나의 상태를 가질 수 있다.
도 1, 도 4, 및 도 5를 참조하면, 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트 등)로부터 클럭(CK), 쓰기 신호(WEN), 및 제1 입력 데이터(DIN1)를 수신할 수 있다. 예시적인 실시 예에서, 클럭(CK) 및 쓰기 신호(WEN)는 도 1을 참조하여 설명된 외부 장치로부터 수신되는 커맨드(CMD) 또는 제어 신호(CTRL)와 대응될 수 있다.
메모리 장치(100)는 로우 레벨의 쓰기 신호(WEN)에 응답하여 쓰기 동작을 수행할 수 있다. 예를 들어, 제어 로직 회로(180)는 로우 레벨의 쓰기 신호(WEN)에 응답하여 쓰기 활성 신호(WREN) 및 반전 쓰기 활성 신호(/WREN)를 생성할 수 있다. 예시적인 실시 예에서, 쓰기 활성 신호(WREN) 및 반전 쓰기 활성 신호(/WREN)는 각각 외부 장치로부터 제공되는 클럭(CK)에 동기하여 생성될 수 있다. 예를 들어, 쓰기 활성 신호(WREN)는 로우 레벨의 쓰기 신호(WEN)에 응답하여, 하이 레벨로 바뀔 수 있고, 클럭(CK)의 상승 에지에서, 로우 레벨로 바뀔 수 있다. 반전 쓰기 활성 신호(/WREN)는 쓰기 활성 신호(WREN)과 반전된 레벨을 가질 수 있다.
하이 레벨의 쓰기 활성 신호(WREN)에 응답하여, 제1 워드라인(WL1)의 레벨이 하이 레벨이 되고, 제1 열 선택 신호(CS1)의 레벨이 하이 레벨이 될 수 있다. 외부 장치로부터 수신된 제1 입력 데이터(DIN1)는 제1 쓰기 I/O(WIO1)을 통해 제공될 수 있다. 즉, 제1 입력 데이터(DIN1)가 "데이터 1(또는 로직 하이)"인 경우, 제1 쓰기 I/O(WIO1)의 레벨은 하이 레벨이고, 제1 입력 데이터(DIN1)가 "데이터 0(또는 로직 로우)"인 경우, 제1 쓰기 I/O(WIO1)의 레벨은 로우 레벨일 것이다.
간결한 설명을 위하여, 도 5의 제1 시점(t1)에서의 각 신호 레벨을 기준으로 "데이터 1"을 기입하는 쓰기 동작이 설명된다. 제1 시점(t1)에서, 쓰기 활성 신호(WREN)는 하이 레벨이고, 반전 쓰기 활성 신호(/WREN)는 로우 레벨이고, 제1 워드라인(WL1)의 레벨, 제1 열 선택 신호(CS1), 및 제1 쓰기 I/O(WIO1)의 레벨은 각각 하이 레벨이다.
제1 시점(t1)에서, 제1 워드라인(WL1)이 하이 레벨이므로, 제1 메모리 셀(MC1)의 액세스 트랜지스터(TR)가 턴-온될 수 있고, 제1 열 선택 신호(CS1)가 하이 레벨이 됨에 따라, 열 선택기(130)의 소스라인 선택 게이트(STG) 및 비트라인 선택 게이트(BTG)가 턴-온될 수 있다.
제1 시점(t1)에서, 쓰기 활성 신호(WREN) 및 제1 쓰기 I/O(WIO1)의 레벨은 각각 하이 레벨이므로, 제5 반전 게이트(/5)로부터 비트라인 선택 게이트(BTG)로 제공되는 신호는 로우 레벨이고, 제4 반전 게이트(/4)로부터 소스라인 선택 게이트(STG)로 제공되는 신호는 하이 레벨일 것이다.
제1 시점(t1)에서, 제1 쓰기 I/O(WIO1)의 레벨이 하이 레벨이므로, 제1 내부 쓰기 I/O(iWIO1)의 레벨 또한 하이 레벨이다. 제1 내부 쓰기 I/O(iWIO1)는 하이 레벨이고, 반전 쓰기 활성 신호(/WREN)가 로우 레벨이므로, 풀-다운 드라이버(120)에서, 소스라인 풀-다운 신호(SLPD)는 로우 레벨이고, 비트라인 풀-다운 신호(BLPD)는 하이 레벨일 것이다. 하이 레벨의 비트라인 풀-다운 신호(BLPD)에 응답하여 비트라인 풀-다운 트랜지스터(BPDT)가 턴-온되고, 제1 비트라인(BL1)의 일단은 풀-다운 노드(nPD)의 제1 전압(V1)으로 풀-다운될 수 있다.
다음으로, 도 5의 제2 시점(t2)에서의 각 신호 레벨을 기준으로 "데이터 0"을 기입하는 쓰기 동작이 설명된다. 제2 시점(t2)에서, 제1 워드라인(WL1) 및 제1 열 선택 신호(CS1)의 레벨은 제1 시점(t1)과 동일하므로, 이에 대한 상세한 설명은 생략된다.
제2 시점(t2)에서, 제1 쓰기 I/O(WIO1)의 레벨은 로우 레벨이고, 쓰기 활성 신호(WREN)는 하이 레벨일 수 있다. 이 경우, 제5 반전 게이트(/5)로부터 비트라인 선택 게이트(BTG)로 제공되는 신호는 하이 레벨이고, 제4 반전 게이트(/4)로부터 소스라인 선택 게이트(STG)로 제공되는 신호는 로우 레벨일 것이다.
제2 시점(t2)에서, 제1 쓰기 I/O(WIO1)의 레벨이 로우 레벨이므로, 제1 내부 쓰기 I/O(iWIO1)의 레벨 또한 로우 레벨이다. 제1 내부 쓰기 I/O(iWIO1)의 레벨이 로우 레벨이고, 반전 쓰기 활성 신호(/WREN)가 로우 레벨이므로, 풀-다운 드라이버(120)에서, 소스라인 풀-다운 신호(SLPD)는 하이 레벨이고, 비트라인 풀-다운 신호(BLPD)는 로우 레벨일 것이다. 하이 레벨의 소스라인 풀-다운 신호(SLPD)에 응답하여 소스라인 풀-다운 트랜지스터(SPDT)가 턴-온되고, 제1 소스라인(SL1)의 일단은 풀-다운 노드(nPD)의 전압(V1)으로 풀-다운될 수 있다.
만약 풀-다운 드라이버(120)가 없다면, 제1 비트라인(BL1) 또는 제1 소스라인(SL1)의 기생 저항으로 인하여, 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 통해 충분한 쓰기 전류(즉, 가변 저항 소자의 상태를 변경시키는데 필요한 고전류)가 흐르지 않을 수 있다. 그러나, 상술된 바와 같이, 기입될 쓰기 데이터와 대응되는 풀-다운 데이터에 따라 제1 비트라인(BL1) 및 제1 소스라인(SL1) 중 어느 하나를 특정 전압(즉, 풀-다운 노드(nPD)의 제1 전압(V1))으로 풀-다운시킴으로써, 충분한 레벨의 쓰기 전류가 각 메모리 셀들로 흐를 수 있다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이 구조를 설명하기 위한 도면들이다. 도 1 및 도 6a 내지 도 6d를 참조하면, 메모리 셀 어레이(210)는 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)을 포함할 수 있다. 도 6a의 실시 예에서, 4개의 서브 메모리 셀 어레이들(SMCA1~SMCA4)이 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀 어레이(210)는 추가적인 서브 메모리 셀 어레이들을 더 포함할 수 있다.
예시적인 실시 예에서, 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)은 복수의 메모리 셀들을 포함할 수 있고, 복수의 쓰기 I/O들(WIO1~WIO4)과 각각 대응될 수 있다. 예를 들어, 제1 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀들은 제1 쓰기 I/O(WIO1)를 통해 제공되는 데이터를 저장하도록 구성될 수 있고, 제2 서브 메모리 셀 어레이(SMCA2)에 포함된 메모리 셀들은 제2 쓰기 I/O(WIO2)를 통해 제공되는 데이터를 저장하도록 구성될 수 있다. 유사하게, 제3 및 제4 서브 메모리 셀 어레이들(SMCA3, SMCA4) 각각은 제3 및 제4 쓰기 I/O들(WIO3, WIO4)을 통해 제공되는 데이터를 각각 저장하도록 구성될 수 있다. 즉, 서브 메모리 셀 어레이는 쓰기 I/O 단위로 구분될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 서브 메모리 셀 어레이는 다양한 형태로 구분될 수 있다.
복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)은 복수의 워드라인들(WL1~WLn)을 통해 연결될 수 있다. 즉, 제1 워드라인(WL1)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)의 첫 번째 행에 위치한 메모리 셀들과 연결될 수 있고, 제2 워드라인(WL2)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)의 두 번째 행에 위치한 메모리 셀들과 연결될 수 있다. 마찬가지로, 제m 워드라인(WLm)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)의 m-번째 행에 위치한 메모리 셀들과 연결될 수 있다.
예시적인 실시 예에서, 복수의 워드라인들(WL1~WLn) 각각은 행 방향(즉, 도 6b의 제1 방향(D1))으로 신장된 폴리 실리콘 게이트일 수 있다. 즉, 복수의 서브 메모리 셀 어레이들(SMCA1~SMC4) 각각의 메모리 셀들에 포함된 액세스 트랜지스터들의 게이트들이 행 방향으로 연결됨으로써, 복수의 워드라인들(WL1~WLn) 각각이 형성될 수 있다.
복수의 워드라인들(WL1~WLm) 각각이 폴리-실리콘 게이트로서 형성되기 때문에, 복수의 워드라인들(WL1~WLm) 각각의 저항 값이 상대적으로 높을 수 있다. 이 경우, 복수의 워드라인들(WL1~WLm)의 전압이 정상적으로 제어되지 않거나 또는 지연 시간이 발생할 수 있으며, 이에 따라 메모리 셀들이 정상적으로 구동되지 않을 수 있다.
메모리 셀들을 정상적으로 구동하기 위하여, 복수의 메탈 워드라인들(MWL1~MWLm)이 형성될 수 있다. 복수의 메탈 워드라인들(MWL1~MWLm) 각각은 복수의 워드라인들(WL1~WLn)의 상부(예를 들어, 기판(SUB)과 수직한 방향)에 형성될 수 있고, 복수의 더미 영역들(DMA0~DMA4)에서, 대응하는 워드라인과 전기적으로 연결될 수 있다. 복수의 메탈 워드라인들(MWL1~MWLm) 각각은 워드라인과 동일한 방향(즉, 행 방향, 또는 제1 방향(D1))을 따라 신장될 수 있다.
예를 들어, 도 6b는 도 6a의 메모리 셀 어레이(210)의 일부 영역에 대한 평면도를 보여주고, 도 6c는 도 6b의 메모리 셀 어레이(210)의 X-X'에 따른 단면도를 보여준다. 도 6b 및 도 6c에 도시된 바와 같이, 반도체 기판(SUB) 상에 복수의 메모리 셀들(MC) 각각에 포함된 액세스 트랜지스터들(TR)이 행 방향(즉, 제1 방향(D1)을 따라 형성될 수 있다. 액세스 트랜지스터들(TR) 각각은 대응하는 소스라인(미도시)과 전기적으로 연결되도록 구성된 소스 콘택(SCT) 및 대응하는 가변 저항 소자(MTJ)(미도시)와 전기적으로 연결되도록 구성된 드레인 콘택(DCT)을 포함할 수 있다. 제1 방향(D1)으로 정렬된 액세스 트랜지스터들(TR)의 게이트들은 제1 워드라인(WL1)을 형성할 수 있다. 즉, 제1 워드라인(WL1)은 반도체 기판(SUB)의 상부에 폴리 실리콘 게이트로서 형성될 수 있다.
제1 및 제2 방향(D1, D2)에 의해 형성된 평면(또는 기판(SUB)) 상에서, 제2 서브 메모리 셀 어레이(SMCA2) 및 제3 서브 메모리 셀 어레이(SMCA3) 사이에 제3 더미 영역(DMA3)이 존재할 수 있다. 제3 더미 영역(DMA3)은 워드라인 콘택(WCT)을 포함할 수 있다. 워드라인 콘택(WCT)은 제1 워드라인(WL1)과 제1 메탈 워드라인(MWL1)을 전기적으로 연결하도록 구성될 수 있으며, 기판(SUB)과 수직한 방향(즉, 제3 방향(D3))을 따라 형성될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 더미 영역들(DMA1~DMA5) 각각은 복수의 메탈 워드라인들(MWL1~MWLm) 및 복수의 워드라인들(WL1~WLm)을 각각 전기적으로 연결하도록 구성된 복수의 워드라인 콘택(WCT)을 포함할 수 있다. 예시적인 실시 예에서, 상술된 메모리 셀 어레이(210)의 레이아웃은 워드라인 스트랩 레이아웃(wordline strap layout)이라 불린다.
예시적인 실시 예에서, 워드라인 콘택(WCT)은 제1 레이어(ML1)에서 형성될 수 있고, 제1 메탈 워드라인(MWL1)은 제2 레이어(ML2)에서 형성될 수 있다. 예시적인 실시 예에서, 제1 레이어(ML1)는 다양한 메탈 배선들 또는 콘택을 형성하기 위한 하나 또는 그 이상의 메탈 레이어들 또는 하나 또는 그 이상의 다른 레이어들을 포함할 수 있다.
예시적인 실시 예에서, 제1 레이어(ML1)는 복수의 메모리 셀들(MC)에 포함된 가변 저항 소자(MTJ) 및 가변 저항 소자(MTJ)와 연결된 비트라인(BL)을 형성하기 위한 다양한 레이어들을 포함할 수 있다. 비록 도면에 도시되지는 않았으나, 복수의 메모리 셀들(MC)의 액세스 트랜지스터(TR)와 각각 연결된 소스라인(SL)은 제1 레이어(ML1)에 형성될 수 있다.
예시적인 실시 예에서, 복수의 메모리 셀들(MC) 각각의 가변 저항 소자(MJT), 가변 저항 소자(MJT)와 연결된 비트라인들(BL), 액세스 트랜지스터(TR)와 연결된 소스라인(SL) 중 적어도 하나는 도면에 도시된 레이어 이외의 다른 레이어에 형성될 수 있다.
상술된 바와 같이, 메모리 셀 어레이(210)는 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4)을 포함할 수 있고, 복수의 서브 메모리 셀 어레이들(SMCA1~SMCA4) 각각의 사이에 더미 영역들(DMA1~DMA5)이 각각 존재할 수 있다. 더미 영역들(DMA1~DMA5) 각각은 복수의 메탈 워드라인들(MWL1~MWLm) 및 복수의 워드라인들(WL1~WLm)을 서로 전기적으로 연결하도록 구성된 워드라인 콘택(WCT)을 포함할 수 있다.
예시적인 실시 예에서, 도 6d에 도시된 바와 같이, 인접한 워드라인들(예를 들어, WL1, WL2)과 연결될 메모리 셀들의 액세스 트랜지스터들(예를 들어, TR1, TR2)은 서로 소스 영역을 공유하도록 구성될 수 있다. 도 6d의 메모리 셀 어레이(210')는 인접한 워드라인들과 연결된 메모리 셀들의 액세스 트랜지스터들이 소스 영역을 공유한다는 점을 제외하면, 앞서 설명된 구성과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 6a 내지 도 6d를 참조하여 메모리 셀 어레이(210)의 레이아웃이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 반도체 기판(SUB) 상의 제1 영역(예를 들어, 코어 영역)에 메모리 셀 어레이(210)가 형성될 수 있고, 제1 영역과 다른 제2 영역에 주변 회로들, 예를 들어, 앞서 설명된 풀-다운 드라이버(120), 열 선택기(130), 어드레스 디코더(140), 감지 증폭기(150), 쓰기 드라이버(160), 입출력 회로(170), 및 제어 로직 회로(180) 등이 형성될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 도면이다. 설명의 편의를 위하여, 도 7의 실시 예를 설명하는데 불필요한 구성 요소들은 생략된다. 도 1, 도 6a, 도 6b, 도 6c, 도 6d, 및 도 7을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 풀-다운 드라이버(320), 열 선택기(330), 및 쓰기 드라이버(360)는 포함할 수 있다.
메모리 셀 어레이(310)는 제1 내지 제4 서브 메모리 셀 어레이들(SMCA1~SMCA4)을 포함할 수 있다. 제1 내지 제4 서브 메모리 셀 어레이들(SMCA1~SMCA4)는 복수의 워드라인들(WL1~WLm)과 연결될 수 있다. 복수의 워드라인들(WL1~WLm) 복수의 워드라인 신호들(WL[1:m])을 각각 수신하도록 구성될 수 있다. 제1 내지 제4 서브 메모리 셀 어레이들(SMCA1~SMCA4) 각각의 사이에는 복수의 더미 영역들(DMA1~DMA5)이 존재할 수 있다. 메모리 셀 어레이(110)의 구조는 도 6a 내지 도 6d를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
풀-다운 드라이버(120)는 제1 내지 제4 풀-다운 회로들(121~124)을 포함할 수 있다. 제1 내지 제4 풀-다운 회로들(121~124)은 각각 대응하는 비트라인들(BL[1]~BL[4]) 및 대응하는 소스라인들(SL[1]~SL[4])을 통해 제1 내지 4 서브 메모리 셀 어레이들(SMCA1~SMCA4)과 각각 연결될 수 있다.
열 선택기(330)는 제1 내지 제4 열 먹스들(331~334)을 포함할 수 있다. 제1 내지 제4 열 먹스들(331~334) 각각은 열 선택 신호(CS[1:k])에 응답하여, 대응하는 소스라인 및 대응하는 비트라인을 선택하도록 구성될 수 있다.
쓰기 드라이버(360)는 제1 내지 제4 쓰기 회로들(361~364)을 포함할 수 있다. 제1 내지 제4 쓰기 회로들(361~364) 각각은 제1 내지 제4 열 먹스들(331~334)과 각각 연결될 수 있다. 제1 내지 제4 쓰기 회로들(361~364) 각각은, 제1 내지 제4 열 먹스들(331~334)을 통해, 대응하는 비트라인들(BL[1]~BL[4]), 및 대응하는 소스라인들(SL[1]~SL[4])과 연결될 수 있다. 즉, 제1 내지 제4 쓰기 회로들(361~364)은 상술된 구성들을 통해 제1 내지 4 서브 메모리 셀 어레이들(SMCA1~SMCA4)과 각각 연결될 수 있다.
제1 내지 제4 쓰기 회로들(361~364) 각각은 복수의 쓰기 I/O들(WIO[1]~WIO[4]) 중 대응하는 쓰기 I/O를 통해 수신된 신호(즉, 쓰기 데이터)를 기반으로 대응하는 소스라인 및 대응하는 비트라인을 제어할 수 있다. 예를 들어, 제1 쓰기 회로(361)는 제1 쓰기 I/O(WIO[1])를 통해 수신된 제1 쓰기 데이터를 기반으로 제1 비트라인들(BL[1]) 및 제1 소스라인들(SL[1]) 각각을 제어할 수 있다. 제2 쓰기 회로(162)는 제2 쓰기 I/O(WIO[2])를 통해 수신된 제2 쓰기 데이터를 기반으로 제2 비트라인들(BL[2]) 및 제1 소스라인들(SL[2]) 각각을 제어할 수 있다. 마찬가지로, 제3 및 제4 쓰기 회로들(163, 164) 각각은 제3 및 제4 쓰기 I/O들(WIO[3], WIO[4])를 통해 각각 수신된 제3 및 제4 쓰기 데이터를 기반으로 제3 및 제4 비트라인들(BL[3], BL[4]) 및 제3 및 제4 소스라인들(SL[3], SL[4]) 각각을 제어할 수 있다. 예시적인 실시 예에서, 제1 내지 제4 쓰기 회로들(361~364) 각각은 제1 내지 제4 열 먹스들(331~334)에 의해 선택된 소스라인들 및 선택된 비트라인들을 제어할 수 있다.
결과적으로, 제1 쓰기 I/O(WIO[1])를 통해 제공되는 제1 쓰기 데이터는 제1 쓰기 회로(361)에 의해 제1 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀들에 저장되고, 제2 쓰기 I/O(WIO[2])를 통해 제공되는 제2 쓰기 데이터는 제2 쓰기 회로(362)에 의해 제2 서브 메모리 셀 어레이(SMCA2)에 포함된 메모리 셀들에 저장될 수 있다. 마찬가지로, 제3 및 제4 쓰기 I/O들(WIO[3], WIO[4])를 통해 제공되는 제3 및 제4 쓰기 데이터는 제3 및 제4 쓰기 회로들(363, 364)에 의해 제3 및 제4 서브 메모리 셀 어레이(SMCA3, SMCA4)에 저장된 메모리 셀들에 각각 저장될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 풀-다운 회로들(321~324) 각각은 도 4 및 도 5를 참조하여 설명된 풀-다운 드라이버와 유사하게 동작할 수 있다. 즉, 제1 내지 제4 풀-다운 회로들(321~324) 각각은 대응하는 내부 쓰기 I/O들(iWIO)을 통해 수신된 신호(즉, 풀-다운 데이터)에 응답하여, 소스라인들(SL[1]~SL[4]) 또는 비트라인들(BL[1]~BL[4])을 각각 풀-다운시킬 수 있다. 예를 들어, 제1 풀-다운 회로(121)는 제1 내부 쓰기 I/O(iWIO1)를 통해 수신된 제1 풀-다운 데이터를 기반으로, 제1 소스라인들(SL[1]) 및 제1 비트라인들(BL[1]) 중 어느 하나를 풀-다운시킬 수 있고, 제2 풀-다운 회로(122)는 제2 내부 쓰기 I/O(iWIO2)를 통해 수신된 제2 풀-다운 데이터를 기반으로, 제2 소스라인들(SL[2]) 및 제2 비트라인들(BL[2]) 중 어느 하나를 풀-다운시킬 수 있다. 마찬가지로, 제3 및 제4 풀-다운 회로들(123, 124)는 제3 및 제4 내부 쓰기 I/O들(iWIO3, iWIO4)를 통해 각각 수신된 제3 및 제4 풀-다운 데이터를 기반으로, 제3 소스라인들(SL[3]) 또는 제3 비트라인들(BL[3]); 그리고 제4 소스라인들(SL[4]) 또는 제4 비트라인들(BL[4])을 각각 풀-다운시킬 수 있다.
예시적인 실시 예에서, 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)을 통해 수신된 제1 내지 제4 풀-다운 데이터는 제1 내지 제4 쓰기 I/O들(WIO1~WIO4)을 통해 수신된 제1 내지 제4 쓰기 데이터와 실질적으로 동일할 수 있다. 다시 말해서, 제1 내지 제4 쓰기 회로들(361~364) 각각은 제1 내지 제4 쓰기 I/O들(WIO1~WIO4)을 통해 수신된 제1 내지 제4 쓰기 데이터를 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)을 통해 제1 내지 제4 풀-다운 회로들(321~324)로 각각 전달하도록 구성될 수 있다. 이 때, 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)은 메모리 셀 어레이(310)를 가로지르도록(또는 통과하도록) 형성된 메탈 라인들일 수 있다.
예를 들어, 제1 내부 쓰기 I/O(iWIO1)는 제1 쓰기 드라이버(361)로부터 제1 풀-다운 회로(321)로 신장되고, 메모리 셀 어레이(310)의 제1 더미 영역(DMA1)에 형성된 메탈 라인일 수 있다. 제2 내부 쓰기 I/O(iWIO2)는 제2 쓰기 드라이버(162)로부터 제2 풀-다운 회로(322)로 신장되고, 메모리 셀 어레이(310)의 제2 더미 영역(DMA2)에 형성된 메탈 라인일 수 있다. 마찬가지로, 제3 및 제4 내부 쓰기 I/O들(iWIO3, iWIO4)은 제3 및 제4 쓰기 드라이버들(363, 364)로부터 제3 및 제4 풀-다운 회로들(323, 324)로 각각 신장되고, 메모리 셀 어레이(310)의 제3 및 제4 더미 영역들(DMA3, DMA4)에 형성된 메탈 라인들일 수 있다.
상술된 바와 같이, 제1 내지 제4 풀-다운 회로들(321~324)에서 사용되는 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)이 메모리 셀 어레이(310)의 더미 영역들(DMA1, DMA2, DMA3, DMA4)에서 메탈 라인들로서 형성되기 때문에, 본 발명에 따른 메모리 장치를 구현하는데 요구되는 메탈 배선들의 복잡도가 감소되고, 메모리 장치의 면적이 감소될 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 기판(SUB)(도 6b 참조) 상에서, 메모리 셀 어레이(310)가 형성되는 코어 영역의 제1 측에 위치한 제1 영역에 풀-다운 드라이버(320)가 형성되고, 코어 영역의 제2 측에 위치한 제2 영역에 쓰기 드라이버(360)가 형성될 수 있다. 이 때, 제2 영역은 제1 영역과 반대되는 방향에 위치한 영역을 가리킬 수 있다. 또는 제1 및 제2 영역들 사이에 코어 영역이 존재할 수 있다.즉, 쓰기 드라이버(360)가 형성되는 제1 영역, 메모리 셀 어레이(310)가 형성되는 코어 영역, 및 풀-다운 드라이버(320)가 형성되는 제2 영역은 기판(SUB) 상에서, 제2 방향(D2, 도 6b 참조)을 따라 배치될 수 있다. 이 경우, 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)을 풀-다운 드라이버(320)로 제공하기 위하여, 주변 영역에서 추가 메탈 배선을 위한 영역이 필요할 수 있다.
그러나 본 발명의 실시 예에 따르면, 풀-다운 드라이버(320)에서 사용되는 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)이 메모리 셀 어레이(310)가 형성되는 코어 영역의 더미 영역들(DMA1~DMA4)에서 메탈 라인들로서 형성될 수 있다. 코어 영역은 서브 메모리 셀 어레이 영역들 및 더미 영역들을 포함할 수 있고, 서브 메모리 셀 어레이 영역들 및 더미 영역들은 기판(SUB) 상에서, 제1 방향(D1, 도 6b 참조)를 따라 배치될 수 있다. 이에 따라, 제1 내지 제4 내부 쓰기 I/O들(iWIO1~iWIO4)을 위한 추가 영역 없이, 워드라인 스트랩 레이아웃을 위한 더미 영역에서 복수의 내부 쓰기 I/O들이 형성됨으로써, 메모리 장치의 복잡도가 감소되고, 메모리 장치의 면적이 감소될 수 있다.
도 8a 및 도 8b는 도 7의 메모리 셀 어레이를 예시적으로 보여주는 도면들이다. 도 8a는 제1 워드라인(WL1)와 연결된 메모리 셀들(MC)이 형성되는 기판(SUB)의 평면도를 보여주고, 도 8b는 도 8a의 Y-Y'에 따른 예시적인 단면도를 보여준다. 설명의 편의를 위하여, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들 및 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 7, 도 8a, 및 도 8b를 참조하면, 앞서 설명된 바와 유사하게, 메모리 셀 어레이(310)는 제2 및 제3 서브 메모리 셀 어레이들(SMCA2, SMCA3)을 포함할 수 있다. 앞서 설명된 바와 유사하게, 제2 및 제3 서브 메모리 셀 어레이들(SMCA2, SMCA3) 사이에 제3 더미 영역(DMA3)이 존재할 수 있다. 제1 메탈 워드라인(MWL1)은 제1 방향(D1)을 따라 형성되고, 제3 더미 영역(DMA3)의 워드라인 콘택(WCT)을 통해 제2 및 제3 서브 메모리 셀 어레이들(SMCA2, SMCA3)의 메모리 셀들과 연결된 제1 워드라인(또는 메모리 셀들의 폴리-실리콘 게이트)(미도시)과 전기적으로 연결될 수 있다.
이 때, 제3 더미 영역(DMA3)에 제3 내부 쓰기 I/O(iWIO3)를 위한 메탈 라인이 형성될 수 있다. 이하에서, 설명의 편의를 위하여, 내부 쓰기 I/O를 위하여 더미 영역에 형성된 메탈 배선은 "내부 메탈 라인"이라 칭하고, 대응하는 내부 쓰기 I/O의 참조 번호와 동일하게 지칭된다. 제2 내부 메탈 라인(iWIO2)은 제1 메탈 워드라인(MWL1)이 형성되는 제1 방향(D1)과 다른 제2 방향(D2)(예를 들어, 제1 방향(D1)과 직각인 방향)으로 신장될 수 있다. 제3 더미 영역(DMA3)에 형성된 제3 내부 메탈 라인(iWIO3)을 통해 제3 쓰기 회로(363)로부터 제3 풀-다운 회로(323)로 제3 풀-다운 데이터가 제공될 수 있다.
예시적인 실시 예에서, 내부 메탈 라인은 메탈 워드라인과 다른 레이어에 형성될 수 있다. 예를 들어, 도 8b에 도시된 바와 같이, 기판(SUB) 상에 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)가 형성되고, 제1 방향(D1)을 따라 배열된 액세스 트랜지스터들(TR)의 게이트들은 제1 워드라인(WL1)을 형성할 수 있다.
기판(SUB)과 수직한 방향(즉, 제3 방향(D3))으로, 제1 내지 제3 레이어들(ML1~ML3)이 적층될 수 있다. 예를 들어, 제1 워드라인(WL1)의 상부에 제1 레이어(ML1)가 형성될 수 있다. 제1 레이어(ML1)에서, 제2 및 제3 서브 메모리 셀 어레이들(SMCA2, SMCA3)과 대응되는 영역들에는, 복수의 메모리 셀들(MC) 각각의 가변 저항 소자(MTJ) 및 대응하는 비트라인들(BL)이 형성될 수 있다. 제1 레이어(ML1)에서, 제3 더미 영역(DMA3)과 대응되는 영역에는, 워드라인 콘택(WCT)이 형성될 수 있다. 제1 레이어(ML1)는 상술된 다양한 구성 요소들을 형성하기 위한 복수의 레이어들을 더 포함할 수 있다. 제1 레이어(ML1)는 도 6c를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
제1 레이어(ML1)의 상부에 제2 레이어(ML2)가 형성될 수 있다. 제2 레이어(ML2)는 제1 워드라인(WL1)과 워드라인 콘택(WCT)을 통해 전기적으로 연결되는 제1 메탈 워드라인(MWL1)을 포함할 수 있다. 제1 메탈 워드라인(MWL1) 및 제1 워드라인(WL1)은 제1 방향(D1)을 따라 신장될 수 있다.
제2 레이어(ML2)의 상부에 제3 레이어(ML3)가 형성될 수 있다. 제3 레이어(ML3)는 앞서 설명된 제3 내부 메탈 라인(iWIO3)을 포함할 수 있다. 제3 내부 메탈 라인(iWIO3)은 제3 레이어(ML3)에서 제3 더미 영역(DMA3)에 위치할 수 있다. 즉, 제3 레이어(ML3)는 메탈 워드라인 또는 워드라인이 신장되는 방향(즉, 제1 방향(D1)) 수직한 방향(즉, 제2 방향(D2))으로 신장되고, 메탈 워드라인의 수직 방향(즉, 제3 방향(D3))으로 적층될 수 있다.
상술된 바와 같이, 풀-다운 드라이버(360) 또는 복수의 풀-다운 회로들(361~364)에서 사용되는 내부 쓰기 I/O들(iWIO1~iWIO4)이 메모리 셀 어레이(310)의 더미 영역들(DMA)에 포함된 메탈 배선을 통해 제공되기 때문에, 메모리 장치의 면적 및 메탈 라인에 대한 복잡도가 감소될 수 있다.
예시적인 실시 예에서, 더미 영역들(DMA1~DMA4)에 각각 형성된 내부 메탈 라인들은 복수의 워드라인들(WL)이 신장된 방향(즉, 제1 방향(D1))과 수직한 방향(즉, 제2 방향(D2))으로 신장될 수 있다. 예시적인 실시 예에서, 더미 영역들(DMA1~DMA4)에 각각 형성된 내부 메탈 라인들은 복수의 비트 라인들(BL) 및 복수의 소스 라인들(SL)과 평행한 방향으로 신장될 수 있다.
예시적인 실시 예에서, 더미 영역들(DMA1~DMA4)에 각각 형성된 내부 메탈 라인들, 복수의 비트라인들(BL), 및 복수의 소스라인들(SL)은 각각 서로 다른 레이어에 형성되거나 또는 그것들 중 일부는 서로 동일한 레이어에 형성될 수 있다. 예를 들어, 비록 도면에 명확히 도시되지는 않았으나, 내부 메탈 라인들 및 복수의 비트 라인들(BL)은 서로 동일한 레이어(즉, 제3 레이어(ML3)에 형성될 수 있다. 또는 제3 레이어(ML3)의 상부에 추가 레이어가 더 형성될 수 있고, 복수의 비트라인들(BL) 또는 복수의 소스라인들(SL)은 추가 레이어 포함될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들(MC) 각각의 소자, 또는 메모리 셀들(MC)과 연결된 비트라인들(BL), 소스라인들(SL), 또는 메탈 워드라인들(MWL)은 다양한 레이어에서 형성될 수 있다.
도 9는 도 7의 메모리 장치의 제1 서브 메모리 셀 어레이, 제1 풀-다운 회로, 제1 열 먹스, 및 제1 쓰기 회로를 예시적으로 보여주는 도면이다. 도 9는 본 발명의 실시 예에 따른 제1 서브 메모리 셀 어레이(SMCA1)을 구동하기 위한 동작을 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적인 실시 예에서, 다른 서브 메모리 셀 어레이들, 다른 풀-다운 회로들, 다른 열 먹스들, 및 다른 쓰기 회로들 또한 도 9에 도시된 실시 예와 유사한 구조를 가질 수 있다.
도 7 및 도 9를 참조하면, 제1 서브 메모리 셀 어레이(SMCA1)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 예시적인 실시 예에서, 복수의 메모리 셀들(MC) 각각은 도 3a 및 도 3b를 참조하여 설명된 메모리 셀(즉, MRAM 셀)일 수 있다. 복수의 메모리 셀들(MC) 각각은 워드라인들(WL1~WLm), 소스라인들(SL[1]a~SL[1]k), 및 비트라인들(BL[1]a~BL[1]k)과 각각 연결될 수 있다.
제1 풀-다운 회로(321)는 제1 및 제2 NOR 게이트들(O1, O2), 복수의 소스라인 풀-다운 트랜지스터들(SPDT1~SPDTk), 및 복수의 비트라인 풀-다운 트랜지스터들(BPDT1~BPDTk)을 포함할 수 있다. 제1 및 제2 NOR 게이트들(O1, O2)은 앞서 설명된 바와 같이, 소스라인 풀-다운 신호(SLPD) 및 비트라인 풀-다운 신호(BLPD)를 각각 생성할 수 있다.
복수의 소스라인 풀-다운 트랜지스터들(SPDT1~SPDTk) 각각은 풀-다운 노드(nPD) 및 복수의 소스라인들(SL[1]a~SL[1]k) 사이에 각각 연결되고, 소스라인 풀-다운 신호(SLPD)에 응답하여 동작할 수 있다. 예를 들어, 복수의 소스라인 풀-다운 트랜지스터들(SPDT1~SPDTk)은 소스라인 풀-다운 신호(SLPD)에 응답하여 복수의 소스라인들(SL[1]a~SL[1]k) 각각을 제1 전압(V1)으로 풀-다운시킬 수 있다.
복수의 비트라인 풀-다운 트랜지스터들(BPDT1~BPDTk) 각각은 풀-다운 노드(nPD) 및 복수의 비트라인들(BL[1]a~BL[1]k) 사이에 각각 연결되고, 비트라인 풀-다운 신호(BLPD)에 응답하여 동작할 수 있다. 예를 들어, 복수의 비트라인 풀-다운 트랜지스터들(BPDT1~BPDTk)은 비트라인 풀-다운 신호(BLPD)에 응답하여 복수의 비트라인들(BL[1]a~BL[1]k) 각각을 제1 전압(V1)으로 풀-다운시킬 수 있다.
제1 열 먹스(331)는 열 선택 신호들(CS1~CSk)에 응답하여, 대응하는 소스라인 및 대응하는 비트라인을 선택할 수 있다. 제1 쓰기 회로(361)로부터 제공된 신호들은 선택된 소스라인 및 선택된 비트라인을 통해 대응하는 메모리 셀로 제공될 수 있다.
제1 쓰기 드라이버(361)는 제1 및 제2 NAND 게이트(A1, A2) 및 제1 내지 5 반전 게이트들(/1~/5)을 포함할 수 있다. 제4 반전 게이트(/4)의 출력이 복수의 소스라인 선택 게이트들(STG1~STGk)로 제공되고, 제5 반전 게이트(/5)의 출력이 복수의 비트라인 선택 게이트들(BTG1~BTGk)로 제공된다는 점을 제외하면, 제1 쓰기 회로(361)의 구성 요소들은 앞서 설명된 도 4의 쓰기 드라이버(160)의 구성 요소와 유사하므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 하나의 서브 메모리 셀 어레이(예를 들어, SMCA1)는 하나의 쓰기 I/O(예를 들어, WIO1)와 대응될 수 있다. 즉, 제1 쓰기 I/O(WIO1)를 통해 제공되는 데이터는 제1 쓰기 회로(361) 및 제1 풀-다운 회로(321)에 의해 제1 서브 메모리 셀 어레이(SMCA1)에 포함된 복수의 메모리 셀들(MC)에 저장될 수 있다.
예시적인 실시 예에서, 제1 풀-다운 회로(321)에서 사용되는 제1 내부 쓰기 I/O(iWIO1)는 도 7 내지 도 8b를 참조하여 설명된 메탈 라인(즉, 더미 영역의 메탈 라인)을 통해 제1 풀-다운 회로(321)로 제공될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들은 생략되며, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 10을 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410), 풀-다운 드라이버(420), 열 선택기(430), 및 쓰기 드라이버(460)를 포함할 수 있다. 풀-다운 드라이버(420)는 제1 내지 제4 풀-다운 회로들(421~424)을 포함하고, 열 선택기(430)는 제1 내지 제4 열 먹스들(431~434)를 포함하고, 쓰기 드라이버(460)는 제1 내지 제4 쓰기 회로들(461~464)을 포함할 수 있다. 각 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 셀 어레이(410)는 제1 내지 제4 서브 메모리 셀 어레이들(SMCA1~SMCA4)을 포함할 수 있다. 앞서 설명된 바와 달리, 도 10의 메모리 셀 어레이(410)는 제1 내지 제3 더미 영역들(DMA1~DMA3)을 포함할 수 있다. 제1 및 제2 서브 메모리 셀 어레이들(SMCA1, SMCA2)은 서로 인접할 수 있고(즉, 제1 및 제2 서브 메모리 셀 어레이들(SMCA1, SMCA2) 사이에 더미 영역이 존재하지 않음), 제1 더미 영역(DMA1)은 제1 서브 메모리 셀 어레이(SMCA1)의 일 측에 위치할 수 있다.
제2 및 제3 서브 메모리 셀 어레이들(SMCA2, SMCA3) 사이에 제2 더미 영역(DMA2)이 존재할 수 있고, 제3 및 제4 서브 메모리 셀 어레이들(SMCA3, SMCA4)은 서로 인접할 수 있다(즉, 제3 및 제4 서브 메모리 셀 어레이들(SMCA3, SMCA4) 사이에 더미 영역이 존재하지 않음.). 제3 더미 영역(DMA3)은 제4 서브 메모리 셀 어레이(SMCA4)의 일 측에 위치할 수 있다.
즉, 메모리 셀 어레이(410)에서, 2개의 서브 메모리 셀 어레이들 마다 1개의 더미 영역이 존재할 수 있다. 이 때, 특정 더미 영역은 적어도 2개의 내부 메탈 라인들을 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 더미 영역(DMA1)은 제1 내부 쓰기 I/O(iWIO1)를 위한 제1 내부 메탈 라인을 포함할 수 있다. 제2 더미 영역(DMA2)은 제2 및 제3 내부 쓰기 I/O들(iWIO2, iWIO3) 각각을 위한 제2 및 제3 메탈 라인들을 포함할 수 있다. 제3 더미 영역(DMA3)은 제4 내부 쓰기 I/O(iWIO4)를 위한 제4 메탈 라인을 포함할 수 있다.
다시 말해서, 메모리 셀 어레이(410)에 포함된 서브 메모리 셀 어레이들의 개수 및 더미 영역들의 개수에 따라 특정 더미 영역에 적어도 2개의 내부 메탈 라인들이 형성될 수 있다.
예시적인 실시 예에서, 하나의 더미 영역에서 적어도 2개의 내부 메탈 라인들이 형성되는 경우, 적어도 2개의 내부 메탈 라인들은 동일한 레이어에 형성되거나, 적어도 2개의 내부 메탈 라인들 각각은 서로 다른 레이어에 형성되거나 또는, 적어도 2개의 내부 메탈 라인들 중 일부는 동일한 레이어에 형성되고 나머지는 다른 레이어에 형성될 수 있다.
도 10의 실시 예는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이는 제1 방향을 따라 신장된 복수의 워드라인들과 연결된 복수의 서브 메모리 셀 어레이들을 포함할 수 있고, i(단, i는 자연수)개의 서브 메모리 셀 어레이들마다 더미 영역이 존재할 수 있다. 하나의 더미 영역은 제1 방향과 수직한 제2 방향을 따라 신장된 적어도 하나의 메탈 라인을 포함할 수 있다. 적어도 하나의 메탈 라인을 통해 풀-다운 드라이버에서 사용되는 내부 쓰기 I/O가 제공될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함할 수 있다. 메모리 컨트롤러(1100)는 메모리 장치(1200)를 제어하도록 구성될 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(1100)는 CPU 또는 AP 등과 같은 반도체 집적 회로이거나 또는 그것에 포함된 구성 요소들 중 하나일 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(1100)는 미리 정해인 인터페이스를 기반으로 메모리 장치를 제어할 수 있다. 예시적인 실시 예에서, 미리 정해진 인터페이스는 DDR(Double Data Rate), LPDDR(Low-Power DDR), USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나에 기반될 수 있다.
메모리 장치(1200)는 메모리 컨트롤러(1100)의 제어에 따라 동작할 수 있다. 예시적인 실시 예에서, 메모리 장치(1200)는 도 1 내지 도 10을 참조하여 설명된 MRAM 장치들 중 하나일 수 있다. 예를 들어, 메모리 장치(1200)는 풀-다운 드라이버(1210)를 포함할 수 있고, 쓰기 데이터를 기반으로 대응하는 비트라인 또는 대응하는 소스라인 중 어느 하나를 특정 전압으로 풀-다운시킬 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 소스라인, 제1 워드라인, 및 제1 비트라인과 연결된 제1 메모리 셀;
    상기 제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 상기 수신된 제1 쓰기 데이터를 기반으로 상기 제1 소스라인 및 상기 제1 비트라인을 제어하도록 구성된 제1 쓰기 회로; 및
    상기 제1 쓰기 회로로부터 제1 내부 메탈 라인을 통해 상기 제1 쓰기 데이터와 대응하는 제1 풀-다운 데이터를 수신하고, 상기 수신된 제1 풀-다운 데이터를 기반으로 상기 제1 소스라인 및 상기 제1 비트라인 중 어느 하나를 제1 전압으로 풀-다운시키도록 구성된 제1 풀-다운 회로를 포함하고,
    상기 제1 쓰기 회로는 반도체 기판 상의 제1 영역에 형성되고,
    상기 제1 풀-다운 회로는 상기 반도체 기판 상의 제2 영역에 형성되고,
    상기 제1 메모리 셀은 상기 반도체 기판 상의 상기 제1 영역 및 상기 제2 영역 사이에 위치한 코어 영역에 형성되고,
    상기 제1 내부 메탈 라인은 상기 제1 영역으로부터 상기 코어 영역을 가로질러 상기 제2 영역으로 신장되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리 셀은:
    제1 액세스 트랜지스터; 및
    상기 제1 액세스 트랜지스터 및 상기 제1 비트라인 사이에 연결된 가변 저항 소자를 포함하고,
    상기 제1 액세스 트랜지스터는 상기 가변 저항 소자 및 상기 제1 소스라인 사이에 연결되고, 상기 제1 워드라인의 전압에 응답하여 동작하도록 구성된 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 쓰기 데이터 및 상기 제1 풀-다운 데이터가 각각 제1 비트 값인 경우, 상기 제1 쓰기 회로는 상기 제1 소스라인으로 하이 레벨의 신호를 제공하고, 상기 제1 풀-다운 회로는 상기 제1 비트라인을 상기 제1 전압으로 풀-다운시키고,
    상기 제1 쓰기 데이터 및 상기 제1 풀-다운 데이터가 각각 상기 제1 비트 값과 다른 제2 비트 값인 경우, 상기 제1 쓰기 회로는 상기 제1 비트라인으로 상기 하이 레벨의 신호를 제공하고, 상기 제1 풀-다운 회로는 상기 제1 소스라인을 상기 제1 전압으로 풀-다운시키는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 쓰기 회로는:
    쓰기 활성 신호 및 상기 제1 쓰기 데이터에 대한 NAND 연산을 수행하여 제1 출력 신호를 출력하도록 구성된 제1 NAND 게이트;
    상기 쓰기 활성 신호 및 상기 제1 쓰기 데이터가 반전된 제1 반전 쓰기 데이터에 대한 NAND 연산을 수행하여 제2 출력 신호를 출력하도록 구성된 제2 NAND 게이트;
    상기 제1 출력 신호를 반전하여 제1 반전 출력 신호를 상기 제1 소스라인으로 출력하도록 구성된 제1 반전 게이트;
    상기 제2 출력 신호를 반전하여 제2 반전 출력 신호를 상기 제1 비트라인으로 출력하도록 구성된 제2 반전 게이트; 및
    상기 제1 쓰기 입출력 라인을 통해 제공되는 제1 쓰기 데이터를 순차적으로 반전시켜 상기 제1 풀-다운 데이터를 상기 제1 내부 메탈 라인으로 제공하도록 구성된 제3 및 제4 반전 게이트들을 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 풀-다운 회로는:
    상기 제1 풀-다운 데이터 및 상기 쓰기 활성 신호가 반전된 반전 쓰기 활성 신호에 대한 NOR 연산을 수행하여 소스라인 풀-다운 신호를 출력하도록 구성된 제1 NOR 게이트;
    상기 반전 쓰기 활성 및 상기 소스라인 풀-다운 신호에 대한 NOR 연산을 수행하여 비트라인 풀-다운 신호를 출력하도록 구성된 제2 NOR 게이트;
    상기 제1 전압을 수신하도록 구성된 풀-다운 노드 및 상기 제1 소스라인 사이에 연결되고, 상기 소스라인 풀-다운 신호에 응답하여 동작하도록 구성된 소스라인 풀-다운 트랜지스터; 및
    상기 풀-다운 노드 및 상기 제1 비트라인 사이에 연결되고, 상기 비트라인 풀-다운 신호에 응답하여 동작하도록 구성된 비트라인 풀-다운 트랜지스터를 포함하는 메모리 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 내부 메탈 라인, 상기 제1 비트라인, 및 상기 제1 소스라인은 서로 동일한 방향으로 신장되는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 코어 영역은 서브 메모리 셀 어레이 영역 및 더미 영역을 포함하고,
    상기 제1 메모리 셀은 상기 서브 메모리 셀 어레이에 형성되고,
    상기 제1 메모리 셀과 연결된 상기 제1 워드라인 및 제1 메탈 워드라인을 전기적으로 연결하도록 구성된 워드라인 콘택은 상기 더미 영역에 형성되는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 내부 메탈 라인은 상기 더미 영역에 형성되는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 더미 영역은 상기 반도체 기판과 수직한 방향으로 적층된 제1 내지 제3 레이어들을 포함하고,
    상기 워드라인 콘택은 상기 제1 레이어에서 상기 더미 영역과 대응되는 영역에 형성되고,
    상기 제1 메탈 워드라인은 상기 제2 레이어에서 형성되고,
    상기 제1 내부 메탈 라인은 상기 제3 레이어에서 상기 더미 영역과 대응되는 영역에 형성되는 메모리 장치.



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