KR102020975B1 - 반도체 메모리 장치의 전류 센스앰프 회로 - Google Patents

Abstract

자기 랜덤 억세스 메모리 등과 같은 불휘발성 메모리 장치에 사용하기 적합한 전류 센스앰프 회로가 개시된다. 그러한 전류 센스앰프 회로에서 센싱을 위한 기준 메모리 셀은 별도로 만들어질 필요 없이 노말 메모리 셀과 동일한 메모리 셀로써 구현된다. 본 발명에 따른 전류 센스앰프 회로는 공유결합된 제1,2 크로스 커플 차동 증폭기들로 이루어져, 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교한다.

Description

반도체 메모리 장치의 전류 센스앰프 회로{Current sense amplifying circuit in semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 저항성 메모리 등과 같은 불휘발성 반도체 메모리 장치에 보다 적합하게 사용될 수 있는 전류 센스앰프 회로에 관한 것이다.

반도체 메모리 장치들은 데이터를 저장하는 전자 시스템들에 널리 사용되어 왔다. 일반적으로 반도체 메모리 장치들은 불휘발성 메모리들 및 휘발성 메모리들의 두가지 타입들로 분류될 수 있다. 에스램(SRAM)장치 또는 디램(DRAM)장치와 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.

이와 대조적으로, 플래쉬 이피롬(flash EPROM) 또는 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.

반도체 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등과 같은 성능(performance)향상을 위한 다양한 연구가 시도되고 있다. 그러나, 반도체 메모리 장치의 공정 상의 편차(variation)나 반도체 메모리 장치를 동작하기 위한 각종 회로(예컨대, 데이터 라이팅이나 리딩을 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의한 성능 저하의 문제가 발생할 수 있다. 이러한 각종 요인에 기인한 성능 저하를 방지 또는 최소화할 수 있는 반도체 메모리 장치의 설계가 필요하다.

특히, 메모리 셀의 데이터를 센싱 및 증폭하는 센스앰프의 설계는 반도체 메모리 장치의 성능에 상당한 영향을 미치기 때문에 매우 중요하다.

본 발명이 해결하고자 하는 기술적 과제는, 반도체 메모리 장치의 센스앰프 회로를 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 저항성 메모리 등과 같은 불휘발성 반도체 메모리 장치에 보다 적합하게 사용될 수 있는 전류 센스앰프 회로를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치의 전류 센스앰프 회로는,

제1 기준 저항에 연결된 제1 센싱 노드와, 메모리 셀에 연결된 제2 센싱 노드에 연결되며, 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하는 제1 크로스 커플 차동 증폭기; 및

상기 제2 센싱 노드와, 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결되며, 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 제2 크로스 커플 차동 증폭기를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 제1,2 크로스 커플 차동 증폭기들은 피모스 트랜지스터들 및 엔모스 트랜지스터들로 구성될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1,2 크로스 커플 차동 증폭기들은 동일한 사이즈를 가지는 피모스 트랜지스터들 및 동일한 사이즈를 가지는 엔모스 트랜지스터들로 구성될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항과 상기 제2 기준 저항은 상기 메모리 셀과 동일한 메모리 셀로부터 각기 얻어질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항은 상기 메모리 셀이 제1 저항상태를 나타낼 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 제1 저항상태와는 다른 제2 저항상태를 나타낼 때의 저항값과 동일할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀은 하나의 억세스 트랜지스터와 하나의 MTJ 소자로 이루어진 STT-MRAM 셀일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 반도체 메모리 장치의 전류 센스앰프 회로는,

소오스가 전원전압에 연결되고 게이트가 제1 출력단에 연결되며 드레인이 제2 출력단에 연결된 제1 피모스 트랜지스터, 게이트가 상기 제1 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 메모리 셀에 연결된 제2 센싱 노드에 연결된 제1 엔모스 트랜지스터, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제2 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제1 출력단에 연결되며 소오스가 제1 기준 저항에 연결된 제1 센싱 노드에 연결된 제2 엔모스 트랜지스터를 포함하고, 상기 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하도록 구성된 제1 크로스 커플 차동 증폭기; 및

소오스가 상기 전원전압에 연결되고 게이트가 제3 출력단에 연결되며 드레인이 상기 제2 출력단에 연결된 제3 피모스 트랜지스터, 게이트가 상기 제3 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 상기 제2 센싱 노드에 연결된 제3 엔모스 트랜지스터, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제4 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제3 출력단에 연결되며 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결된 제4 엔모스 트랜지스터를 포함하는 제2 크로스 커플 차동 증폭기를 포함하며;

상기 제2 크로스 커플 차동 증폭기는 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 상기 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력한다.

본 발명의 개념적 실시 예에 따라, 상기 제1-4 피모스 트랜지스터들은 모두 동일한 게이트 폭을 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1-4 엔모스 트랜지스터들은 모두 동일한 게이트 폭을 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항과 상기 제2 기준 저항은 상기 메모리 셀과 동일한 메모리 셀을 사용함에 의해 각기 구현될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항은 상기 메모리 셀이 데이터 1을 저장하고 있을 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 데이터 0을 저장하고 있을 때의 저항값과 동일할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항은 상기 메모리 셀이 데이터 0을 저장하고 있을 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 데이터 1을 저장하고 있을 때의 저항값과 동일할 수 있다.

본 발명의 개념적 실시 예에 따라,

상기 제1 크로스 커플 차동 증폭기는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제5 피모스 트랜지스터와, 드레인이 상기 제1 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 제1 센싱 노드에 연결된 제5 엔모스 트랜지스터를 더 포함하고,

상기 제2 크로스 커플 차동 증폭기는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제6 피모스 트랜지스터와, 드레인이 상기 제3 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 제3 센싱 노드에 연결된 제6 엔모스 트랜지스터를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치의 전류 센스앰프 회로는,

소오스가 메모리 셀에 연결된 제2 센싱 노드에 연결되고 게이트가 제1 출력단에 연결되며 드레인이 제2 출력단에 연결된 제1 피모스 트랜지스터, 게이트가 상기 제1 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 접지전압에 연결된 제1 엔모스 트랜지스터, 소오스가 제1 기준 저항에 연결된 제1 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제2 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제1 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제2 엔모스 트랜지스터를 포함하고, 상기 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하도록 구성된 제1 크로스 커플 차동 증폭기; 및

소오스가 상기 제2 센싱 노드에 연결되고 게이트가 제3 출력단에 연결되며 드레인이 상기 제2 출력단에 연결된 제3 피모스 트랜지스터, 게이트가 상기 제3 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제3 엔모스 트랜지스터, 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제4 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제3 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제4 엔모스 트랜지스터를 포함하는 제2 크로스 커플 차동 증폭기를 포함하며;

상기 제2 크로스 커플 차동 증폭기는 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 상기 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력한다.

본 발명의 개념적 실시 예에 따라,

상기 제1 크로스 커플 차동 증폭기는, 소오스가 상기 제1 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제5 피모스 트랜지스터와, 드레인이 상기 제1 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제5 엔모스 트랜지스터를 더 포함하고,

상기 제2 크로스 커플 차동 증폭기는, 소오스가 상기 제3 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제6 피모스 트랜지스터와, 드레인이 상기 제3 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제6 엔모스 트랜지스터를 더 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀을 통해 흐르는 전류는 클램핑 트랜지스터를 통해 상기 제2 센싱 노드에 인가될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀을 통해 흐르는 전류는 센싱 선택 트랜지스터를 통해 상기 제2 센싱 노드에 인가될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항과 상기 제2 기준 저항은 상기 메모리 셀과 동일한 메모리 셀을 사용함에 의해 각기 구현될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 저항은 상기 메모리 셀이 데이터 1을 저장하고 있을 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 데이터 0을 저장하고 있을 때의 저항값과 동일할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀은 RRAM 셀일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 불휘발성 반도체 메모리 장치는,

자기 메모리 셀들, 제1,2 기준 메모리 셀들을 포함하는 메모리 셀 어레이; 및

상기 자기 메모리 셀들에 저장된 데이터를 센싱하기 위한 센스앰프 회로 블록를 포함하는 리드 및 라이트 회로를 포함하되;

상기 센스앰프 회로 블록 내의 전류 센스앰프 회로는:

상기 제1 기준 메모리 셀에 의해 나타나는 제1 기준 저항에 연결된 제1 센싱 노드와, 상기 자기 메모리 셀에 연결된 제2 센싱 노드에 연결되며, 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하는 제1 크로스 커플 차동 증폭기; 및

상기 제2 센싱 노드와, 상기 제2 기준 메모리 셀에 의해 나타나는 제2 기준 저항에 연결된 제3 센싱 노드에 연결되며, 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 제2 크로스 커플 차동 증폭기를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 제1 기준 메모리 셀은 상기 자기 메모리 셀의 제1 저항상태와 동일한 저항값을 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제2 기준 메모리 셀은 상기 자기 메모리 셀의 제2 저항상태와 동일한 저항값을 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 자기 메모리 셀의 제1 저항상태는 데이터 1을 나타낼 수 있다.

본 발명의 개념적 실시 예에 따라,상기 자기 메모리 셀의 제2 저항상태는 데이터 0을 나타낼 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 자기 메모리 셀과 제1,2 기준 메모리 셀들은 모두 동일한 STT-MRAM 셀이며, 상기 제1 기준 메모리 셀이 고저항 상태로 되어 있는 경우에 상기 제2 기준 메모리 셀은 저저항 상태로 될 수 있다.

본 발명의 실시 예적인 구성에 따르면, 공유결합된 제1,2 크로스 커플 차동 증폭기들로 이루어진 전류 센스앰프 구조를 가지므로 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교할 수 있다. 또한, 센싱을 위한 기준 메모리 셀은 별도의 공정을 통해 제조될 필요 없이 노말 메모리 셀과 동일한 메모리 셀로써 그대로 구현된다.

도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 전류 센스앰프 회로의 개략적 블록도.
도 2는 도 1의 전류 센스앰프 회로의 일 구현에 따른 구체 회로도.
도 3은 도 1의 전류 센스앰프 회로의 다른 구현에 따른 구체 회로도.
도 4는 도 2 또는 도 3의 기술구성 개념의 원리를 설명하기 위해 제시된 등가적 회로도.
도 5는 도 2에 따른 센싱 동작의 타이밍도.
도 6은 도 1의 전류 센스앰프 회로를 구비하는 불휘발성 반도체 메모리 장치의 전체적 예시 구성 블록도.
도 7은 도 6에 적용되는 메모리 셀의 일 예로서 STT-MRAM의 구성 예시도.
도 8a 내지 도 8e는 도 7에 적용되는 MTJ소자의 다양한 구성 예들을 보여주는 도면들.
도 9는 도 6에 적용되는 데이터 리드 회로의 일 구현 예를 나타내는 회로도.
도 10은 도 6에 적용되는 데이터 리드 회로의 또 다른 구현 예를 나타내는 회로도.
도 11은 도 10에 따른 데이터 리드 동작의 타이밍도.
도 12a 내지 도 12d는 다양한 인터페이스를 가지는 메모리 시스템에 적용된 본 발명의 응용 예들을 나타내는 도면들.
도 13은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면.
도 14는 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면.
도 15는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도.
도 16은 휴대 전화기에 적용된 본 발명의 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, MRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부, 및 전류 센스 앰프의 차동 증폭기의 세부적 회로 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 전류 센스앰프 회로의 개략적 블록도 이다.

반도체 메모리 장치의 전류 센스앰프 회로(101)는 제1 크로스 커플 차동 증폭기(FCCDA:110)와, 제2 크로스 커플 차동 증폭기(SCCDA:120)를 포함한다. 상기 제1,2 크로스 커플 차동 증폭기들(110,120)은 제2 센싱 노드(no2)에 공통으로 연결되어 서로 공유결합(covalent bonded)된 구조를 가진다. 여기서, FCCDA는 First Cross Coupled Diffrential Amplifier의 이니셜을 의미하고, SCCDA는 Second Cross Coupled Diffrential Amplifier의 이니셜을 의미한다.

제1 크로스 커플 차동 증폭기(110)는 제1 기준 저항(RMTJH)에 연결된 제1 센싱 노드(no1)와, 메모리 셀의 셀 저항(RMTJ)에 연결된 제2 센싱 노드(no2)에 연결되며, 제1,2 출력단(ON1,ON2)으로 서로 차동의 제1,2 센싱 전압(VOUT,VOUTM)을 출력한다.

제2 크로스 커플 차동 증폭기(120)는 상기 제2 센싱 노드(no2)와, 상기 제1 기준 저항(RMTJH)과는 다른 제2 기준 저항(RMTJL)에 연결된 제3 센싱 노드(no3)에 연결되며, 상기 제2 센싱 노드(no2)를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단(ON2)으로 상기 제2 센싱 전압(VOUTM)이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기(110)와 함께 참여하고, 제3 출력단(ON3)으로 상기 제1 출력단의 제1 센싱 전압(VOUT)과 같은 제3 센싱 전압(VOUTB)을 출력한다.

상기 제1 기준 저항(RMTJH)과 상기 제2 기준 저항(RMTJL)은 메모리 셀(MTJ 소자로 구성된 셀)과 동일한 메모리 셀로부터 각기 얻어진다. 즉, 기준 메모리 셀을 별도로 제조할 필요 없이 노말 메모리 셀을 데이터 센싱을 위한 기준 셀로서 그대로 사용하는 것이다. 여기서, 상기 제1 기준 저항(RMTJH)은 상기 메모리 셀이 제1 저항상태(예컨대 하이)를 나타낼 때의 저항값과 동일하고, 상기 제2 기준 저항(RMTJL)은 상기 메모리 셀이 제1 저항상태와는 다른 제2 저항상태(예컨대 로우)를 나타낼 때의 저항값과 동일할 수 있다.

상기 전류 센스앰프 회로(101)는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교하는 동작을 수행한다.

상기 셀 저항(RMTJ)으로 표현된 상기 메모리 셀은 MRAM의 경우에 하나의 억세스 트랜지스터와 하나의 MTJ 소자로 이루어진 STT-MRAM 셀일 수 있다.

도 2는 도 1의 전류 센스앰프 회로의 일 구현에 따른 구체 회로도이다.

도 2를 참조하면, 전류 센스앰프 회로(101)는, 제1 크로스 커플 차동 증폭기(FCCDA:110)와, 제2 크로스 커플 차동 증폭기(SCCDA:120)를 포함한다.

제1 크로스 커플 차동 증폭기(FCCDA:110)는,

소오스가 전원전압에 연결되고 게이트가 제1 출력단(ON1)에 연결되며 드레인이 제2 출력단(ON2)에 연결된 제1 피모스 트랜지스터(P1), 게이트가 상기 제1 출력단(ON1)에 연결되고 드레인이 상기 제2 출력단(ON2)에 연결되며 소오스가 메모리 셀에 연결된 제2 센싱 노드에 연결된 제1 엔모스 트랜지스터(N1), 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제1 출력단(ON1)에 연결된 제2 피모스 트랜지스터(P3), 및 게이트가 상기 제2 출력단(ON2)에 연결되고 드레인이 상기 제1 출력단(ON1)에 연결되며 소오스가 제1 기준 저항에 연결된 제1 센싱 노드(no1)에 연결된 제2 엔모스 트랜지스터(N3)를 포함한다.

상기 제1 크로스 커플 차동 증폭기(110)는 상기 제1,2 출력단(ON1,ON2)으로 서로 차동의 제1,2 센싱 전압(VOUT,VOUTM)을 출력하도록 구성되어 있다.

한편, 크로스 커플 차동 증폭기의 차동 증폭 동작은 본 분야에 공지되어 있으므로 트랜지스터 단위의 상세한 동작 설명은 생략된다.

상기 제2 크로스 커플 차동 증폭기(SCCDA:120)는,

소오스가 상기 전원전압에 연결되고 게이트가 제3 출력단(ON3)에 연결되며 드레인이 상기 제2 출력단(ON2)에 연결된 제3 피모스 트랜지스터(P2), 게이트가 상기 제3 출력단(ON3)에 연결되고 드레인이 상기 제2 출력단(ON2)에 연결되며 소오스가 상기 제2 센싱 노드에 연결된 제3 엔모스 트랜지스터(N2), 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제3 출력단(ON3)에 연결된 제4 피모스 트랜지스터(P5), 및 게이트가 상기 제2 출력단(ON2)에 연결되고 드레인이 상기 제3 출력단(ON3)에 연결되며 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드(no3)에 연결된 제4 엔모스 트랜지스터(N5)를 포함한다.

상기 제2 크로스 커플 차동 증폭기(120)는 상기 제2 센싱 노드(no2)를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단(ON2)으로 상기 제2 센싱 전압(VOUTM)이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기(110)와 함께 참여하고, 상기 제3 출력단(ON3)으로 상기 제1 출력단(ON1)의 제1 센싱 전압(VOUT)과 같은 제3 센싱 전압(VOUTB)을 출력한다.

센싱 마진을 크게 하기 위해 상기 제1 크로스 커플 차동 증폭기(110)는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제1 출력단(ON1)에 연결된 제5 피모스 트랜지스터(P4)와, 드레인이 상기 제1 출력단(ON1)에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 소오스가 상기 제1 센싱 노드(no1)에 연결된 제5 엔모스 트랜지스터(N4)를 더 포함할 수 있다.

또한, 상기 제2 크로스 커플 차동 증폭기(120)는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제3 출력단(ON3)에 연결된 제6 피모스 트랜지스터(P6)와, 드레인이 상기 제3 출력단(ON3)에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 소오스가 상기 제3 센싱 노드(no3)에 연결된 제6 엔모스 트랜지스터(N6)를 더 포함할 수 있다.

상기 제5,6피모스 트랜지스터들(P4,P6)와 제5,6 엔모스 트랜지스터들(N4,N6)은 센싱 마진이나 센싱 스피드를 높이기 위해 사용되는 더미 트랜지스터들로서 기능한다.

도 2에서 전류 센스앰프 회로(101)를 구성하는 피모스 트랜지스터들(P1-P6)의 사이즈 예를 들어 게이트 폭은 모두 동일하다. 또한, 전류 센스앰프 회로(101)를 구성하는 엔모스 트랜지스터들(N1-N6)의 사이즈 예를 들어 게이트 폭은 모두 동일하다.

도 2에서 보여지는 메모리 셀(1111)은 자기 메모리 셀인 경우에 MTJ 소자와 억세스 트랜지스터(AT1)를 포함한다. 상기 메모리 셀(1111)의 MTJ 소자는 도면에서 데이터 저장 상태에 따라 고저항상태 혹은 저저항 상태를 나타내는 가변 저항 RMTJ로서 표시되어 있다.

상기 제1 기준 저항을 구성하는 제1 기준 셀(1112)은 MTJ 소자와 억세스 트랜지스터(AT2)를 포함한다. 상기 제1 기준 셀(1112)의 MTJ 소자는 도면에서 고저항상태를 나타내는 가변 저항 RMTJH로서 표시되어 있다.

상기 제2 기준 저항을 구성하는 제2 기준 셀(1113)은 MTJ 소자와 억세스 트랜지스터(AT3)를 포함한다. 상기 제2 기준 셀(1113)의 MTJ 소자는 도면에서 저저항상태를 나타내는 가변 저항 RMTJL로서 표시되어 있다.

상기 제1,2,3 센싱 노드들(no1,no2,no3)에 각기 연결된 엔모스 트랜지스터들(NM2,NM1,NM3)은 전류 브랜치를 선택하기 위한 선택 트랜지스터들로서 기능한다. 또한, 엔모스 트랜지스터들(NM2,NM1,NM3)은 전류 브랜치들(BR1,BR2,BR3)을 통해 흐르는 전류량을 조절하기 위한 클램핑 트랜지스터들로서 기능할 수 있다.

예를 들어, 상기 엔모스 트랜지스터(NM1)는 전류 브랜치(BR2)에 연결된 메모리 셀을 선택하는 선택신호(RCSL)가 하이레벨로서 인가되는 경우에 턴온되어 상기 전류 브랜치(BR2)의 전류 경로를 형성한다. 또한, 상기 엔모스 트랜지스터(NM1)는 전류 브랜치(BR2)의 전류를 클램핑하기 위한 클램핑 신호(VCMP)가 설정된 클램핑 전압 레벨로서 인가되는 경우에 그에 따라 턴온 정도가 조절되어 상기 전류 브랜치(BR2)를 통해 흐르는 전류를 일정한 범위 내로 클램핑한다.

도 3은 도 1의 전류 센스앰프 회로의 다른 구현에 따른 구체 회로도이다.

제1 크로스 커플 차동 증폭기(110)는,

소오스가 메모리 셀에 연결된 제2 센싱 노드(no2)에 연결되고 게이트가 제1 출력단(ON1)에 연결되며 드레인이 제2 출력단(ON2)에 연결된 제1 피모스 트랜지스터(P1), 게이트가 상기 제1 출력단(ON1)에 연결되고 드레인이 상기 제2 출력단(ON2)에 연결되며 소오스가 접지전압에 연결된 제1 엔모스 트랜지스터(N1), 소오스가 제1 기준 저항에 연결된 제1 센싱 노드(no1)에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제1 출력단(ON1)에 연결된 제2 피모스 트랜지스터(P3), 및 게이트가 상기 제2 출력단(ON2)에 연결되고 드레인이 상기 제1 출력단(ON1)에 연결되며 소오스가 상기 접지전압(VSS)에 연결된 제2 엔모스 트랜지스터(N3)를 포함한다.

상기 제1,2 출력단(ON1,ON2)으로 서로 차동의 제1,2 센싱 전압(VOUT,VOUTM)을 출력하도록 구성된다.

제2 크로스 커플 차동 증폭기(120)는,

소오스가 상기 제2 센싱 노드(no2)에 연결되고 게이트가 제3 출력단(ON3)에 연결되며 드레인이 상기 제2 출력단(ON2)에 연결된 제3 피모스 트랜지스터(P2), 게이트가 상기 제3 출력단(ON3)에 연결되고 드레인이 상기 제2 출력단(ON2)에 연결되며 소오스가 상기 접지전압에 연결된 제3 엔모스 트랜지스터(N2), 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항(RMTJL)에 연결된 제3 센싱 노드(no3)에 연결되고 게이트가 상기 제2 출력단(ON2)에 연결되며 드레인이 상기 제3 출력단(ON3)에 연결된 제4 피모스 트랜지스터(P5), 및 게이트가 상기 제2 출력단(ON2)에 연결되고 드레인이 상기 제3 출력단(ON3)에 연결되며 소오스가 상기 접지전압에 연결된 제4 엔모스 트랜지스터(N5)를 포함한다.

상기 제2 크로스 커플 차동 증폭기는 상기 제2 센싱 노드(no2)를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단(ON2)으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기(110)와 함께 참여하고, 상기 제3 출력단(ON3)으로 상기 제1 출력단(ON1)의 제1 센싱 전압(VOUT)과 같은 제3 센싱 전압(VOUTB)을 출력한다.

상기 제1 크로스 커플 차동 증폭기는, 소오스가 상기 제1 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단(ON1)에 연결된 제5 피모스 트랜지스터(P4)와, 드레인이 상기 제1 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제5 엔모스 트랜지스터(N4)를 더 포함할 수 있다. 상기 제5 피모스 트랜지스터(P4)와 제5 엔모스 트랜지스터(N4)는 센싱 마진의 증대를 위해 더미 트랜지스터들로서 기능한다.

또한, 상기 제2 크로스 커플 차동 증폭기는, 소오스가 상기 제3 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제6 피모스 트랜지스터(P6)와, 드레인이 상기 제3 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제6 엔모스 트랜지스터(N6)를 더 포함할 수 있다.

상기 제6 피모스 트랜지스터(P6)와 제6 엔모스 트랜지스터(N6)는 센싱 마진의 증대를 위해 더미 트랜지스터들로서 기능한다.

도 3의 회로 구성은 도 2의 전류 센스앰프 회로의 변형 예로서 제1,2,3 센싱노드들(no1,no2,no3)과 접지 전압 사이에 회로가 배치된 구조이다. 도 3의 전류센스앰프 회로의 동작은 도 2와 동일하다.

도 4는 도 2 또는 도 3의 기술구성 개념의 원리를 설명하기 위해 제시된 등가적 회로도이다.

도 4를 참조하면 전류 센스앰프 회로는 하나의 크로스 커플 차동 증폭기(101)로 구성될 수 있다. 그러나 고저항 상태의 메모리 셀과 저저항 상태의 메모리 셀의 하프(half)저항 값을 갖는 기준 셀을 만드는 것은 제조 공정상 매우 어렵다. 센싱 마진이 크리티컬 한 경우에 하프 저항값을 갖는 기준 셀을 정확히 구현하지 못하면 데이터 센싱의 에러가 초래될 수 있다.

따라서, 본 발명의 개념에 따른 실시 예에서는 2개의 크로스 커플 차동 증폭기를 공유 결합된 구조로 구성하여 고저항 상태의 메모리 셀과 저저항 상태의 메모리 셀을 합한 저항값의 하프 저항 값을 갖는 기준 셀을 만든 것과 같은 효과를 얻는다.

즉, 제1,2 크로스 커플 차동 증폭기들(110,120)을 공유 결합된 구조로 형성하여 도 2 또는 도 3과 같은 회로 구성을 만들면, 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교할 수 있다.

또한, 센싱을 위한 기준 메모리 셀은 별도의 공정을 통해 특별히 제조될 필요 없이 노말 메모리 셀과 동일한 메모리 셀로써 그대로 구현되는 이점이 있다.

도 5는 도 2에 따른 센싱 동작의 타이밍도이다.

이하에서는 도 5의 센싱 동작이 예시적으로 설명될 것이다.

먼저, 도 2의 메모리 셀(1111)을 구성하는 MTJ 소자의 저항 RMTJ가 저저항 상태 예컨대 데이터 0을 갖는다고 하자. 즉, 라이트 동작을 통해 메모리 셀(1111)에는 데이터 0이 저장되어 있는 것으로 가정한다.

이 경우에 상기 엔모스 트랜지스터들(NM1,NM2,NM3)은 모두 턴온 상태이다.

따라서, 제2 센싱 노드(no2)의 제2 전류 브랜치(BR2)를 흐르는 전류는 상기 MTJ 소자의 저항 RMTJ가 고저항 상태 예컨대 데이터 1을 가지는 경우에 비해 많이 흐른다.

이 때, 제3 센싱 노드(no3)의 제3 전류 브랜치(BR3)를 흐르는 전류량은 제2 전류 브랜치(BR2)를 흐르는 전류량과 동일 또는 거의 같다. 왜냐하면, 상기 저항 RMTJ과 상기 제2 기준저항 RMTJL의 저항값이 같기 때문이다.

한편, 제1 센싱 노드(no1)의 제1 전류 브랜치(BR1)를 흐르는 전류량은 제2 전류 브랜치(BR2)를 흐르는 전류량에 비해 상대적으로 적다. 왜냐하면, 상기 제1 기준저항 RMTJH의 저항값은 상기 저항 RMTJ이 고저항 상태로 되어 있을 때의 저항값과 같기 때문이다.

따라서, 제1 전류 브랜치(BR1)와 제2 전류 브랜치(BR2)간의 전류량 차이는 상기 제2 전류 브랜치(BR2)와 제3 전류 브랜치(BR2)간의 전류량 차이에 비해 크다.

결국, 제1 크로스 커플 차동 증폭기(110)인 제1 비트라인 센스앰프(BLSAH)는 제2 크로스 커플 차동 증폭기(120)인 제2 비트라인 센스앰프(BLSAL)에 비해 동작이 우세(dominant)하게 된다. 다시 말하면, 제2 비트라인 센스앰프(BLSAL)는 제1 비트라인 센스앰프(BLSAH)에 비해 열세(recessive)하게 동작된다.

이에 따라, 피모스 트랜지스터(P1)는 피모스 트랜지스터(P3)에 비해 상대적으로 약하게 턴온되고, 엔모스 트랜지스터(N1)는 피모스 트랜지스터(N3)에 비해 상대적으로 강하게 턴온된다. 도 5의 동작 구간 T20에서는 메모리 셀이 데이터 0을 가질 때의, 전류 변화 타이밍이 나타나 있다. IRMTJL과 IRMTJ의 전류 크기는 IRMTJH의 전류 크기에 비해 크게 된다.

그러므로, 제2 출력단(ON2)의 전위는 점차로 낮아져서 로우레벨로 가고, 제1 출력단(ON1)의 전위는 상기 제2 출력단(ON2)의 전위에 비해 상대적으로 하이레벨이 된다. 한편, 제3 출력단(ON3)의 전위도 상기 제1 출력단(ON1)의 전위와 동일하게 하이레벨이 된다.

결국, 상기 제2 출력단(ON2)의 제2 센싱 전압(VOUTM)은 도 5의 동작 구간 T20에서 보여지는 바와 같이 로우 레벨(데이터 0)로서 출력되고, 상기 제1,3 출력단(ON1,ON3)의 제1 센싱 전압(VOUT)과 제3 센싱 전압(VOUTB)은 하이 레벨(데이터 1)로서 출력된다. 도 5에서의 동작 구간 T20에서는 메모리 셀이 데이터 0을 가질 때의, 전류 및 전압 변화 타이밍을 나타내고 있다.

도 5의 구간 T20에서의 센싱 동작과 같이 되는 이유는 상기 제2 크로스 커플 차동 증폭기(120)는 상기 제2 센싱 노드(no2)를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단(ON2)으로 상기 제2 센싱 전압(VOUTM)이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기(110)와 함께 참여하기 때문이다.

이와 같이, 도 3의 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교함을 알 수 있다.

또한, 센싱을 위한 기준 메모리 셀은 별도의 공정을 통해 제조될 필요 없이 노말 메모리 셀과 동일한 메모리 셀로써 그대로 구현되는 이점을 갖는다.

이제 상술한 센싱 동작과 반대의 경우를 보기로 하자.

즉, 도 2의 메모리 셀(1111)을 구성하는 MTJ 소자의 저항 RMTJ가 고저항 상태 예컨대 데이터 1을 갖는다고 하자. 즉, 라이트 동작을 통해 메모리 셀(1111)에는 데이터 1이 저장되어 있는 것으로 가정한다. 마찬가지로, 상기 엔모스 트랜지스터들(NM1,NM2,NM3)은 모두 턴온 상태이다.

따라서, 제2 센싱 노드(no2)의 제2 전류 브랜치(BR2)를 흐르는 전류는 상기 MTJ 소자의 저항 RMTJ가 저저항 상태 예컨대 데이터 0을 가지는 경우에 비해 적게 흐른다.

이때, 제1 센싱 노드(no1)의 제1 전류 브랜치(BR1)를 흐르는 전류량은 제2 전류 브랜치(BR2)를 흐르는 전류량과 동일 또는 거의 같다. 왜냐하면, 상기 저항 RMTJ과 상기 제1 기준저항 RMTJH의 저항값이 같기 때문이다.

한편, 제3 센싱 노드(no3)의 제3 전류 브랜치(BR3)를 흐르는 전류량은 제2 전류 브랜치(BR2)를 흐르는 전류량에 비해 상대적으로 많다. 왜냐하면, 상기 제2 기준저항 RMTJL의 저항값은 상기 저항 RMTJ이 저저항 상태로 되어 있을 때의 저항값과 같기 때문이다.

따라서, 상기 제2 전류 브랜치(BR2)와 제3 전류 브랜치(BR2)간의 전류량 차이는 제1 전류 브랜치(BR1)와 제2 전류 브랜치(BR2)간의 전류량 차이에 비해 크다.

결국, 제2 비트라인 센스앰프(BLSAL)는 제1 비트라인 센스앰프(BLSAH)에 비해 동작이 우세(dominant)하게 된다. 다시 말하면, 제1 비트라인 센스앰프(BLSAH)는 제2 비트라인 센스앰프(BLSAL)에 비해 열세(recessive)하게 동작된다.

이에 따라, 피모스 트랜지스터(P5)는 피모스 트랜지스터(P2)에 비해 상대적으로 약하게 턴온되고, 엔모스 트랜지스터(N5)는 피모스 트랜지스터(N2)에 비해 상대적으로 강하게 턴온된다. 도 5의 동작 구간 T10에서는 메모리 셀이 데이터 1을 가질 때의, 전류 변화 타이밍이 나타나 있다. IRMTJL과 IRMTJ의 전류 크기는 IRMTJH의 전류 크기에 비해 작게 된다.

그러므로, 제3 출력단(ON3)의 전위는 점차로 낮아져서 로우레벨로 가고, 제2 출력단(ON2)의 전위는 상기 제3 출력단(ON3)의 전위에 비해 상대적으로 하이레벨이 된다. 한편, 제1 출력단(ON1)의 전위도 상기 제3 출력단(ON3)의 전위와 동일하게 로우레벨이 된다.

결국, 상기 제2 출력단(ON2)의 제2 센싱 전압(VOUTM)은 도 5의 동작 구간 T10에서 보여지는 바와 같이 하이 레벨(데이터 1)로서 출력되고, 상기 제1,3 출력단(ON1,ON3)의 제1 센싱 전압(VOUT)과 제3 센싱 전압(VOUTB)은 로우 레벨(데이터 0)로서 출력된다. 도 5에서의 동작 구간 T10에서는 메모리 셀이 데이터 1을 가질 때의, 전류 및 전압 변화 타이밍을 나타내고 있다.

이와 같이, 도 3의 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교함을 알 수 있다.

도 6은 도 1의 전류 센스앰프 회로를 구비하는 불휘발성 반도체 메모리 장치의 전체적 예시 구성 블록도이다.

불휘발성 반도체 메모리 장치(500)는 메모리 셀 어레이(1110), 상기 메모리 셀 어레이(1110)의 워드라인(WL)을 선택하기 위한 로우 디코더(1120), 상기 메모리 셀 어레이(1110)의 비트라인(BL)을 선택하기 위한 칼럼 디코더(1130), 비트라인(BL)에 대해 프리차지 동작을 수행하는 프리차지 회로블록(1140), 비트라인(BL)의 전압을 클램핑하기 위한 클램핑 회로블록(1150), 메모리 셀 리드 회로로 공급될 전류를 생성하는 전류 생성부(1125), 상기 전류 생성부(1125)에서 생성된 전류를 일정한 값으로서 비트라인(BL)에 제공하는 전류 공급 블록(1160), 비트라인(BL)의 전류 차를 센싱 및 증폭하여 전압 신호를 출력하는 센스앰프 회로 블록(1180) 및 메모리 셀 어레이(1110)의 셀 저항값의 변화에 따라 클램핑 전압(VCMP)을 조절하여 생성하는 클램핑 전압 생성부(1170)를 구비할 수 있다.

상기 메모리 셀 리드 회로는 메모리 셀에 저장된 데이터를 리드하기 위한 각종 회로 구성들을 포함하는 개념으로 정의될 수 있으며, 예컨대 전류 생성부(1125)로부터의 전류는 메모리 셀의 리드 동작을 위해 워드라인이나 비트라인으로 제공될 수 있다.

메모리 셀 어레이(1110)는 노말 메모리 셀 어레이(110)와 기준 셀 어레이(120)를 포함한다. 노말 메모리 셀 어레이(110)는 워드라인 및 비트라인의 교차점에 형성되는 다수의 메모리 셀(1111)을 포함할 수 있다. 기준 셀 어레이(120)는 제1 및 제2 기준 저항(RMTJH, RMTJL)을 제공하는 다수 개의 기준 셀들(Reference cell, 1112, 1113)을 포함할 수 있다.

여기서, 데이터를 저장하는 노말 메모리 셀(1111)과 기준 셀들(1112,1113)은 동일한 셀 구조를 가질 수 있다. 기준 셀들(1112, 1113)에는 로직 하이(일예로서, 데이터 '1')나 로직 로우(일예로서, 데이터 '0')에 해당하는 데이터가 저장될 수 있다. 예컨대, 기준 셀 어레이(120)의 일부 셀(제1 기준셀, 1113)에는 로직 로우의 데이터가 라이트되고, 나머지 일부 셀(제2 기준셀, 1112)에는 로직 하이의 데이터가 라이트 될 수 있다.

한편, 기준 셀들(1112,1113)에 대한 라이트 동작은 메모리 셀(1111)에 대한 라이트 동작시 함께 수행될 수 있다. 기준 셀들(1112, 1113)에 대한 라이트 동작은 최초 1회 수행될 수 있으며, 상기 라이트 동작이 수행된 기준 셀들(1112, 1113)을 반복적으로 리드함으로써 제1 및 제2 기준저항(RMTJH, RMTJL)을 얻을 수 있다. 또한, 메모리 셀(1111)이 MRAM 등으로 구현되는 경우, 메모리 셀(1111)이나 기준 셀들(1112, 1113)에 저장된 데이터는 시간이 지날수록 그 값이 변동할 수 있다. 이에 따라, 메모리 셀(1111)에 대하여 소정의 시간 주기에 따라 데이터를 재-라이트하는 동작이 수행될 수 있으며, 상기 메모리 셀(1111)에 대한 재-라이트 동작시 기준 셀들(1112, 1113)에 대해서도 재-라이트 동작이 수행되도록 할 수 있다.

또한, 상기 기준 셀들(1112, 1113)은 워드라인들의 적어도 일부에 대응하여 배치될 수 있으며, 또는 모든 워드라인들 각각에 대응하여 배치될 수 있다. 데이터 리드나 라이트를 위한 워드라인 선택시, 선택된 워드라인에 연결된 기준 셀들(1112, 1113)에 데이터가 라이트되거나, 기준 셀들(1112, 1113)을 리드하여 제1 및 제2 기준저항(RMTJH, RMTJL)에 의한 기준 전류를 발생한다.

도 6의 동작을 설명하면, 로우 디코더(1120) 및 칼럼 디코더(1130)는 각각 MOS 트랜지스터 기반의 다수의 스위치들을 포함하고, 로우 디코더(1120)는 로우 어드레스에 응답하여 워드라인들(WL)을 선택하며, 칼럼 디코더(1130)는 컬럼 어드레스에 응답하여 비트라인들(BL)을 선택한다. 프리차지 회로블록(1140)은 비트라인들(BL)을 소정의 프리차지 레벨로 프리차지 한다. 또한, 클램핑회로블록(1150)은 클램핑 전압 생성부(1170)로부터의 클램핑 전압(VCMP)에 응답하여,비트라인들(BL)의 전압을 클램핑한다. 또한, 전류 생성부(1125)에서 생성된 전류는 전류 제공 블록(1160)을 통해서 각 리드 패스(read path)에 제공된다.

일정 전압으로 프리차지 된 비트라인들(BL)의 전압 레벨은 데이터 리드 동작시 메모리 셀(1111)에 저장된 데이터 값에 따라 그 레벨이 변동된다. 즉, 데이터 리드 시 메모리 셀(1111)에 저장된 데이터 값에 따라 비트라인들(BL)의 전압이 구별적으로 디벨로프(develop)된다.

메모리 셀(1111)은 라이트 된 데이터에 따라 상대적으로 큰 저항 값이나 작은 저항 값을 가지는데, 상기 저항 값에 따라 서로 다른 전류량이 센스앰프 회로 블록(1180)으로 제공된다. 센스앰프 회로 블록(1180)은 도 1과 같은 다수 개의 센스 앰프 회로들을 포함하며, 메모리 셀(1111)에 저장된 데이터에 의해 디벨로프된 전류 차이가 센싱 및 증폭되어 전압 레벨의 차이로서 나타난다.

상기 기준 셀 어레이(120)에 대응하여 비트라인이 추가로 배치되며, 기준 셀 리드 패스(read path)에 대한 프리차지 동작 및 선택 동작은 노말 메모리 셀 리드 패스(Read path)의 프리차지 동작 및 선택 동작과 동일 또는 유사하게 수행된다. 데이터 리드 시, 칼럼 디코더(1130)는 제1 기준 셀(1112) 및 제2 기준 셀(1113)에 연결된 비트라인을 선택한다. 제1 기준 셀(1112) 및 제2 기준 셀(1113)에 연결된 비트라인의 전류들이 디벨로프 된다.

클램핑 전압 생성부(1170)는 제1 및 제2 기준전류의 변화에 의한 제1,2기준전압(VREFL, VREFH)의 레벨 변화를 검출하고, 클램핑 전압(VCMP)의 레벨을 조절한다. 클램핑 회로 블록(1150)은, 상기 레벨 조절된 클램핑 전압(VCMP)을 수신하고 이에 응답하여 비트라인에 인가되는 클램핑 전압의 레벨을 변동시킨다. 센스 앰프 회로 블록(1180)은 도 2나 도 3과 같은 전류 센스앰프의 동작을 수행하여 데이터를 출력한다.

도 7은 도 6에 적용되는 메모리 셀의 일 예로서 STT-MRAM의 구성 예시도 이다.

STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 보인 도 7을 참조하면,

메모리 셀(1111)은 MTJ(Magnetic Tunnel Junction) 소자(10) 및 선택 트랜지스터(CT)를 포함할 수 있다. 선택 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 선택 트랜지스터(CT)의 일 전극은 MTJ 소자(10)을 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 선택 트랜지스터(CT)의 다른 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.

상기 MTJ 소자(10)는 고정층(fixed layer, 13)과 자유층(free layer, 11) 및 이들 사이에 형성된 터널층(12)을 기본적으로 포함할 수 있다. 고정층(13)의 자화 방향은 고정되어 있으며, 자유층(11)의 자화 방향은 조건에 따라 고정층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.

MTJ 소자(10)의 저항 값은 자유층(11)의 자화 방향에 따라 달라진다. 이 때, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 동일할 때, 상기 MTJ 소자(10)은 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 또한, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 역방향인 경우에는, 상기 MTJ 소자(10)은 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 도면에서는 MTJ 소자(10)의 자유층(11)과 고정층(13)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.

상기 STT-MRAM의 라이트 동작을 수행하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 선택 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)과 소스 라인(SL0) 사이에 라이트 전류(WC1, WC2)를 인가한다. 이때, 라이트 전류(WC1, WC2)의 방향에 따라 자유층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(11)에 토크(torque)를 인가하여, 자유층(11)을 고정층(13)과 동일한 방향으로 자화한다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유층(11)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(11)은 고정층(13)과 반대방향으로 자화된다. 즉 MTJ 소자(10)에서 자유층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.

상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 선택 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL0) 방향으로 리드 전류를 인가하여, MTJ 소자(10)에 저장된 데이터를 판별할 수 있다. 이 때, 리드 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 리드 전류에 의해 자유층(11)의 자화 방향이 변화되지 않는다.

상기 스핀 전달 토크(spin transfer torque)에 의해 데이터가 기록되는 STT-MRAM의 경우, 데이터를 판별하기 위한 기준 전압과 데이터 전압의 차이가 100mV~200mV정도로 작은 값을 갖는다. 다양한 요인으로 인해 MTJ 소자의 저항 값은 지속적으로 변할 수 있으며, 메모리 셀의 저항 값의 변화에 따라 데이터 전압의 레벨이 변동되는 경우 데이터 리드 동작의 신뢰성이 저하될 수 있다.

본 발명의 실시 예에서는 기준 셀을 별도로 제작할 필요 없이 도 7과 같이 구성되는 노말 메모리 셀에 데이터 1 또는 0을 라이트하여 기준 셀들로 사용하므로, 기준 셀을 별도로 제조하는 공정이 필요없게 된다.

도 8a 내지 도 8e는 도 7에 적용되는 MTJ소자의 다양한 구성 예들을 보여주는 도면들이다.

도 8a를 참조하면, MTJ 소자(421)는 프리 레이어(31a)와 터널 층(32a)과 핀드 레이어 (33a)와 반강자성층(34a)을 포함할 수 있다. 프리 레이어 (Free layer, 31a)는 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 프리 레이어(31a)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 프리 레이어 (31a)는 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예건데, 프리 레이어 (31a) 물질은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2,MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.

터널 층(32a)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 층(32a)은 비자성 물질을 포함할 수 있다. 일 예로, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn)및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물질 중 선택된 적어도 하나를 포함할 수 있다.

핀드 레이어(pinned layer, 33a)는 반강자성층(34a)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 핀드 레이어(33a)는 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 핀드 레이어(33a)는 CoFeB,Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3,MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.

반강자성층(Pinning layer, 34a)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(34a)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.

상기한 바와 같은 MTJ소자의 구성에 따르면, MTJ 소자의 프리 레이어와 핀드 레이어는 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.

한편, 도 8b를 참조하면, MTJ 소자(422)의 핀드 레이어(330)는 합성 반 강자성체(Synthetic Anti Ferromagnetic,SAF)로 구현될 수 있다. 상기 핀드 레이어(330)는 제 1 강자성층(33b), 결합 층(34b), 제 2 강자성층(35b)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2,MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33b)의 자화 방향과 제 2 강자성층(35b)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합 층(34b)은 루테늄(Ru)을 포함할 수 있다.

도 8c를 참조하면, MTJ 소자(423)는 프리 레이어 (21)와 핀드 레이어 (23)와 터널 층(22)을 포함한다. 프리 레이어(21)의 자화 방향과 핀드 레이어(23)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 프리레이어(21의 자화 방향과 핀드 레이어(23)의 자화 방향이 반 평행(Anti-Parallel)하면 저항 값이 커진다. 상기저항 값에 따라 저장 되는 데이터가 값이 다르다.

자화 방향이 수직인 MTJ 소자(423)를 구현하기 위해서 프리 레이어 (21)와 핀드 레이어(23)는 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금,(Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 프리 레이어(21)는 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt)중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50,Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.

핀드 레이어(23)는 규칙합금(ordered alloy)일 수 있으며, 철(Fe),코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 핀드 레이어(23)는 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50,Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.

도 8d 및 도 8e는 STT-MRAM에서 듀얼 MTJ 소자의 구성 예들을 나타낸 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 핀드 레이어가 각각 배치되는 구조를 가진다.

도 8d를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(424)는 제 1 핀드 레이어 (31), 제 1 터널 층 (32), 프리 레이어 (33), 제 2 터널 층(34) 및 제 2 핀드 레이어 (35)를 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 8a의 프리 레이어 (31a), 터널 층(32a) 및 핀드 레이어(33a)와 같거나 유사하다. 이 때, 제 1 핀드 레이어(31)의 자화 방향과 제 2 핀드 레이어(35)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(424)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다. 또한, 제 2 터널 층(34)으로 인해 듀얼 MTJ 소자(424)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.

마지막으로 도 8e를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(425)는 제 1 핀드 레이어 (41), 제 1 터널 층(42), 프리 레이어 (43), 제 2 터널 층(44) 및 제 2 핀드 레이어 (45)를 포함한다. 각각을 구성하는 물질은 상술된 도 8c의 프리 레이어(21), 터널 층(22) 및 핀드 레이어(23)와 각각 같거나 유사하다.

이때, 제 1 핀드 레이어(41)의 자화 방향과 제 2 핀드 레이어(45)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 핀드 레이어에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(425)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.

본 발명에 따른 전류 센스앰프 회로의 전류 센싱 동작은 도 8a 내지 도 8e에서 나타낸 MTJ소자 들중 어느 것을 메모리 셀 및 기준 메모리 셀로서 이용할 경우에도 구현될 수 있다.

도 9는 도 6에 적용되는 데이터 리드 회로의 일 구현 예를 나타내는 회로도이다.

데이터 리드 회로(500A)는 데이터 리드 패스(read path)상에 배치되어 데이터의 리드 동작에 관여하는 회로들을 포함하는 개념으로 정의될 수 있다. 상기 데이터 리드 회로(500A)는 도 6에 도시된 각종 구성들의 적어도 일부나 또는 도 6에 도시되지 않은 다른 구성을 더 포함할 수 있다.

예컨대, 도 9에 도시된 바와 같이, 도 6의 프리차지 회로(제1 프리차지 회로, 1141) 외에 추가의 프리차지 회로(제2 프리차지 회로, 1191)가 데이터 리드 회로(500A)에 더 구비될 수 있다. 또한, 도 9에서 어느 하나의 메모리 셀(1111)의 데이터를 리드하기 위한 데이터 리드 회로(500A)가 도시되었으나, 다수의 메모리 셀 들의 데이터를 리드하기 위한 다수의 리드 회로들이 메모리 장치(500) 내에 구비될 수 있는 것이다.

도 6 및 도 9를 참조하여, 상기 데이터 리드 회로(500A)의 구성 및 동작을 설명하면 다음과 같다.

도 9에 도시된 바와 같이, 데이터 리드 회로(500A)는 메모리 셀(1111)에 저장된 데이터를 리드하기 위한 회로로서, 제1 프리차지 회로(1141), 비트라인 선택회로(1131), 클램핑 회로(1151), 전류 공급 회로(1161), 제2 프리차지회로(1191) 및 센스앰프 회로(101)를 포함할 수 있다. 여기서, 상기 센스앰프 회로(101)는 도 1과 같은 전류 센스앰프 회로로 구현된다.

클램핑 회로(1151)는 클램핑 전압(VCMP)이 게이트로 제공되는 클램핑 트랜지스터로 구현될 수 있으며, 저항(Rb1)은 비트라인 자체에 기인한 기생 저항 성분을 나타낸다.

한편, 도 6에서 설명된 비트라인은 메모리 셀(1111)로부터 센스 앰프 회로(1181) 사이의 신호 전달을 위한 라인을 통칭한 개념으로서, 상기 비트라인은 메모리 셀(1111)과 비트라인 선택회로(1131) 사이의 로컬 비트라인(LBL)과, 비트라인 선택회로(1131)와 클램핑 회로(1151)사이의 글로벌 비트라인(GBL), 및 클램핑 회로(1151)와 센스 앰프 회로(1181) 사이의 데이터 센싱 라인(DSL)을 포함하는 개념으로 정의될 수 있다. 이하에서는, 로컬 비트라인(LBL), 글로벌 비트라인(GBL) 및 데이터 센싱 라인(DSL)을 참조하여 메모리 셀 리드 회로(500A)의 동작을 설명한다.

메모리 셀(1111)은 각 로컬 비트라인(LBL)에 연결되며, 메모리 셀(1111) 에 저장된 데이터에 따라 디벨로프된 전류(VSA)가 데이터 센싱 라인(DSL)을 통해 전달된다. 데이터 센싱 라인(DSL)을 소정의 레벨(프리차지 전압레벨, VINTLP)로 프리차지 하기 위한 제1 프리차지 회로(1141)는 도 6의 프리차지 회로블록(1140)에 포함될 수 있다. 또한, 비트라인 선택 회로(1131)는 칼럼 어드레스의 디코딩 결과에 응답하여 온/오프가 제어되는 회로로서, 도 6의 컬럼 디코더(1130)에 포함될 수 있다. 데이터 센싱 라인(DSL)을 통해 흐르는 전류를 클램핑 하기 위한 클램핑 회로(1151) 또한 리드 패스(read path) 각각에 대응하여 배치될 수 있으며, 도 6의 클램핑 회로 블록(1150)에 포함될 수 있다. 클램핑 회로(1151)의 게이트로 인가되는 클램핑 전압(VCMP)은 도 6의 클램핑 전압 생성부(1170)로부터 제공된다.

한편, 제2 프라차지 회로(1191)는 로컬 비트라인(LBL)의 선택 여부에 따라 데이터 리드 회로(500A)내의 일 노드에 소정 레벨의 전압(VP)의 인가를 제어하며, 예컨대 선택된 로컬 비트라인(LBL)으로 상기 전압(VP)의 인가를 차단하며, 비선택된 로컬 비트라인(LBL)으로는 상기 전압(VP)을 인가하도록 제어한다. 또한, 센스앰프 회로(101)는 데이터 센싱 라인(DSL)을 통해 전달되는 전류를 센싱 및 증폭하기 위한 것으로서, 도 6의 센스앰프 회로 블록(1180)에 포함될 수 있다. 센스앰프 회로(101)의 출력(VOUT)은 소정의 래치회로(미도시)에 의해 래치되어 리드 데이터로서 외부로 제공될 수 있다.

도 9에 도시된 데이터 리드 회로(500A)의 데이터 리드 동작은 다음과 같다. 메모리 셀(1111)에 연결되는 제1 프리차지 회로(1141)에 의해, 데이터 센싱 라인(DSL)이 소정의 레벨(VINTLP)로 각각 프리차지 된다. 컬럼 어드레스에 의해, 비트라인 선택회로(1131)가 스위칭됨으로써 메모리 셀(1111)의 데이터를 리드하기 위한 로컬 비트라인(LBL)이 선택된다. 메모리 셀(1111)에 저장된 데이터에 따라 디벨로프된 데이터 전류(VSA)는 글로벌 비트라인(GBL) 및 데이터 센싱 라인(DSL)을 통해 센스 앰프 회로(101)의 입력으로 제공된다. 전류 공급 회로(1161)는 일정한 레벨을 갖는 전류를 데이터 센싱 라인(DSL)에 제공하고, 클램핑 회로(1151)는 게이트에 인가된 클램핑 전압(VCMP)에 응답하여 데이터 전류(VSA)의 량을 조절할 수 있다.

MRAM을 예로 들어 설명하면, 메모리 셀(1111)의 MTJ 소자는 저장된 데이터에 따라 서로 다른 저항 값을 가지며, 상기 MTJ 셀의 저항 값에 따라 데이터 전류 (VSA)가 디벨로프 된다. 상기 전류 센스앰프 회로(101)의 데이터 센싱 동작은 전술한 도 2의 설명과 같다.

본 발명의 실시 예에서는 MRAM이 주로 설명되었지만, 상기 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 및 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 저항성 메모리 장치를 포함할 수 있다.

도 10은 도 6에 적용되는 데이터 리드 회로의 또 다른 구현 예를 나타내는 회로도이다.

도 10의 데이터 리드 회로(500B)의 구성 및 동작을 설명하면 다음과 같다.

데이터 리드 회로(500B)는, 메모리 셀(1111)에 저장된 데이터에 따라 데이터 전류(VSA)을 발생하는 리드 패스(VSA Path) 회로와 함께, 제1 기준전류(VREFH)을 발생하는 제1 기준 패스(VREFH Path) 회로 및 제2 기준전류(VREFL)을 발생하는 제2 기준 패스(VREFL Path) 회로를 포함할 수 있다. 제1 및 제2 기준 패스(VREFH Path, VREFL Path)에는 데이터 패스(VSAPath)에 구비되는 각종 회로들이 동일하게 배치될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 제1 기준 패스(VREFH Path) 회로는 제1 기준 셀(1112)에 연결된 프리차지 회로(1142), 비트라인 선택 회로(1132), 클램핑 회로(1152) 및 전류원(1162)을 포함할 수 있으며, 제2 기준 패스(VREFL Path) 회로 또한 이와 유사하게 제2 기준셀(1113)에 연결된 프리차지 회로(1143), 비트라인 선택 회로(1133), 클램핑 회로(1153) 및 전류원(1163)을 포함할 수 있다. 각각의 전류원들(1161~1163)이 서로 다른 전류원인 것으로 도시되었으나, 어느 하나의 공통한 전류원으로부터의 전류가 이용되어도 무방하다.

메모리 셀(1111)에 연결되는 비트라인(이하, 제1 비트라인)을 통해, 데이터 전류(VSA)이 센스앰프 회로(101)의 입력단(+)으로 제공된다. 또한, 제1 및 제2 기준 셀(1111, 1113)에 각각 연결되는 비트라인들(이하, 제1 및 제2 기준 비트라인)을 통해, 제1 및 제2 기준 전류(VREFH, VREFL)가 센스앰프 회로(101)의 기준 입력단들(-)으로 각각 제공된다. 전류 센스앰프 회로(101)는 도 2에서와 같은 공유 결합된 크로스 커플 차동 증폭기들의 동작에 기반하여 데이터 출력(VOUT)을 발생한다.

도 10에 도시된 구성에 따르면, 메모리 셀 어레이(1110)의 다수의 메모리 셀들에 대응하여 한 쌍의 제1 및 제2 기준 셀(1112, 1113)이 배치될 수 있으므로 영역 페널티(Area penalty)에 대한 부담이 적다. 예를 들면, 하나의 워드라인에 대응하여 다수 개의 메모리 셀들 및 제1 및 제2 기준 셀(1112, 1113)이 배치될 수 있으며, 상기 메모리 셀들의 데이터를 센싱하기 위한 다수 개의 센스앰프 회로들은 제1 및 제2 기준 셀(1112, 1113)에서 발생되는 제1 및 제2 기준 저항을 공통적으로 이용할 수 있다.

도 11은 도 10에 따른 데이터 리드 동작의 타이밍도이다.

도 11을 참조하면, 워드라인(WL)이 활성화(Enable) 되면, 워드라인 전압은 0V에서 2.8V로 상승되고, 데이터 리드를 위해 메모리 셀이 선택된다. 선택된 메모리 셀의 전류는 리드 컬럼 선택신호(RCSL)가 선택(Open)됨에 따라, 0의 전류 (Data 0Current) 또는 1의 전류 (Data 1 Current)가 흐르고 동시에 프리 차지 신호(PRECH)가 하이 레벨로 비활성화되어 프리차지 동작이 중단된다.

전류 센스앰프 회로의 고유한 동작에 의해 기준 전류의 생성을 위한 커런트 미러링 동작 없이, 시점 t2 이후에 일정 시간 동안 증폭된 센싱 출력 신호는 제1 컬럼 선택신호(CSL)의 활성화에 응답하여 외부로 전달된다. 상기 리드 동작은 MRAM의 경우에 5 nano Sec(나노 초)이하로 완료될 수 있다.

도 12a 내지 도 12d는 다양한 인터페이스를 가지는 메모리 시스템에 적용된 본 발명의 응용 예들을 나타내는 도면들 이다.

도 12a를 참조하면, 메모리 시스템은 컨트롤러(1000, Controller)와 메모리 장치(2000, Memory Device)로 구성된다. 컨트롤러(1000)는 컨트롤 유닛 (1100, Control Unit)과 입출력 회로 (1200, Input and Output Circuit)로 구성된다. 메모리 장치 (2000, Memory Device)는 센싱 및 저장회로 (2110, Sensing and Latch Circuit)를 포함하는 MRAM Core(2100)와 입출력 회로 (2200, Input and Output Circuit)로 구성된다. 컨트롤러 (1000)의 입출력 회로는 커맨드(Command)와 컨트롤 신호(Control Signal)와 주소(Address)와 데이터스트로브(DQS)를 메모리 장치(2000)에 송신하고 데이터(DQ)는 송신 및 수신을 하는 인터페이스 (Interface)를 포함한다.

도 12b를 참조하면, 컨트롤러(1000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)를 하나의 패킷(Packet)으로 송신하고 데이터 (DQ)는 송신 및 수신을 하는 인터페이스 (Interface)를 포함한다.

도 12c를 참조하면, 컨트롤러(1000)의 입출력 회로는 칩선택신호 (CS)와 주소 (Address)와 라이트 데이터(wData)를 하나의 패킷 (Packet)으로 송신하고 리드 데이터 (rData)는 수신을 하는 인터페이스 (Interface)를 포함한다.

도 12d를 참조하면, 컨트롤러(1000)의 입출력 회로는 커맨드 (Command)와 주소 (Address)와 데이터 (DQ)를 송신 및 수신하고 칩선택신호(CS)를 수신하는 인터페이스 (Interface)를 포함한다.

도 13은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.

도 13을 참조하면, 최하위층에 인터페이스 칩(3010)이 위치하고 그 위로 메모리 칩들(3100, 3200, 3300, 3400)이 위치한다. 상기 메모리 칩들은 본 발명의 센싱 및 저장 회로(3601, 3602, 3603, 3604)를 포함하고, 칩과 칩사이는 마이크로 펌프 (uBump)(3500)를 통해 연결되고 칩 자체는 TSV (Through Silicon Via)를 통해 연결된다. 예컨데, 적층 칩의 개수는 1 또는 그 이상 일 수 있다.

도 14는 전자 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.

도 14를 참조하면, 시스템 버스(3250)를 통해 본 발명의 데이터 리드 회로(3550)를 포함하는 MRAM(3500)과, 중앙처리장치(CPU:3150)와, 유저 인터페이스 (3210)가 연결된다.

전자 시스템이 휴대용 전자기기인 경우에 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 휴대용 전자기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 MRAM(3500)칩이나 상기 중앙처리장치(CPU:3150)의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

한편, 도 14에서 상기 버스(3250)에는 플래시 메모리가 더 채용될 수 있다. 그러나 이에 한정됨이 없이 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 15는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도 이다.

도 15를 참조하면, 컴퓨팅 디바이스는 MRAM(4520)과 메모리 콘트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500)과 각각 시스템 버스(4250)에 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.

컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.

상기 메모리 시스템(4500)을 구성하는 상기 MRAM(4520)은 도 1에서와 같은 전류 센스앰프 회로를 데이터 리드 회로내에 가질 수 있다. 따라서, 컴퓨팅 디바이스의 퍼포먼스가 개선될 수 있다.

상기 메모리 콘트롤러(4510)는 MRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.

CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.

상기 CPU(4100)과 상기 메모리 콘트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 콘트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 콘트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.

도 15와 같은 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수도 있다.

도 16은 휴대 전화기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.

도 16을 참조하면, MRAM을 내장한 스마트 폰 등의 휴대 전화기의 주요부 블럭도가 나타나 있다. 휴대 전화기는 안테나 ATN, 아날로그 프론트 엔드 블럭 AFE, 아날로그-디지탈 변조 회로 ADC1, ADC2, 디지탈-아날로그 변조 회로 DAC1, DAC2, 베이스 밴드 블럭 BBD, 스피커 SPK, 액정 모니터 LCD, 마이크 MIK, 및 입력 키 KEY를 포함할 수 있다. 도면에서는 생략되어 있지만, 아날로그 프론트 엔드 블럭 AFE는, 안테나 스위치, 대역 통과 필터, 각종 증폭기, 파워 앰프, PLL(Phase-Locked Loop), 전압 제어 발진기(VCO), 직교 복조기, 직교 변조기 등으로 구성되어 전파의 송수신을 실행하는 공지의 회로 블럭이다. 또한, 베이스 밴드 블럭 BBD는, 신호 처리회로 SGC, 중앙 처리 장치 CPU, 본 발명에 따른 전류 센스앰프 회로를 구비한 MRAM으로 구성된다.

도 16에 따른 휴대 전화기의 동작을 설명한다. 음성 및 문자 정보 등을 포함하는 화상을 수신하는 경우, 안테나로부터 입력된 전파는, 아날로그 프론트 엔드 블럭 AFE를 통해 아날로그-디지탈 변조 회로 ADC1에 입력되고, 파형 등화 및 아날로그-디지탈 변환된다. ADC1의 출력 신호는, 베이스 밴드 블럭 BBD에서의 신호 처리 회로 SGC에 입력되어 음성 및 화상 처리가 실시되고, 음성 신호는 디지탈-아날로그 변환 회로 DAC2로부터 스피커로, 화상 신호는 액정모니터로 각각 전송된다. 또한, 음성 신호를 발신하는 경우, 마이크로부터 입력된 신호는, 아날로그-디지탈 변환 회로ADC2를 통해 신호 처리 회로 SGC에 입력되어, 음성 처리가 행하여진다. SGC 출력은 디지탈-아날로그 변환 회로 DAC1로부터 아날로그 프론트 엔드 블럭 AFD를 통해 안테나로 전송된다. 또한, 문자 정보를 발신하는 경우, 입력 키 KEY로부터 입력된 신호는, 베이스 밴드 블럭 BBD, 디지탈-아날로그 변환 회로 DAC1로부터 아날로그 프론트 엔드 블럭AFD를 통해, 안테나로 전송된다.

베이스 밴드 블럭 BBD에 있어서, 본 발명에 따른 MRAM, 중앙 처리 장치 CPU, 신호 처리 회로 SGC는, 각각 쌍방향적으로 접속된다. 여기서, 중앙 처리 장치 CPU는, 입력 키 KEY로부터 입력된 신호나 ADC1 출력, SGC 출력에 따라서, 베이스 밴드 블럭 BBD 내의 제어나 주변 블럭의 제어(동 도면에서는 생략)를 실행한다. 예컨대, 입력 키 KEY로부터 입력된 신호에 따라서, 본 발명에 따른 MRAM에 다이얼 번호나 단축 번호 등의 정보를 기입(라이팅)하거나, 반대로 판독(리드)하거나 한다. 다른 예로서, 입력되는 ADC1 출력 신호 및 SGC 출력 신호에 따라 신호 처리 회로 SGC를 제어하고, 또한 신호처리에 필요한 프로그램을, 본 발명에 따른 MRAM으로부터 판독하거나, 반대로 기입하거나 한다. 또한, 본 발명에 따른 MRAM은, SGC에서 입력된 화상 신호를 일시적으로 기억하여 액정 모니터에 출력하는 버퍼로서도 사용될 수 있다.

지금까지 플래쉬 메모리를 이용하여 온 프로그래머블 ROM이나, SRAM을 이용하여 온 주기억 메모리, 캐쉬 메모리, 화상 메모리에 본 발명에 따른 MRAM을 적용함으로써, 휴대 전화 시스템의 부품수를 저감하여, 휴대 전화의 소형화 및 경량화를 실현할 수 있다. 또한, 본 발명에 따른 MRAM은, 센싱 동작의 마진이 우수하고 기준 셀들을 노말 메모리 셀들을 이용하여 구현하기 때문에 동작 퍼포먼스가 우수한 휴대 전화를 실현케 할 수 있다.

또한, 본 발명에 따른 MRAM의 다른 응용예는, 도 16에 나타낸 회로 블럭에 있어서의 복수의 요소 회로와 본 발명에 따른 MRAM을 하나의 칩 상에 형성하는 시스템 LSI이다. 예컨대, 베이스 밴드 블럭 BBD를 하나의 칩상에 형성한 시스템 LSI를 휴대 전화에 탑재함으로써, 이 부분의 소형화와 경량화를 향상시킬 수 있다. 또한, 시스템 LSI에 의해 데이터 처리 속도를 향상시킬 수 있기 때문에, 처리 능력이 높은 휴대 전화를 실현할 수 있다.

또 다른 응용예는, 본 발명에 의한 MRAM을 탑재한 메모리 카드이다. MRAM은 전술한 바와 같이 비휘발성 메모리이며, 라이트 및 리드 회수에 제한이 없다. MRAM의 라이팅 시간이 10ns 이하로 될 수 있어, 이 값은 플래쉬 메모리의 라이트 시간보다도 빠르다. 따라서, 본 발명의 MRAM에 의해, 고속이고 고집적으로 신뢰성과 내환경성이 우수한 대용량 메모리 카드를 실현할 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 센스앰프의 세부 구현을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 MRAM을 포함하는 메모리 시스템을 위주로 설명되었으나, 이에 한정됨이 없이 커런드 미러링 동작 없이 전류 차를 센싱하는 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
101: 전류 센스앰프 회로
110: 제1 크로스 커플 차동 증폭기
120: 제2 크로스 커플 차동 증폭기

Claims (20)

1. 제1 기준 저항에 연결된 제1 센싱 노드와 메모리 셀에 연결된 제2 센싱 노드에 연결되며, 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하는 제1 크로스 커플 차동 증폭기; 및
   상기 제2 센싱 노드와, 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결되며, 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 제2 크로스 커플 차동 증폭기를 포함하는 반도체 메모리 장치의 전류 센스앰프 회로.
   
2. 제1항에 있어서, 상기 제1,2 크로스 커플 차동 증폭기들은 피모스 트랜지스터들 및 엔모스 트랜지스터들로 구성되는 반도체 메모리 장치의 전류 센스앰프 회로.
   
3. 제1항에 있어서, 상기 제1,2 크로스 커플 차동 증폭기들은 동일한 사이즈를 가지는 피모스 트랜지스터들 및 동일한 사이즈를 가지는 엔모스 트랜지스터들로 구성되는 반도체 메모리 장치의 전류 센스앰프 회로.
   
4. 제1항에 있어서, 상기 제1 기준 저항과 상기 제2 기준 저항은 상기 메모리 셀과 동일한 메모리 셀로부터 각기 얻어지는 반도체 메모리 장치의 전류 센스앰프 회로.
   
5. 제4항에 있어서, 상기 제1 기준 저항은 상기 메모리 셀이 제1 저항상태를 나타낼 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 제1 저항상태와는 다른 제2 저항상태를 나타낼 때의 저항값과 동일한 반도체 메모리 장치의 전류 센스앰프 회로.
   
6. 제1항에 있어서, 상기 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교하는 반도체 메모리 장치의 전류 센스앰프 회로.
   
7. 제1항에 있어서, 상기 메모리 셀은 하나의 억세스 트랜지스터와 하나의 MTJ 소자로 이루어진 STT-MRAM 셀인 반도체 메모리 장치의 전류 센스앰프 회로.
   
8. 소오스가 전원전압에 연결되고 게이트가 제1 출력단에 연결되며 드레인이 제2 출력단에 연결된 제1 피모스 트랜지스터, 게이트가 상기 제1 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 메모리 셀에 연결된 제2 센싱 노드에 연결된 제1 엔모스 트랜지스터, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제2 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제1 출력단에 연결되며 소오스가 제1 기준 저항에 연결된 제1 센싱 노드에 연결된 제2 엔모스 트랜지스터를 포함하고, 상기 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하도록 구성된 제1 크로스 커플 차동 증폭기; 및
   소오스가 상기 전원전압에 연결되고 게이트가 제3 출력단에 연결되며 드레인이 상기 제2 출력단에 연결된 제3 피모스 트랜지스터, 게이트가 상기 제3 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 상기 제2 센싱 노드에 연결된 제3 엔모스 트랜지스터, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제4 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제3 출력단에 연결되며 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결된 제4 엔모스 트랜지스터를 포함하는 제2 크로스 커플 차동 증폭기를 포함하며;
   상기 제2 크로스 커플 차동 증폭기는 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 상기 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 반도체 메모리 장치의 전류 센스앰프 회로.
   
9. 제8항에 있어서, 상기 제1-4 피모스 트랜지스터들은 모두 동일한 게이트 폭을 가지는 반도체 메모리 장치의 전류 센스앰프 회로.
   
10. 제8항에 있어서, 상기 제1-4 엔모스 트랜지스터들은 모두 동일한 게이트 폭을 가지는 반도체 메모리 장치의 전류 센스앰프 회로.
    
11. 제8항에 있어서, 상기 전류 센스앰프 회로는 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 상기 제2 센싱 노드에 흐르는 전류를 상기 제1,3 센싱 노드들에 흐르는 전류와 직접적으로 비교하는 반도체 메모리 장치의 전류 센스앰프 회로.
    
12. 제8항에 있어서, 상기 제1 기준 저항과 상기 제2 기준 저항은 상기 메모리 셀과 동일한 메모리 셀을 사용함에 의해 각기 구현되는 반도체 메모리 장치의 전류 센스앰프 회로.
    
13. 제12항에 있어서, 상기 제1 기준 저항은 상기 메모리 셀이 데이터 1을 저장하고 있을 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 데이터 0을 저장하고 있을 때의 저항값과 동일한 반도체 메모리 장치의 전류 센스앰프 회로.
    
14. 제12항에 있어서, 상기 제1 기준 저항은 상기 메모리 셀이 데이터 0을 저장하고 있을 때의 저항값과 동일하고, 상기 제2 기준 저항은 상기 메모리 셀이 데이터 1을 저장하고 있을 때의 저항값과 동일한 반도체 메모리 장치의 전류 센스앰프 회로.
    
15. 제12항에 있어서,
    상기 제1 크로스 커플 차동 증폭기는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제5 피모스 트랜지스터와, 드레인이 상기 제1 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 제1 센싱 노드에 연결된 제5 엔모스 트랜지스터를 더 포함하고,
    상기 제2 크로스 커플 차동 증폭기는, 소오스가 상기 전원전압에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제6 피모스 트랜지스터와, 드레인이 상기 제3 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 제3 센싱 노드에 연결된 제6 엔모스 트랜지스터를 더 포함하는 반도체 메모리 장치의 전류 센스앰프 회로.
    
16. 소오스가 메모리 셀에 연결된 제2 센싱 노드에 연결되고 게이트가 제1 출력단에 연결되며 드레인이 제2 출력단에 연결된 제1 피모스 트랜지스터, 게이트가 상기 제1 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 접지전압에 연결된 제1 엔모스 트랜지스터, 소오스가 제1 기준 저항에 연결된 제1 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제2 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제1 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제2 엔모스 트랜지스터를 포함하고, 상기 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하도록 구성된 제1 크로스 커플 차동 증폭기; 및
    소오스가 상기 제2 센싱 노드에 연결되고 게이트가 제3 출력단에 연결되며 드레인이 상기 제2 출력단에 연결된 제3 피모스 트랜지스터, 게이트가 상기 제3 출력단에 연결되고 드레인이 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제3 엔모스 트랜지스터, 소오스가 상기 제1 기준 저항과는 다른 제2 기준 저항에 연결된 제3 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제4 피모스 트랜지스터, 및 게이트가 상기 제2 출력단에 연결되고 드레인이 상기 제3 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제4 엔모스 트랜지스터를 포함하는 제2 크로스 커플 차동 증폭기를 포함하며;
    상기 제2 크로스 커플 차동 증폭기는 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 상기 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 반도체 메모리 장치의 전류 센스앰프 회로.
    
17. 제16항에 있어서,
    상기 제1 크로스 커플 차동 증폭기는, 소오스가 상기 제1 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제1 출력단에 연결된 제5 피모스 트랜지스터와, 드레인이 상기 제1 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제5 엔모스 트랜지스터를 더 포함하고,
    상기 제2 크로스 커플 차동 증폭기는, 소오스가 상기 제3 센싱 노드에 연결되고 게이트가 상기 제2 출력단에 연결되며 드레인이 상기 제3 출력단에 연결된 제6 피모스 트랜지스터와, 드레인이 상기 제3 출력단에 연결되고 게이트가 상기 제2 출력단에 연결되며 소오스가 상기 접지전압에 연결된 제6 엔모스 트랜지스터를 더 포함하는 반도체 메모리 장치의 전류 센스앰프 회로.
    
18. 자기 메모리 셀들, 제1,2 기준 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 자기 메모리 셀들에 저장된 데이터를 센싱하기 위한 센스앰프 회로 블록를 포함하는 리드 및 라이트 회로를 포함하되;
    상기 센스앰프 회로 블록 내의 전류 센스앰프 회로는:
    상기 제1 기준 메모리 셀에 의해 나타나는 제1 기준 저항에 연결된 제1 센싱 노드와, 상기 자기 메모리 셀에 연결된 제2 센싱 노드에 연결되며, 제1,2 출력단으로 서로 차동의 제1,2 센싱 전압을 출력하는 제1 크로스 커플 차동 증폭기; 및
    상기 제2 센싱 노드와, 상기 제2 기준 메모리 셀에 의해 나타나는 제2 기준 저항에 연결된 제3 센싱 노드에 연결되며, 상기 제2 센싱 노드를 공유 전류 브랜치로서 이용함에 의해 상기 제2 출력단으로 상기 제2 센싱 전압이 출력되도록 하는 동작에 상기 제1 크로스 커플 차동 증폭기와 함께 참여하고, 제3 출력단으로 상기 제1 출력단의 제1 센싱 전압과 같은 제3 센싱 전압을 출력하는 제2 크로스 커플 차동 증폭기를 포함하는 불휘발성 반도체 메모리 장치.
    
19. 제18항에 있어서, 상기 제1 기준 메모리 셀은 상기 자기 메모리 셀의 제1 저항상태와 동일한 저항값을 가지는 불휘발성 반도체 메모리 장치.
    
20. 제19항에 있어서, 상기 제2 기준 메모리 셀은 상기 자기 메모리 셀의 제2 저항상태와 동일한 저항값을 가지는 불휘발성 반도체 메모리 장치.
    
    

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