KR20220145470A - 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

본 개시의 실시 예에 따른 메모리 장치는 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하도록 구성된 제어 논리 회로, 제1 워드라인 및 제1 칼럼라인과 연결된 제1 메모리 셀, 쓰기 활성 신호에 응답하여, 제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 제1 쓰기 데이터를 기반으로 제1 데이터 라인에 쓰기 전압을 인가하도록 구성된 제1 쓰기 회로, 및 제1 열 선택 신호에 응답하여, 제1 칼럼라인을 선택하고, 제1 칼럼라인을 제1 데이터 라인과 연결시켜 쓰기 전압을 제1 메모리 셀에 인가하도록 구성된 제1 열 먹스 회로를 포함한다. 상기 제1 쓰기 회로는 쓰기 활성 신호에 응답하여, 제1 열 먹스 회로의 벌크 포트에 쓰기 전압을 인가하도록 더 구성된다.

Description

메모리 장치 및 그의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 개시는 반도체 메모리에 관한 것으로 더욱 상세하게는 쓰기 드라이버 및 열 먹스 회로를 포함하는 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
MRAM은 가변 저항 소자(자기 터널 접합)(MTJ; magnetic tunnel junction)을 포함할 수 있다. MTJ로 인가되는 전류의 방향에 따라 MTJ의 자화 방향이 바뀔 수 있으며, MTJ의 자화 방향에 따라 MTJ의 저항 값이 달라질 수 있다. 이와 같은 MTJ의 특성을 사용하여 MRAM은 데이터를 저장하거나 또는 판독할 수 있다.
본 개시의 목적은 쓰기 동작 시의 래치업(latch-up) 현상을 방지하고 및 감소된 면적을 갖는 메모리 장치를 제공하는데 있다.
본 개시의 실시 예에 따른 메모리 장치는 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하도록 구성된 제어 논리 회로, 제1 워드라인 및 제1 칼럼라인과 연결된 제1 메모리 셀, 쓰기 활성 신호에 응답하여, 제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 제1 쓰기 데이터를 기반으로 제1 데이터 라인에 쓰기 전압을 인가하도록 구성된 제1 쓰기 회로, 및 제1 열 선택 신호에 응답하여, 제1 칼럼라인을 선택하고, 제1 칼럼라인을 제1 데이터 라인과 연결시켜 쓰기 전압을 제1 메모리 셀에 인가하도록 구성된 제1 열 먹스 회로를 포함한다. 상기 제1 쓰기 회로는 쓰기 활성 신호에 응답하여, 제1 열 먹스 회로의 벌크 포트에 쓰기 전압을 인가하도록 더 구성된다.
본 개시의 실시 예에 따른 메모리 장치는 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하도록 구성된 제어 논리 회로, 제1 워드라인, 제1 소스라인, 및 제1 비트라인과 연결된 제1 메모리 셀, 제1 메모리 셀에 저장될 제1 쓰기 데이터를 기반으로 주변회로 소스라인에 반평형 기준 전압을 인가하도록 구성된 제1 스위치, 제1 쓰기 데이터를 기반으로 주변회로 비트라인에 평형 기준 전압을 인가하도록 구성된 제2 스위치, 및 쓰기 활성 신호를 기반으로 반평형 기준 전압과 평형 기준 전압 중 높은 전압을 벌크 포트에 인가하도록 구성된 제3 스위치를 포함하는 제1 쓰기 회로, 및 제1 열 선택 신호를 기반으로 주변회로 소스라인과 제1 소스라인을 연결하도록 구성된 소스라인 선택 스위치, 제1 열 선택 신호를 기반으로 주변회로 비트라인과 제1 비트라인을 연결하도록 구성된 비트라인 선택 스위치, 및 소스라인 선택 스위치 및 비트라인 선택 스위치 각각에 포함된 하나 이상의 PMOS 트랜지스터들이 공유하는 단일의 n-웰(n-well)과 전기적으로 연결된 벌크 포트를 포함하는 제1 열 먹스 회로를 포함한다.
본 개시의 실시 예에 따른 외부 장치로부터 수신된 쓰기 커맨드를 기반으로 쓰기 동작을 수행하는 메모리 장치의 동작 방법은, 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하는 단계, 쓰기 활성 신호에 응답하여, 워드라인, 소스라인, 및 비트라인을 제어하여 쓰기 데이터를 기입할 메모리 셀을 선택하는 단계, 쓰기 활성 신호에 응답하여 쓰기 전압을 생성하는 단계, 메모리 셀에 연결된 소스라인 및 비트라인으로 쓰기 전압을 인가하는 단계, 소스라인 및 비트라인을 선택하도록 구성된 열 먹스 회로의 벌크 포트에 쓰기 전압을 인가하는 단계, 및 쓰기 동작이 완료되면 벌크 포트에 전원 전압을 인가하는 단계를 포함한다. 메모리 셀은 MRAM(Magnetic Random Access Memory) 셀을 포함한다.
본 개시에 따르면, 열 먹스 회로가 일정 값 이하의 옥사이드(oxide)의 두께를 가진 트랜지스터들을 포함함으로써, 메모리 장치의 면적이 감소될 수 있다. 또한, 메모리 장치는 쓰기 동작 시 PMOS 트랜지스터의 n-웰(n-well)에 전원 전압 보다 높은 쓰기 전압을 인가함으로써, 벌크를 통해 전류가 흐르는 래치업(latch-up) 현상을 방지할 수 있다.
도 1은 본 개시의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 도면이다.
도 3a 내지 도 4는 도 2의 제1 메모리 셀을 설명하기 위한 도면들이다.
도 5는 도 1의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다.
도 6a 내지 도 6c는 도 5의 제1 쓰기 드라이버의 동작을 설명하기 위한 도면들이다.
도 7은 도 5의 제1 스위치를 좀 더 상세하게 보여주는 회로도이다.
도 8은 도 7의 제1 인버터를 보여주는 회로도이다.
도 9는 도 5의 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 개시의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 흐름도이다.
도 11은 본 개시의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 열 선택기(120), 어드레스 디코더(130), 쓰기 드라이버(140), 감지 증폭기(150), 입출력 회로(160), 및 제어 로직 회로(170)를 포함할 수 있다. 실시 예에 따라, 메모리 장치(100)는 MRAM(Magnetic Random Access Memory)과 같은 불휘발성 메모리 셀들을 포함하는 불휘발성 메모리 장치일 수 있다.
메모리 장치(100)는 일정 두께 이하의 옥사이드(oxide)를 포함하는 트랜지스터들로 구현된 열 선택기(120)를 포함할 수 있다. 반도체 제조 공정이 발전되면서, 메모리 장치(100)의 소형화가 진행되고 있고, 메모리 장치(100)의 소형화는 메모리 셀들 뿐만 아니라 주변회로에 있어서도 중요한 문제다. 주변회로는 열 선택기(120), 어드레스 디코더(130), 쓰기 드라이버(140), 감지 증폭기(150), 입출력 회로(160), 및 제어 로직 회로(170)를 포함할 수 있다. 특히, 열 선택기(120)는 다수의 트랜지스터들을 포함하는데, 트랜지스터들의 옥사이드 두께를 줄임으로써 열 선택기(120) 및 메모리 장치(100)의 크기를 줄일 수 있다.
그러나, 트랜지스터의 옥사이드 두께가 얇을수록 게이트 전압에 의한 트랜지스터의 열화 정도가 커질 수 있다. 또한, MRAM에서는 전원 전압(VDD) 이상의 쓰기 전압이 사용되기 때문에, PMOS 트랜지스터의 벌크를 통해 전류가 흐르는 래치업(latch-up) 현상이 발생할 가능성이 커질 수 있다. 그러므로, 본 개시에 따른 메모리 장치(100)는 쓰기 동작 시에 PMOS 트랜지스터의 벌크에 전원 전압(VDD) 이상의 쓰기 전압을 인가함으로써, 래치업(latch-up) 현상을 방지하고, 쓰기 동작이 완료되고 난 후 PMOS 트랜지스터의 벌크에 전원 전압(VDD)을 인가함으로써, 트랜지스터의 열화를 방지할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 각각 워드라인들(WL), 비트라인들(BL) 및 소스라인들(SL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 데이터를 저장하도록 구성될 수 있다. 실시 예에 따라, 각 메모리 셀은 저장된 데이터의 값이 저항 값에 따라 판별되는 가변 저항 소자를 포함할 수 있다. 예를 들어, 각 메모리 셀은 MRAM, STT-MRAM(Spin Transfer Torque MRAM), PRAM(Phase-change RAM), ReRAM(Resistive RAM) 등을 포함할 수 있다. 이하 설명의 편의를 위해, 각 메모리 셀은 MRAM을 포함하는 것으로 가정한다.
열 선택기(120)는 비트라인들(BL) 및 소스라인들(SL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 열 선택기(120)는 어드레스 디코더(130)로부터의 열 선택 신호(CS)에 응답하여 비트라인들(BL) 및 소스라인들(SL) 각각을 선택할 수 있다. 실시 예에 따라, 열 선택기(120)는 복수의 열 먹스 회로들을 포함할 수 있다. 복수의 열 먹스 회로들 각각은 열 선택 신호(CS)에 응답하여, 대응하는 소스라인 및 대응하는 비트라인을 선택하도록 구성될 수 있다. 이를 위해, 복수의 열 먹스 회로들 각각은 복수의 트랜지스터들을 포함할 수 있다. 복수의 트랜지스터들은 일정 두께 이하의 옥사이드를 포함할 수 있다. 열 먹스 회로의 구조 및 동작에 대한 상세한 설명은 도 5 및 도 7에서 후술된다.
어드레스 디코더(130)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(130)는 외부 장치(예를 들어, 메모리 컨트롤러 또는 호스트 등)로부터 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스를 기반으로 워드라인들(WL)의 전압들을 각각 제어할 수 있다. 실시 예에 따라, 어드레스 디코더(130)는 디코딩된 어드레스(ADDR)를 기반으로 열 선택 신호(CS)를 열 선택기(120)로 제공할 수 있다.
쓰기 드라이버(140)는 데이터 라인들(DL)을 통해 열 선택기(120)와 연결될 수 있다. 쓰기 드라이버(140)는 쓰기 입출력 라인(WIO)(이하에서, 쓰기 I/O라 칭함.)을 통해 수신된 쓰기 데이터를 기반으로 데이터 라인들(DL)을 구동하도록 구성될 수 있다. 데이터 라인들(DL)은 열 선택기(120)에 의해 선택된 비트라인들 또는 소스라인들과 연결될 수 있다.
도면의 간결성 및 설명의 편의를 위하여, 데이터 라인들(DL)이 도시되었으나, 이하의 상세한 설명에서, 데이터 라인들(DL)은 열 선택기(120)에 의해 선택된 비트라인 및 선택된 소스라인과 대응되는 것으로 이해될 수 있다.
예를 들어, 메모리 장치(100)의 쓰기 동작에서, 쓰기 드라이버(140)는 쓰기 데이터(DIN)를 기반으로 데이터 라인들(DL)의 전압을 제어함으로써, 열 선택기(120)에 의해 선택된 비트라인 또는 소스라인과 대응되는 메모리 셀들에 쓰기 데이터(DIN)를 기입할 수 있다. 다시 말해, 쓰기 드라이버(140)는 쓰기 데이터(DIN)의 기입을 위해 열 선택기(120)에 의해 선택된 비트라인 또는 소스라인으로 쓰기 전압(Vwrite)을 인가할 수 있다.
실시 예에 따라, 쓰기 드라이버(140)는 PBULK 스위치(SW_P)를 더 포함할 수 있다. PBULK 스위치(SW_P)는 쓰기 동작 시에 쓰기 전압(Vwrite)을 열 선택기(120)의 벌크에 인가할 수 있다. 구체적으로, 열 선택기(120)는 복수의 PMOS 트랜지스터들을 포함할 수 있고, PBULK 스위치(SW_P)는 쓰기 활성 신호에 응답하여, 쓰기 전압(Vwrite)을 열 선택기(120)의 복수의 PMOS 트랜지스터들의 벌크에 인가할 수 있다. PBULK 스위치(SW_P)에 관한 상세한 설명은 도 6a 내지 도 6c에서 후술된다.
감지 증폭기(150)는 데이터 라인들(DL)을 통해 열 선택기(120)와 연결될 수 있다. 감지 증폭기(150)는 데이터 라인들(DL)을 통해 수신된 신호를 기반으로 읽기 입출력 라인(RIO)을 통해 데이터를 출력할 수 있다.
예를 들어, 메모리 장치(100)의 읽기 동작에서, 감지 증폭기(150)는 데이터 라인들(DL)을 통해 제공되는 신호를 감지함으로써, 열 선택기(120)에 의해 선택된 비트라인 또는 소스라인과 대응되는 메모리 셀들로부터 읽기 데이터(DOUT)를 독출할 수 있다.
입출력 회로(160)는 외부 장치(예를 들어, 메모리 컨트롤러 또는 호스트 등)로부터 쓰기 데이터(DIN)를 수신하거나 또는 외부 장치로 읽기 데이터(DOUT)를 출력할 수 있다.
제어 로직 회로(170)는 외부 장치로부터의 커맨드(CMD) 또는 제어 신호(CTRL)에 응답하여, 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 메모리 장치(100)의 쓰기 동작에서, 제어 로직 회로(170)는 쓰기 드라이버(140)를 활성화시킬 수 있다. 또는, 메모리 장치(100)의 읽기 동작에서, 제어 로직 회로(170)는 감지 증폭기(150)를 활성화시킬 수 있다.
상술된 바와 같이, 메모리 장치(100)는 일정 두께 이하의 옥사이드를 포함하는 트랜지스터들로 구현된 열 선택기(120) 및 PMOS 트랜지스터의 벌크로 쓰기 전압(Vwrite)을 인가하는 쓰기 드라이버(140)를 포함할 수 있다. 이로써, 메모리 장치(100)는 크기를 줄일 수 있고, 열 선택기(120)에 포함된 PMOS 트랜지스터들의 열화 및 래치업을 방지할 수 있다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 도면이다. 도 3a 내지 도 4는 도 2의 제1 메모리 셀을 설명하기 위한 도면들이다. 도 1, 도 2, 도 3a, 도 3b, 및 도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 MRAM 셀일 수 있으며, 워드라인들(WL1~WLm), 비트라인들(BL1~BLn), 및 소스라인들(SL1~SLn)과 각각 연결될 수 있다.
예를 들어, 제1 메모리 셀(MC1)은 액세스 트랜지스터(TR) 및 가변 저항 소자(예를 들어, MTJ; Magnetic Tunnel Junction)을 포함할 수 있다. 액세스 트랜지스터(TR)의 일단은 제1 소스라인(SL1)과 연결될 수 있고, 액세스 트랜지스터(TR)의 타단은 가변 저항 소자(MTJ)의 일단과 연결될 수 있고, 액세스 트랜지스터(TR)의 게이트는 제1 워드라인(WL1)과 연결될 수 있다. 가변 저항 소자(MTJ)의 타단은 제1 비트라인(BL1)과 연결될 수 있다.
복수의 메모리 셀들 각각은 가변 저항 소자(MTJ)의 저항 값을 조절함으로써, 복수의 메모리 셀들 각각에 데이터를 저장할 수 있다. 예를 들어, 도 3a 및 도 4에 도시된 바와 같이, 가변 저항 소자(MTJ)는 자유층(FRL), 장벽층(BRL), 및 고정층(FXL)을 포함할 수 있다. 장벽층(BRL)은 자유층(FRL) 및 고정층(FXL) 사이에 위치하고, 자유층(FRL)은 제1 비트라인(BL1)과 연결되고, 고정층(FXL)은 액세스 트랜지스터(TR)의 타단과 연결될 수 있다. 고정층(FXL)의 자화 방향은 특정 방향으로 고정될 수 있고, 자유층(FRL)의 자화 방향은 특정 조건(예를 들어, 쓰기 전류의 방향)에 따라 변경될 수 있다. 실시 예에 따라, 가변 저항 소자(MTJ)는 고정층(FXL)의 자화 방향을 고정시키기 위한 반강자성층(anti-ferromagnetic layer)을 더 포함할 수도 있다.
자유층(FRL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FRL)의 자화 방향은 메모리 셀의 외부 및/혹은 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(FRL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(FRL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 그러나 본 개시의 범위가 이에 한정되는 것은 아니다.
장벽층(BRL)의 두께는 스핀 확산 길이(spin diffusion distance) 보다 얇을 수 있다. 장벽층(BRL)은 비자성 물질을 포함할 수 있다. 예를 들어, 장벽층(BRL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 그러나 본 개시의 범위가 이에 한정되는 것은 아니다.
고정층(FXL)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 고정층(FXL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(FXL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 실시 예에 따라, 반강자성층은 반 강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 3a에 도시된 바와 같이, 가변 저항 소자(MTJ)를 통해 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(FRL)의 자화 방향이 변경될 수 있다. 예를 들어, 도 3a에 도시된 제1 쓰기 전류(WC1)와 같이, 제1 소스라인(SL1)으로부터 제1 비트라인(BL1)의 방향으로 전류가 흐를 경우, 자유층(FRL)의 자화 방향은 고정층(FXL)의 자화 방향과 반대가 되며, 이러한 상태는 반평형(Anti-Parallel, ap) 상태일 수 있다. 이와 반대로, 도 3a에 도시된 제2 쓰기 전류(WC2)와 같이, 제1 비트라인(BL1)으로부터 제1 소스라인(SL1)의 방향으로 전류가 흐를 경우, 자유층(FRL)의 자화 방향은 고정층(FXL)의 자화 방향과 동일해지며, 이러한 상태는 평형(Parallel, p) 상태일 수 있다.
가변 저항 소자(MTJ)가 반평형 상태인 경우, 가변 저항 소자(MTJ)는 도 3b에 도시된 바와 같이, 반평형 저항(Rap)을 가질 수 있다. 가변 저항 소자(MTJ)가 평형 상태인 경우, 가변 저항 소자(MTJ)는 평형 저항(Rp)을 가질 수 있다. 즉, 가변 저항 소자(MTJ)의 저항 값에 따라 데이터가 제1 메모리 셀(MC1)에 저장될 수 있으며, 가변 저항 소자(MTJ)의 저항 값을 판독함으로써, 제1 메모리 셀(MC1)에 저장된 데이터를 독출할 수 있다.
도 4를 참조하면, 액세스 트랜지스터(TR)는 바디 기판(111), 게이트 전극(112), 및 접합들(113, 114)을 포함할 수 있다. 접합(113)은 바디 기판(111) 상에 형성될 수 있고, 제1 소스라인(SL1)에 연결될 수 있다. 접합(114)은 바디 기판(111) 상에 형성될 수 있고, MTJ 소자를 통해 제1 비트라인(BL1)에 연결될 수 있다. 게이트 전극(112)은 접합들(113, 114) 사이에서 바디 기판(111) 상에 형성될 수 있고, 제1 워드라인(WL1)에 연결될 수 있다.
도 5는 도 1의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다. 이하에서, 본 개시의 기술적 특징을 용이하게 설명하기 위하여, 메모리 장치(100)의 쓰기 동작을 기준으로 본 발명의 실시 예들이 설명된다. 즉, 메모리 장치(100)의 쓰기 동작을 설명하는데 불필요한 구성 요소들(예를 들어, 감지 증폭기(150) 등)이 이하의 도면들에서 생략되나, 본 개시의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 5를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 열 선택기(120), 및 쓰기 드라이버(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 제1 내지 제3 컬럼라인들(CL1, CL2, CL3)과 연결된 제1 내지 제3 메모리 셀들(MC1, MC2, MC3)을 포함할 수 있다. 컬럼라인은 소스라인 및 비트라인을 포함할 수 있고, 예를 들어, 제1 컬럼라인(CL1)은 제1 소스라인(SL1) 및 제1 비트라인(BL1)을 포함할 수 있다. 실시 예에 따라, 제1 내지 제3 메모리 셀들(MC1, MC2, MC3) 각각은 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)일 수 있다. 설명의 편의를 위해, 메모리 셀들 및 컬럼라인들의 수를 3개로 예시하였지만, 메모리 셀들 및 컬럼라인들의 수는 이에 한정되지 않는다.
열 선택기(120)는 복수의 열 먹스 회로들을 포함할 수 있다. 복수의 열 먹스 회로들은 제1 및 제2 데이터라인들(DL1, DL2)과 연결된 제1 및 제2 열 먹스 회로들(121, 122)을 포함할 수 있다. 제1 열 먹스 회로(121)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 적어도 일부와 컬럼라인들을 통해 연결될 수 있다.
제1 열 먹스 회로(121)는 제1 열 선택 신호(CS1)에 응답하여 제1 내지 제3 컬럼라인들(CL1, CL2, CL3) 중 어느 하나를 선택할 수 있다. 예를 들어, 제1 열 먹스 회로(121)는 제1 열 선택 신호(CS1)에 응답하여 제1 데이터라인(DL1)과 제1 컬럼라인(CL1)을 연결함으로써, 제1 컬럼라인(CL1)을 선택할 수 있다.
제1 열 먹스 회로(121)는 제1 내지 제3 스위치들(SW1, SW2, SW3) 및 벌크 포트(PBULK)를 포함할 수 있다. 스위치들의 개수는 컬럼라인들의 개수에 대응될 수 있다. 제1 스위치(SW1)는 제1 열 선택 신호(CS1)에 응답하여 턴-온(turn-on)되고, 제1 열 선택 신호(CS1)의 반전 신호에 응답하여 턴-오프(turn-off)될 수 있다. 제1 스위치(SW1)가 턴-온되면 제1 컬럼라인(CL1)과 제1 데이터라인(DL1)은 전기적으로 연결될 수 있다. 이를 위해, 제1 스위치(SW1)는 복수의 NMOS 트랜지스터들 및 복수의 PMOS 트랜지스터들을 포함할 수 있다. 복수의 PMOS 트랜지스터들의 옥사이드는 일정 두께 이하일 수 있다. 이하 제1 스위치(SW1)의 구체적인 구성은 도 7에서 후술된다.
제2 스위치(SW2) 및 제3 스위치(SW3)는 제1 스위치(SW1)와 유사하므로, 이에 대한 상세한 설명은 생략된다. 다만, 제2 스위치(SW2)가 턴-온되면 제2 컬럼라인(CL2)과 제1 데이터라인(DL1)은 전기적으로 연결될 수 있고, 제3 스위치(SW3)가 턴-온되면 제3 컬럼라인(CL3)과 제1 데이터라인(DL1)은 전기적으로 연결될 수 있다.
벌크 포트(PBULK)는 제1 열 먹스 회로(121)에 포함된 PMOS 트랜지스터들의 벌크들과 전기적으로 연결될 수 있다. 도 5에는 벌크 포트(PBULK)가 제1 열 먹스 회로(121)에 하나만 구비된 것으로 도시되지만, 본 개시는 이에 한정되지 않는다. 예를 들어, 벌크 포트(PBULK)는 제1 내지 제3 스위치들(SW1, SW2, SW3) 각각에 구비될 수 있고, 이 경우, 벌크 포트(PBULK)는 각 스위치에 포함된 PMOS 트랜지스터들의 벌크들과 전기적으로 연결될 수 있다.
실시 예에 따라, 각 스위치에 포함된 PMOS 트랜지스터들은 벌크인 n-웰(n-well)을 공유할 수 있고, 쓰기 전압(Vwrite)이 벌크 포트(PBULK)로 인가되면, 쓰기 전압(Vwrite)은 각 스위치의 n-웰(n-well)에 인가될 수 있다. 실시 예에 따라, 전원 전압(VDD)이 벌크 포트(PBULK)를 통해 각 스위치의 n-웰(n-well)에 인가될 수 있다.
도시되지는 않았지만, 제2 열 먹스 회로(122)는 복수의 스위치들 및 벌크 포트를 포함할 수 있고, 제2 열 먹스 회로(122)는 제1 열 먹스 회로(121)와 유사하므로, 제2 열 먹스 회로(122)에 대한 상세한 설명은 생략된다.
쓰기 드라이버(140)는 제1 쓰기 드라이버(141) 및 제2 쓰기 드라이버(142)를 포함할 수 있다. 제1 쓰기 드라이버(141)는 제1 데이터라인(DL1)을 통해 제1 열 먹스 회로(121)와 연결될 수 있다. 제1 쓰기 드라이버(141)는 제1 쓰기 I/O(WIO1)로부터 쓰기 데이터(DIN)를 수신하고, 쓰기 데이터(DIN)를 기반으로 제1 데이터라인(DL1)으로 평형 기준 전압(REF_P) 또는 반평형 기준 전압(REF_AP)을 인가할 수 있다.
예를 들어, 쓰기 데이터(DIN)가 “데이터 1"인 경우, 제1 쓰기 드라이버(141)는 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)의 반-평형 상태와 대응되는 반평형 기준 전압(REF_AP)을 인가할 수 있다. 예를 들어, 쓰기 데이터(DIN)가 "데이터 0"인 경우, 제1 쓰기 드라이버(141)는 도 3a를 참조하여 설명된 제1 메모리 셀(MC1)의 평형 상태와 대응되는 평형 기준 전압(REF_P)을 인가할 수 있다.
제1 쓰기 드라이버(141)는 PBULK 스위치(SW_P)를 더 포함할 수 있다. PBULK 스위치(SW_P)는 벌크 포트(PBULK)와 전기적으로 연결될 수 있다. PBULK 스위치(SW_P)는 쓰기 활성 신호(WEN)에 응답하여 쓰기 전압(Vwrite)을 벌크 포트(PBULK)에 인가할 수 있다. 예를 들어, 쓰기 전압(Vwrite)은 평형 기준 전압(REF_P) 또는 반평형 기준 전압(REF_AP)일 수 있다.
제2 쓰기 드라이버(142)는 제2 데이터라인(DL2)을 통해 제2 열 먹스 회로(122)와 연결될 수 있다. 제2 쓰기 드라이버(142)는 제2 쓰기 I/O(WIO2)로부터 쓰기 데이터(DIN)를 수신할 수 있다. 도시되지는 않았지만, 제2 쓰기 드라이버(142)는 PBULK 스위치를 더 포함할 수 있다. 제2 쓰기 드라이버(142)는 쓰기 동작 시 제2 열 먹스 회로(122)에 쓰기 전압을 인가할 수 있다. 구체적으로, 쓰기 전압은 제2 열 먹스 회로(122)에 포함된 PMOS 트랜지스터들의 공유된 n-웰에 인가될 수 있다. 이하, 제2 쓰기 드라이버(142)는 제1 쓰기 드라이버(141)는 와 유사하므로, 제2 쓰기 드라이버(142)에 대한 상세한 설명은 생략된다.
상술된 도 5의 구성 요소들은 본 개시의 기술적 사상을 용이하게 설명하기 위한 것이며, 본 개시의 범위가 도 5에 도시된 구성 요소들에 의해 한정되는 것은 아니다. 예를 들어, 도 5에 도시된 다양한 구성 요소들 중 일부가 생략되거나 또는 다른 구성 요소들이 더 추가될 수 있다.
도 6a 내지 도 6c는 도 5의 제1 쓰기 드라이버의 동작을 설명하기 위한 도면들이다. 도 6a 및 도 6b는 제1 쓰기 드라이버의 쓰기 동작을 설명하기 위한 도면이고, 도 6c는 제1 쓰기 드라이버의 읽기 동작을 설명하기 위한 도면이다. 도 1, 도 5, 도 6a, 및 도 6b를 참조하면, 제1 쓰기 드라이버들(141a, 141b)은 각각 소스라인 스위치(SW_S), 비트라인 스위치(SW_B), PBULK 스위치(SW_P), 반평형 기준 전압원(VS1), 및 평형 기준 전압원(VS2)을 포함할 수 있다.
제1 쓰기 드라이버들(141a, 141b)은 제1 데이터라인(DL1)으로 평형 기준 전압(REF_P), 반평형 기준 전압(REF_AP), 및 접지 전압(VSS) 중 적어도 하나를 출력할 수 있다. 제1 데이터라인(DL1)은 주변회로 소스라인(SLp) 및 주변회로 비트라인(BLp)을 포함할 수 있다. 주변회로 소스라인(SLp)으로 인가된 반평형 기준 전압(REF_AP) 또는 접지 전압(VSS)은 제1 열 먹스 회로(121)를 통해 제1 소스라인(SL1)으로 제공될 수 있다. 주변회로 비트라인(BLp)으로 인가된 평형 기준 전압(REF_P) 또는 접지 전압(VSS)은 제1 열 먹스 회로(121)를 통해 제1 비트라인(BL1)으로 제공될 수 있다.
소스라인 스위치(SW_S)는 주변회로 소스라인(SLp)으로 인가될 전압을 선택할 수 있는 SPDT(Single Pole Double Throw) 형태의 스위치일 수 있다. 소스라인 스위치(SW_S)는 쓰기 데이터(DIN)에 응답하여 접지 전압(VSS)과 반평형 기준 전압(REF_AP)을 선택할 수 있다.
예를 들어, 도 6a에 도시된 바와 같이, 쓰기 데이터(DIN)는 데이터 0일 수 있고, 소스라인 스위치(SW_S)는 데이터 0에 응답하여 접지 전압(VSS)을 선택할 수 있다. 이에 따라, 접지 전압(VSS)은 주변회로 소스라인(SLp)으로 인가될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 쓰기 데이터(DIN)는 데이터 1일 수 있고, 소스라인 스위치(SW_S)는 데이터 1에 응답하여 반평형 기준 전압(REF_AP)을 선택할 수 있다. 이에 따라, 반평형 기준 전압(REF_AP)은 주변회로 소스라인(SLp)으로 인가될 수 있다.
반평형 기준 전압원(VS1)은 반평형 기준 전압(REF_AP)을 생성할 수 있다. 반평형 기준 전압원(VS1)은 소스라인 스위치(SW_S)에 반평형 기준 전압(REF_AP)을 인가할 수 있다.
비트라인 스위치(SW_B)는 주변회로 비트라인(BLp)으로 인가될 전압을 선택할 수 있는 SPDT 형태의 스위치일 수 있다. 비트라인 스위치(SW_B)는 쓰기 데이터(DIN)에 응답하여 접지 전압(VSS)과 평형 기준 전압(REF_P)을 선택할 수 있다.
예를 들어, 도 6a에 도시된 바와 같이, 쓰기 데이터(DIN)는 데이터 0일 수 있고, 비트라인 스위치(SW_B)는 데이터 0에 응답하여 평형 기준 전압(REF_P)을 선택할 수 있다. 이에 따라, 평형 기준 전압(REF_P)은 주변회로 비트라인(BLp)으로 인가될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 쓰기 데이터(DIN)는 데이터 1일 수 있고, 비트라인 스위치(SW_B)는 데이터 1에 응답하여 접지 전압(VSS)을 선택할 수 있다. 이에 따라, 접지 전압(VSS)은 주변회로 비트라인(BLp)으로 인가될 수 있다.
평형 기준 전압원(VS2)은 평형 기준 전압(REF_P)을 생성할 수 있다. 평형 기준 전압원(VS2)은 비트라인 스위치(SW_B)에 평형 기준 전압(REF_P)을 인가할 수 있다. 실시 예에 따라, 평형 기준 전압원(VS2)은 제1 노드(Node 1)를 통해 비트라인 스위치(SW_B)와 연결될 수 있다.
PBULK 스위치(SW_P)는 벌크 포트(PBULK)로 인가될 전압을 선택할 수 있는 SPDT 형태의 스위치일 수 있다. PBULK 스위치(SW_P)는 쓰기 활성 신호에 응답하여 전원 전압(VDD)과 평형 기준 전압(REF_P)을 선택할 수 있다. PBULK 스위치(SW_P)는 제1 노드(Node 1)를 통해 평형 기준 전압원(VS2)과 연결될 수 있다.
실시 예에 따라, PBULK 스위치(SW_P)는 하이 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 평형 기준 전압(REF_P)을 선택할 수 있다. 즉, PBULK 스위치(SW_P)는 하이 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 제1 노드(Node 1)에 연결될 수 있다. 이에 따라, 평형 기준 전압(REF_P)은 벌크 포트(PBULK)로 인가될 수 있다. 실시 예에 따라, 하이 레벨의 제1 쓰기 활성 신호(WEN1)는 쓰기 커맨드(CMD)를 기반으로 제어 로직 회로(170)에서 생성된 신호일 수 있다.
실시 예에 따라, PBULK 스위치(SW_P)는 폴(Pole), 제1 스로우(Throw1), 및 제2 스로우(Throw2)를 포함할 수 있다. 폴(Pole)은 벌크 포트(PBULK)와 연결되고, 제1 스로우(Throw1)는 제1 노드(Node 1)와 연결되고, 제2 스로우(Throw2)는 전원 전압단과 연결될 수 있다. PBULK 스위치(SW_P)는 하이 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 폴(Pole)과 제1 스로우(Throw1)를 연결시킬 수 있다. 폴(Pole)과 제1 스로우(Throw1)가 연결되면, 평형 기준 전압(REF_P)은 벌크 포트(PBULK)에 인가될 수 있다.
도 1, 도 5, 도 6a 내지 도 6c를 참조하면, 제1 쓰기 드라이버(141c)는 소스라인 스위치(SW_S), 비트라인 스위치(SW_B), PBULK 스위치(SW_P), 반평형 기준 전압원(VS1), 및 평형 기준 전압원(VS2)을 포함할 수 있다. 소스라인 스위치(SW_S), 비트라인 스위치(SW_B), PBULK 스위치(SW_P), 반평형 기준 전압원(VS1), 및 평형 기준 전압원(VS2)은 도 6b의 각 구성과 유사하므로 이에 대한 상세한 설명은 생략된다.
PBULK 스위치(SW_P)는 로우 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 전원 전압(VDD)을 선택할 수 있다. 즉, PBULK 스위치(SW_P)는 로우 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 제1 노드(Node 1)와의 연결을 끊을 수 있다. 이에 따라, 전원 전압(VDD)은 벌크 포트(PBULK)로 인가될 수 있다. 실시 예에 따라, 로우 레벨의 제1 쓰기 활성 신호(WEN1)는 쓰기 커맨드(CMD)가 완료된 것을 기반으로 제어 로직 회로(170)에서 생성된 신호일 수 있다. 예를 들어, 로우 레벨의 제1 쓰기 활성 신호(WEN1)는 읽기 동작 커맨드 또는 대기 커맨드를 기반으로 제어 로직 회로(170)에서 생성된 신호일 수 있다.
실시 예에 따라, PBULK 스위치(SW_P)는 로우 레벨의 제1 쓰기 활성 신호(WEN1)에 응답하여 폴(Pole)과 제2 스로우(Throw2)를 연결시킬 수 있다. 폴(Pole)과 제2 스로우(Throw2)가 연결되면, 전원 전압(VDD)은 벌크 포트(PBULK)에 인가될 수 있다.
상술된 바와 같이, 제1 쓰기 드라이버(141a, 141b, 141c)는 제1 쓰기 활성 신호(WEN1)를 기반으로 벌크 포트(PBULK)에 쓰기 전압(Vwrite) 또는 전원 전압(VDD)을 인가할 수 있다. 쓰기 전압(Vwrite)은 쓰기 데이터(DIN)에 따라 평형 기준 전압(REF_P) 또는 반평형 기준 전압(REF_AP)을 포함할 수 있다. 도 6a 내지 도 6c에서는 평형 기준 전압(REF_P)이 반평형 기준 전압(REF_AP) 보다 크기가 큰 것을 가정하고, PBULK 스위치(SW_P)가 평형 기준 전압원(VS2)에 연결된 실시 예가 설명되었다. 그러나, 본 개시는 이에 한정되지 않는다. 예를 들어, 반평형 기준 전압(REF_AP)이 평형 기준 전압(REF_P) 보다 크기가 크다면, PBULK 스위치(SW_P)(예를 들어, 제1 스로우)는 반평형 기준 전압원(VS1)에 연결될 수 있다. 다시 말해, 평형 기준 전압(REF_P) 또는 반평형 기준 전압(REF_AP) 중 크기가 큰 전압이 쓰기 동작 시에 벌크 포트(PBULK)에 쓰기 전압(Vwrite)으로 인가될 수 있다.
또한, 전원 전압(VDD)은 로우 레벨의 제1 쓰기 활성 신호(WEN1)를 기반으로 벌크 포트(PBULK)에 인가될 수 있다. 즉, 메모리 장치(100)는 쓰기 동작 외의 동작들에서 PMOS 트랜지스터들의 벌크에 전원 전압(VDD)을 인가할 수 있다. 이로써, 메모리 장치(100)는 전원 전압(VDD) 보다 큰 쓰기 전압(Vwrite)에 의한 PMOS 트랜지스터들의 열화를 방지할 수 있다.
도 7은 도 5의 제1 스위치를 좀 더 상세하게 보여주는 회로도이다. 도 8은 도 7의 제1 인버터를 보여주는 회로도이다. 도 5, 도 7, 및 도 8을 참조하면, 제1 스위치(SW1)는 인버터(INV), 소스라인 선택 스위치(SCS), 및 비트라인 선택 스위치(BCS)를 포함할 수 있다. 이하 설명의 편의를 위해, 제1 열 먹스 회로(121)가 제1 열 선택 신호(CS1)에 응답하여 제1 컬럼라인(CL1)을 선택하는 것으로 가정하지만, 본 개시는 이에 한정되지 않는다.
인버터(INV)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV1)는 제1 열 선택 신호(CS1)를 수신하고, 제1 반전 열 선택 신호(/CS1)를 출력할 수 있다. 제1 반전 열 선택 신호(/CS1)는 제1 열 선택 신호(CS1)의 반전 신호일 수 있다. 제2 인버터(INV2)는 제1 반전 열 선택 신호(/CS1)를 수신하고, 제1 열 선택 신호(CS1)를 출력할 수 있다. 제1 열 선택 신호(CS1)는 제1 반전 열 선택 신호(/CS1)의 반전 신호일 수 있다.
실시 예에 따라, 제1 인버터(INV1)는 COMS 인버터를 포함할 수 있다. 도 8을 참조하면, 제1 인버터(INV1)는 PMOS 트랜지스터(PMOS) 및 NMOS 트랜지스터(NMOS)를 포함할 수 있다. PMOS 트랜지스터(PMOS)의 소스에는 전원 전압(VDD)이 인가될 수 있고, PMOS 트랜지스터(PMOS)의 게이트에는 제1 열 선택 신호(CS1)가 인가될 수 있다. PMOS 트랜지스터(PMOS)의 드레인은 NMOS 트랜지스터(NMOS)의 드레인과 연결될 수 있다. NMOS 트랜지스터(NMOS)의 소스에는 접지 전압(VSS)이 인가될 수 있고, NMOS 트랜지스터(NMOS)의 게이트에는 제1 열 선택 신호(CS1)가 인가될 수 있다.
예를 들어, 제1 열 선택 신호(CS1)가 하이 레벨인 경우, PMOS 트랜지스터(PMOS)는 턴-오프(turn-off)되고, NMOS 트랜지스터(NMOS)는 턴-온(turn-on)될 수 있다. 이에 따라, 로우 레벨인 접지 전압(VSS)이 NMOS 트랜지스터(NMOS)의 드레인으로 출력될 수 있다. 예를 들어, 제1 열 선택 신호(CS1)가 로우 레벨인 경우, PMOS 트랜지스터(PMOS)는 턴-온(turn-on)되고, NMOS 트랜지스터(NMOS)는 턴-오프(turn-off)될 수 있다. 이에 따라, 하이 레벨인 전원 전압(VDD)이 PMOS 트랜지스터(PMOS)의 드레인으로 출력될 수 있다. 즉, 제1 인버터(INV1)의 출력 신호는 제1 열 선택 신호(CS1)의 반전 신호인 제1 반전 열 신호(/CS1)일 수 있다.
다시 도 7을 참조하면, 제2 인버터(INV2)는 COMS 인버터를 포함할 수 있다. 도시되지는 않았지만, 제2 인버터(INV2)는 제1 인버터(INV1)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
소스라인 선택 스위치(SCS)는 제1 데이터라인(DL1)의 주변회로 소스라인(SLp) 및 제1 컬럼라인(CL1)의 제1 소스라인(SL1)과 연결될 수 있다. 주변회로 소스라인(SLp)으로 인가되는 쓰기 전압은 소스라인 선택 스위치(SCS)가 턴-온(turn-on)되면 제1 소스라인(SL1)으로 전달될 수 있다. 소스라인 선택 스위치(SCS)는 제1 열 선택 신호(CS1) 및 제1 반전 열 선택 신호(/CS1)를 기반으로 턴-온(turn-on)되거나 턴-오프(turn-off)될 수 있다.
소스라인 선택 스위치(SCS)는 제1 내지 제4 NMOS 트랜지스터들(N1, N2, N3, N4) 및 제1 및 제2 PMOS 트랜지스터들(P1, P2)을 포함할 수 있다. 제1 NMOS 트랜지스터(N1)의 일단은 주변회로 소스라인(SLp)과 연결되고, 제1 NMOS 트랜지스터(N1)의 타단은 제1 노드(n1)를 통해 제1 소스라인(SL1)과 연결될 수 있다. 제1 NMOS 트랜지스터(N1)의 게이트는 인버터(INV)로부터 제1 열 선택 신호(CS1)를 수신할 수 있다.
제2 NMOS 트랜지스터(N2)의 일단은 주변회로 소스라인(SLp)과 연결되고, 제2 NMOS 트랜지스터(N2)의 타단은 제2 노드(n2)를 제4 NMOS 트랜지스터(N4)의 일단과 연결될 수 있다. 제2 NMOS 트랜지스터(N2)의 게이트는 인버터(INV)로부터 제1 반전 열 선택 신호(/CS1)를 수신할 수 있다.
제3 NMOS 트랜지스터(N3)의 일단은 제1 노드(n1)를 통해 제1 PMOS 트랜지스터의 타단과 연결되고, 제3 NMOS 트랜지스터(N3)의 타단은 접지단과 연결될 수 있다. 제3 NMOS 트랜지스터(N3)의 게이트는 인버터(INV)로부터 제1 반전 열 선택 신호(/CS1)를 수신할 수 있다.
제4 NMOS 트랜지스터(N4)의 일단은 제2 노드(n2)를 통해 제2 NMOS 트랜지스터(N2)의 타단과 연결되고, 제4 NMOS 트랜지스터(N4)의 타단은 접지단과 연결될 수 있다. 제4 NMOS 트랜지스터(N4)의 게이트는 인버터(INV)로부터 제1 열 선택 신호(CS1)를 수신할 수 있다.
제1 PMOS 트랜지스터(P1)의 일단은 주변회로 소스라인(SLp)과 연결되고, 제1 PMOS 트랜지스터(P1)의 타단은 제1 노드(n1)를 통해 제3 NMOS 트랜지스터(N3)의 타단과 연결될 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트는 제2 노드(n2)와 연결될 수 있다.
제2 PMOS 트랜지스터(P2)의 일단은 주변회로 소스라인(SLp)과 연결되고, 제2 PMOS 트랜지스터(P2)의 타단은 제2 노드(n2)를 통해 제4 NMOS 트랜지스터(N4)의 타단과 연결될 수 있다. 제2 PMOS 트랜지스터(P2)의 게이트는 제1 노드(n1)와 연결될 수 있다.
제1 열 선택 신호(CS1)가 하이 레벨인 경우, 제1 NMOS 트랜지스터(N1) 및 제4 NMOS 트랜지스터(N4)는 턴-온되고, 제2 NMOS 트랜지스터(N2) 및 제3 NMOS 트랜지스터(N3)는 턴-오프되고, 제1 PMOS 트랜지스터(P1)는 턴-온되고, 및 제2 PMOS 트랜지스터(P2)는 턴-오프될 수 있다. 그 결과, 주변회로 소스라인(SLp)은 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터(P1)를 통해 제1 소스라인(SL1)과 연결될 수 있다. 이 경우, 쓰기 전압은 제1 소스라인(SL1)으로 전달될 수 있다.
제1 열 선택 신호(CS1)가 로우 레벨인 경우, 제1 NMOS 트랜지스터(N1) 및 제4 NMOS 트랜지스터(N4)는 턴-오프되고, 제2 NMOS 트랜지스터(N2) 및 제3 NMOS 트랜지스터(N3)는 턴-온되고, 제1 PMOS 트랜지스터(P1)는 턴-오프되고, 및 제2 PMOS 트랜지스터(P2)는 턴-온될 수 있다. 그 결과, 접지 전압(VSS)은 제3 NMOS 트랜지스터(N3)를 통해 제1 소스라인(SL1)에 전달될 수 있다.
비트라인 선택 스위치(BCS)는 제1 데이터라인(DL1)의 주변회로 비트라인(BLp) 및 제1 컬럼라인(CL1)의 제1 비트라인(BL1)과 연결될 수 있다. 주변회로 비트라인(BLp)으로 인가되는 쓰기 전압은 비트라인 선택 스위치(BCS)가 턴-온(turn-on)되면 제1 비트라인(BL1)으로 전달될 수 있다. 비트라인 선택 스위치(BCS)는 제1 열 선택 신호(CS1) 및 제1 반전 열 선택 신호(/CS1)를 기반으로 턴-온(turn-on)되거나 턴-오프(turn-off)될 수 있다.
비트라인 선택 스위치(BCS)는 제5 내지 제8 NMOS 트랜지스터들(N5, N6, N7, N8) 및 제3 및 제4 PMOS 트랜지스터들(P3, P4)을 포함할 수 있다. 비트라인 선택 스위치(BCS)는 소스라인 선택 스위치(SCS)와 대칭적인 구조일 수 있다. 그 외, 제5 내지 제8 NMOS 트랜지스터들(N5, N6, N7, N8)은 제1 내지 제4 NMOS 트랜지스터들(N1, N2, N3, N4)과 유사하고, 제3 및 제4 PMOS 트랜지스터들(P3, P4)은 제1 및 제2 PMOS 트랜지스터들(P1, P2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
결과적으로, 제1 열 선택 신호(CS1)가 하이 레벨인 경우, 주변회로 비트라인(BLp)은 제4 NMOS 트랜지스터(N4) 및 제3 PMOS 트랜지스터(P3)를 통해 제1 비트라인(BL1)과 연결될 수 있다. 이 경우, 쓰기 전압은 제1 비트라인(BL1)으로 전달될 수 있다. 제1 열 선택 신호(CS1)가 로우 레벨인 경우, 접지 전압(VSS)은 제7 NMOS 트랜지스터(N7)를 통해 제1 비트라인(BL1)에 전달될 수 있다.
상술된 바와 같이, 인버터(INV), 소스라인 선택 스위치(SCS), 및 비트라인 선택 스위치(BCS) 각각은 하나 이상의 NMOS 트랜지스터들 및 하나 이상의 PMOS 트랜지스터들을 포함할 수 있다. 실시 예에 따라, 하나 이상의 PMOS 트랜지스터들은 일정 값 이하의 옥사이드(oxide)의 두께를 가질 수 있다.
실시 예에 따라, 하나 이상의 PMOS 트랜지스터들은 단일의 n-웰(n-well) 상에 형성될 수 있다. 예를 들어, 도 7 및 도 8의 제1 내지 제4 PMOS 트랜지스터들(P1, P2, P3, P4), 제1 인버터(INV1)의 PMOS 트랜지스터(PMOS), 및 제2 인버터(INV2)의 PMOS 트랜지스터(미도시)는 n-웰을 공유할 수 있다.
실시 예에 따라, 벌크 포트(PBULK)는 하나 이상의 PMOS 트랜지스터들이 공유하는 단일의 n-웰과 전기적으로 연결될 수 있다. 도 6a 내지 도 6c를 참조하면, 제1 쓰기 드라이버들(141a, 141b)은 하이 레벨의 제1 쓰기 활성 신호(WEN)에 응답하여 벌크 포트(PBULK)를 통해 n-웰에 쓰기 전압(Vwrite)을 인가할 수 있고, 제1 쓰기 회로(141c)는 로우 레벨의 제1 쓰기 활성 신호(WEN)에 응답하여 벌크 포트(PBULK)를 통해 n-웰에 전원 전압(VDD)을 인가할 수 있다.
소스라인 선택 스위치(SCS) 및 비트라인 선택 스위치(BCS)의 구성은 도 7에 한정되지 않는다. 예를 들어, 소스라인 선택 스위치(SCS)는 제1 NMOS 트랜지스터(N1), 제3 NMOS 트랜지스터(N3), 및 제1 PMOS 트랜지스터(P1)를 포함할 수 있고, 비트라인 선택 스위치(BCS)는 제5 NMOS 트랜지스터(N5), 제7 NMOS 트랜지스터(N7), 및 제3 PMOS 트랜지스터(P3)를 포함할 수 있다.
도 9는 도 5의 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 1, 도 5 내지 도 7, 및 도 9를 참조하면, 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트 등)로부터 클럭(CLK), 칩 선택 반전 신호(CSN) 및 쓰기 활성 반전 신호(/WEN)를 수신할 수 있다.
메모리 장치(100)는 로우 레벨의 칩 선택 반전 신호(CSN)에 응답하여 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 실시 예에 따라, 메모리 장치(100)는 로우 레벨의 쓰기 활성 반전 신호(/WEN)에 응답하여 쓰기 동작을 수행할 수 있다. 예를 들어, 제어 로직 회로(170)는 로우 레벨의 쓰기 활성 반전 신호(/WEN)에 응답하여 제1 쓰기 활성 신호(WEN1)를 생성할 수 있다. 실시 예에 따라, 제1 쓰기 활성 신호(WEN1)는 외부 장치로부터 제공되는 클럭(CLK)에 동기하여 생성될 수 있다. 예를 들어, 제1 쓰기 활성 신호(WEN1)는 로우 레벨의 쓰기 활성 반전 신호(/WEN)에 응답하여, 하이 레벨로 바뀔 수 있고, 클럭(CLK)의 상승 에지에서, 로우 레벨로 바뀔 수 있다.
간결한 설명을 위하여, 메모리 장치(100)는 제1 시점(t1)에서 쓰기 동작(WRITE)을 수행할 수 있다. 쓰기 동작은 제1 메모리 셀에 “데이터 0”을 기입하기 위해 하이 레벨의 제1 열 선택 신호(CS1)를 생성하는 동작 및 제1 비트라인(BL1)에 쓰기 전압(Vwrite)을 인가하는 동작을 포함할 수 있다.
제1 시점(t1)에서, 칩 선택 반전 신호(CSN)는 로우 레벨이고, 쓰기 활성 반전 신호(/WEN)는 로우 레벨일 수 있다. 로우 레벨인 쓰기 활성 반전 신호(/WEN)에 따라, 제1 쓰기 활성 신호(WEN1)는 하이 레벨일 수 있다. 비트라인 전압(VBL)은 쓰기 전압(Vwrite)일 수 있다. 실시 예에 따라, 쓰기 전압(Vwrite)은 ”데이터 0”을 기입하기 위한 평형 기준 전압(REF_P)일 수 있다.
실시 예에 따라, 제1 시점(t1)에서, 제1 쓰기 활성 신호(WEN1)가 하이 레벨이므로, 벌크 포트(PBULK)에는 제1 비트라인(BL1)에 인가된 쓰기 전압(Vwrite)이 인가될 수 있다. 즉, 평형 기준 전압(REF_P)은 벌크 포트(PBULK)를 통해 제1 스위치(SW1)의 n-웰에 인가될 수 있다.
메모리 장치(100)는 제2 시점(t2)에서 읽기 동작(READ)을 수행할 수 있다. 읽기 동작은 제1 메모리 셀에 기입된 “데이터 0”을 독출하기 위해 하이 레벨의 제1 열 선택 신호(CS1)를 생성하는 동작 및 제1 비트라인(BL1)에 읽기 전압(Vread)을 인가하는 동작을 포함할 수 있다.
제2 시점(t2)에서, 칩 선택 반전 신호(CSN)는 로우 레벨이고, 쓰기 활성 반전 신호(/WEN)는 하이 레벨일 수 있다. 하이 레벨인 쓰기 활성 반전 신호(/WEN)에 따라, 제1 쓰기 활성 신호(WEN1)는 로우 레벨일 수 있다. 제1 쓰기 활성 신호(WEN1)가 로우 레벨이므로, 벌크 포트(PBULK)에는 전원 전압(VDD)이 인가될 수 있다. 즉, 전원 전압(VDD)은 벌크 포트(PBULK)를 통해 제1 스위치(SW1)의 n-웰에 인가될 수 있다. 비트라인 전압(VBL)은 읽기 전압(Vread)일 수 있다.
메모리 장치(100)는 제3 시점(t3)에서 대기 동작(Standby)을 수행할 수 있다. 대기 동작은 쓰기 동작 또는 읽기 동작이 완료된 후의 동작일 수 있다. 제3 시점(t3)에서, 칩 선택 반전 신호(CSN)는 하이 레벨이고, 쓰기 활성 반전 신호(/WEN)는 하이 레벨일 수 있다. 하이 레벨인 칩 선택 반전 신호(CSN)에 따라, 비트라인 전압(VBL)은 접지 전압(VSS)일 수 있다. 또한, 하이 레벨인 쓰기 활성 반전 신호(/WEN)에 따라, 벌크 포트(PBULK)에는 전원 전압(VDD)이 인가될 수 있다. 즉, 전원 전압(VDD)은 벌크 포트(PBULK)를 통해 제1 스위치(SW1)의 n-웰에 인가될 수 있다.
도 10은 본 개시의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 흐름도이다. 도 1, 도 5 내지 도 7, 및 도 10을 참조하면 메모리 장치(100)는 외부 장치로부터 수신된 쓰기 커맨드를 기반으로 쓰기 동작을 수행할 수 있다.
S110 단계에서, 메모리 장치(100)는 쓰기 커맨드를 기반으로 쓰기 활성 신호(WEN)를 생성할 수 있다. 예를 들어, 제어 로직 회로(170)는 쓰기 커맨드를 기반으로 쓰기 활성 신호(WEN)를 생성할 수 있다. 실시 예에 따라, 제어 로직 회로(170)는 읽기 커맨드 또는 대기 커맨드를 기반으로 쓰기 활성 신호(WEN)를 생성할 수 있다. 쓰기 활성 신호(WEN)는 하이 레벨 또는 로우 레벨을 포함할 수 있다. 제어 로직 회로(170)는 쓰기 활성 신호(WEN)를 쓰기 드라이버(140)에 제공할 수 있다.
S120 단계에서, 메모리 장치(100)는 쓰기 활성 신호(WEN)에 응답하여 쓰기 데이터를 기입할 메모리 셀을 선택할 수 있다. 예를 들어, 메모리 장치(100)는 제1 워드라인(WL1), 제1 소스라인(SL1), 및 제1 비트라인(BL1)이 연결된 제1 메모리 셀(MC1)을 쓰기 데이터를 기입할 메모리 셀로 선택할 수 있다. 예를 들어, 어드레스 디코더(130)는 제1 워드라인(WL1)을 선택할 수 있고, 제1 열 선택 신호(CS1)를 열 선택기(120)에 제공할 수 있다. 열 선택기(120)는 제1 열 선택 신호(CS1)을 기반으로 제1 소스라인(SL1) 및 제1 비트라인(BL1)을 선택할 수 있다.
S130 단계에서, 메모리 장치(100)는 쓰기 활성 신호(WEN)에 응답하여 쓰기 전압(Vwrite)을 생성할 수 있다. 쓰기 전압(Vwrite)은 반평형 기준 전압(REF_AP) 또는 평형 기준 전압(REF_P)일 수 있다. 예를 들어, 메모리 장치(100)는 쓰기 데이터(DIN)로 “데이터 0”을 기입하기 위해, 주변회로 소스라인(SLp)으로 접지 전압(VSS)을 인가하고, 주변회로 비트라인(BLp)으로 평형 기준 전압(REF_P)을 인가할 수 있다. 이 경우, 쓰기 전압(Vwrite)으로 평형 기준 전압(REF_P)이 생성될 수 있다. 예를 들어, 메모리 장치(100)는 쓰기 데이터(DIN)로 “데이터 1”을 기입하기 위해, 주변회로 소스라인(SLp)으로 반평형 기준 전압(REF_AP)을 인가하고, 주변회로 비트라인(BLp)으로 접지 전압(VSS)을 인가할 수 있다. 이 경우, 쓰기 전압(Vwrite)으로 반평형 기준 전압(REF_AP)이 생성될 수 있다. 실시 예에 따라, 주변회로 소스라인(SLp) 및 주변회로 비트라인(BLp)은 제1 데이터라인(DL1)으로 명명될 수 있다.
S140 단계에서, 메모리 장치(100)는 선택된 메모리 셀에 연결된 소스라인 및 비트라인으로 쓰기 전압(Vwrite)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 제1 메모리 셀(MC1)에 연결된 제1 소스라인(SL1) 및 제1 비트라인(BL1)으로 쓰기 전압(Vwrite)을 인가할 수 있다. 예를 들어, 제1 열 먹스 회로(121)는 제1 열 선택 신호(CS1)에 응답하여 동작하는 제1 스위치(SW1)를 포함할 수 있다. 제1 스위치(SW1)는 제1 소스라인(SL1) 및 제1 비트라인(BL1)을 포함하는 제1 컬럼라인(CL1)에 대응할 수 있다.
실시 예에 따라, 제1 스위치(SW1)는 인버터(INV), 소스라인 선택 스위치(SCS), 및 비트라인 선택 스위치(BCS)를 포함할 수 있다. 인버터(INV)는 제1 열 선택 신호(CS1)를 수신하고, 제1 반전 열 선택 신호(/CS1)를 출력할 수 있다. 소스라인 선택 스위치(SCS) 및 비트라인 선택 스위치(BCS)는 하이 레벨인 제1 열 선택 신호(CS1)를 기반으로 턴-온될 수 있다. 이에 따라, 제1 컬럼라인(CL1)은 제1 데이터라인(DL1)과 연결되고, 쓰기 전압(Vwrite)은 제1 컬럼라인(CL1)으로 인가될 수 있다.
S150 단계에서, 메모리 장치(100)는 벌크 포트(PBULK)에 쓰기 전압(Vwrite)을 인가할 수 있다. 예를 들어, 제1 스위치(SW1)의 인버터(INV), 소스라인 선택 스위치(SCS), 및 비트라인 선택 스위치(BCS)는 하나 이상의 PMOS 트랜지스터들을 포함할 수 있다. 하나 이상의 PMOS 트랜지스터들은 단일의 n-웰 상에 형성되고, n-웰은 벌크 포트(PBULK)와 전기적으로 연결될 수 있다.
실시 예에 따라, 메모리 장치(100)는 쓰기 활성 신호(WEN)에 응답하여 PBULK 스위치(SW_P)를 제어할 수 있다. 예를 들어, 메모리 장치(100)는 하이 레벨인 쓰기 활성 신호(WEN)에 응답하여 평형 기준 전압(REF_P) 또는 반평형 기준 전압(REF_AP) 중 크기가 큰 전압을 벌크 포트(PBULK)를 통해 n-웰에 인가할 수 있다. 즉, 하나 이상의 PMOS 트랜지스터들의 바디들에는 쓰기 전압(Vwrite)이 인가될 수 있다. 그러므로, 하나 이상의 PMOS 트랜지스터들의 소스들을 통해 전원 전압(VDD) 이상의 쓰기 전압(Vwrite)이 인가되더라도, 바디를 통해 전류가 기판으로 흘러나가는 래치업 현상이 방지될 수 있다.
S160 단계에서, 메모리 장치(100)는 쓰기 동작이 완료되었는지 여부를 판단할 수 있다. 예를 들어, 메모리 장치(100)는 제1 메모리 셀(MC1)에 쓰기 데이터(DIN)가 기입되었는지 여부를 검증함으로써 쓰기 동작의 완료를 판단할 수 있다. 도 3b에 도시된 바와 같이, 메모리 장치(100)는 제1 메모리 셀(MC1)의 가변 저항 소자(MTJ)가 평형 저항(Rp) 또는 반평형 저항(Rap)을 가졌는지 여부를 검출할 수 있다. 예를 들어, 쓰기 데이터(DIN)가 “데이터 1”인 경우, 메모리 장치(100)는 가변 저항 소자(MTJ)가 반평형 저항(Rap)을 가졌다면 쓰기 동작이 완료되었음을 판단할 수 있다. 예를 들어, 쓰기 데이터(DIN)가 “데이터 0”인 경우, 메모리 장치(100)는 가변 저항 소자(MTJ)가 평형 저항(Ra)을 가졌다면 쓰기 동작이 완료되었음을 판단할 수 있다. S160 단계에서, 쓰기 동작이 완료되었음이 판단되면 S170 단계가 진행될 수 있고, 쓰기 동작이 완료되지 않았음이 판단되면 S130 단계가 진행될 수 있다.
S170 단계에서, 메모리 장치(100)는 쓰기 동작이 완료되면 벌크 포트(PBULK)에 전원 전압(VDD)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 쓰기 동작이 완료되면 로우 레벨의 쓰기 활성 신호(WEN)를 생성하고, 로우 레벨의 쓰기 활성 신호(WEN)를 기반으로 PBULK 스위치(SW_P)를 제어할 수 있다. 예를 들어, 메모리 장치(100)는 로우 레벨인 쓰기 활성 신호(WEN)에 응답하여 전원 전압(VDD)을 벌크 포트(PBULK)를 통해 n-웰에 인가할 수 있다.
도 11은 본 개시의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함할 수 있다. 메모리 컨트롤러(1100)는 메모리 장치(1200)를 제어하도록 구성될 수 있다. 실시 예에 따라, 메모리 컨트롤러(1100)는 CPU(central processing unit) 또는 AP(application processor) 등과 같은 반도체 집적 회로이거나 또는 그것에 포함된 구성 요소들 중 하나일 수 있다.
메모리 컨트롤러(1100)는 미리 정해인 인터페이스를 기반으로 메모리 장치를 제어할 수 있다. 예를 들어, 미리 정해진 인터페이스는 DDR(Double Data Rate), LPDDR(Low-Power DDR), USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나에 기반될 수 있다.
메모리 장치(1200)는 메모리 컨트롤러(1100)의 제어에 따라 동작할 수 있다. 실시 예에 따라, 메모리 장치(1200)는 도 1 내지 도 10을 참조하여 설명된 메모리 장치(100)일 수 있다. 예를 들어, 메모리 장치(1200)는 소스라인 및 비트라인을 선택하는 열 먹스 회로(1210) 및 PBULK 스위치(1220)를 포함할 수 있다. PBULK 스위치(1220)는 쓰기 활성 신호에 응답하여 쓰기 전압(Vwrite)을 열 먹스 회로(1210)의 단일의 n-웰에 인가할 수 있다. 예를 들어, 쓰기 전압(Vwrite)은 평형 기준 전압 또는 반평형 기준 전압 중 크기가 큰 전압일 수 있다.
메모리 장치(1200)는 PBULK 스위치(1220)를 통해 열 먹스 회로(1210)의 n-웰에 쓰기 전압(Vwrite)을 인가하는 경로를 포함할 수 있다. 쓰기 전압(Vwrite)은 전원 전압(VDD)의 크기 보다 크고, 메모리 장치(1200)는 열 먹스 회로(1210)의 n-웰에 쓰기 전압(Vwrite)을 인가함으로써, 열 먹스 회로(1210)의 래치업 현상을 방지할 수 있다.
메모리 장치(1200)는 쓰기 동작이 완료되면, PBULK 스위치(1220)를 통해 열 먹스 회로(1210)의 n-웰에 전원 전압(VDD)을 인가할 수 있다. 예를 들어, 메모리 장치(1200)는 읽기 동작 또는 대기 동작 시에 열 먹스 회로(1210)의 n-웰에 전원 전압(VDD)을 인가할 수 있다. 이로써, 메모리 장치(1200)는 열 먹스 회로(1210)의 n-웰에 전원 전압(VDD) 보다 크기가 큰 쓰기 전압(Vwrite)이 인가됨에 따른 PMOS 트랜지스터들에 열화를 방지할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 열 선택기
130: 어드레스 디코더
140: 쓰기 드라이버
150: 감지 증폭기
160: 입출력 회로
170: 제어 로직 회로
SW_P: PBULK 스위치

Claims (10)

  1. 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하도록 구성된 제어 논리 회로;
    제1 워드라인 및 제1 칼럼라인과 연결된 제1 메모리 셀;
    상기 쓰기 활성 신호에 응답하여, 상기 제1 메모리 셀에 저장될 제1 쓰기 데이터를 제1 쓰기 입출력 라인을 통해 수신하고, 상기 제1 쓰기 데이터를 기반으로 제1 데이터 라인에 쓰기 전압을 인가하도록 구성된 제1 쓰기 회로; 및
    제1 열 선택 신호에 응답하여, 상기 제1 칼럼라인을 선택하고, 상기 제1 칼럼라인을 상기 제1 데이터 라인과 연결시켜 상기 쓰기 전압을 상기 제1 메모리 셀에 인가하도록 구성된 제1 열 먹스 회로를 포함하고,
    상기 제1 쓰기 회로는 상기 쓰기 활성 신호에 응답하여, 상기 제1 열 먹스 회로의 벌크 포트에 상기 쓰기 전압을 인가하도록 더 구성되는 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 쓰기 회로는:
    상기 제1 쓰기 데이터를 기반으로 접지 전압 및 반평형 기준 전압 중 하나의 전압을 선택하여 상기 제1 데이터 라인에 인가하도록 구성된 제1 스위치;
    상기 제1 쓰기 데이터를 기반으로 상기 접지 전압 및 평형 기준 전압 중 하나의 전압을 선택하여 상기 제1 데이터 라인에 인가하도록 구성된 제2 스위치; 및
    상기 쓰기 활성 신호를 기반으로 전원 전압 및 상기 반평형 기준 전압과 상기 평형 기준 전압 중 높은 전압 중 하나의 전압을 선택하여 상기 벌크 포트에 인가하도록 구성된 제3 스위치를 포함하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 스위치는 상기 제1 쓰기 데이터가 제1 비트 값인 경우 상기 접지 전압을 선택하고, 상기 제1 쓰기 데이터가 제2 비트 값인 경우 상기 반평형 기준 전압을 선택하고,
    상기 제2 스위치는 상기 제1 쓰기 데이터가 상기 제1 비트 값인 경우 상기 평형 기준 전압을 선택하고, 상기 제1 쓰기 데이터가 제2 비트 값인 경우 상기 접지 전압을 선택하는 메모리 장치.
  4. 제2 항에 있어서,
    상기 제3 스위치는 하이 레벨의 상기 쓰기 활성 신호에 응답하여 상기 반평형 기준 전압과 상기 평형 기준 전압 중 높은 전압을 선택하고, 로우 레벨의 상기 쓰기 활성 신호에 응답하여 상기 전원 전압을 선택하는 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 칼럼라인은 제1 소스라인 및 제1 비트라인을 포함하고,
    상기 제1 데이터 라인은 주변회로 소스라인 및 주변회로 비트라인을 포함하고,
    상기 제1 열 먹스 회로는:
    상기 제1 열 선택 신호의 반전 신호를 출력하도록 구성된 인버터;
    상기 제1 열 선택 신호 및 상기 반전 신호를 기반으로 상기 제1 소스라인과 상기 주변회로 소스라인을 연결하도록 구성된 소스라인 선택 스위치; 및
    상기 제1 열 선택 신호 및 상기 반전 신호를 기반으로 상기 제1 비트라인과 상기 주변회로 비트라인을 연결하도록 구성된 비트라인 선택 스위치를 포함하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 인버터, 상기 소스라인 선택 스위치, 및 상기 비트라인 선택 스위치는 각각 하나 이상의 NMOS 트랜지스터들 및 하나 이상의 PMOS 트랜지스터들을 포함하고,
    상기 하나 이상의 NMOS 트랜지스터들은 하이 레벨인 상기 제1 열 선택 신호에 응답하여 턴-온되고, 로우 레벨인 상기 제1 열 선택 신호에 응답하여 턴-오프되는 메모리 장치.
  7. 제6 항에 있어서,
    상기 하나 이상의 PMOS 트랜지스터들은 일정 값 이하의 옥사이드(oxide)의 두께를 가지는 메모리 장치.
  8. 제7 항에 있어서,
    상기 하나 이상의 PMOS 트랜지스터들은 단일의 n-웰(n-well) 상에 형성되고,
    상기 단일의 n-웰은 상기 벌크 포트와 전기적으로 연결되는 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 쓰기 회로는 상기 쓰기 활성 신호에 응답하여, 상기 벌크 포트를 통해 상기 단일의 n-웰에 상기 쓰기 전압을 인가하고,
    상기 쓰기 전압은 반평형 기준 전압과 평형 기준 전압 중 높은 전압을 포함하는 메모리 장치.
  10. 외부 장치로부터 수신된 쓰기 커맨드를 기반으로 쓰기 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 쓰기 커맨드를 기반으로 쓰기 활성 신호를 생성하는 단계;
    상기 쓰기 활성 신호에 응답하여, 워드라인, 소스라인, 및 비트라인을 제어하여 쓰기 데이터를 기입할 메모리 셀을 선택하는 단계;
    상기 쓰기 활성 신호에 응답하여 쓰기 전압을 생성하는 단계;
    상기 메모리 셀에 연결된 상기 소스라인 및 상기 비트라인으로 상기 쓰기 전압을 인가하는 단계;
    상기 소스라인 및 상기 비트라인을 선택하도록 구성된 열 먹스 회로의 벌크 포트에 상기 쓰기 전압을 인가하는 단계; 및
    상기 쓰기 동작이 완료되면 상기 벌크 포트에 전원 전압을 인가하는 단계를 포함하고,
    상기 메모리 셀은 MRAM(Magnetic Random Access Memory) 셀을 포함하는 메모리 장치의 동작 방법.

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