KR20150016797A - 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 - Google Patents

가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 Download PDF

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Abstract

칩 사이즈의 오버헤드를 최소화 또는 줄이면서도 분리 소스라인 구조에서의 장점이 그대로 취해지는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이가 개시된다. 그러한 메모리 셀 어레이는, 제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결된 제1 메모리 셀; 및 상기 제2 비트라인에 제1 노드가 연결되고, 상기 제1 비트라인에 제2 노드가 연결된 제2 메모리 셀을 포함한다. 여기서, 상기 제1,2 메모리 셀들의 제1,2 선택 트랜지스터들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 메모리 셀이 억세스될 때 상기 제2 비트라인이 가상적 소스라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인이 가상적 소스라인으로서 기능한다.

Description

가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이{Memory cell array with pseudo separate source line structure in non-volatile semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 저항성 메모리 등과 같은 불휘발성 반도체 메모리 장치에 보다 적합하게 사용될 수 있는 메모리 셀 어레이에 관한 것이다.
반도체 메모리 장치들은 데이터를 저장하는 전자 시스템들에 널리 사용되어 왔다. 일반적으로 반도체 메모리 장치들은 불휘발성 메모리들 및 휘발성 메모리들의 두가지 타입들로 분류될 수 있다. 에스램(SRAM)장치 또는 디램(DRAM)장치와 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.
이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.
STT-MRAM(Spin transfer torque magneto resistive random access memory)의 경우에 칩 사이즈 문제와 라이트 전압 레벨의 결정은 소스 라인들이 배치된 구조에 따라 달라질 수 있다. 즉 칩 사이즈를 줄이기 위해서는 배치되는 소스 라인들의 개수를 최소화하는 것이 필요하다.
공통 소스 라인 구조를 갖는 불휘발성 반도체 메모리 장치는 칩 사이즈의 오버헤드는 상대적으로 작지만 상대적으로 높은 레벨의 라이트 전압이 요구되고 또한 결함 메모리 셀을 스페어 메모리 셀로 대치하는 리페어 동작 면에서도 상대적으로 불리하다.
한편, 분리 소스 라인 구조를 갖는 불휘발성 반도체 메모리 장치는 모드 비트라인마다 별도의 소스 라인이 구비되어야 하므로 칩 사이즈의 오버헤드가 상대적으로 크다.
본 발명이 해결하고자 하는 기술적 과제는, 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 칩 사이즈의 오버헤드를 줄일 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이는,
제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결된 제1 메모리 셀; 및
상기 제2 비트라인에 제1 노드가 연결되고, 상기 제1 비트라인에 제2 노드가 연결된 제2 메모리 셀을 포함하되,
상기 제1,2 메모리 셀들의 제1,2 선택 트랜지스터들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 메모리 셀이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인이 소스라인으로서 기능한다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 메모리 셀들 각각은 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 메모리 셀의 상기 제2 노드는 상기 제1 선택 트랜지스터의 일단과 연결되는 노드일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 메모리 셀의 상기 제2 노드는 상기 제2 선택 트랜지스터의 일단과 연결되는 노드일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제1,2 비트라인들 사이에서 제1 방향으로 지그재그 형태로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 비트라인을 경계로 제2 방향으로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이는,
제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결된 제1 메모리 셀; 및
상기 제2 비트라인에 제1 노드가 연결되고, 제3 비트라인에 제2 노드가 연결된 제2 메모리 셀을 포함하되,
상기 제1,2 메모리 셀들의 제1,2 선택 트랜지스터들은 서로 다른 워드라인들에 각기 연결되어, 상기 제2 메모리 셀이 억세스될 때 상기 제3 비트라인이 소스라인으로서 기능하고,
상기 제1 메모리 셀이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능한다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 메모리 셀들 각각은 상기 선택 트랜지스터로서 기능하는 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 메모리 셀의 상기 제2 노드는 상기 제1 선택 트랜지스터의 일단과 연결되는 노드일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 메모리 셀의 상기 제2 노드는 상기 제2 선택 트랜지스터의 일단과 연결되는 노드일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 비트라인을 경계로 제2 방향으로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능할 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능할 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀이 억세스될 때 메모리 셀 어레이의 라스트 비트라인은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이는,
제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결되어 제1 방향으로 배열된 제1 그룹 메모리 셀들; 및
상기 제2 비트라인에 제1 노드가 연결되고, 상기 제1 비트라인에 제2 노드가 연결되어 상기 제1 방향으로 배열된 제2 그룹 메모리 셀들을 포함하되,
상기 제1,2 그룹 메모리 셀들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하고, 상기 제2 그룹 메모리 셀들이 억세스될 때 상기 제1 비트라인이 소스라인으로서 기능한다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 그룹 메모리 셀들 각각은 MTJ 소자를 포함하는 STT-MRAM 셀일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 그룹 메모리 셀들의 상기 제2 노드는 제1 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드이며, 상기 제2 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 그룹 메모리 셀들의 상기 제2 노드는 제2 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 그룹 메모리 셀들과 상기 제2 그룹 메모리 셀들은 상기 제1,2 비트라인들 사이에서 비트라인 방향으로 지그재그 형태로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 그룹 메모리 셀들과 상기 제2 그룹 메모리 셀들은 상기 제2 비트라인을 경계로 워드라인 방향으로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 그룹 메모리 셀들은 억세스 금지될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 그룹 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능할 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 MTJ 소자는 두개의 선택 트랜지스터에 공통으로 연결되어 어느 하나의 선택 트랜지스터가 동작 되면 다른 하나의 선택 트랜지스터는 비동작되며 상기 다른 하나의 선택 트랜지스터가 동작되더라도 MTJ 양단의 전압이 동일하게 될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 불휘발성 반도체 메모리 장치는,
저항성 메모리 셀들 및 제1,2 기준 메모리 셀들을 포함하는 메모리 셀 어레이; 및
리드 및 라이트 회로를 포함하되;
상기 메모리 셀 어레이는:
제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결되어 제1 방향으로 배열된 제1 그룹 메모리 셀들; 및
상기 제2 비트라인에 제1 노드가 연결되고, 제3 비트라인에 제2 노드가 연결되어 상기 제1 방향으로 배열된 제2 그룹 메모리 셀들을 포함하되,
상기 제1,2 그룹 메모리 셀들은 서로 다른 워드라인들에 각기 연결되어, 상기 제2 그룹 메모리 셀들이 억세스될 때 상기 제3 비트라인이 소스라인으로서 기능하고,
상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능한다.
본 발명의 개념적 실시 예에 따라, 상기 저항성 메모리 셀들 각각은 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1,2 기준 메모리 셀들은 상기 저항성 메모리 셀들과 동일한 종류의 메모리 셀들로부터 각기 얻어질 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 기준 메모리 셀은 상기 저항성 메모리 셀이 제1 저항상태를 나타낼 때의 저항값과 동일하고, 상기 제2 기준 메모리 셀은 상기 저항성 메모리 셀이 제1 저항상태와는 다른 제2 저항상태를 나타낼 때의 저항값과 동일할 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 비트라인을 경계로 워드라인 방향을 따라 서로 인접 배치될 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 메모리 셀이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능하며, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능할 수 있다.
본 발명의 실시 예적인 구성에 따르면, 칩 사이즈의 오버헤드를 최소화 또는 줄이면서도 분리 소스라인 구조에서의 장점이 그대로 취해진다. 결국, 공통 소스라인 구조와 분리 소스라인 구조의 장점들을 모두 취할 수 있는 불휘발성 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 개념적 실시 예에 따라 가상 분리 소스라인 구조를 보여주는 메모리 셀 어레이의 개략적 셀 연결 단위 블록도.
도 2는 도 1의 확장된 메모리 셀 어레이의 구성도.
도 3은 도 1의 확장된 메모리 셀 어레이의 다른 구성도.
도 4는 도 3에 따른 셀 어레이의 레이아웃도.
도 5는 도 3에 따른 제1 동작 케이스를 보여주는 도면.
도 6은 도 3에 따른 제2 동작 케이스를 보여주는 도면.
도 7은 도 2 또는 도 3의 메모리 셀 어레이를 탑재한 불휘발성 반도체 메모리 장치의 일부 블록도.
도 8은 본 발명의 개념적 다른 실시 예에 따라 가상 분리 소스라인 구조를 보여주는 메모리 셀 어레이의 개략적 셀 연결 단위 블록도.
도 9는 도 8의 확장된 메모리 셀 어레이의 구성도.
도 10은 도 9에 따른 셀 어레이의 레이아웃도.
도 11은 도 8의 확장된 다이고날 메모리 셀 어레이의 구성도.
도 12는 도 8의 확장된 다이고날 메모리 셀 어레이의 다른 구성도.
도 13은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 14는 도 1 또는 도 8의 메모리 셀 어레이가 적용된 불휘발성 반도체 메모리 장치의 블록도.
도 15는 도 14에 적용된 저항성 메모리 셀의 일 예로서 STT-MRAM 셀의 구성 예시도.
도 16은 휴대용 전자 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
도 17은 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 18은 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도.
도 19는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
도 20은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 블록도.
도 21은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, MRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부, 및 공통 소스라인 구조와 분리 소스라인 구조의 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념적 실시 예에 따라 가상 분리 소스라인 구조를 보여주는 메모리 셀 어레이의 개략적 셀 연결 단위 블록도 이다.
도 1을 참조하면, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이는,
제1 비트라인(L10)에 제1 노드(ND1)가 연결되고, 제2 비트라인(L20)에 제2노드(ND2)가 연결된 제1 메모리 셀(110); 및
상기 제2 비트라인(L20)에 제1 노드(ND3)가 연결되고, 상기 제1 비트라인(L10)에 제2 노드(ND4)가 연결된 제2 메모리 셀(120)을 기본적으로 포함한다.
상기 제1 메모리 셀(110)은 하나의 MTJ 소자(M1)와 하나의 선택 트랜지스터(T1)를 포함하며, 상기 제2 메모리 셀(120)은 하나의 MTJ 소자(M2)와 하나의 선택 트랜지스터(T2)를 포함한다.
여기서, 상기 제1,2 메모리 셀들(110,120)의 제1,2 선택 트랜지스터들(T1,T2)은 서로 다른 워드라인들(WLi,WLj)에 각기 연결되어, 상기 제1 메모리 셀(110)이 억세스될 때 상기 제2 비트라인(L20)이 소스라인으로서 기능하고, 상기 제2 메모리 셀(120)이 억세스될 때 상기 제1 비트라인(L10)이 소스라인으로서 기능한다.
상기 제1 메모리 셀(110)이 억세스될 때 화살부호 AR1을 따라 전류 경로가 형성될 수 있으므로 상기 제1 비트라인(L10)이 비트라인으로서 기능하고, 상기 제2 비트라인(L20)은 가상적으로 소스라인으로서 기능한다. 결국, 상기 제2 비트라인(L20)에 의해 가상적으로 분리된 소스라인 구조가 형성된다.
한편, 상기 제2 메모리 셀(120)이 억세스될 때 화살부호 AR2을 따라 전류 경로가 형성될 수 있으므로 상기 제2 비트라인(L20)이 비트라인으로서 기능하고 상기 제1 비트라인(L10)은 가상적으로 소스라인으로서 기능한다. 결국, 상기 제1 비트라인(L10)에 의해 가상적으로 분리된 소스라인 구조가 형성된다.
이와 같이, 선택되는 메모리 셀에 따라 두 비트라인들 중 하나는 가상적인 소스라인으로 작용한다.
여기서, 상기 제1 비트라인(L10)이 첫번째 비트라인 BL<0>이 될 때, 상기 제2 비트라인(L20)은 두번째 비트라인 BL<1>이 된다.
결국, 첫번째 비트라인 BL<0>은 제1 메모리 셀(110)이 억세스될 때 비트라인으로서 기능하고, 제2 메모리 셀(120)이 억세스될 때 소스라인으로서 기능한다. 따라서, 도면의 왼쪽에는 이를 나타내기 위해 상기 제1 비트라인(L10)이 BL/SL로 라벨링되어 있다. 메모리 셀의 억세스라함은 메모리 셀의 워드라인이 액티베이션되는 동작을 의미한다. 라이트 데이터를 메모리 셀에 라이트하거나 메모리 셀에 저장된 데이터를 외부로 리드하기 위해서는 메모리 셀의 억세스 트랜지스터(또는 선택 트랜지스터)를 활성화하여야 한다. 억세스 트랜지스터는 로우 어드레스를 디코딩하는 로우 디코더에 의해 일반적으로 인에이블된다.
한편, 두번째 비트라인 BL<1>은 제1 메모리 셀(110)이 억세스될 때 소스라인으로서 기능하고, 제2 메모리 셀(120)이 억세스될 때 비트라인으로서 기능한다. 따라서, 도면의 왼쪽에는 이를 나타내기 위해 상기 제2 비트라인(L20)이 SL/BL로 라벨링되어 있다.
상기 제1,2 메모리 셀들(110,120) 각각은 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀일 수 있다. 상기 억세스 트랜지스터는 상기 제1,2 선택 트랜지스터들(T1,T2)중 대응되는 하나의 트랜지스터를 의미한다.
도 1에서, 상기 제1 메모리 셀(110)과 상기 제2 메모리 셀(120)은 상기 제2 비트라인(L20)을 경계로 제2 방향 예컨대 비트라인과는 직교방향이 되는 워드라인 방향으로 인접 배치되어 있다.
그러나, 등가적인 배치 구조로서, 상기 제1 메모리 셀(110)과 상기 제2 메모리 셀(120)은 상기 제1,2 비트라인들(L10,L20) 사이에서 제1 방향(비트라인 방향)을 따라 지그재그 형태로 인접 배치될 수 있다. 여기서, 지그재그 형태란 메모리 셀의 연결이 지그재그 형태인 것을 의미한다. 예를 들어, 상기 제1 비트라인(L10)에 상기 제1 메모리 셀(110)을 구성하는 MTJ 소자(M1)의 일단이 연결된 경우에 상기 제1 메모리 셀(110)에 인접하여 배치되는 상기 제2 메모리 셀(120)의 MTJ 소자(M2)는 상기 제2 비트라인(L20)에 연결된 형태를 지그재그 형태라고 할 수 있다.
도 2는 도 1의 확장된 메모리 셀 어레이의 구성도이다.
도 2를 참조하면, 도 1의 단위 배치를 기본으로 하여 확장된 메모리 셀 어레이의 구조가 보여진다.
도 2에서 MTJ 소자(M1)와 제1 선택 트랜지스터(T1)는 도 1의 제1 메모리 셀(110)에 대응된다. 또한, MTJ 소자(M2)와 제2 선택 트랜지스터(T2)는 도 1의 제2 메모리 셀(120)에 대응된다. 도 2의 점프 연결라인(L2)은 도 1에서 화살부호 AR2를 따라 전류 경로를 형성하는 라인에 대응된다. 도 2의 내부 연결라인(L1)은 도 1에서 화살부호 AR1를 따라 전류 경로를 형성하는 라인에 대응된다.
도 2에서 문자부호 MC는 메모리 셀을 나타내고, 문자부호 PMC는 페어 메모리 셀을 가리킨다. 도 2에서의 메모리 셀 어레이 배치 구조는 복수의 페어 메모리 셀들이 비트라인을 번갈아 지그재그 형태로 배치된 구조임을 알 수 있다.
도 2를 참조로 도 1을 대조하여 보면 상기 제1 메모리 셀(110)의 상기 제1 노드(ND1)는 상기 MTJ 소자(M1)의 일단과 연결되는 노드이고 상기 제1 메모리 셀(110)의 상기 제2 노드(ND2)는 상기 제1 선택 트랜지스터(T1)의 일단과 연결되는 노드이다.
또한, 상기 제2 메모리 셀(120)의 상기 제1 노드(ND3)는 상기 MTJ 소자(M2)의 일단과 연결되는 노드이고 상기 제2 메모리 셀(120)의 상기 제2 노드(ND4)는 상기 제2 선택 트랜지스터(T2)의 일단과 연결되는 노드이다.
도 2에서 제1 그룹 메모리 셀들은 상기 제1 메모리 셀(110)과 동일한 연결구조를 가지고서 비트라인 방향을 따라 배치된 메모리 셀들을 의미한다. 예를 들어 MTJ 소자들(M1,M10)은 페어 메모리셀을 구성하는 동시에 상기 제1 그룹 메모리 셀들에 포함된다. 유사하게 제2 그룹 메모리 셀들은 상기 제2 메모리 셀(120)과 동일한 연결구조를 가지고서 비트라인 방향을 따라 배치된 메모리 셀들을 의미한다.
상기 제1,2 그룹 메모리 셀들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하고, 상기 제2 그룹 메모리 셀들이 억세스될 때 상기 제1 비트라인이 소스라인으로서 기능한다. 그러므로 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 그룹 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능한다.
상기 제1 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 그룹 메모리 셀들의 상기 제2 노드는 제1 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드이다.
또한, 상기 제2 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 그룹 메모리 셀들의 상기 제2 노드는 제2 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드이다.
상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 그룹 메모리 셀들은 억세스 금지된다.
상기한 바와 같은 도 2의 구조는 STT-MRAM을 낮은 전압으로 구동시키기 위한 분리 소스라인 구조(separate source line structure)를 변경한 구조이다. 이러한 메모리 셀 어레이의 배치 구조에 따르면, 메모리 셀 패턴(cell pattern)의 단순화와 더불어 칩 사이즈의(chip size)의 오버헤드(overhead)를 최소화 또는 줄일 수 있게 된다.
도 2의 메모리 셀 어레이의 형태는 공통 소스라인(Common Source line)형태와 유사하지만, 인접한 비트라인들 중 절반의 비트라인들을 실제로 동작시키고 나머지 절반의 비트라인들을 마치 별도로 존재하는 가상의 소스라인(source line)처럼 동작시키는 구조를 취하고 있다.
소스라인 구조는 공통 소스라인 구조와 분리 소스라인 구조로 분류될 수 있다. 공통 소스라인 구조는 모든 메모리 셀들에 연결된 소스라인들을 같은 레벨로 고정하는 형태이다. 이 경우에는 셀 패턴이 단순하여 칩 사이즈의 오버헤드가 작다. 그러나, 양방향 라이트 동작을 위해 소스 라인 레벨(source line level)을 일정 레벨(약 1Volt)정도로 유지해 주어야 한다. 따라서, 이로 인해 상대적으로 높은 레벨의 라이트 전압이 필요하게 된다. 그리고, 모든 소스라인들이 하나의 파워(power)로 연결되어 있으므로 메모리 셀의 리페어(repair)시에 불리한 단점도 있다.
한편, 분리 소스라인(Separate source line) 구조는 각각의 비트라인 마다 별도의 소스라인을 배치한 형태이며, 양방향 라이트시 각각의 소스라인과 비트라인을 'high' level 과 'low' level 로 번갈아 스위칭(switching)하는 스킴이므로, 공통 소스라인 구조에 비해 상대적으로 낮은 라이트 전압이 사용된다. 그러나, 모든 비트라인들 마다 별도의 소스라인이 구비되어야 하므로 셀 패턴이 다소 복잡해질 수 있다. 결국, 이 경우에는 칩 사이즈의 오버헤드(overhead)가 상대적으로 크게 된다.
도 2의 구조에서 뿐만 아니라 도 3의 구조도 메모리 셀 패턴(cell pattern)의 단순화와 더불어 칩 사이즈의(chip size)의 오버헤드(overhead)를 최소화 또는 줄일 수 있는 메모리 셀 어레이 구조이다.
도 3의 경우에는 메모리 억세스 동작에 참여하지 않는 더미 트랜지스터들이 제조공정상의 이점 및 인접 셀과의 격리를 위해 도 2에 비해 추가로 배치된다. 즉, 도 2의 구조에서는 실제로 메모리 셀의 동작에 관련된 억세스 트랜지스터들이 나타나 있다.
도 3은 도 1의 확장된 메모리 셀 어레이의 다른 구성도이다.
도 3을 참조하면, MTJ 소자(M1)와 점프 연결라인(L2)간에 배치되고 상기 MTJ 소자(M1)를 기준으로 제1 선택 트랜지스터(T1)에 대칭되는 트랜지스터는 상기 MTJ 소자(M1)와 상기 제1 선택 트랜지스터(T1)로 구성된 메모리 셀의 동작에는 참여하지 않는 더미 선택 트랜지스터이다. 상기 더미 선택 트랜지스터는 인접 메모리 셀들 간을 전기적으로 격리하는 격리 트랜지스터의 역할을 한다. 상기 더미 선택 트랜지스터가 동작되더라도 상기 MTJ 소자(M1)의 양단 전압은 동일하므로 메모리 셀의 동작에는 영향을 주지 않음을 알 수 있다. 이러한 구성은 별도의 격리 트랜지스터를 구비할 필요가 없게 한다.
결국, 도 3과 같이 MTJ 소자의 양단에 억세스 트랜지스터들이 각기 존재하더라도 실제로 억세스 동작에 사용되는 트랜지스터는 하나이다. 다른 하나의 트랜지스터는 해당 워드라인이 인에이블 되더라도 소스라인과 비트라인이 서로 연결되어 있어, 전류 경로(current path)가 형성되지 않는다. 따라서 해당 워드라인의 디세이블(disable )상태에서 바로 옆에 인접한 메모리 셀과 전기적으로 격리(isolation)되도록 하는 역할을 상기 더미 선택트랜지스터는 하게 되는 것이다.
도 4는 도 3에 따른 셀 어레이의 레이아웃도 이다.
도 4를 참조하면, 참조부호 A1은 MTJ 소자를 포함하는 메모리 셀을 나타낸다. 비트라인들은 제1 방향으로 배치되고 워드라인들은 상기 제1 방향과 직교하는 제2 방향으로 배치된다. SL은 가상 소스라인을 구성하기 위한 상기 점프 연결라인(L2)을 나타낸다. BC와 DC는 배리드 콘택 및 다이렉트 콘택을 각기 가리킨다.
도 3에서의 연결라인들(L1,L2)에 의해, 서로 인접한 두 개의 비트라인들 중 하나가 동작될 때 다른 하나의 비트라인은 가상의 소스라인으로 기능한다. 이를 위해 워드라인 방향으로 설치되는 점프 연결라인(L2)은 두 비트라인들 단위로 분리되어 있게 된다. 상기 BC는 MTJ 소자를 포함하는 메모리 셀과 N+ 액티브(active) 를 서로 연결하는 콘택이다. 또한, 가상의 소스 라인과 비트라인을 서로 연결해주는 DC가 상기 소스라인(SL) 위에 형성된다.
도 5는 도 3에 따른 제1 동작 케이스를 보여주는 도면이다. 또한, 도 6은 도 3에 따른 제2 동작 케이스를 보여주는 도면이다.
설명의 편의상, 도 5의 비트라인들 BL<0>, BL<2>를 짝수(even)번째 비트라인들이라고 하고 비트라인들 BL<1>, BL<3>를 홀수(odd)번째 비트라인들이라고 하자. 도 5의 제1 동작 케이스는 짝수(even)번째 비트라인들에 연결된 메모리 셀들이 워드라인(WLi)의 인에이블에 의해 억세스되는 경우를 보여준다. 이 경우에는 화살부호들 AR1,AR11과 같이 전류 경로가 형성되므로, 짝수(even)번째 비트라인들이 비트라인으로서 기능하고, 홀수(odd)번째 비트라인들이 소스라인으로서 역할을 하게 된다. 상기 선택된 워드라인(WLi)이 인에이블되면 짝수(even)번째 비트라인들에 연결된 MTJ 소자들이 억세스되며, 홀수(odd)번째 비트라인들에 연결된 MTJ 소자들은 대응되는 홀수 번째 선택트랜지스터들이 턴온되는 경우에도 MTJ 소자의 양단 전압이 동일하게 된다. 그러므로 워드라인(WLi)의 인에이블에 의해 턴온되는 홀수 번째 선택트랜지스터들은 실제의 메모리 셀 억세스 동작에는 참여하지 않는다.
도 6을 참조하면, 도 5를 통해 설명된 제1 동작 케이스와는 반대인 제2 동작 케이스가 나타나 있다.
도 6의 제2 동작 케이스는 홀수 번째 비트라인들에 연결된 메모리 셀들이 워드라인(WLj)의 인에이블에 의해 억세스되는 경우를 보여준다. 이 경우에는 화살부호들 AR2,AR21과 같이 전류 경로가 형성되므로, 홀수(odd)번째 비트라인들이 비트라인으로 기능하고, 짝수 번째 비트라인들이 소스라인으로서 역할을 하게 된다. 상기 선택된 워드라인(WLj)이 인에이블되면 홀수 번째 비트라인들에 연결된 MTJ 소자들이 억세스되며, 짝수 번째 비트라인들에 연결된 MTJ 소자들은 대응되는 짝수 번째 선택트랜지스터들이 턴온되는 경우에도 MTJ 소자의 양단 전압이 동일하게 된다. 그러므로 워드라인(WLj)의 인에이블에 의해 턴온되는 짝수 번째 선택트랜지스터들은 실제의 메모리 셀 억세스 동작에는 참여하지 않는다.
도 7은 도 2 또는 도 3의 메모리 셀 어레이를 탑재한 불휘발성 반도체 메모리 장치의 일부 블록도 이다.
도 7을 참조하면, 메모리 셀 어레이(150), 제1 로컬 센스앰프 회로(161), 제2 로컬 센스앰프 회로(162), 로우 디코더 및 로컬 센스앰프 제어부(180), 및 컬럼 디코더 및 글로벌 입출력 드라이버/센스앰프 회로(170)를 포함한다.
상기 제1 로컬 센스앰프(local sense amplifying)회로(161)와 제2 로컬 센스앰프 회로(162)는 일반적인 비트라인 센스앰프로서의 역할을 한다. 상기 제1 로컬 센스앰프 회로(161)와 제2 로컬 센스앰프 회로(162)는 차동 증폭기들을 이용하여 구성된 전류 타입 센스앰프일 수 있다.
도 7에서, 서로 인접한 두 개의 비트라인들이 하나의 같은 CSL(column selection line)신호에 의해 컬럼 선택 제어를 받는 구조가 보여진다.
데이터 리드 동작의 경우에는 메모리 셀 어레이(150)의 양 사이드에 존재하는 상기 제1 로컬 센스앰프 회로(161)와 제2 로컬 센스앰프 회로(162)중에서 하나만이 실제로 데이터를 센싱하는 동작을 하게된다. 다른 하나의 로컬 센스앰프 회로는 소스 파워(Vsource)를 비트라인에 연결해주는 역할을 하게 된다. 실제의 동작에 참여된 로컬 센스앰프 회로에 의해 센싱된 데이터는 GIO/GIOB 라인을 통해 컬럼 디코더 및 글로벌 입출력 드라이버/센스앰프 회로(170)의 GIO 센스앰프로 인가된다. 상기 GIO 센스앰프(S/A)를 통해 최종적으로 출력되는 데이터는 장치 외부로 리드 아웃된다.
한편, 라이트(Write) 동작의 경우에 외부에서 들어온 라이트 데이터는 GIO 드라이버(DRV)를 거처 GIO/GIOB 라인을 통해 메모리 장치 내부로 들어온다.
상기 메모리 셀 어레이(150)의 양 사이드에 존재하는 상기 제1 로컬 센스앰프 회로(161)와 제2 로컬 센스앰프 회로(162)중에서 하나는 비트라인으로 설정된 해당 비트라인에 Vwrite(write 용 high 전압)가 인가되도록 하고, 다른 하나는 가상 소스라인으로 설정된 해당 비트라인에 Vsource(write 용 low 전압)이 제공되도록 하는 역할을 한다.
도 7의 메모리 장치 블록은 예시적인 것에 불과하며, 이에 한정됨이 없이 다른 스킴으로도 가능함은 물론이다.
도 8은 본 발명의 개념적 다른 실시 예에 따라 가상 분리 소스라인 구조를 보여주는 메모리 셀 어레이의 개략적 셀 연결 단위 블록도 이다.
도 8을 참조하면, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이는,
제1 비트라인(L10)에 제1 노드(ND1)가 연결되고, 제2 비트라인(L20)에 제2노드(ND2)가 연결된 제1 메모리 셀(110); 및
상기 제2 비트라인(L20)에 제1 노드(ND3)가 연결되고, 제3 비트라인(L30)에 제2 노드(ND4)가 연결된 제2 메모리 셀(120)을 포함한다.
상기 제1 메모리 셀(110)은 하나의 MTJ 소자(M1)와 하나의 선택 트랜지스터(T1)를 포함하며, 상기 제2 메모리 셀(120)은 하나의 MTJ 소자(M2)와 하나의 선택 트랜지스터(T2)를 포함한다.
여기서, 상기 제1,2 메모리 셀들(110,120)의 제1,2 선택 트랜지스터들(T1,T2)은 서로 다른 워드라인들(WLi,WLj))에 각기 연결된다.
상기 제2 메모리 셀(120)이 억세스될 때 도 8의 화살부호 AR20을 따라 전류 경로가 형성될 수 있으므로 상기 제3 비트라인(L30)이 소스라인(SL)으로서 기능하고, 상기 제1 메모리 셀(110)이 억세스될 때 화살부호 AR10을 따라 전류 경로가 형성될 수 있으므로 상기 제2 비트라인(L20)이 소스라인(SL)으로서 기능한다.
상기 제1 메모리 셀(110)이 억세스될 때 상기 제1 비트라인(L10)이 비트라인으로서 기능하고, 상기 제2 메모리 셀(120)이 억세스될 때 상기 제2 비트라인(L20)이 비트라인으로서 기능한다.
도 8의 구조에서는 상기 제1 메모리 셀(110)이 억세스될 때 메모리 셀 어레이의 라스트(last) 비트라인 BL<n>은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능할 수 있다.
또한, 상기 제2 메모리 셀(120)이 억세스될 때 상기 제1 비트라인(L10)은 억세스 동작에 참여하지 않는 더미 비트라인(DBL)으로서 기능할 수 있다.
도 8에서도, 도 1과 유사하게, 상기 제1 메모리 셀(110)의 상기 제1 노드는 상기 MTJ 소자(M1)의 일단과 연결되는 노드이고 상기 제1 메모리 셀(110)의 상기 제2 노드는 제1 선택 트랜지스터(T1)의 일단과 연결되는 노드일 수 있다. 상기 제2 메모리 셀(120)의 상기 제1 노드는 상기 MTJ 소자(M2)의 일단과 연결되는 노드이고 상기 제2 메모리 셀(120)의 상기 제2 노드는 제2 선택 트랜지스터(T2)의 일단과 연결되는 노드일 수 있다.
도 8의 메모리 셀 어레이 연결 구조는 상기 제1 메모리 셀(110)과 상기 제2 메모리 셀(120)은 상기 제2 비트라인(L20)을 경계로 제2 방향(비트라인과는 수직인 워드라인 방향)으로 인접 배치된 구조이다.
결국, 도 8에서의 메모리 셀 어레이 구조에 따르면, 실제로 억세스되는 메모리 셀의 상부 비트라인이 비트라인으로서 기능하고, 하부 비트라인이 소스라인으로서의 역할을 한다. 또한, MTJ 소자를 기준으로 인에이블되는 워드라인이 좌측인지 우측인지에 따라 가장 상위의 비트라인이나 가장 하위의 비트라인들 중 하나가 동작되지 않는 더미 비트라인(dummy bit line)으로 동작적으로 설정된다.
도 9의 경우에 홀수 번째 비트라인들<BL1,BL3,BL5>이 선택되면 최상위의 비트라인 BL<0>은 실제의 메모리 셀 동작에 관여하지 않는 더미 비트라인이 된다. 물론, 상기 MTJ 소자(M1)를 포함하는 메모리 셀이 선택되는 경우에 상기 최상위의 비트라인 BL<0>은 비트라인으로서 기능한다.
도 9는 도 8의 확장된 메모리 셀 어레이의 구성도이다.
도 9를 참조하면, 도 8의 단위 배치를 기본으로 하여 확장된 메모리 셀 어레이의 구조가 보여진다.
도 9에서 MTJ 소자(M1)와 제1 선택 트랜지스터(T1)는 도 8의 제1 메모리 셀(110)에 대응된다. 또한, MTJ 소자(M2)와 제2 선택 트랜지스터(T2)는 도 8의 제2 메모리 셀(120)에 대응된다. 도 8의 화살부호 AR10를 따르는 전류 경로는 좌측의 워드라인(WLi)가 인에이블된 경우에 비트라인 BL<0> - M1 - T1 - BL<1>을 차례로 거치는 경로에 의해 구현된다.
한편, 도 8의 화살부호 AR20를 따르는 전류 경로는 우측의 워드라인(WLj)가 인에이블된 경우에 비트라인 BL<1> - M2 - T2 - BL<2>을 차례로 거치는 경로에 의해 구현된다. 이 경우에 상기 비트라인 BL<0>은 더미 비트라인으로서 기능한다.
도 9에서도 문자부호 MC는 메모리 셀을 나타내고, 문자부호 PMC는 페어 메모리 셀을 가리킨다.
도 9에서의 메모리 셀 어레이 배치 구조는 복수의 페어 메모리 셀들이 좌우 대칭 형태로 배치된 구조임을 알 수 있다.
도 9를 참조로 도 8을 대조하여 보면 상기 제1 메모리 셀(110)의 상기 제1 노드(ND1)는 상기 MTJ 소자(M1)의 일단과 연결되는 노드이고 상기 제1 메모리 셀(110)의 상기 제2 노드(ND2)는 상기 제1 선택 트랜지스터(T1)의 일단과 연결되는 노드이다.
또한, 상기 제2 메모리 셀(120)의 상기 제1 노드(ND3)는 상기 MTJ 소자(M2)의 일단과 연결되는 노드이고 상기 제2 메모리 셀(120)의 상기 제2 노드(ND4)는 상기 제2 선택 트랜지스터(T2)의 일단과 연결되는 노드이다.
도 10은 도 9에 따른 셀 어레이의 레이아웃도 이다.
도 10을 참조하면, 참조부호 A1은 MTJ 소자를 포함하는 메모리 셀을 나타낸다. 비트라인들은 제1 방향으로 배치되고 워드라인들은 상기 제1 방향과 직교하는 제2 방향으로 배치된다. SL은 가상 소스라인을 구성하기 위한 연결라인(L1)을 나타낸다. BC와 DC는 배리드 콘택 및 다이렉트 콘택을 각기 가리킨다.
도 9에서의 연결라인들(L1,L2)에 의해, 선택된 메모리 셀들의 상부에 위치된 비트라인들은 비트라인으로서 기능하고, 선택된 메모리 셀들의 하부에 위치된 비트라인들은 가상의 소스라인으로 기능한다. 이를 위해 워드라인 방향으로 설치되는 상기 연결라인(L1)은 두 비트라인들 단위로 분리되어 있게 된다. 상기 BC는 MTJ 소자를 포함하는 메모리 셀과 N+ 액티브(active) 를 서로 연결하는 콘택이다. 또한, 가상의 소스 라인과 비트라인을 서로 연결해주는 DC가 상기 소스라인(SL)에 형성된다.
도 11은 도 8의 확장된 다이고날 메모리 셀 어레이의 구성도이다. 또한, 도 12는 도 8의 확장된 다이고날 메모리 셀 어레이의 다른 구성도이다.
도 11의 경우에 MTJ 소자를 억세스하는 메모리 셀의 선택 트랜지스터의 N+ active 영역은 지그재그로 형태로 배치된다. 도 9의 경우와 마찬가지로 인접한 두개의 비트라인들 중 하나는 비트라인으로, 다른 하나는 소스라인으로서의 역할을 한다. 메모리 셀의 좌측 워드라인(WLi)이 인에이블 될 때 최상위 비트라인 BL<0>은 동작에 참여하지 않는 더미 비트라인이 되며, 그 아래에 있는 두 번째 비트라인 BL<1>과, 네 번째 BL<3>, 여섯 번째, 여덟 번째 비트라인이 각기 실제로 비트라인의 역할을 한다. 한편, 세 번째 비트라인 BL<2>, 다섯 번째, 일곱 번째, 아홉 번째 비트라인이 각기 가상 소스라인으로서의 역할을 하게 된다.
한편, 메모리 셀의 우측 워드라인(WLj)이 인에이블 될 때 비트라인과 소스라인의 역할이 서로 바뀌게 된다. 이러한 구조에서는 N+ active 영역과 연결되는 두 가지의 콘택(contact) 이 존재한다. 즉, 하나는 MTJ 소자와 N+ 액티브 영역 간, 다른 하나는 비트라인과 N+ 액티브 영역 간을 연결해 주는 콘택이다.
도 12의 경우에는 다이고날 배치 형태의 가상 분리소스 라인 구조에서 N+ 액티브 영역이 같은 방향으로 배치되는 구조이다.
메모리 셀의 좌측 워드라인(WLi)이 인에이블 될 때 최상위 비트라인 BL<0>은 동작에 참여하지 않는 더미 비트라인이 되며, 그 아래에 있는 두 번째 비트라인 BL<1>과, 네 번째 BL<3>, 여섯 번째, 여덟 번째 비트라인이 소스라인으로서의 역할을 한다. 한편, 세 번째 비트라인 BL<2>, 다섯 번째, 일곱 번째, 아홉 번째 비트라인이 각기 실제의 비트라인으로서의 역할을 하게 된다. 한편, 메모리 셀의 우측 워드라인(WLj)이 인에이블 될 때 소스라인과 비트라인의 역할이 서로 바뀌게 된다.
도 13은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13을 참조하면, 메모리 시스템은 메모리 콘트롤러(2000) 및 마그네틱 랜덤 엑세스 메모리(1000: MRAM)를 포함할 수 있다.
상기 MRAM(1000)은 도 1이나 도 8에서 보여진 메모리 셀 어레이 구조를 가질 수 있다.
메모리 콘트롤러(2000)는 미도시된 호스트(Host)에 연결될 수 있다. 호스트(Host)로부터의 요청에 응답하여, 메모리 콘트롤러(2000)는 MRAM(1000)을 억세스하도록 구성된다.
메모리 콘트롤러(2000)는 버스(B1)를 통해 MRAM(1000)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
예시적으로, 상기 메모리 콘트롤러(2000)는 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함할 수 있다.
상기 프로세싱 유닛은 메모리 콘트롤러(2000)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(2000) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 메모리 콘트롤러(2000)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다.
도 13의 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
도 13과 같은 메모리 시스템에 따르면, MRAM(1000)의 칩 사이즈 오버헤드가 최소화 또는 줄어들므로 메모리 시스템의 코스트 다운이 구현될 수 있다.
도 14는 도 1 또는 도 8의 메모리 셀 어레이가 적용된 불휘발성 반도체 메모리 장치의 블록도 이다.
불휘발성 반도체 메모리 장치(1000)는 메모리 셀 어레이(1110), 상기 메모리 셀 어레이(1110)의 워드라인(WL)을 선택하기 위한 로우 디코더(1120), 상기 메모리 셀 어레이(1110)의 비트라인(BL)을 선택하기 위한 칼럼 디코더(1130), 비트라인(BL)에 대해 프리차지 동작을 수행하는 프리차지 회로블록(1140), 비트라인(BL)의 전압을 클램핑하기 위한 클램핑 회로블록(1150), 메모리 셀 리드 회로로 공급될 전류를 생성하는 전류 생성부(1125), 상기 전류 생성부(1125)에서 생성된 전류를 일정한 값으로서 비트라인(BL)에 제공하는 전류 공급 블록(1160), 비트라인(BL)의 전류 차를 센싱 및 증폭하여 전압 신호를 출력하는 센스앰프 회로 블록(1180) 및 메모리 셀 어레이(1110)의 셀 저항값의 변화에 따라 클램핑 전압(VCMP)을 조절하여 생성하는 클램핑 전압 생성부(1170)를 구비할 수 있다.
상기 메모리 셀 리드 회로는 메모리 셀에 저장된 데이터를 리드하기 위한 각종 회로 구성들을 포함하는 개념으로 정의될 수 있으며, 예컨대 전류 생성부(1125)로부터의 전류는 메모리 셀의 리드 동작을 위해 워드라인이나 비트라인으로 제공될 수 있다.
메모리 셀 어레이(1110)는 노말 메모리 셀 어레이(110)와 기준 셀 어레이(120)를 포함할 수 있다. 노말 메모리 셀 어레이(110)는 워드라인 및 비트라인의 교차점에 형성되는 다수의 메모리 셀(1111)을 포함할 수 있다. 여기서, 노말 메모리 셀 어레이(110)는 도 2,3,9,11,12에서 설명된 바와 같은 배치 구조를 가질 수 있다.
기준 셀 어레이(120)는 제1 및 제2 기준 저항(RMTJH, RMTJL)을 제공하는 다수 개의 기준 셀들(Reference cell, 1112, 1113)을 포함할 수 있다.
여기서, 데이터를 저장하는 노말 메모리 셀(1111)과 기준 셀들(1112,1113)은 동일한 셀 구조를 가질 수 있다. 기준 셀들(1112, 1113)에는 로직 하이(일예로서, 데이터 '1')나 로직 로우(일예로서, 데이터 '0')에 해당하는 데이터가 저장될 수 있다. 예컨대, 기준 셀 어레이(120)의 일부 셀(제1 기준셀, 1113)에는 로직 로우의 데이터가 라이트되고, 나머지 일부 셀(제2 기준셀, 1112)에는 로직 하이의 데이터가 라이트 될 수 있다.
한편, 기준 셀들(1112,1113)에 대한 라이트 동작은 메모리 셀(1111)에 대한 라이트 동작시 함께 수행될 수 있다. 기준 셀들(1112, 1113)에 대한 라이트 동작은 최초 1회 수행될 수 있으며, 상기 라이트 동작이 수행된 기준 셀들(1112, 1113)을 반복적으로 리드함으로써 제1 및 제2 기준저항(RMTJH, RMTJL)을 얻을 수 있다. 또한, 메모리 셀(1111)이 MRAM 등으로 구현되는 경우, 메모리 셀(1111)이나 기준 셀들(1112, 1113)에 저장된 데이터는 시간이 지날수록 그 값이 변동할 수 있다. 이에 따라, 메모리 셀(1111)에 대하여 소정의 시간 주기에 따라 데이터를 재-라이트하는 동작이 수행될 수 있으며, 상기 메모리 셀(1111)에 대한 재-라이트 동작시 기준 셀들(1112, 1113)에 대해서도 재-라이트 동작이 수행되도록 할 수 있다.
또한, 상기 기준 셀들(1112, 1113)은 워드라인들의 적어도 일부에 대응하여 배치될 수 있으며, 또는 모든 워드라인들 각각에 대응하여 배치될 수 있다. 데이터 리드나 라이트를 위한 워드라인 선택시, 선택된 워드라인에 연결된 기준 셀들(1112, 1113)에 데이터가 라이트되거나, 기준 셀들(1112, 1113)을 리드하여 제1 및 제2 기준저항(RMTJH, RMTJL)에 의한 기준 전류를 발생한다.
도 14의 동작을 설명하면, 로우 디코더(1120) 및 칼럼 디코더(1130)는 각각 MOS 트랜지스터 기반의 다수의 스위치들을 포함하고, 로우 디코더(1120)는 로우 어드레스에 응답하여 워드라인들(WL)을 선택하며, 칼럼 디코더(1130)는 컬럼 어드레스에 응답하여 비트라인들(BL)을 선택한다. 프리차지 회로블록(1140)은 비트라인들(BL)을 소정의 프리차지 레벨로 프리차지 한다. 또한, 클램핑회로블록(1150)은 클램핑 전압 생성부(1170)로부터의 클램핑 전압(VCMP)에 응답하여,비트라인들(BL)의 전압을 클램핑한다. 또한, 전류 생성부(1125)에서 생성된 전류는 전류 제공 블록(1160)을 통해서 각 리드 패스(read path)에 제공된다.
일정 전압으로 프리차지 된 비트라인들(BL)의 전압 레벨은 데이터 리드 동작시 메모리 셀(1111)에 저장된 데이터 값에 따라 그 레벨이 변동된다. 즉, 데이터 리드 시 메모리 셀(1111)에 저장된 데이터 값에 따라 비트라인들(BL)의 전압이 구별적으로 디벨로프(develop)된다.
메모리 셀(1111)은 라이트 된 데이터에 따라 상대적으로 큰 저항 값이나 작은 저항 값을 가지는데, 상기 저항 값에 따라 서로 다른 전류량이 센스앰프 회로 블록(1180)으로 제공된다. 센스앰프 회로 블록(1180)은 다수 개의 센스 앰프 회로들을 포함하며, 메모리 셀(1111)에 저장된 데이터에 의해 디벨로프된 전류 차이가 센싱 및 증폭되어 전압 레벨의 차이로서 나타난다.
상기 기준 셀 어레이(120)에 대응하여 비트라인이 추가로 배치되며, 기준 셀 리드 패스(read path)에 대한 프리차지 동작 및 선택 동작은 노말 메모리 셀 리드 패스(Read path)의 프리차지 동작 및 선택 동작과 동일 또는 유사하게 수행된다. 데이터 리드 시, 칼럼 디코더(1130)는 제1 기준 셀(1112) 및 제2 기준 셀(1113)에 연결된 비트라인을 선택한다. 제1 기준 셀(1112) 및 제2 기준 셀(1113)에 연결된 비트라인의 전류들이 디벨로프 된다.
클램핑 전압 생성부(1170)는 제1 및 제2 기준전류의 변화에 의한 제1,2기준전압(VREFL, VREFH)의 레벨 변화를 검출하고, 클램핑 전압(VCMP)의 레벨을 조절한다. 클램핑 회로 블록(1150)은, 상기 레벨 조절된 클램핑 전압(VCMP)을 수신하고 이에 응답하여 비트라인에 인가되는 클램핑 전압의 레벨을 변동시킨다. 센스 앰프 회로 블록(1180)은 전류 센스앰프의 동작을 수행하여 데이터를 출력할 수 있다.
본 발명의 실시 예에서는 MRAM이 주로 설명되었지만, 상기 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 및 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 저항성 메모리 장치를 포함할 수 있다.
도 15는 도 14에 적용된 저항성 메모리 셀의 일 예로서 STT-MRAM 셀의 구성 예시도이다.
STT-MRAM(Spin transfer torque magneto resistive random access memory)셀의 구현 예를 보인 도 15를 참조하면,
메모리 셀(1111)은 MTJ(Magnetic Tunnel Junction) 소자(10) 및 선택 트랜지스터(CT)를 포함할 수 있다. 선택 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 선택 트랜지스터(CT)의 일 전극은 MTJ 소자(10)을 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 선택 트랜지스터(CT)의 다른 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
본 발명의 실시 예에서는 상기 소스라인들이 별도로 설치됨이 없이 비트라인들로 구현된다.
상기 MTJ 소자(10)는 고정층(fixed layer, 13)과 자유층(free layer, 11) 및 이들 사이에 형성된 터널층(12)을 기본적으로 포함할 수 있다. 고정층(13)의 자화 방향은 고정되어 있으며, 자유층(11)의 자화 방향은 조건에 따라 고정층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
상기 자유 층(11)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 자유 층(11)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유 층(11)는 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예컨대, 자유 층(11)의 물질은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2,MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 터널 층(12)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 층(12)은 비자성 물질을 포함할 수 있다. 일 예로, 상기 터널 층(12)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn)및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물질 중 선택된 적어도 하나를 포함할 수 있다.
상기 고정층(fixed layer, 13)인 핀드 레이어(pinned layer)는 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 핀드 레이어는 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 핀드 레이어는 CoFeB,Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3,MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
한편, 상기 반강자성층(Pinning layer)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
상기 MTJ 소자(10)의 저항 값은 자유층(11)의 자화 방향에 따라 달라진다. 이 때, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 동일할 때, 상기 MTJ 소자(10)은 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 또한, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 역방향인 경우에는, 상기 MTJ 소자(10)은 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 도면에서는 MTJ 소자(10)의 자유층(11)과 고정층(13)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.
상기 STT-MRAM의 라이트 동작을 수행하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 선택 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)과 소스 라인(SL0) 사이에 라이트 전류(WC1, WC2)를 인가한다. 이때, 라이트 전류(WC1, WC2)의 방향에 따라 자유층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(11)에 토크(torque)를 인가하여, 자유층(11)을 고정층(13)과 동일한 방향으로 자화한다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유층(11)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(11)은 고정층(13)과 반대방향으로 자화된다. 즉 MTJ 소자(10)에서 자유층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 선택 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL0) 방향으로 리드 전류를 인가하여, MTJ 소자(10)에 저장된 데이터를 판별할 수 있다. 이 때, 리드 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 리드 전류에 의해 자유층(11)의 자화 방향이 변화되지 않는다.
상기 스핀 전달 토크(spin transfer torque)에 의해 데이터가 기록되는 STT-MRAM의 경우, 데이터를 판별하기 위한 기준 전압과 데이터 전압의 차이가 100mV~200mV정도로 작은 값을 갖는다. 다양한 요인으로 인해 MTJ 소자의 저항 값은 지속적으로 변할 수 있으며, 메모리 셀의 저항 값의 변화에 따라 데이터 전압의 레벨이 변동되는 경우 데이터 리드 동작의 신뢰성이 저하될 수 있다.
도 14의 경우에는 기준 셀을 별도로 제작할 필요 없이 도 15와 같이 구성되는 노말 메모리 셀에 데이터 1 또는 0을 라이트하여 기준 셀들로 사용하므로, 기준 셀을 별도로 제조하는 공정이 필요 없게 된다.
도 12의 메모리 셀을 적용한 도 14와 같은 구성에 따르면, 메모리 셀 어레이(1110)의 다수의 메모리 셀들에 대응하여 한 쌍의 제1 및 제2 기준 셀(1112, 1113)이 배치될 수 있으므로 영역 페널티(Area penalty)에 대한 부담이 적다. 예를 들면, 하나의 워드라인에 대응하여 다수 개의 메모리 셀들 및 제1 및 제2 기준 셀(1112, 1113)이 배치될 수 있으며, 상기 메모리 셀들의 데이터를 센싱하기 위한 다수 개의 센스앰프 회로들은 제1 및 제2 기준 셀(1112, 1113)에서 발생되는 제1 및 제2 기준 저항을 공통적으로 이용할 수 있는 것이다.
도 16은 휴대용 전자 기기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 16을 참조하면, 노트북 등과 같은 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1200), MRAM(1000), 및 솔리드 스테이트 드라이브(1500)를 포함할 수 있다.
상기 MPU(1100), MRAM(1000), 및 SSD(1500)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 MRAM(1000) 및 플래시 메모리(1500)는 상기 휴대용 전자기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1200)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.
상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 휴대용 기기의 제반 동작을 제어한다.
상기 MRAM(1000)은 시스템 버스를 통해 상기 MPU(1100)와 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 MRAM(1000)은 본 발명의 다양한 실시 예에서 설명된 바와 같은 메모리 셀 어레이 배치 구조를 가질 수 있으므로, 칩 사이즈의 오버헤드가 작고 상대적으로 작은 레벨로 소스라인을 구동할 수 있는 이점이 있다. 따라서, 상기 휴대용 전자기기의 시스템 성능이 개선되고, 시스템의 구현 가격이 코스트 다운될 수 있다.
상기 플래시 메모리(1500)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 휴대용 전자기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 휴대용 전자기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 MRAM(1000)칩이나 상기 플래시 메모리(1500) 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
한편, 도 16에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
한편, MRAM을 내장한 스마트 폰 등의 휴대 전화기의 주요부는 안테나 ATN, 아날로그 프론트 엔드 블럭 AFE, 아날로그-디지탈 변조 회로 ADC1, ADC2, 디지탈-아날로그 변조 회로 DAC1, DAC2, 베이스 밴드 블럭 BBD, 스피커 SPK, 액정 모니터 LCD, 마이크 MIK, 및 입력 키 KEY를 포함할 수 있다.
상기 아날로그 프론트 엔드 블럭 AFE는, 안테나 스위치, 대역 통과 필터, 각종 증폭기, 파워 앰프, PLL(Phase-Locked Loop), 전압 제어 발진기(VCO), 직교 복조기, 직교 변조기 등으로 구성되어 전파의 송수신을 실행한다. 또한, 베이스 밴드 블럭 BBD는, 신호 처리회로 SGC, 중앙 처리 장치 CPU, 본 발명에 따른 메모리 셀 어레이 구조를 채용한 MRAM으로 구성될 수 있다.
음성 및 문자 정보 등을 포함하는 화상을 수신하는 경우, 안테나로부터 입력된 전파는, 아날로그 프론트 엔드 블럭 AFE를 통해 아날로그-디지탈 변조 회로 ADC1에 입력되고, 파형 등화 및 아날로그-디지탈 변환된다. ADC1의 출력 신호는, 베이스 밴드 블럭 BBD에서의 신호 처리 회로 SGC에 입력되어 음성 및 화상 처리가 실시되고, 음성 신호는 디지탈-아날로그 변환 회로 DAC2로부터 스피커로, 화상 신호는 액정모니터로 각각 전송된다. 또한, 음성 신호를 발신하는 경우, 마이크로부터 입력된 신호는, 아날로그-디지탈 변환 회로ADC2를 통해 신호 처리 회로 SGC에 입력되어, 음성 처리가 행하여진다. SGC 출력은 디지탈-아날로그 변환 회로 DAC1로부터 아날로그 프론트 엔드 블럭 AFD를 통해 안테나로 전송된다. 또한, 문자 정보를 발신하는 경우, 입력 키 KEY로부터 입력된 신호는, 베이스 밴드 블럭 BBD, 디지탈-아날로그 변환 회로 DAC1로부터 아날로그 프론트 엔드 블럭AFD를 통해, 안테나로 전송된다.
베이스 밴드 블럭 BBD에 있어서, 본 발명의 실시예에 따른 어레이 구조를 가지는 MRAM, 중앙 처리 장치 CPU, 신호 처리 회로 SGC는, 각각 쌍방향적으로 접속된다. 여기서, 중앙 처리 장치 CPU는, 입력 키 KEY로부터 입력된 신호나 ADC1 출력, SGC 출력에 따라서, 베이스 밴드 블럭 BBD 내의 제어나 주변 블럭의 제어(동 도면에서는 생략)를 실행한다. 예컨대, 입력 키 KEY로부터 입력된 신호에 따라서, 본 발명에 따른 MRAM에 다이얼 번호나 단축 번호 등의 정보를 기입(라이팅)하거나, 반대로 판독(리드)하거나 한다.
다른 예로서, 입력되는 ADC1 출력 신호 및 SGC 출력 신호에 따라 신호 처리 회로 SGC를 제어하고, 또한 신호처리에 필요한 프로그램을, 본 발명에 따른 MRAM으로부터 판독하거나, 반대로 기입하거나 한다. 또한, 본 발명에 따른 MRAM은, SGC에서 입력된 화상 신호를 일시적으로 기억하여 액정 모니터에 출력하는 버퍼로서도 사용될 수 있다.
지금까지 플래쉬 메모리를 이용하여 온 프로그래머블 ROM이나, SRAM을 이용하여 온 주기억 메모리, 캐쉬 메모리, 화상 메모리에 본 발명에 따른 MRAM을 적용함으로써, 휴대 전화 시스템의 부품수를 저감하여, 휴대 전화의 소형화 및 경량화를 실현할 수 있다. 또한, 본 발명에 따른 MRAM은, 집적도가 우수하고 기준 셀들을 노말 메모리 셀들을 이용하여 구현하기 때문에 동작 퍼포먼스가 우수한 휴대 전화를 실현케 할 수 있다.
또한, 본 발명에 따른 MRAM의 다른 응용예는, 복수의 요소 회로와 본 발명에 따른 MRAM을 하나의 칩 상에 형성하는 시스템 LSI이다. 예컨대, 베이스 밴드 블럭 BBD를 하나의 칩상에 형성한 시스템 LSI를 휴대 전화에 탑재함으로써, 이 부분의 소형화와 경량화를 향상시킬 수 있다. 또한, 시스템 LSI에 의해 데이터 처리 속도를 향상시킬 수 있기 때문에, 처리 능력이 높은 휴대 전화기를 실현할 수 있다.
도 17은 전자 시스템에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 17을 참조하면, 전자 시스템은 입력 디바이스(3100), 출력 디바이스(3300), 프로세서(3200), 메모리 디바이스(1000)를 포함할 수 있다.
상기 메모리 디바이스(1000)는 도 1,8과 같은 메모리 셀 어레이 구조를 갖는 MRAM(100)을 포함할 수 있으므로, 칩 사이즈의 오버 헤드가 줄어들고 파워 세이빙이 달성된다. 또한, 상기 MRAM(100)를 포함하는 반도체 장치는 상기 입력 디바이스(3100), 출력 디바이스(3300), 및 프로세서(3200) 중의 임의의 하나에 통합될 수 있다는 것에 주목해야 한다.
도 18은 반도체 웨이퍼에 탑재된 본 발명의 응용 예를 도시한 블록도 이다.
도 18을 참조하면, 전술한 DRAM 등의 메모리 장치(100)가 반도체 웨이퍼(1700)상의 칩(1001)내에 다른 전자 디바이스(500)와 함께 제조될 수 있다. 메모리 장치(100)가 또한 매우 다양한 다른 반도체 기판 상에 가공될 수 있다는 것이 이해되어야 한다.
도 19는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 19를 참조하면, 스마트 폰으로서 기능할 수 있는 모바일 기기는 멀티 포트 MRAM(110), 제1 프로세서(210), 제2 프로세서(310), 디스플레이부(410), 유우저 인터페이스(510), 카메라 유닛(600), 및 모뎀(700)을 포함할 수 있다.
본 발명의 실시 예들에 따라 다양한 형태의 메모리 셀 어레이 구조를 가지는 상기 멀티 포트 MRAM(110)은 제1-3버스들(B10,B20,B22)과 연결되는 3개의 포트들을 내부적으로 가지며, 상기 제1 프로세서(210)와 제2 프로세서(310)에 연결될 수 있다.
보다 구체적으로, 상기 멀티포트 MRAM(110)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서인 제1 프로세서(210)에 연결되고, 멀티포트 MRAM(110)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서인 제2 프로세서(310)에 연결된다. 또한, 멀티포트 MRAM(110)의 제3 포트는 제3 버스(B22)를 통해 상기 제2 프로세서(310)에 연결된다.
따라서, 하나의 멀티 포트 MRAM(110)은 하나의 스토리지 메모리와 두개의 DRAM을 대체할 수 있다.
결국, 상기 멀티 포트 MRAM(110)은 3개의 포트를 구비하고 통상의 DRAM과 플래시 메모리의 역할을 함께 수행할 수 있다.
그러한 경우에 상기 멀티포트 MRAM(110)은 칩 사이즈의 오버헤드가 줄어들고 저전력으로 가상의 소스라인을 구동할 수 있으므로, 이를 적용한 모바일 기기의 퍼포먼스가 높아지고 회로 신뢰성이 높아진다.
상기 제1 버스(B10)와 제3 버스(B22)의 인터페이스는 DRAM 인터페이스 등과 같은 휘발성 메모리 인터페이스일 수 있다.
한편, 상기 제2 버스(B20)의 인터페이스는 낸드 플래시와 같은 불휘발성 메모리 인터페이스일 수 있다.
상기 제1,2 프로세서들(210,310)과 상기 멀티포트 MRAM(110)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 멀티포트 MRAM(110)은 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 제1 프로세서(210)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(700)이 연결될 수 있다.
대용량의 정보 저장을 위해 상기 제1 프로세서(210) 또는 제2 프로세서(310)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.
상기 디스플레이 부(410)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 부(410)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
카메라 유닛(600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 제2 프로세서(310)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
도 20은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 20을 참조하면, 메모리 카드는 메모리 콘트롤러(2000)와 MRAM(1002)을 포함할 수 있다. 여기서, MRAM(1002)은 본 발명의 실시 예들에 따른 메모리 셀 어레이 구조를 가질 수 있다. 따라서, 메모리 카드에서 코스트 다운이나 동작 퍼포먼스가 개선된다.
상기 메모리 콘트롤러(2000)는 상기 MRAM(1002)의 선택된 메모리 셀에 메모리 카드의 동작에 필요한 라이트 데이터를 라이트한다. 한편, 상기 MRAM(1002)은 리드 코맨드를 상기 메모리 콘트롤러(2000)로부터 수신 시에, 선택된 메모리 셀에 저장된 데이터를 리드 아웃한다.
도 21은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 21을 참조하면, 컴퓨팅 디바이스(1300)는 MRAM(1311)을 구비한 메모리 시스템(1310)을 포함할 수 있다. 컴퓨팅 디바이스(1300)는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스(1300)는 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(MODEM:1320), CPU(1330), 램(1340), 유저 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)에는 CPU(1330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
컴퓨팅 디바이스(1300)는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 기능할수 있다. 일 예로, 메모리 시스템(1310)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스(1300)는 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
메모리 콘트롤러(1312)와 함께 상기 메모리 시스템(1310)을 구성하는 상기 MRAM(1311)은 도 1이나 도 8에서 설명된 바와 같은 메모리 셀 어레이 아키텍쳐를 가질 수 있다. 따라서, 컴퓨팅 디바이스의 퍼포먼스가 개선된다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 메모리 셀 어레이의 가상 분리 소스라인의 세부 구현을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 MRAM 셀을 포함하는 반도체 메모리를 위주로 설명되었으나, 이에 한정됨이 없이 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
110: 제1 메모리 셀
120: 제2 메모리 셀
150: 메모리 셀 어레이

Claims (20)

  1. 제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결된 제1 메모리 셀; 및
    상기 제2 비트라인에 제1 노드가 연결되고, 상기 제1 비트라인에 제2 노드가 연결된 제2 메모리 셀을 포함하되,
    상기 제1,2 메모리 셀들의 제1,2 선택 트랜지스터들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 메모리 셀이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인이 소스라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  2. 제1항에 있어서, 상기 제1,2 메모리 셀들 각각은 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  3. 제2항에 있어서, 상기 제1 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 메모리 셀의 상기 제2 노드는 상기 제1 선택 트랜지스터의 일단과 연결되는 노드인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  4. 제3항에 있어서, 상기 제2 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 메모리 셀의 상기 제2 노드는 상기 제2 선택 트랜지스터의 일단과 연결되는 노드인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  5. 제4항에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제1,2 비트라인들 사이에서 제1 방향으로 지그재그 형태로 인접 배치된 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  6. 제4항에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 비트라인을 경계로 제2 방향으로 인접 배치된 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  7. 제4항에 있어서, 상기 제1 메모리 셀이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  8. 제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결된 제1 메모리 셀; 및
    상기 제2 비트라인에 제1 노드가 연결되고, 제3 비트라인에 제2 노드가 연결된 제2 메모리 셀을 포함하되,
    상기 제1,2 메모리 셀들의 제1,2 선택 트랜지스터들은 서로 다른 워드라인들에 각기 연결되어, 상기 제2 메모리 셀이 억세스될 때 상기 제3 비트라인이 소스라인으로서 기능하고,
    상기 제1 메모리 셀이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  9. 제8항에 있어서, 상기 제1,2 메모리 셀들 각각은 상기 선택 트랜지스터로서 기능하는 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  10. 제9항에 있어서, 상기 제1 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 메모리 셀의 상기 제2 노드는 상기 제1 선택 트랜지스터의 일단과 연결되는 노드인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  11. 제9항에 있어서, 상기 제2 메모리 셀의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 메모리 셀의 상기 제2 노드는 상기 제2 선택 트랜지스터의 일단과 연결되는 노드인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  12. 제11항에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 비트라인을 경계로 제2 방향으로 인접 배치된 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  13. 제12항에 있어서, 상기 제1 메모리 셀이 억세스될 때 상기 제1 비트라인이 비트라인으로서 기능하고, 상기 제2 메모리 셀이 억세스될 때 상기 제2 비트라인이 비트라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  14. 제13항에 있어서, 상기 제2 메모리 셀이 억세스될 때 상기 제1 비트라인은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  15. 제13항에 있어서, 상기 제1 메모리 셀이 억세스될 때 메모리 셀 어레이의 라스트 비트라인은 억세스 동작에 참여하지 않는 더미 비트라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  16. 제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결되어 제1 방향으로 배열된 제1 그룹 메모리 셀들; 및
    상기 제2 비트라인에 제1 노드가 연결되고, 상기 제1 비트라인에 제2 노드가 연결되어 상기 제1 방향으로 배열된 제2 그룹 메모리 셀들을 포함하되,
    상기 제1,2 그룹 메모리 셀들은 서로 다른 워드라인들에 각기 연결되어, 상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하고, 상기 제2 그룹 메모리 셀들이 억세스될 때 상기 제1 비트라인이 소스라인으로서 기능하는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  17. 제16항에 있어서, 상기 제1,2 그룹 메모리 셀들 각각은 MTJ 소자를 포함하는 STT-MRAM 셀인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  18. 제17항에 있어서, 상기 제1 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제1 그룹 메모리 셀들의 상기 제2 노드는 제1 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드이며, 상기 제2 그룹 메모리 셀들의 상기 제1 노드는 상기 MTJ 소자의 일단과 연결되는 노드이고 상기 제2 그룹 메모리 셀들의 상기 제2 노드는 제2 그룹 선택 트랜지스터들을 통해 상기 MTJ 소자의 타단과 연결되는 노드인 불휘발성 반도체 메모리 장치의 메모리 셀 어레이.
  19. 저항성 메모리 셀들 및 제1,2 기준 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    리드 및 라이트 회로를 포함하되;
    상기 메모리 셀 어레이는:
    제1 비트라인에 제1 노드가 연결되고, 제2 비트라인에 제2노드가 연결되어 제1 방향으로 배열된 제1 그룹 메모리 셀들; 및
    상기 제2 비트라인에 제1 노드가 연결되고, 제3 비트라인에 제2 노드가 연결되어 상기 제1 방향으로 배열된 제2 그룹 메모리 셀들을 포함하되,
    상기 제1,2 그룹 메모리 셀들은 서로 다른 워드라인들에 각기 연결되어, 상기 제2 그룹 메모리 셀들이 억세스될 때 상기 제3 비트라인이 소스라인으로서 기능하고,
    상기 제1 그룹 메모리 셀들이 억세스될 때 상기 제2 비트라인이 소스라인으로서 기능하는 불휘발성 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 저항성 메모리 셀들 각각은 하나의 억세스 트랜지스터와 하나의 MTJ 소자를 포함하는 STT-MRAM 셀인 불휘발성 반도체 메모리 장치.
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