JP2010003391A - 抵抗変化型メモリ - Google Patents

Abstract

【課題】チップサイズに占めるデータバス領域を減少させる。
【解決手段】抵抗変化型メモリは、複数のメモリセルがマトリクス状に配置され、第１の方向に互いに隣り合う第１及び第２のメモリセルアレイＭＣＡ１，ＭＣＡ２と、第１のメモリセルアレイと対になって配置された第１の参照セルアレイＲＣＡ１と、第２のメモリセルアレイと対になって配置された第２の参照セルアレイＲＣＡ２と、第１及び第２のメモリセルアレイで共有化され、第１及び第２のメモリセルアレイの間に配置された第１のセンスアンプＳＡ−１と、第１のメモリセルアレイ内の第１の読み出しセルＭＣ−１のデータを第１のセンスアンプへ転送する第１のデータバスＤＢ１と、第１の参照セルアレイ内の第１の読み出しセルと対となる第１の参照セルＲＣ−１のデータを第１のセンスアンプへ転送する第２のデータバスＤＢ２とを具備し、第１及び第２のデータバスは、第１のセンスアンプの両側を第２の方向に延在し、第１のセンスアンプを挟んで交差する。
【選択図】 図２

Description

本発明は、セルアレイとセンスアンプとを接続するデータバスを交差させた抵抗変化型メモリに関する。

従来、磁気ランダムアクセスメモリの読み出し系回路では、隣り合うメモリセル群の間にセンスアンプが配置され、このセンスアンプはメモリセル群が排他的に動作することで２つのメモリセル群で共有化されている。このように２つのメモリセル群の中央のセンスアンプを共有化するため、データバスはセンスアンプの左右に配置され、それぞれのデータバスは左右のアレイ専用として機能する。

このような読み出し系回路では、読み出し動作時にメモリセルが選択された場合、参照セルが同時に選択され、データバスを介してセンスアンプへメモリセルデータと参照セルデータが転送される。ここで、一度に読み出されるビット数をｎとした場合、ｎ本のメモリセル用データバスとｎ本の参照セル用データバスとが必要となるため、センスアンプの左右にはそれぞれ２ｎ本のデータバスが必要となる。このため、チップサイズに占めるデータバス領域が増大してしまう。
2004 Symposium on VLSI Circuits Digest of Technical Paper p.454-457 「16Mb MRAM Featuring Bootstrap Write Driver」 米国特許第5,695,864号明細書

本発明は、チップサイズに占めるデータバス領域を減少させることが可能な抵抗変化型メモリを提供する。

本発明の一態様による抵抗変化型メモリは、抵抗変化型素子と選択トランジスタとをそれぞれ有する複数のメモリセルがマトリクス状に配置され、第１の方向に互いに隣り合う第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイと対になって配置された第１の参照セルアレイと、前記第２のメモリセルアレイと対になって配置された第２の参照セルアレイと、前記第１及び第２のメモリセルアレイで共有化され、前記第１及び第２のメモリセルアレイの間に配置された第１のセンスアンプと、前記第１のメモリセルアレイ内の第１の読み出しセルのデータを前記第１のセンスアンプへ転送する第１のデータバスと、前記第１の参照セルアレイ内の前記第１の読み出しセルと対となる第１の参照セルのデータを前記第１のセンスアンプへ転送する第２のデータバスとを具備し、前記第１及び第２のデータバスは、前記第１のセンスアンプの両側を前記第１の方向に対して垂直な第２の方向に延在し、前記第１のセンスアンプを挟んで交差する。

本発明によれば、チップサイズに占めるデータバス領域を減少させることが可能な抵抗変化型メモリを提供できる。

以下に、抵抗変化型メモリとして磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）を例に挙げ、本発明の実施の形態を説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
第１の実施形態は、アクセス対象となるメモリセル群と参照セル群との間の境界領域で、センスアンプの左右に配置されたデータバスを交差配設させる。

［１−１］読み出し系回路
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し系回路の概略的な回路図を示す。以下に、第１の実施形態に係る読み出し系回路の概略的な回路構成について説明する。

図１に示すように、磁気ランダムアクセスメモリは、メモリセルアレイＭＣＡ１、ＭＣＡ２、参照セルアレイＲＣＡ１、ＲＣＡ２、データバス群ＤＢＧ１、ＤＢＧ２、センスアンプＳＡを備えている。

メモリセルアレイＭＣＡ１、ＭＣＡ２内には、複数のメモリセルＭＣｎ（ｎ＝１，２，３，…）がマトリクス状に配置されている。メモリセルアレイＭＣＡ１、ＭＣＡ２は、Ｘ方向において互いに隣り合っている。

参照セルアレイＲＣＡ１、ＲＣＡ２は、メモリセルアレイＭＣＡ１、ＭＣＡ２とＹ方向においてそれぞれ隣接して配置されている。参照セルアレイＲＣＡ１、ＲＣＡ２内には、複数の参照セルＲＣｎ（ｎ＝１，２，３，…）がマトリクス状に配置されている。参照セルアレイＲＣＡ１は、メモリセルアレイＭＣＡ１と同じセルアレイで構成され、読み出し時にメモリセルアレイＭＣＡ１と対になっている。同様に、参照セルアレイＲＣＡ２は、メモリセルアレイＭＣＡ２と同じセルアレイで構成され、読み出し時にメモリセルアレイＭＣＡ２と対になっている。

複数のセンスアンプＳＡは、メモリセルアレイＭＣＡ１、ＭＣＡ２間、参照セルアレイＲＣＡ１、ＲＣＡ２間に配置されている。メモリセルアレイＭＣＡ１、ＭＣＡ２間のセンスアンプＳＡは、２つのメモリセルアレイＭＣＡ１、ＭＣＡ２が排他的に動作することで、メモリセルアレイＭＣＡ１、ＭＣＡ２で共有化されている。同様に、参照セルアレイＲＣＡ１、ＲＣＡ２間のセンスアンプＳＡは、２つの参照セルアレイＲＣＡ１、ＲＣＡ２が排他的に動作することで、参照セルアレイＲＣＡ１、ＲＣＡ２で共有化されている。

データバス群ＤＢＧ１、ＤＢＧ２は、センスアンプＳＡの両側にそれぞれ設けられている。各データバス群ＤＢＧ１、ＤＢＧ２は、複数のデータバスで構成される。各データバス群ＤＢＧ１、ＤＢＧ２のデータバスの本数は、一度に読み出されるセル数に対応しており、本例では４本の場合を示している。データバス群ＤＢＧ１、ＤＢＧ２は、センスアンプＳＡの両側をＹ方向にそれぞれ延在し、センスアンプＳＡを挟んで交差している。このデータバス群ＤＢＧ１、ＤＢＧ２が交差する領域は、メモリセルアレイＭＣＡ１、ＭＣＡ２と参照セルアレイＲＣＡ１、ＲＣＡ２との間の領域である。尚、データバス群ＤＢＧ１、ＤＢＧ２の上述する交差は、物理的に交差させてもよいし、論理的に交差させてもよい。

ここで、メモリセルＭＣ１に着目した場合、メモリセルＭＣ１は、ビット線ＢＬ、ワード線ＷＬ＿Ｌ０、ソース線ＳＬにそれぞれ接続されている。ビット線ＢＬはカラムゲートＣＧａに接続され、このカラムゲートＣＧａはデータバス群ＤＢＧ１中の１本のデータバスに接続されている。ワード線ＷＬ＿Ｌ０は、同一列の複数のセルＭＣｎ、ＲＣｎで共通して用いられる。ソース線ＳＬはカラムゲートＣＧｂに接続され、このカラムゲートＣＧｂは接地端子ＶＳＳに接続されている。

［１−２］読み出し動作
図１を用いて、本実施形態に係る読み出し動作について説明する。ここでは、メモリセルアレイＭＣＡ１内のワード線ＷＬ＿Ｌ０とカラム選択線ＣＬ＿Ｌ０がアクセス対象番地に相当する場合を例に挙げる。

この場合、読み出し対象の選択セルとしてはメモリセルＭＣ１〜４の４ビットが同時選択され、データバス群ＤＢＧ１の４本のデータバスを経由して４つのセンスアンプＳＡへ読み出しセルデータが転送される。この時、センスアンプＳＡへ入力すべき参照セルＲＣ１〜４を同時活性する必要があることから、参照カラム選択線ＲＣＬ＿Ｌ０が同時活性され、参照セルＲＣ１〜４が選択される。

ここで、データバス上で、読み出しセルデータと参照セルデータとが衝突することを防ぐ必要がある。このため、参照セルデータは、読み出しセルデータの転送されるデータバスと異なる４本の参照セル専用のデータバスを経由して、センスアンプＳＡへ転送する必要がある。これを実現するため、参照セル群が配置された領域とメモリセル群が配置された領域の境界部分で、センスアンプＳＡを中心にデータバス群ＤＢＧ１、ＤＢＧ２を交差配設させる領域が設けられている。これにより、参照セルデータは、読み出しセルデータが読み出されるデータバス群ＤＢＧ１と異なるデータバス群ＤＢＧ２を介してセンスアンプＳＡに入力され、データバス上での読み出しセルデータと参照セルデータの衝突を回避することができる。

尚、メモリセルアレイＭＣＡ１内のワード線ＷＬ＿Ｌ０とカラム選択線ＣＬ＿Ｌ１がアクセス対象番地に相当する場合は、参照カラム選択線ＲＣＬ＿Ｌ０の代わりに参照カラム選択線ＲＣＬ＿Ｌ１（図示せず）が選択されることで、センスアンプＳＡから見た場合のビット選択の整合性を保持することができる。また、メモリセルアレイＭＣＡ２内のワード線ＷＬ＿Ｒ０とカラム選択線ＣＬ＿Ｒ０がアクセス対象番地に相当する場合も、選択アレイ近傍のデータバスに読み出しデータが読み出され、非選択アレイ近傍のデータバスに参照データが読み出されるので、センスアンプＳＡから見た場合のビット選択の整合性を保持することができる。

［１−３］配置例１
図２は、本発明の第１の実施形態に係る読み出し系回路の配置例１の模式図を示す。以下に、第１の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図２に示すように、セル群は、メモリセル群と参照セル群とで構成される。メモリセル群はメモリセルアレイＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４を有し、参照セル群は参照セルアレイＲＣＡ１、ＲＣＡ２、ＲＣＡ３、ＲＣＡ４を有している。

メモリセルアレイＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４は、メモリセルＭＣ−１、ＭＣ−２、ＭＣ−３、ＭＣ−４をそれぞれ有している。メモリセルアレイＭＣＡ１、ＭＣＡ２はＸ方向に互いに隣り合い、メモリセルアレイＭＣＡ３、ＭＣＡ４はＸ方向に互いに隣り合い、メモリセルアレイＭＣＡ１、ＭＣＡ３はＹ方向に互いに隣り合い、メモリセルアレイＭＣＡ２、ＭＣＡ４はＹ方向に互いに隣り合っている。

参照セルアレイＲＣＡ１、ＲＣＡ２、ＲＣＡ３、ＲＣＡ４は参照セルＲＣ−１、ＲＣ−２、ＲＣ−３、ＲＣ−４をそれぞれ有している。参照セルアレイＲＣＡ１は、メモリセルアレイＭＣＡ１と対になり、メモリセルアレイＭＣＡ１のメモリセルアレイＭＣＡ３側の一端に隣接して配置されている。参照セルアレイＲＣＡ２は、メモリセルアレイＭＣＡ２と対になり、メモリセルアレイＭＣＡ２のメモリセルアレイＭＣＡ４側の一端に隣接して配置されている。参照セルアレイＲＣＡ３は、メモリセルアレイＭＣＡ３と対になり、メモリセルアレイＭＣＡ３のメモリセルアレイＭＣＡ１側の一端に隣接して配置されている。参照セルアレイＲＣＡ４は、メモリセルアレイＭＣＡ４と対になり、メモリセルアレイＭＣＡ４のメモリセルアレイＭＣＡ２側の一端に隣接して配置されている。

センスアンプＳＡ−１は、メモリセルアレイＭＣＡ１、ＭＣＡ２間に配置されている。このセンスアンプＳＡ−１は、メモリセルアレイＭＣＡ１、ＭＣＡ２で互いに共有化され、参照セルアレイＲＣＡ１、ＲＣＡ２で互いに共有化されている。一方、センスアンプＳＡ−２は、メモリセルアレイＭＣＡ３、ＭＣＡ４間に配置されている。このセンスアンプＳＡ−２は、メモリセルアレイＭＣＡ３、ＭＣＡ４で互いに共有化され、参照セルアレイＲＣＡ３、ＲＣＡ４で互いに共有化されている。

データバスＤＢ１は、例えば、メモリセルＭＣ−１、参照セルＲＣ−２のデータをセンスアンプＳＡ−１へ転送したり、メモリセルＭＣ−３、参照セルＲＣ−４のデータをセンスアンプＳＡ−２へ転送したりする。一方、データバスＤＢ２は、例えば、メモリセルＭＣ−２、参照セルＲＣ−１のデータをセンスアンプＳＡ−１へ転送したり、メモリセルＭＣ−４、参照セルＲＣ−３のデータをセンスアンプＳＡ−２へ転送したりする。

ここで、データバスＤＢ１は、メモリセルアレイＭＣＡ１とセンスアンプＳＡ−１との間を延在し、参照セルアレイＲＣＡ２、ＲＣＡ４の近隣を延在し、さらに、メモリセルアレイＭＣＡ３とセンスアンプＳＡ−２との間を延在している。一方、データバスＤＢ２は、メモリセルアレイＭＣＡ２とセンスアンプＳＡ−１との間を延在し、参照セルアレイＲＣＡ１、ＲＣＡ３の近隣を延在し、さらに、メモリセルアレイＭＣＡ４とセンスアンプＳＡ−２との間を延在している。

つまり、データバスＤＢ１、ＤＢ２は、センスアンプＳＡ−１の両側を延在し、センスアンプＳＡ−１の端部で一旦交差して、さらにＳＡ−２の端部で交差し、センスアンプＳＡ−２の両側を延在している。従って、センスアンプＳＡ−１、ＳＡ−２間において、データバスＤＢ１、ＤＢ２は２度交差している。本図の場合、データバスＤＢ１、ＤＢ２が交差する１つ目の領域は、メモリセルアレイＭＣＡ１と参照セルアレイＲＣＡ１との境界領域及びメモリセルアレイＭＣＡ２と参照セルアレイＲＣＡ２との境界領域である。データバスＤＢ１、ＤＢ２が交差する２つ目の領域は、メモリセルアレイＭＣＡ３と参照セルアレイＲＣＡ３との境界領域及びメモリセルアレイＭＣＡ４と参照セルアレイＲＣＡ４との境界領域である。

以上のような配置例１において、メモリセルＭＣ−１が選択された場合は、参照セルＲＣ−１が同時選択され、データバスＤＢ１、ＤＢ２を介してセンスアンプＳＡ−１へメモリセルデータと参照セルデータが転送される。この時、上述したように一度に読み出されるビット数をｎとした場合、センスアンプＳＡ−１の左右にはそれぞれｎ本のデータバスＤＢ１、ＤＢ２が存在することで、矛盾なく読み出し動作が行える。同様に、メモリセルＭＣ−２、ＭＣ−３、ＭＣ−４が選択された場合には、それぞれ参照セルＲＣ−２、ＲＣ−３、ＲＣ−４が同時選択され、センスアンプＳＡ−１、ＳＡ−２へ読み出されるが、何れの場合もセンスアンプＳＡ−１、ＳＡ−２の左右にはｎ本のデータバスを設けるだけで十分である。

［１−４］メモリセル
図３を用いて、本実施形態に係るメモリセルの構成について説明する。

本実施形態では、抵抗変化型メモリとして磁気ランダムアクセスメモリを例に挙げているため、メモリセルＭＣは、ＴＭＲ（Tunneling Magneto Resistive）効果を有するＭＴＪ（Magnetic tunnel Junction）素子と選択トランジスタとを有する。ＭＴＪ素子と選択トランジスタとは、互いに直列接続されている。ＭＴＪ素子の一端はビット線ＢＬに接続され、ＭＴＪ素子の他端は選択トランジスタの電流経路の一端に接続されている。選択トランジスタの電流経路の他端は接地端子に接続され、選択トランジスタのゲートはワード線ＷＬに接続されている。

このようなメモリセルＭＣを複数個マトリクス状に配置させてメモリセルアレイを構成し、このメモリセルアレイの周辺部にデコーダ回路及びセンス回路等の制御回路群を設けることで、任意のビットへのランダムアクセスによる読み出し動作及び書き込み動作が実現する。

ここで、ＭＴＪ素子は、２枚の強磁性層である金属に挟まれた絶縁膜からなる積層構造を持ち、スピン偏極トンネル効果による磁気抵抗の変化を示す。

ＭＴＪ素子は、具体的には、次のような抵抗値を有する。まず、上下の強磁性層のスピンの向きが互いに平行な場合は、トンネル絶縁膜を介した２枚の磁性層間のトンネル確率が最大となるため、抵抗値が最小となる。一方、上下の強磁性層のスピンの向きが互いに反平行な場合は、トンネル確率が最小となるため、抵抗値が最大となる。このような２つのスピン状態を実現するために、通常、上記２枚の磁性層のうち何れか一方の磁性層は、その磁化の向きが固定されており外部磁化の影響を受けないように設定されている。一般的に、この層はピン層（固定層）と呼ばれている。他方の磁性層は、印加される磁界の向きにより磁化の向きはピン層と平行又は反平行にプログラム可能となっている。この層は、一般的に、フリー層（記録層）と呼ばれており、情報を蓄える役割を担っている。ＭＴＪ素子の場合、抵抗変化率（ＭＲ比）は、現在では５０％を超えるものも得られている。

ところで、ＭＴＪ素子を用いた磁気ランダムアクセスメモリの読み出しは、次の方法で行われる。選択されたＭＴＪ素子の一端に繋がるビット線をセンスアンプに接続し、ＭＴＪ素子の他端を接地電位に固定することで、メモリセルＭＣに電流Ｉを流し、ＭＴＪ素子の抵抗変化をセンスアンプで検知・増幅する。ここで、選択されたビット線ＢＬに対応するＭＴＪ素子の２枚の磁性層間に電圧を印加し、このＭＴＪ素子を流れる電流Ｉから抵抗値を読み取る方法や、選択されたＭＴＪ素子に定電流Ｉを流し、これにより発生する２枚の磁性層間の電圧を読み出す方法等がある。

一方、ＭＴＪ素子を用いた磁気ランダムアクセスメモリの書き込みは、次の方法で行われる。合成磁場書き込み方式では、ＭＴＪ素子のフリー層の磁化の向きを反転させるため、ビット線ＢＬ及びワード線ＷＬに一定以上の電流Ｉを流し、この電流Ｉが発生する合成磁界の大きさによりフリー層の磁化の向きを書き換える（例えば、非特許文献１参照）。一方、スピン注入書き込み方式では、スピン偏極した電子の作用により直接的に磁化を反転させることで書き込みを行う（例えば、特許文献１参照）。ここで、フリー層の磁化の向きは、電子を流す方向、換言すれば電流Ｉの向きにより制御される。スピン注入方式においては、素子に流す電流密度がある閾値以上流れると書き込みが可能となるため、素子の微細化に伴い書き込みに必要な電流Ｉは素子サイズ縮小率の二乗に比例して小さくすることが可能である。これは、スケーリング則に合致し、合成磁場書き込み方式よりも素子の微細化に対し優れた特性を有する。

［１−５］効果
上記第１の実施形態によれば、隣接する２つのメモリセルアレイＭＣＡ１、ＭＣＡ２間にこのメモリセルアレイＭＣＡ１、ＭＣＡ２で共有されるセンスアンプ群ＳＡが配置され、このセンスアンプ群ＳＡの両側に読み出し用のデータバス群ＤＢＧ１、ＤＢＧ２が配置されている。この構造において、読み出し対象セルが接続されるデータバス群ＤＢＧ１と参照セルが読み出されるデータバス群ＤＢＧ２がセンスアンプＳＡを中心に交差配設される。この交差領域を、アクセス対象セル群が配置された領域と参照セル群が配置された領域との境界部分にレイアウトしている。ここで、一つのアクセスサイクルで同時に読み出されるビット数をｎとすると、センスアンプＳＡの両側にｎ本のデータバス群ＤＢＧを配設することが可能となり、従来では未使用であった、センスアンプＳＡを挟んで選択セルアレイと反対側のデータバス群ＤＢＧの利用が可能となる。従って、従来よりもデータバスＤＢの本数を半減化できため、チップサイズに占めるデータバス領域を減少させることが可能となるので、チップサイズの縮小を図ることができる。

また、例えば、図１に示すメモリセルアレイＭＣＡ１内のワード線ＷＬ＿Ｌ０とカラム選択線ＣＬ＿Ｌ０がアクセス対象番地に相当する場合、４ビットのメモリセルＭＣ１〜４が同時選択され、左側アレイ専用のデータバス群ＤＢＧ１の４本を経由してセンスアンプＳＡへ読み出しデータが転送される。この時、センスアンプＳＡへ入力すべき参照セルを同時活性する必要があることから、参照カラム選択線ＲＣＬ＿Ｌ０が同時活性され、参照セルＲＣ１〜４が選択される。さらに、データバス上で参照セルデータと読み出しデータとが衝突することを防ぐため、これらの参照セルデータはデータバス群ＤＢＧ１と異なる４本の参照セル専用のデータバス群ＤＢＧ２を経由してセンスアンプＳＡへ転送する。これにより、センスアンプＳＡから見た場合のビット選択の整合性を保持することができる。このような読み出し方式は、全てのデータバスＤＢに、参照セルを含め、同一数のカラムゲート数が接続されることから、寄生容量や寄生抵抗が全てのデータバスＤＢで同一となる。これにより、センスアンプＳＡからみた場合のＣＲ時定数がいかなるセルを選択した場合にも完全にバランス化させることが可能で、読み出しマージンの劣化を引き起こさない。

以上のように、本実施形態によれば、センスアンプＳＡから見たデータバスペア間の寄生容量や寄生抵抗を完全にバランス化させた状態で、データバスＤＢを交差配置させることより、必要となるデータバスＤＢの本数を半減でき、チップサイズの縮小を図れる。これにより、読み出しの安定性を保持したまま、より大容量な抵抗変化型メモリを低コストで実現できる。

尚、本実施形態では、参照セル群をメモリセル群の端部に配置したが、参照セル群はメモリセル群の中央部を含め、メモリセル群中のいかなる部分に配置されてもよい。

［２］第２の実施形態
上記第１の実施形態では、センスアンプの左右（Ｘ方向）のセルアレイが排他的に動作した。これに対し、第２の実施形態では、これに加え、上下（Ｙ方向）のセルアレイも排他的に動作する。従って、第２の実施形態は、データバスが上下のセルアレイで共有化される。尚、第２の実施形態では、上記第１の実施形態と同様の構成については説明を省略する。

［２−１］配置例２−１
第２の実施形態の配置例２−１は、参照セルが選択セルと同一アレイ内に構成された場合である。

図４は、本発明の第２の実施形態に係る読み出し系回路の配置例２−１の模式図を示す。以下に、第２の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図４に示すように、配置例２−１において、上記第１の実施形態と異なる点は、互いに隣接する４つのメモリセルアレイＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４が排他的に動作する点である。

具体的には、メモリセルアレイＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４は、センスアンプＳＡ−１、データバスＤＢ１、ＤＢ２を共有する。センスアンプＳＡ−１は参照セルＲＣＡ１、ＲＣＡ２、ＲＣＡ３、ＲＣＡ４に隣接して配置され、データバスＤＢ１、ＤＢ２はセンスアンプＳＡ−１の両端部で交差している。従って、センスアンプＳＡ−１は、データバスＤＢ１、ＤＢ２の２つの交差領域間に配置されている。

以上のような配置において、メモリセルＭＣ−１が選択された場合は、このメモリセルＭＣ−１と同一のセルアレイＲＣＡ１中の参照セルＲＣ−１が同時選択され、データバスＤＢ１、ＤＢ２を介してセンスアンプＳＡ−１へメモリセルデータと参照セルデータが転送される。この時、上述したように一度に読み出されるビット数をｎとした場合、センスアンプＳＡ−１の左右にはそれぞれｎ本のデータバスＤＢ１、ＤＢ２が存在することで、矛盾なく読み出し動作が行える。

［２−２］配置例２−２
第２の実施形態の配置例２−２は、参照セルが選択セルと異なるアレイ内に構成された場合である。

図５は、本発明の第２の実施形態に係る読み出し系回路の配置例２−２の模式図を示す。以下に、第２の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図５に示すように、配置例２−２において、上記第１の実施形態と異なる点は、互いに隣接する４つのメモリセルアレイＭＣＡ１、ＭＣＡ２、ＭＣＡ３、ＭＣＡ４が排他的に動作し、データバスＤＢ１、ＤＢ２の交差領域を２つから１つに半減させている点である。このような構成を実現するには、参照セルを選択セルと異なる上下方向のアレイから選択し、参照セルデータをセンスアンプＳＡ−１へ入力させる。

例えば、センスアンプＳＡ−１の左上部のメモリセルアレイＭＣＡ１内に配置されたメモリセルＭＣ−１が選択された場合、センスアンプＳＡ−１の左下部の参照セルアレイＲＣＡ３内に配置した参照セルＲＣ−１が同時に選択される。一方、センスアンプＳＡ−１の右下部のメモリセルアレイＭＣＡ４内に配置されたメモリセルＭＣ−２が選択された場合、センスアンプＳＡ−１の右上部の参照セルアレイＲＣＡ２内に配置した参照セルＲＣ−２が同時に選択される。

［２−３］効果
上記第２の実施形態の配置例２−１及び配置例２−２によれば、第１の実施形態と同様の効果を得ることができ、さらに、排他的動作のセルアレイ数を増加させることでセンスアンプの数を減らすことができる。このため、センスアンプの数の減少に伴ってチップサイズを縮小することができる。

さらに、配置例２−２によれば、参照セルを選択セルと異なる上下方向のアレイから選択し、参照セルデータをセンスアンプＳＡ−１へ入力させる。これにより、データバスＤＢ１、ＤＢ２の交差領域を、上下アレイ境界部分の１箇所に低減できる。このため、データバスＤＢ１、ＤＢ２を交差させるための領域を縮小でき、さらにチップサイズの縮小が実現可能となる。

尚、本実施形態では、参照セル群をメモリセル群の端部に配置したが、参照セル群はメモリセル群の中央部を含め、メモリセル群中のいかなる部分に配置されてもよい。

［３］第３の実施形態
第３の実施形態は、同一セルアレイ内の複数の選択セルのデータが、アレイの一方向でなく、アレイの二方向に読み出される。

［３−１］配置例３−１
第３の実施形態の配置例３−１は、上述した配置例２−１に対応し、データバスの交差領域の数が２つである。尚、配置例３−１において、配置例２−１と同様の構成については説明を省略する。

図６は、本発明の第３の実施形態に係る読み出し系回路の配置例３−１の模式図を示す。以下に、第３の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図６に示すように、メモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２が選択される場合、メモリセルＭＣ−１のデータはメモリセルアレイＭＣＡ１の左側のデータバスＤＢ２に読み出され、メモリセルＭＣ−２のデータはメモリセルアレイＭＣＡ１の右側のデータバスＤＢ３に読み出される。つまり、同一のメモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２のデータは、メモリセルアレイＭＣＡ１の二方向にそれぞれ読み出される。

ここで、メモリセルアレイＭＣＡ１内のメモリセルＭＣ−１が選択された場合、参照セルアレイＲＣＡ１内の参照セルＲＣ−１が同時に選択される。そして、メモリセルＭＣ−１のデータがデータバスＤＢ２を介してセンスアンプＳＡ−１に読み出され、参照セルＲＣ−１のデータがデータバスＤＢ１を介してセンスアンプＳＡ−１に読み出される。

一方、メモリセルアレイＭＣＡ１内のメモリセルＭＣ−２が選択された場合、参照セルアレイＲＣＡ１内の参照セルＲＣ−２が同時に選択される。そして、メモリセルＭＣ−２のデータがデータバスＤＢ３を介してセンスアンプＳＡ−２，３に読み出され、参照セルＲＣ−２のデータがデータバスＤＢ４を介してセンスアンプＳＡ−２，３に読み出される。

［３−２］配置例３−２
第３の実施形態の配置例３−２は、上述した配置例２−２に対応し、データバスの交差領域の数が１つである。尚、配置例３−２において、配置例２−２と同様の構成については説明を省略する。

図７は、本発明の第３の実施形態に係る読み出し系回路の配置例３−２の模式図を示す。以下に、第３の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図７に示すように、配置例３−２は、上述した配置例３−１と同様、同一のメモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２のデータは、メモリセルアレイＭＣＡ１の二方向のデータバスＤＢ２、ＤＢ３にそれぞれ読み出される。

配置例３−２において、上述した配置例３−１と異なる点は、参照セルを選択セルと異なる上下方向のアレイから選択し、参照セルデータをセンスアンプＳＡ−１へ入力させている点である。

具体的には、上部のメモリセルアレイＭＣＡ１内に配置されたメモリセルＭＣ１、ＭＣ２が選択された場合は、下部の参照セルアレイＲＣＡ３内に配置した参照セルＲＣ−１、ＲＣ−２が同時に選択される。一方、下部のメモリセルアレイＭＣＡ４内に配置されたメモリセルＭＣ３、ＭＣ４が選択された場合は、上部の参照セルアレイＲＣＡ２内に配置した参照セルＲＣ−３、ＲＣ−４が同時に選択される。

［３−５］効果
上記第３の実施形態の配置例３−１及び配置例３−２によれば、第１及び第２の実施形態と同様の効果を得ることができ、さらに、同一セルアレイ内の複数の選択セルのデータを左右の二方向に読み出す。この場合、参照セルの読み出しもアレイの左右２方向に設定することで、矛盾なく読み出し動作を行うことが可能である。

尚、本実施形態では、参照セル群をメモリセル群の端部に配置したが、参照セル群はメモリセル群の中央部を含め、メモリセル群中のいかなる部分に配置されてもよい。

［４］第４の実施形態
上記第１乃至第３の実施形態では、選択セルと参照セルが接続されるワード線は共通していた。これに対し、第４の実施形態では、選択セルと参照セルが接続されるワード線が異なっている。

［４−１］配置例４−１
第４の実施形態の配置例４−１は、同一セルアレイ内の複数の選択セルのデータがアレイの一方向に読み出される。

図８は、本発明の第４の実施形態に係る読み出し系回路の配置例４−１の模式図を示す。以下に、第４の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図８に示すように、配置例４−１では、参照セル群がメモリセル群のデータバス側（センスアンプ側）の端部に配置され、選択セルと参照セルが異なるワード線に接続されている。

具体的には、ワード線ＷＬ１が活性化されてメモリセルアレイＭＣＡ１内のメモリセルＭＣ−１が選択された場合は、参照セル専用の参照ワード線ＲＷＬ１が活性化され、参照セルアレイＲＣＡ３内の参照セルＲＣ−１が選択される。この場合も、上下のメモリセルアレイＭＣＡ１、ＭＣＡ３の境界近傍でデータバスＤＢ１、ＤＢ２を交差配設させることで、データバスの本数を抑制できる。

［４−２］配置例４−２
第４の実施形態の配置例４−２は、第３の実施形態と同様、同一セルアレイ内の複数の選択セルのデータが、アレイの一方向でなく、アレイの二方向に読み出される。尚、配置例４−２において、配置例４−１と同様の構成については説明を省略する。

図９は、本発明の第４の実施形態に係る読み出し系回路の配置例４−２の模式図を示す。以下に、第４の実施形態に係る読み出し系回路、特にメモリセルアレイ、参照セルアレイ、データバス、センスアンプの模式的な配置例について説明する。

図９に示すように、配置例４−２では、参照セル群がメモリセル群の中央部に配置され、選択セルと参照セルが異なるワード線に接続されている。

そして、メモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２が選択される場合、メモリセルＭＣ−１のデータはメモリセルアレイＭＣＡ１の左側のデータバスＤＢ２に読み出され、メモリセルＭＣ−２のデータはメモリセルアレイＭＣＡ１の右側のデータバスＤＢ３に読み出される。つまり、同一のメモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２のデータは、メモリセルアレイＭＣＡ１の二方向にそれぞれ読み出される。

ここで、ワード線ＷＬ１が活性化されてメモリセルアレイＭＣＡ１内のメモリセルＭＣ−１、ＭＣ−２が選択された場合、参照セル専用の参照ワード線ＲＷＬ１が活性化され、参照セルアレイＲＣＡ３内の参照セルＲＣ−１、ＲＣ−２がそれぞれ選択される。この場合も、異なる上下２つのセルアレイから、それぞれ選択セルと参照セルを活性化し、センスアンプへ入力することでデータバスの本数を抑制できる。

［４−５］効果
上記第４の実施形態によれば、配置例４−１は第１及び第２の実施形態と同様の効果を得ることができ、配置例４−２は第１及び第３の実施形態と同様の効果を得ることができる。

尚、本実施形態では、参照セル群をメモリセル群の中央部に配置したが、参照セル用ワード線ＲＷＬはメモリセル群の端を含め、メモリセル群中のいかなる部分に配置されてもよい。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、上記各実施形態では、抵抗変化型メモリとして磁気ランダムアクセスメモリを例に挙げたが、これに限定されず、カルコゲナイドグラスを用いたＰＲＡＭ（Phase-change Random Access Memory）、強相関電子系材料などを用いたＲｅＲＡＭ（Resistance Random Access Memory）にも適用可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係る磁気ランダムアクセスメモリの読み出し系回路の概略的な回路図。 本発明の第１の実施形態に係る読み出し系回路の配置例１の模式図。 本発明の第１の実施形態に係るメモリセルの構成を示す回路図。 本発明の第２の実施形態に係る読み出し系回路の配置例２−１の模式図。 本発明の第２の実施形態に係る読み出し系回路の配置例２−２の模式図。 本発明の第３の実施形態に係る読み出し系回路の配置例３−１の模式図。 本発明の第３の実施形態に係る読み出し系回路の配置例３−２の模式図。 本発明の第４の実施形態に係る読み出し系回路の配置例４−１の模式図。 本発明の第４の実施形態に係る読み出し系回路の配置例４−２の模式図。

符号の説明

ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、ＲＣＡ…参照セルアレイ、ＲＣ…参照セル、ＳＡ…センスアンプ、ＤＢＧ…データバス群、ＤＢ…データバス、ＢＬ…ビット線、ＷＬ、ＲＷＬ…ワード線、ＳＬ…ソース線、ＣＬ、ＲＣＬ…カラム選択線。

Claims (5)

1. 抵抗変化型素子と選択トランジスタとをそれぞれ有する複数のメモリセルがマトリクス状に配置され、第１の方向に互いに隣り合う第１及び第２のメモリセルアレイと、
   前記第１のメモリセルアレイと対になって配置された第１の参照セルアレイと、
   前記第２のメモリセルアレイと対になって配置された第２の参照セルアレイと、
   前記第１及び第２のメモリセルアレイで共有化され、前記第１及び第２のメモリセルアレイの間に配置された第１のセンスアンプと、
   前記第１のメモリセルアレイ内の第１の読み出しセルのデータを前記第１のセンスアンプへ転送する第１のデータバスと、
   前記第１の参照セルアレイ内の前記第１の読み出しセルと対となる第１の参照セルのデータを前記第１のセンスアンプへ転送する第２のデータバスと
   を具備し、
   前記第１及び第２のデータバスは、前記第１のセンスアンプの両側を前記第１の方向に対して垂直な第２の方向に延在し、前記第１のセンスアンプを挟んで交差することを特徴とする抵抗変化型メモリ。
2. 前記第１及び第２のデータバスが交差する領域は、前記第１のメモリセルアレイと前記第１の参照セルアレイとの境界領域及び前記第２のメモリセルアレイと前記第２の参照セルアレイとの境界領域であることを特徴とする請求項１に記載の抵抗変化型メモリ。
3. 前記第１の読み出しセル及び前記第１の参照セルが接続されるワード線は異なることを特徴とする請求項１に記載の抵抗変化型メモリ。
4. 前記第１のメモリセルアレイに対して前記第１のセンスアンプと反対側に配置された第２のセンスアンプと、
   前記第１のメモリセルアレイ内の第２の読み出しセルのデータを前記第２のセンスアンプへ転送する第３のデータバスと、
   前記第１の参照セルアレイ内の前記第２の読み出しセルと対となる第２の参照セルのデータを前記第２のセンスアンプへ転送する第４のデータバスと
   をさらに具備し、
   前記第３及び第４のデータバスは、前記第２のセンスアンプの両側を前記第２の方向に延在し、前記第２のセンスアンプを挟んで交差し、
   前記第１及び第２の読み出しセルが読み出される場合、前記第１の読み出しセルの前記データと前記第２の読み出しセルの前記データとは、異なる前記第１及び第２のセンスアンプに読み出されることを特徴とする請求項３に記載の抵抗変化型メモリ。
5. 前記抵抗変化型素子は、ＭＴＪ素子であることを特徴とする請求項１に記載の抵抗変化型メモリ。

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