TW202249012A - 記憶體設備 - Google Patents

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Abstract

一種記憶體設備，包括：控制邏輯電路，基於寫入命令產生寫入賦能訊號；第一記憶體胞元，與第一字元線及第一行線連接；第一寫入電路，藉由第一寫入輸入/輸出線來接收欲儲存於第一記憶體胞元中的第一寫入資料，且因應於寫入賦能訊號而基於第一寫入資料將寫入電壓施加至第一資料線；以及第一行多工器電路，因應於第一行選擇訊號而選擇第一行線且將第一行線與第一資料線連接，使得寫入電壓被施加至第一記憶體胞元。第一寫入電路因應於寫入賦能訊號而將寫入電壓施加至第一行多工器電路的主體埠。

Description

存儲設備及其操作方法
本文中所闡述的本揭露的態樣是有關於一種半導體記憶體，且更具體而言是有關於一種包括寫入驅動器及行多工器電路的記憶體設備及其操作方法。 [相關申請案的交叉參考]
本申請案根據35 U.S.C. § 119主張於2021年4月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0051994號的優先權，且上述申請案的全部內容併入本案供參考。
半導體記憶體設備可分為揮發性記憶體設備或非揮發性記憶體設備。在揮發性記憶體設備（例如靜態隨機存取記憶體（static random access memory，SRAM）或動態隨機存取記憶體（dynamic random access memory，DRAM））中，當電源關斷時，所儲存的資料可能會消失。而在非揮發性記憶體設備中，即使當電源關斷或斷開連接時，所儲存的資料亦可被保留。非揮發性記憶體設備的實例包括快閃記憶體設備、相變RAM（phase-change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、電阻式RAM（resistive RAM，RRAM）或鐵電式RAM（ferroelectric RAM，FRAM）。
MRAM可包括可變電阻元件（或磁性隧道接面（magnetic tunnel junction，MTJ））。MTJ的磁化方向可根據施加至MTJ的電流的方向而變化，且MTJ的電阻值可隨著MTJ的磁化而改變。MRAM可利用MTJ的上述特性來儲存或讀取資料。
本揭露的一些實施例提供一種可減少或防止在寫入操作期間發生的閂鎖現象（latch-up phenomena）的記憶體設備。所述記憶體設備亦可具有減小的面積。
根據一些實施例，一種記憶體設備可包括：控制邏輯電路，被配置成基於寫入命令產生寫入賦能訊號；第一記憶體胞元，與第一字元線及第一行線連接；第一寫入電路，被配置成藉由第一寫入輸入/輸出線來接收欲儲存於所述第一記憶體胞元中的第一寫入資料，且被配置成因應於所述寫入賦能訊號而基於所述第一寫入資料將寫入電壓施加至第一資料線；以及第一行多工器電路，被配置成因應於第一行選擇訊號而選擇所述第一行線且將所述第一行線與所述第一資料線連接，使得所述寫入電壓被施加至所述第一記憶體胞元。所述第一寫入電路更被配置成因應於所述寫入賦能訊號而將所述寫入電壓施加至所述第一行多工器電路的主體埠。
根據一些實施例，一種記憶體設備包括：控制邏輯電路，被配置成基於寫入命令而產生寫入賦能訊號；第一記憶體胞元，與第一字元線、第一源極線及第一位元線連接；第一寫入電路，包括：第一開關，被配置成基於欲儲存於所述第一記憶體胞元中的第一寫入資料而將反平行參考電壓施加至週邊電路源極線；第二開關，被配置成基於所述第一寫入資料而將平行參考電壓施加至週邊電路位元線；以及第三開關，被配置成基於所述寫入賦能訊號而將選自所述反平行參考電壓與所述平行參考電壓之中的高電壓訊號施加至主體埠；以及第一行多工器電路，包括：源極線選擇開關，被配置成基於第一行選擇訊號而連接所述週邊電路源極線與所述第一源極線；位元線選擇開關，被配置成基於所述第一行選擇訊號而連接所述週邊電路位元線與所述第一位元線；以及所述主體埠。所述主體埠與由所述源極線選擇開關及所述位元線選擇開關中所包括的至少兩個P型金屬氧化物半導體（P type metal oxide semiconductor，PMOS）電晶體共享的單個n型阱電性連接。
根據一些實施例，一種被配置成基於自外部設備接收的寫入命令實行寫入操作的記憶體設備的操作方法包括：基於寫入命令產生寫入賦能訊號；因應於寫入賦能訊號而控制字元線、源極線及位元線以選擇欲在其中寫入寫入資料的記憶體胞元；因應於寫入賦能訊號而產生寫入電壓；將寫入電壓施加至與記憶體胞元連接的源極線或位元線，將寫入電壓施加至被配置成選擇源極線及位元線的行多工器電路的主體埠，以及當寫入操作完成時將電源電壓施加至主體埠。所述記憶體胞元包括磁性隨機存取記憶體（MRAM）胞元。
以下，將清楚且足夠詳細地闡述本揭露的一些實例性實施例，使得熟習此項技術者可實施本揭露。
圖1是示出根據本揭露一些實施例的記憶體設備的方塊圖。參考圖1，記憶體設備100可包括記憶體胞元陣列110、行選擇器120、位址解碼器130、寫入驅動器140、感測放大器150、輸入/輸出（input/output，I/O）電路160及控制邏輯電路170。根據一些實施例，記憶體設備100可為非揮發性記憶體設備，且可包括非揮發性記憶體胞元，例如磁性隨機存取記憶體（MRAM）胞元。
記憶體設備100可包括行選擇器120，行選擇器120可利用包括給定厚度或小於給定厚度的氧化物的電晶體來實施。隨著半導體製造製程的發展，記憶體設備（例如記憶體設備100）正在小型化。記憶體設備（例如記憶體設備100）的此種小型化可導致週邊電路中以及記憶體胞元中出現問題。週邊電路可包括行選擇器120、位址解碼器130、寫入驅動器140、感測放大器150、輸入/輸出電路160及控制邏輯電路170。具體而言，藉由減小行選擇器120的電晶體的氧化物厚度，可減小行選擇器120的大小，且因此亦可減小記憶體設備100的整體大小。
然而，隨著電晶體的氧化物厚度越來越薄，因閘極電壓導致的電晶體的劣化程度可越來越大。此外，由於在MRAM中可使用大於或等於電源電壓VDD的寫入電壓，因此發生閂鎖現象的可能性增加，在閂鎖現象中，電流會流經PMOS電晶體的主體。因此，根據本揭露的記憶體設備100可藉由在寫入操作中將可大於或等於電源電壓VDD的寫入電壓施加至PMOS電晶體的主體來防止或減少此種閂鎖現象的發生，且可藉由在寫入操作完成後將電源電壓VDD施加至PMOS電晶體的主體來防止PMOS電晶體的劣化。
記憶體胞元陣列110可包括多個記憶體胞元。所述多個記憶體胞元可與字元線WL、位元線BL及源極線SL連接。所述多個記憶體胞元中的每一者可被配置成儲存資料。根據一些實施例，每一記憶體胞元可包括可變電阻元件，且儲存於每一記憶體胞元中的資料的值可基於可變電阻元件的電阻值來確定。舉例而言，每一記憶體胞元可包括MRAM胞元、STT-MRAM（Spin Transfer Torque MRAM，自旋轉移力矩MRAM）胞元、PRAM（Phase-change RAM，相變RAM）胞元、ReRAM（Resistive RAM，電阻式RAM）胞元等。以下為便於說明，假設每一記憶體胞元均包括MRAM胞元。
行選擇器120可經由位元線BL及源極線SL與記憶體胞元陣列110連接。行選擇器120可因應於來自位址解碼器130的行選擇訊號CS而實行對位元線BL及/或源極線SL的選擇。根據一些實施例，行選擇器120可包括多個行多工器電路。所述多個行多工器電路中的每一者可被配置成因應於行選擇訊號CS而選擇相應的源極線SL及相應的位元線BL。為此，所述多個行多工器電路中的每一者可包括多個電晶體。所述多個電晶體可包含給定厚度或小於給定厚度的氧化物。將參考圖5及圖7更詳細地闡述行多工器電路的結構及操作。
位址解碼器130可經由字元線WL與記憶體胞元陣列110連接。位址解碼器130可對自外部設備（例如，記憶體控制器或主機）接收的位址ADDR進行解碼且可基於所解碼的位址對字元線WL的各別電壓進行控制。根據一些實施例，位址解碼器130可基於所解碼的位址ADDR將行選擇訊號CS提供至行選擇器120。
寫入驅動器140可經由資料線DL與行選擇器120連接。寫入驅動器140可被配置成基於經由寫入輸入/輸出線WIO（以下稱為「寫入I/O」）接收的寫入資料而驅動資料線DL。資料線DL可與由行選擇器120選擇的位元線BL或源極線SL連接。
為使圖式簡潔且便於說明，僅示出資料線DL。然而，在以下說明中，可理解，資料線DL與由行選擇器120選擇的位元線BL及/或源極線SL對應。
在記憶體設備100的寫入操作期間，當寫入驅動器140基於寫入資料DIN而對資料線DL的電壓進行控制時，寫入資料DIN可被寫入與由行選擇器120選擇的位元線BL或源極線SL對應的記憶體胞元中。換言之，寫入驅動器140可將寫入電壓Vwrite施加至由行選擇器120選擇的位元線BL或源極線SL，以寫入寫入資料DIN。
根據一些實施例，寫入驅動器140可更包括PBULK開關SW_P。PBULK開關SW_P可在寫入操作中將寫入電壓Vwrite施加至行選擇器120的主體。更詳細而言，行選擇器120可包括多個PMOS電晶體，且PBULK開關SW_P可因應於寫入賦能訊號而將寫入電壓Vwrite施加至行選擇器120的所述多個PMOS電晶體的主體。將參考圖6A至圖6C更詳細地闡述PBULK開關SW_P。
感測放大器150可經由資料線DL與行選擇器120連接。感測放大器150可基於經由資料線DL接收的訊號而經由讀取輸入/輸出線RIO輸出資料。
舉例而言，在記憶體設備100的讀取操作中，當感測放大器150感測到經由資料線DL提供的訊號時，可自與由行選擇器120選擇的位元線BL或源極線SL對應的記憶體胞元來讀取讀取資料DOUT。
輸入/輸出電路160可自外部設備（例如，記憶體控制器或主機）接收寫入資料DIN，或者可將讀取資料DOUT輸出至外部設備。
控制邏輯電路170可因應於來自外部設備的命令CMD（或控制訊號）而對記憶體設備100的操作進行控制。舉例而言，在記憶體設備100的寫入操作中，控制邏輯電路170可啟用寫入驅動器140。作為另外一種選擇，在記憶體設備100的讀取操作中，控制邏輯電路170可啟用感測放大器150。
如上所述，記憶體設備100可包括利用包含給定厚度或小於給定厚度的氧化物的電晶體來實施的行選擇器120，且寫入驅動器140可被配置成將寫入電壓Vwrite施加至PMOS電晶體的主體。如此一來，記憶體設備100的大小可減小，且記憶體設備100的行選擇器120中所包括的PMOS電晶體的劣化及閂鎖可得到防止或減少。
圖2是示出圖1的記憶體胞元陣列的圖。圖3A至圖4是用於闡述圖2的第一記憶體胞元的圖。參考圖1、圖2、圖3A、圖3B及圖4，記憶體胞元陣列110可包括多個記憶體胞元。所述多個記憶體胞元中的每一者可為MRAM胞元，且所述多個記憶體胞元可與字元線WL1至字元線WLm、位元線BL1至位元線BLn及源極線SL1至源極線SLn連接。
舉例而言，第一記憶體胞元MC1可包括存取電晶體TR及可變電阻元件MTJ（例如，磁性隧道接面（magnetic tunnel junction））。存取電晶體TR的第一端可與第一源極線SL1連接，存取電晶體TR的第二端可與可變電阻元件MTJ的第一端連接，且存取電晶體TR的閘極可與第一字元線WL1連接。可變電阻元件MTJ的第二端可連接至第一位元線BL1。
可藉由調節每一記憶體胞元的可變電阻元件MTJ的電阻值而將資料儲存於所述多個記憶體胞元中的每一者中。舉例而言，如圖3A及圖4所示，可變電阻元件MTJ可包括自由層FRL、障壁層BRL及固定層FXL。障壁層BRL可夾置於自由層FRL與固定層FXL之間，自由層FRL可與第一位元線BL1連接，且固定層FXL可與存取電晶體TR的第二端連接。固定層FXL的磁化方向可固定至特定方向，且自由層FRL的磁化方向可根據特定條件（例如，寫入電流的方向）而改變。根據一些實施例，可變電阻元件MTJ可更包括用於對固定層FXL的磁化方向進行固定的反鐵磁層。
自由層FRL可包含具有可變磁化方向的材料。自由層FRL的磁化方向可藉由自記憶體胞元的外部及/或內部提供的電因素/磁因素來改變。自由層FRL可包含含有鈷（Co）、鐵（Fe）及鎳（Ni）中的至少一種的鐵磁材料。舉例而言，自由層FRL可包含選自FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO 2、MnOFe 2O 3、FeOFe 2O 3、NiOFe 2O 3、CuOFe 2O 3、MgOFe 2O 3、EuO及Y 3Fe 5O 12中的至少一種。然而，本揭露不限於該些實例。
障壁層BRL的厚度可小於自旋擴散距離（spin diffusion distance）。障壁層BRL可包含非磁性材料。舉例而言，障壁層BRL可包含選自由鎂（Mg）、鈦（Ti）、鋁（Al）、鎂-鋅（MgZn）的氧化物及鎂-硼（MgB）的氧化物以及鈦（Ti）的氮化物及釩（V）的氮化物所組成的群組中的至少一種。然而，本揭露不限於該些實例。
固定層FXL可具有被反鐵磁層釘紮的磁化方向。固定層FXL可包含鐵磁材料。舉例而言，固定層FXL可包含選自由CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO 2、MnOFe 2O 3、FeOFe 2O 3、NiOFe 2O 3、CuOFe 2O 3、MgOFe 2O 3、EuO及Y 3Fe 5O 12所組成的群組中的至少一種。根據一些實施例，反鐵磁層可包含反鐵磁材料。舉例而言，反鐵磁層可包含選自由PtMn、IrMn、MnO、MnS、MnTe、MnF 2、FeCl 2、FeO、CoCl 2、CoO、NiCl 2、NiO及Cr所組成的群組中的至少一種。然而，本揭露不限於該些實例。
如圖3A所示，自由層FRL的磁化方向可根據流經可變電阻元件MTJ的寫入電流WC1或寫入電流WC2的方向而改變。舉例而言，參考圖3A所示的第一寫入電流WC1，當電流在自第一源極線SL1至第一位元線BL1的方向上流動時，自由層FRL的磁化方向可與固定層FXL的磁化方向相反，此對應於反平行狀態。參考圖3A所示的第二寫入電流WC2，當電流在自第一位元線BL1至第一源極線SL1的方向流動時，自由層FRL的磁化方向可與固定層FXL的磁化方向相同，此對應於平行狀態。
以下參考圖3B更詳細地進行闡述，在其中可變電阻元件MTJ處於反平行狀態的情形中，可變電阻元件MTJ可具有反平行電阻值Rap。在其中可變電阻元件MTJ處於平行狀態的情形中，可變電阻元件MTJ可具有平行電阻值Rp。即，資料可根據可變電阻元件MTJ的電阻值而儲存於第一記憶體胞元MC1中，且可藉由確定可變電阻元件MTJ的電阻值來讀取第一記憶體胞元MC1中儲存的資料。
參考圖4，存取電晶體TR可包括本體基板111、閘極電極112以及接面113及接面114。接面113可形成於本體基板111上且可與第一源極線SL1連接。接面114可形成於本體基板111上且可經由MTJ元件與第一位元線BL1連接。閘極電極112可形成於接面113與接面114之間的本體基板111上，且可與第一字元線WL1連接。
圖5是更詳細地示出圖1的記憶體設備的方塊圖。以下，為更易於闡釋本揭露的發明概念及/或技術特徵，將基於記憶體設備100的寫入操作來闡述本揭露的實施例。即，在以下圖式中及在其說明中可省略與記憶體設備100的寫入操作無關的一些組件（例如，感測放大器150），但應理解，本揭露不限於此。
參考圖1及圖5，記憶體設備100可包括記憶體胞元陣列110、行選擇器120及寫入驅動器140。記憶體胞元陣列110可包括分別與第一行線至第三行線CL1、CL2及CL3連接的第一記憶體胞元至第三記憶體胞元MC1、MC2及MC3。行線CL可包括源極線SL及位元線BL。舉例而言，第一行線CL1可包括第一源極線SL1及第一位元線BL1。根據一些實施例，第一記憶體胞元至第三記憶體胞元MC1、MC2及MC3中的每一者可為參考圖3A闡述的第一記憶體胞元MC1。為便於說明，以舉例方式示出三個記憶體胞元MC及三條行線CL，但記憶體胞元MC的數目及行線CL的數目不限於此。
行選擇器120可包括多個行多工器電路。舉例而言，所述多個行多工器電路可包括分別與第一資料線DL1及第二資料線DL2連接的第一行多工器電路121及第二行多工器電路122。第一行多工器電路121可經由行線CL與記憶體胞元陣列110中所包括的所述多個記憶體胞元MC的至少一部分連接。舉例而言，第一行多工器電路121可經由第一行線至第三行線CL1、CL2及CL3連接至記憶體胞元陣列110的第一記憶體胞元至第三記憶體胞元MC1、MC2及MC3。
第一行多工器電路121可因應於第一行選擇訊號CS1而選擇第一行線至第三行線CL1、CL2及CL3中的一者。舉例而言，第一行多工器電路121可藉由因應於第一行選擇訊號CS1對第一資料線DL1與第一行線CL1進行連接而選擇第一行線CL1。
第一行多工器電路121可包括第一開關至第三開關SW1、SW2及SW3以及主體埠PBULK。在每一行多工器電路中，開關的數目可對應於行線的數目。第一開關SW1可因應於第一行選擇訊號CS1而導通且可因應於第一行選擇訊號CS1的反相訊號（或反相版本）而關斷。當第一開關SW1導通時，第一行線CL1及第一資料線DL1可電性連接。第一開關SW1可包括多個N型金屬氧化物半導體（N type metal oxide semiconductor，NMOS）電晶體及多個PMOS電晶體。所述多個PMOS電晶體的氧化物可為給定厚度或小於給定厚度。以下將參考圖7更詳細地闡述第一開關SW1的配置。
第二開關SW2及第三開關SW3與第一開關SW1相似，且因此將不再進行額外說明以避免贅述。然而，當第二開關SW2導通時，第二行線CL2與第一資料線DL1可電性連接；當第三開關SW3導通時，第三行線CL3與第一資料線DL1可電性連接。
主體埠PBULK可與第一行多工器電路121中所包括的PMOS電晶體的主體電性連接。圖5中示出第一行多工器電路121僅包括一個主體埠PBULK的實例，但本揭露不限於此。舉例而言，可分別為第一開關至第三開關SW1、SW2及SW3中的每一者提供主體埠PBULK。在圖5的實例中，主體埠PBULK可與每一開關中所包括的PMOS電晶體的主體電性連接。
根據一些實施例，每一開關中所包括的PMOS電晶體可共享n型阱作為主體；當寫入電壓Vwrite被施加至主體埠PBULK時，寫入電壓Vwrite可被施加至每一開關的n型阱。根據一些實施例，電源電壓VDD可經由主體埠PBULK施加至每一開關的n型阱。
儘管圖5中未示出，但第二行多工器電路122可包括多個開關及主體埠，且由於第二行多工器電路122與第一行多工器電路121相似，因此將不再進行額外說明以避免贅述。
寫入驅動器140可包括第一寫入驅動器141及第二寫入驅動器142。第一寫入驅動器141可經由第一資料線DL1與第一行多工器電路121連接。第一寫入驅動器141可自第一寫入I/O WIO1接收寫入資料DIN，且可基於寫入資料DIN將平行參考電壓REF_P或反平行參考電壓REF_AP（參見圖6A至圖6C）施加至第一資料線DL1。
舉例而言，當寫入資料DIN為資料「1」時，第一寫入驅動器141可施加與參考圖3A闡述的第一記憶體胞元MC1的反平行狀態對應的反平行參考電壓REF_AP。舉例而言，當寫入資料DIN為資料「0」時，第一寫入驅動器141可施加與參考圖3A闡述的第一記憶體胞元MC1的平行狀態對應的平行參考電壓REF_P。
第一寫入驅動器141可更包括PBULK開關SW_P。PBULK開關SW_P可與主體埠PBULK電性連接。PBULK開關SW_P可因應於寫入賦能訊號WEN1而將寫入電壓Vwrite施加至主體埠PBULK。舉例而言，寫入電壓Vwrite可為平行參考電壓REF_P或反平行參考電壓REF_AP。
第二寫入驅動器142可經由第二資料線DL2與第二行多工器電路122連接。第二寫入驅動器142可自第二寫入I/O WIO2接收寫入資料DIN。儘管圖5中未示出，但第二寫入驅動器142可更包括PBULK開關。在寫入操作中，第二寫入驅動器142可將寫入電壓施加至第二行多工器電路122。更詳細而言，寫入電壓可被施加至由第二行多工器電路122中所包括的各PMOS電晶體共享的n型阱。第二寫入驅動器142與第一寫入驅動器141相似，且因此將不再進行額外說明以避免贅述。
以上所論述的圖5的組件是為了易於闡述本揭露的發明概念及/或技術思想，且本揭露不限於具有圖5所示的確切組件的實施例。舉例而言，可省略圖5中示出的一些組件，或者可對其添加圖5未示出的任何組件。
圖6A至圖6C是用於闡述圖5的第一寫入驅動器的操作的圖。圖6A及圖6B是用於闡述第一寫入驅動器的寫入操作的圖，且圖6C是用於闡述第一寫入驅動器的讀取操作的圖。參考圖1、圖5、圖6A及圖6B，第一寫入驅動器141a/141b可包括源極線開關SW_S、位元線開關SW_B、PBULK開關SW_P、反平行參考電壓源VS1及平行參考電壓源VS2。
第一寫入驅動器141a/141b可向第一資料線DL1輸出平行參考電壓REF_P、反平行參考電壓REF_AP及接地電壓VSS中的至少一者。第一資料線DL1可包括週邊電路源極線SLp及週邊電路位元線BLp。施加至週邊電路源極線SLp的反平行參考電壓REF_AP或接地電壓VSS可經由第一行多工器電路121提供至第一源極線SL1。施加至週邊電路位元線BLp的平行參考電壓REF_P或接地電壓VSS可經由第一行多工器電路121提供至第一位元線BL1。
源極線開關SW_S可為被配置成對欲施加至週邊電路源極線SLp的電壓進行選擇的單極雙擲（single pole double throw，SPDT）型開關。源極線開關SW_S可因應於寫入資料DIN而在接地電壓VSS與反平行參考電壓REF_AP之間進行選擇。
舉例而言，如圖6A所示，寫入資料DIN可為資料「0」，且源極線開關SW_S可被配置成因應於資料「0」而選擇接地電壓VSS。如此一來，接地電壓VSS可被施加至週邊電路源極線SLp。如圖6B所示，寫入資料DIN可為資料「1」，且源極線開關SW_S可被配置成因應於資料「1」而選擇反平行參考電壓REF_AP。如此一來，反平行參考電壓REF_AP可被施加至週邊電路源極線SLp。
反平行參考電壓源VS1可產生反平行參考電壓REF_AP。反平行參考電壓源VS1可將所產生的反平行參考電壓REF_AP施加至源極線開關SW_S。
位元線開關SW_B可為被配置成對欲施加至週邊電路位元線BLp的電壓進行選擇的SPDT型開關。位元線開關SW_B可因應於寫入資料DIN而在接地電壓VSS與平行參考電壓REF_P之間進行選擇。
舉例而言，如圖6A所示，寫入資料DIN可為資料「0」，且位元線開關SW_B可因應於資料「0」而選擇平行參考電壓REF_P。如此一來，平行參考電壓REF_P可被施加至週邊電路位元線BLp。如圖6B所示，寫入資料DIN可為資料「1」，且位元線開關SW_B可因應於資料「1」而選擇接地電壓VSS。如此一來，接地電壓VSS可被施加至週邊電路位元線BLp。
平行參考電壓源VS2可產生平行參考電壓REF_P。平行參考電壓源VS2可將所產生的平行參考電壓REF_P施加至位元線開關SW_B。根據一些實施例，平行參考電壓源VS2可經由第一節點Node1與位元線開關SW_B連接。
PBULK開關SW_P可為被配置成對欲施加至主體埠PBULK的電壓進行選擇的SPDT型的開關。PBULK開關SW_P可因應於寫入賦能訊號而在電源電壓VDD與平行參考電壓REF_P之間進行選擇。PBULK開關SW_P可經由第一節點Node1與平行參考電壓源VS2連接。
根據一些實施例，PBULK開關SW_P可被配置成因應於高位準的第一寫入賦能訊號WEN1而選擇平行參考電壓REF_P。即，PBULK開關SW_P可因應於高位準的第一寫入賦能訊號WEN1而與第一節點Node1連接。如此一來，平行參考電壓REF_P可被施加至主體埠PBULK。根據一些實施例，高位準的第一寫入賦能訊號WEN1可為由控制邏輯電路170基於寫入命令CMD所產生的訊號。
根據一些實施例，PBULK開關SW_P可包括極點、第一投擲部Throw1及第二投擲部Throw2。極點可與主體埠PBULK連接，第一投擲部Throw1可與第一節點Node1連接，且第二投擲部Throw2可與電源電壓端子連接。PBULK開關SW_P可因應於高位準的第一寫入賦能訊號WEN1而連接極點與第一投擲部Throw1。當極點與第一投擲部Throw1連接時，平行參考電壓REF_P可施加至主體埠PBULK。
參考圖1、圖5及圖6A至圖6C，第一寫入驅動器141c可包括源極線開關SW_S、位元線開關SW_B、PBULK開關SW_P、反平行參考電壓源VS1及平行參考電壓源VS2。圖6C的源極線開關SW_S、位元線開關SW_B、PBULK開關SW_P、反平行參考電壓源VS1及平行參考電壓源VS2可與圖6B所示者相似，且因此將不再進行額外說明以避免贅述。
如圖6C所示，PBULK開關SW_P可因應於低位準的第一寫入賦能訊號WEN1而選擇電源電壓VDD。即，PBULK開關SW_P可因應於低位準的第一寫入賦能訊號WEN1而自第一節點Node1斷開連接。如此一來，電源電壓VDD可被施加至主體埠PBULK。根據一些實施例，低位準的第一寫入賦能訊號WEN1可為由控制邏輯電路170基於寫入命令CMD的結束所產生的訊號。舉例而言，低位準的第一寫入賦能訊號WEN1可為由控制邏輯電路170基於讀取操作命令或待機命令所產生的訊號。
根據一些實施例，PBULK開關SW_P可因應於低位準的第一寫入賦能訊號WEN1而連接極點與第二投擲部Throw2。當極點與第二投擲部Throw2連接時，電源電壓VDD可被施加至主體埠PBULK。
如上所述，第一寫入驅動器141a/141b/141c可被配置成基於第一寫入賦能訊號WEN1而選擇性地將寫入電壓Vwrite或電源電壓VDD施加至主體埠PBULK。在一些實施例中，寫入電壓Vwrite可包括平行參考電壓REF_P或反平行參考電壓REF_AP。舉例而言，參考圖6A至圖6C闡述了其中在假設平行參考電壓REF_P在量值上大於反平行參考電壓REF_AP的情況下PBULK開關SW_P與平行參考電壓源VS2連接的實施例。然而，本揭露不限於此。舉例而言，在反平行參考電壓REF_AP在量值上大於平行參考電壓REF_P的情形中，PBULK開關SW_P（例如，第一投擲部Throw1）可與反平行參考電壓源VS1連接。換言之，在寫入操作中，選自平行參考電壓REF_P及反平行參考電壓REF_AP之中的具有相對高的量值的參考電壓可被施加至主體埠PBULK作為寫入電壓Vwrite。
此外，電源電壓VDD可基於低位準的第一寫入賦能訊號WEN1而被施加至主體埠PBULK。即，在除寫入操作之外的其餘操作中，記憶體設備100可將電源電壓VDD施加至PMOS電晶體的主體。據以，記憶體設備100可防止PMOS電晶體由於寫入電壓Vwrite大於電源電壓VDD而劣化。
圖7是更詳細地示出圖5的第一開關的電路圖。圖8是示出圖7的第一反相器的電路圖。參考圖5、圖7及圖8，第一開關SW1可包括反相器INV、源極線選擇開關SCS及位元線選擇開關BCS。以下為便於說明，假設第一行多工器電路121因應於第一行選擇訊號CS1而選擇第一行線CL1，但本揭露不限於此。
反相器INV可包括第一反相器INV1及第二反相器INV2。第一反相器INV1可接收第一行選擇訊號CS1且可輸出第一反相行選擇訊號/CS1。第一反相行選擇訊號/CS1可為第一行選擇訊號CS1的反相訊號（或反相版本）。第二反相器INV2可將第一反相行選擇訊號/CS1反相且可輸出第一行選擇訊號CS1。第一行選擇訊號CS1可為第一反相行選擇訊號/CS1的反相訊號（或反相版本）。
根據一些實施例，第一反相器INV1可包括CMOS反相器。參考圖8，第一反相器INV1可包括PMOS電晶體PMOS及NMOS電晶體NMOS。電源電壓VDD可施加至PMOS電晶體PMOS的源極，且第一行選擇訊號CS1可施加至PMOS電晶體PMOS的閘極。PMOS電晶體PMOS的汲極可與NMOS電晶體NMOS的汲極連接。接地電壓VSS可施加至NMOS電晶體NMOS的源極，且第一行選擇訊號CS1可施加至NMOS電晶體NMOS的閘極。
舉例而言，當第一行選擇訊號CS1處於高位準時，PMOS電晶體PMOS可關斷，且NMOS電晶體NMOS可導通。如此一來，對應於低位準的接地電壓VSS可輸出至NMOS電晶體NMOS的汲極。舉例而言，當第一行選擇訊號CS1處於低位準時，PMOS電晶體PMOS可導通，且NMOS電晶體NMOS可關斷。如此一來，對應於高位準的電源電壓VDD可輸出至PMOS電晶體PMOS的汲極。即，第一反相器INV1的輸出訊號可輸出作為第一行選擇訊號CS1的反相訊號的第一反相行選擇訊號/CS1。
回到圖7，第二反相器INV2可包括CMOS反相器。儘管圖式中未示出，但第二反相器INV2可與第一反相器INV1相似，且因此將不再進行額外說明以避免贅述。
源極線選擇開關SCS可與第一資料線DL1的週邊電路源極線SLp及第一行線CL1的第一源極線SL1連接。當源極線選擇開關SCS導通時，施加至週邊電路源極線SLp的寫入電壓可傳送至第一源極線SL1。源極線選擇開關SCS可基於第一行選擇訊號CS1及第一反相行選擇訊號/CS1而導通或關斷。
源極線選擇開關SCS可包括第一NMOS電晶體至第四NMOS電晶體N1、N2、N3及N4以及第一PMOS電晶體P1及第二PMOS電晶體P2。第一NMOS電晶體N1的第一端可與週邊電路源極線SLp連接，且第一NMOS電晶體N1的第二端可經由第一節點n1與第一源極線SL1連接。第一NMOS電晶體N1的閘極可自反相器INV接收第一行選擇訊號CS1。
第二NMOS電晶體N2的第一端可與週邊電路源極線SLp連接，且第二NMOS電晶體N2的第二端可經由第二節點n2與第四NMOS電晶體N4的第一端連接。第二NMOS電晶體N2的閘極可自反相器INV接收第一反相行選擇訊號/CS1。
第三NMOS電晶體N3的第一端可經由第一節點n1與第一PMOS電晶體P1的第二端連接，且第三NMOS電晶體N3的第二端可與接地端子連接。第三NMOS電晶體N3的閘極可自反相器INV接收第一反相行選擇訊號/CS1。
第四NMOS電晶體N4的第一端可經由第二節點n2與第二NMOS電晶體N2的第二端連接，且第四NMOS電晶體N4的第二端可與接地端子連接。第四NMOS電晶體N4的閘極可自反相器INV接收第一行選擇訊號CS1。
第一PMOS電晶體P1的第一端可與週邊電路源極線SLp連接，且第一PMOS電晶體P1的第二端可經由第一節點n1與第三NMOS電晶體N3的第一端連接。第一PMOS電晶體P1的閘極可與第二節點n2連接。
第二PMOS電晶體P2的第一端可與週邊電路源極線SLp連接，且第二PMOS電晶體P2的第二端可經由第二節點n2與第四NMOS電晶體N4的第一端連接。第二PMOS電晶體P2的閘極可與第一節點n1連接。
當第一行選擇訊號CS1處於高位準時，第一NMOS電晶體N1及第四NMOS電晶體N4可導通，第二NMOS電晶體N2及第三NMOS電晶體N3可關斷，第一PMOS電晶體P1可導通，且第二PMOS電晶體P2可關斷。因此，週邊電路源極線SLp可經由第一NMOS電晶體N1及第一PMOS電晶體P1與第一源極線SL1連接。在此種情形中，寫入電壓可被傳送至第一源極線SL1。
當第一行選擇訊號CS1處於低位準時，第一NMOS電晶體N1及第四NMOS電晶體N4可關斷，第二NMOS電晶體N2及第三NMOS電晶體N3可導通，第一PMOS電晶體P1可關斷，且第二PMOS電晶體P2可導通。因此，接地電壓VSS可經由第三NMOS電晶體N3傳送至第一源極線SL1。
位元線選擇開關BCS可與第一資料線DL1的週邊電路位元線BLp及第一行線CL1的第一位元線BL1連接。當位元線選擇開關BCS導通時，施加至週邊電路位元線BLp的寫入電壓可被傳送至第一位元線BL1。位元線選擇開關BCS可基於第一行選擇訊號CS1及第一反相行選擇訊號/CS1而導通或關斷。
位元線選擇開關BCS可包括第五NMOS電晶體至第八NMOS電晶體N5、N6、N7及N8以及第三PMOS電晶體P3及第四PMOS電晶體P4。位元線選擇開關BCS在結構上可與源極線選擇開關SCS對稱。除此結構差異外，第五NMOS電晶體至第八NMOS電晶體N5、N6、N7及N8均與第一NMOS電晶體至第四NMOS電晶體N1、N2、N3及N4相似，且第三PMOS電晶體P3及第四PMOS電晶體P4與第一PMOS電晶體P1及第二PMOS電晶體P2相似。因此，將不再進行額外說明以避免贅述。
因此，當第一行選擇訊號CS1處於高位準時，週邊電路位元線BLp可經由第五NMOS電晶體N5及第三NMOS電晶體P3與第一位元線BL1連接。在此種情形中，寫入電壓可被傳送至第一位元線BL1。當第一行選擇訊號CS1處於低位準時，接地電壓VSS可經由第七NMOS電晶體N7傳送至第一位元線BL1。
如上所述，反相器INV、源極線選擇開關SCS及位元線選擇開關BCS中的每一者可包括一或多個NMOS電晶體及一或多個PMOS電晶體。根據一些實施例，所述一或多個PMOS電晶體可包含具有給定值或小於給定值的厚度的氧化物。
根據一些實施例，所述一或多個PMOS電晶體可形成於單個n型阱上。舉例而言，在圖7及圖8中，第一PMOS電晶體至第四PMOS電晶體P1、P2、P3及P4、第一反相器INV1的PMOS電晶體PMOS及第二反相器INV2的PMOS電晶體（未示出）可共享n型阱。
根據一些實施例，主體埠PBULK可與由所述一或多個PMOS電晶體共享的單個n型阱電性連接。參考圖6A至圖6C，第一寫入驅動器141a及第一寫入驅動器141b可因應於高位準的第一寫入賦能訊號WEN1而經由主體埠PBULK將寫入電壓Vwrite施加至n型阱，且第一寫入驅動器141c可因應於低位準的第一寫入賦能訊號WEN1而經由主體埠PBULK將電源電壓VDD施加至n型阱。
源極線選擇開關SCS及位元線選擇開關BCS的配置不限於圖7。舉例而言，源極線選擇開關SCS可包括第一NMOS電晶體N1、第三NMOS電晶體N3及第一PMOS電晶體P1，且位元線選擇開關BCS可包括第五NMOS電晶體N5、第七NMOS電晶體N7及第三PMOS電晶體P3。
圖9是用於闡述圖5的記憶體設備的操作的時序圖。參考圖1、圖5至圖7及圖9，記憶體設備100可自外部設備（例如，記憶體控制器或主機）接收時脈CLK、晶片選擇反相訊號CSN及寫入賦能反相訊號/WEN。
記憶體設備100可因應於低位準的晶片選擇反相訊號CSN而實行寫入操作或讀取操作。根據一些實施例，記憶體設備100可因應於低位準的寫入賦能反相訊號/WEN而實行寫入操作。舉例而言，控制邏輯電路170可因應於低位準的寫入賦能反相訊號/WEN而產生第一寫入賦能訊號WEN1。根據一些實施例，第一寫入賦能訊號WEN1可與自外部設備提供的時脈CLK同步地產生。舉例而言，第一寫入賦能訊號WEN1可因應於低位準的寫入賦能反相訊號/WEN而轉變為高位準且可在時脈CLK的上升緣處轉變為低位準。
為了進行簡要說明，記憶體設備100可在第一時間t1處實行寫入操作。為了在第一記憶體胞元中寫入資料「0」，寫入操作可包括產生高位準的第一行選擇訊號CS1的操作及將寫入電壓Vwrite施加至第一位元線BL1的操作。
在第一時間t1處，晶片選擇反相訊號CSN可處於低位準且寫入賦能反相訊號/WEN可處於低位準。第一寫入賦能訊號WEN1可基於低位準的寫入賦能反相訊號/WEN而具有高位準。位元線電壓VBL可被設置成寫入電壓Vwrite。根據一些實施例，寫入電壓Vwrite可為用於寫入資料「0」的平行參考電壓REF_P。
根據一些實施例，在第一時間t1處，由於第一寫入賦能訊號WEN1處於高位準，因此施加至第一位元線BL1的寫入電壓Vwrite可被傳送至主體埠PBULK。即，平行參考電壓REF_P可經由主體埠PBULK施加至第一開關SW1的n型阱。
記憶體設備100可在第二時間t2處實行讀取操作。為了自第一記憶體胞元讀取資料「0」，讀取操作可包括產生高位準的第一行選擇訊號CS1的操作以及將讀取電壓Vread施加至第一位元線BL1的操作。
在第二時間t2處，晶片選擇反相訊號CSN可處於低位準且寫入賦能反相訊號/WEN可處於高位準。第一寫入賦能訊號WEN1可基於高位準的寫入賦能反相訊號/WEN而具有低位準。由於第一寫入賦能訊號WEN1處於低位準，因此電源電壓VDD可被傳送至主體埠PBULK。即，電源電壓VDD可經由主體埠PBULK施加至第一開關SW1的n型阱。位元線電壓VBL可被設置成讀取電壓Vread。
記憶體設備100可在第三時間t3處實行待機操作。待機操作可為在寫入操作或讀取操作完成之後的操作。在第三時間t3處，晶片選擇反相訊號CSN可處於高位準且寫入賦能反相訊號/WEN可處於高位準。位元線電壓VBL可基於高位準的晶片選擇反相訊號CSN而被設置為接地電壓VSS。此外，電源電壓VDD可基於高位準的寫入賦能反相訊號/WEN而被傳送至主體埠PBULK。即，電源電壓VDD可經由主體埠PBULK施加至第一開關SW1的n型阱。
圖10是示出根據本揭露一些實施例的記憶體設備的操作方法的流程圖。參考圖1、圖5至圖7及圖10，記憶體設備100可基於自外部設備接收的寫入命令而實行寫入操作。
在操作S110中，記憶體設備100可基於寫入命令而產生寫入賦能訊號WEN。舉例而言，控制邏輯電路170可基於寫入命令而產生寫入賦能訊號WEN。根據一些實施例，控制邏輯電路170可基於讀取命令或待機命令而產生寫入賦能訊號WEN。寫入賦能訊號WEN可包括高位準或低位準。控制邏輯電路170可將寫入賦能訊號WEN提供至寫入驅動器140。
在操作S120中，記憶體設備100可因應於寫入賦能訊號WEN而選擇欲在其中寫入寫入資料的記憶體胞元。舉例而言，記憶體設備100可選擇與第一字元線WL1、第一源極線SL1及第一位元線BL1連接的第一記憶體胞元MC1作為欲在其中寫入寫入資料的記憶體胞元。舉例而言，位址解碼器130可選擇第一字元線WL1且可將第一行選擇訊號CS1提供至行選擇器120。行選擇器120可基於第一行選擇訊號CS1而選擇第一源極線SL1及第一位元線BL1。
在操作S130中，記憶體設備100可因應於寫入賦能訊號WEN而產生寫入電壓Vwrite。寫入電壓Vwrite可為平行參考電壓REF_P或反平行參考電壓REF_AP。舉例而言，為了寫入作為寫入資料DIN的資料「0」，記憶體設備100可將接地電壓VSS施加至週邊電路源極線SLp且可將平行參考電壓REF_P施加至週邊電路位元線BLp。在此種情形中，平行參考電壓REF_P可被產生為寫入電壓Vwrite。舉例而言，為了寫入作為寫入資料DIN的資料「1」，記憶體設備100可將反平行參考電壓REF_AP施加至週邊電路源極線SLp且可將接地電壓VSS施加至週邊電路位元線BLp。在此種情形中，反平行參考電壓REF_AP可被產生為寫入電壓Vwrite。根據一些實施例，週邊電路源極線SLp及週邊電路位元線BLp可被命名為「第一資料線DL1」。
在操作S140中，記憶體設備100可將寫入電壓Vwrite施加至與所選擇的記憶體胞元連接的源極線或位元線。舉例而言，記憶體設備100可將寫入電壓Vwrite施加至與第一記憶體胞元MC1連接的第一源極線SL1或第一位元線BL1。舉例而言，第一行多工器電路121可包括因應於第一行選擇訊號CS1而操作的第一開關SW1。第一開關SW1可與包括第一源極線SL1及第一位元線BL1的第一行線CL1對應。
根據一些實施例，第一開關SW1可包括反相器INV、源極線選擇開關SCS及位元線選擇開關BCS。反相器INV可接收第一行選擇訊號CS1且可輸出第一反相行選擇訊號/CS1。源極線選擇開關SCS及位元線選擇開關BCS可基於高位準的第一行選擇訊號CS1而導通。如此一來，第一行線CL1可與第一資料線DL1連接且寫入電壓Vwrite可施加至第一行線CL1。
在操作S150中，記憶體設備100可將寫入電壓Vwrite施加至主體埠PBULK。舉例而言，第一開關SW1的反相器INV、源極線選擇開關SCS及位元線選擇開關BCS可包括一或多個PMOS電晶體。所述一或多個PMOS電晶體可形成於單個n型阱上，且n型阱可與主體埠PBULK電性連接。
根據一些實施例，記憶體設備100可因應於寫入賦能訊號WEN而控制PBULK開關SW_P。舉例而言，記憶體設備100可因應於高位準的寫入賦能訊號WEN而經由主體埠PBULK將選自平行參考電壓REF_P及反平行參考電壓REF_AP之中的具有相對高的量值的參考電壓施加至n型阱。即，寫入電壓Vwrite可被施加至所述一或多個PMOS電晶體的本體。因此，即使大於或等於電源電壓VDD的寫入電壓Vwrite可經由所述一或多個PMOS電晶體的源極施加至本體，亦可防止或減少電流經由本體流動至基板的閂鎖現象的發生。
在操作S160中，記憶體設備100可判斷寫入操作是否完成。舉例而言，記憶體設備100可藉由驗證寫入資料DIN是否被寫入第一記憶體胞元MC1中來判斷寫入操作是否完成。如圖3B所示，記憶體設備100可偵測第一記憶體胞元MC1的可變電阻元件MTJ是具有平行電阻Rp還是反平行電阻Rap。舉例而言，假設寫入資料DIN為資料「1」，則當可變電阻元件MTJ具有反平行電阻Rap時，記憶體設備100可確定寫入操作完成。舉例而言，假設寫入資料DIN為資料「0」，則當可變電阻元件MTJ具有平行電阻Rp時，記憶體設備100可確定寫入操作完成。當在操作S160中確定寫入操作完成時，可實行操作S170；當在操作S160中確定寫入操作未完成時，可再次實行例如S120、S130、S140及/或S150等操作。
當寫入操作完成時，在操作S170中，記憶體設備100可將電源電壓VDD施加至主體埠PBULK。舉例而言，當寫入操作完成時，記憶體設備100可產生低位準的寫入賦能訊號WEN且可基於低位準的寫入賦能訊號WEN而控制PBULK開關SW_P。舉例而言，記憶體設備100可因應於低位準的寫入賦能訊號WEN而經由主體埠PBULK將電源電壓VDD施加至n型阱。
圖11是示出根據本揭露實施例的記憶體系統的方塊圖。參考圖11，記憶體系統1000可包括記憶體控制器1100及記憶體設備1200。記憶體控制器1100可被配置成對記憶體設備1200進行控制。根據一些實施例，記憶體控制器1100可為半導體積體電路，例如中央處理單元（central processing unit，CPU）或應用處理器（application processor，AP），或者可為其中所包括的組件中的一者。
記憶體控制器1100可基於給定介面來控制記憶體設備1200。舉例而言，給定介面可基於以下各種介面中的至少一種：例如雙倍資料速率（double data rate，DDR）介面、低功率DDR（low-power DDR，LPDDR）、通用串列匯流排（universal serial bus，USB）介面、多媒體卡（multimedia card，MMC）介面、週邊組件互連（peripheral component interconnection，PCI）介面、快速週邊組件互連（PCI-express，PCI-e）介面、先進技術附接（advanced technology attachment，ATA）介面、串列ATA（serial-ATA，SATA）介面、並列ATA（parallel-ATA，PATA）介面、小型電腦小型介面（small computer small interface，SCSI）介面、增強型小型磁碟介面（enhanced small disk interface，ESDI）、積體驅動電子設備（integrated drive electronics, IDE）介面、行動工業處理器介面（mobile industry processor interface，MIPI）、快速非揮發性記憶體（nonvolatile memory-express，NVM-e）介面及/或通用閃存（universal flash storage，UFS）介面，但本揭露不限於該些實例。
記憶體設備1200可在記憶體控制器1100的控制下進行操作。根據一些實施例，記憶體設備1200可為參考圖1至圖10闡述的記憶體設備100。舉例而言，記憶體設備1200可包括被配置成對源極線及位元線進行選擇的行多工器電路1210、以及PBULK開關1220。PBULK開關1220可被配置成因應於寫入賦能訊號而將寫入電壓Vwrite施加至行多工器電路1210的單個n型阱。舉例而言，寫入電壓Vwrite可為平行參考電壓及反平行參考電壓之中具有相對高的量值的電壓訊號或電壓參考。
記憶體設備1200可包括被配置成經由PBULK開關1220將寫入電壓Vwrite傳送至行多工器電路1210的n型阱的路徑。寫入電壓Vwrite可大於電源電壓VDD，且記憶體設備1200可被配置成將寫入電壓Vwrite施加至行多工器電路1210的n型阱，進而防止或減少行多工器電路1210的閂鎖現象的發生。
當寫入操作完成時，記憶體設備1200可被配置成經由PBULK開關1220將電源電壓VDD施加至行多工器電路1210的n型阱。舉例而言，記憶體設備1200可在讀取操作或待機操作中將電源電壓VDD施加至行多工器電路1210的n型阱。如此一來，記憶體設備1200可防止由於寫入電壓Vwrite在量值上大於施加至行多工器電路1210的n型阱的電源電壓VDD而導致PMOS電晶體劣化。
根據本揭露，由於行多工器電路包括氧化物厚度為給定值或小於給定值的電晶體，因此記憶體設備的面積可得以減小。此外，藉由將大於電源電壓的寫入電壓施加至PMOS電晶體的n型阱，記憶體設備可防止或減少其中電流流經主體的閂鎖現象的發生。
儘管已參考本揭露的一些實例性實施例闡述了本揭露，然而對於此項技術中具有通常知識者而言，在不背離如以下申請專利範圍中所界定的本揭露的範圍的條件下，可對其進行各種改變及潤飾。
100:記憶體設備 110:記憶體胞元陣列 111:本體基板 112:閘極電極 113、114:接面 120:行選擇器 121:第一行多工器電路 122:第二行多工器電路 130:位址解碼器 140:寫入驅動器 141、141a、141b、141c:第一寫入驅動器 142:第二寫入驅動器 150:感測放大器 160:輸入/輸出（I/O）電路 170:控制邏輯電路 1000:記憶體系統 1100:記憶體控制器 1200:記憶體設備 1210:行多工器電路 1220:PBULK開關 ADDR:位址 BL、BL2、BLn:位元線 BCS:位元線選擇開關 BL1:位元線/第一位元線 BLp:週邊電路位元線 BRL:障壁層 CL1:第一行線 CL2:第二行線 CL3:第三行線 CLK:時脈 CL:行線 CMD:命令/寫入命令 CS:行選擇訊號 CS1:第一行選擇訊號 /CS1:第一反相行選擇訊號 CSN:晶片選擇反相訊號 DIN:寫入資料 DL:資料線 DL1:第一資料線 DL2:第二資料線 DOUT:讀取資料 FRL:自由層 FXL:固定層 INV:反相器 INV1:第一反相器 INV2:第二反相器 MC1:第一記憶體胞元 MC2:第二記憶體胞元 MC3:第三記憶體胞元 MTJ:可變電阻元件 N1:第一NMOS電晶體 n1、Node1:第一節點 N2:第二NMOS電晶體 n2:第二節點 N3:第三NMOS電晶體 N4:第四NMOS電晶體 N5:第五NMOS電晶體 N6:第六NMOS電晶體 N7:第七NMOS電晶體 N8:第八NMOS電晶體 NMOS:NMOS電晶體 P1:第一PMOS電晶體 P2:第二PMOS電晶體 P3:第三PMOS電晶體 P4:第四PMOS電晶體 PBULK:主體埠 PMOS:PMOS電晶體 Rap:反平行電阻值/反平行電阻 REF_AP:反平行參考電壓 REF_P:平行參考電壓 RIO:讀取輸入/輸出線 Rp:平行電阻值/平行電阻 S110、S120、S130、S140、S150、S160、S170:操作 SCS:源極線選擇開關 SL、SL2、SLn:源極線 SL1:第一源極線/源極線 SLp:週邊電路源極線 SW1:第一開關 SW2:第二開關 SW3:第三開關 SW_B:位元線開關 SW_P:PBULK開關 SW_S:源極線開關 t1:第一時間 t2:第二時間 t3:第三時間 Throw1:第一投擲部 Throw2:第二投擲部 TR:存取電晶體 VBL:位元線電壓 VDD:電源電壓 Vread:讀取電壓 VS1:反平行參考電壓源 VS2:平行參考電壓源 VSS:接地電壓 Vwrite:寫入電壓 WC1:第一寫入電流/寫入電流 WC2:第二寫入電流/寫入電流 /WEN:寫入賦能反相訊號 WEN1:寫入賦能訊號/第一寫入賦能訊號 WIO:寫入輸入/輸出線 WIO1:第一寫入I/O WIO2:第二寫入I/O WL、WL2、WLm:字元線 WL1:第一字元線/字元線
藉由參考附圖詳細闡述本揭露的一些示例性實施例，本揭露的以上及其他目的及特徵將變得顯而易見。 圖1是示出根據本揭露一些實施例的記憶體設備的方塊圖。 圖2是示出圖1的記憶體胞元陣列的示意圖。 圖3A至圖4是用於闡述圖2的第一記憶體胞元的圖。 圖5是更詳細地示出圖1的記憶體設備的方塊圖。 圖6A至圖6C是用於闡述圖5的第一寫入驅動器的操作的圖。 圖7是更詳細地示出圖5的第一開關的電路圖。 圖8是示出圖7的第一反相器的電路圖。 圖9是用於闡述圖5的記憶體設備的操作的時序圖。 圖10是示出根據本揭露一些實施例的記憶體設備的操作方法的流程圖。 圖11是示出根據本揭露一些實施例的記憶體系統的方塊圖。
100:記憶體設備
110:記憶體胞元陣列
120:行選擇器
130:位址解碼器
140:寫入驅動器
150:感測放大器
160:輸入/輸出(I/O)電路
170:控制邏輯電路
ADDR:位址
BL:位元線
CMD:命令/寫入命令
CS:行選擇訊號
DIN:寫入資料
DL:資料線
DOUT:讀取資料
RIO:讀取輸入/輸出線
SL:源極線
SW_P:PBULK開關
Vwrite:寫入電壓
WIO:寫入輸入/輸出線
WL:字元線

Claims (10)

  1. 一種記憶體設備，包括： 控制邏輯電路，被配置成基於寫入命令產生寫入賦能訊號； 第一記憶體胞元，與第一字元線及第一行線連接； 第一寫入電路，被配置成藉由第一寫入輸入/輸出線來接收欲儲存於所述第一記憶體胞元中的第一寫入資料，且因應於所述寫入賦能訊號而基於所述第一寫入資料將寫入電壓施加至第一資料線；以及 第一行多工器電路，被配置成因應於第一行選擇訊號而選擇所述第一行線且將所述第一行線與所述第一資料線連接，使得所述寫入電壓被施加至所述第一記憶體胞元， 其中所述第一寫入電路更被配置成因應於所述寫入賦能訊號而將所述寫入電壓施加至所述第一行多工器電路的主體埠。
  2. 如請求項1所述的記憶體設備，其中所述第一行線包括第一源極線及第一位元線， 其中所述第一記憶體胞元包括： 第一存取電晶體；以及 可變電阻元件，連接於所述第一存取電晶體與所述第一位元線之間， 其中所述第一存取電晶體連接於所述可變電阻元件與所述第一源極線之間，且被配置成因應於所述第一字元線的電壓而進行操作。
  3. 如請求項1所述的記憶體設備，其中所述第一寫入電路包括： 第一開關，被配置成基於所述第一寫入資料而在接地電壓與反平行參考電壓之間進行選擇來施加至所述第一資料線； 第二開關，被配置成基於所述第一寫入資料而在所述接地電壓與平行參考電壓之間進行選擇來施加至所述第一資料線；以及 第三開關，被配置成基於所述寫入賦能訊號而在電源電壓與高電壓訊號之間進行選擇來施加至所述主體埠，所述高電壓訊號選自所述反平行參考電壓與所述平行參考電壓。
  4. 如請求項3所述的記憶體設備，其中所述第一開關被配置成當所述第一寫入資料為第一位元值時選擇所述接地電壓，且被配置成當所述第一寫入資料為第二位元值時選擇所述反平行參考電壓，且 其中所述第二開關被配置成當所述第一寫入資料為所述第一位元值時選擇所述平行參考電壓，且被配置成當所述第一寫入資料為所述第二位元值時選擇所述接地電壓。
  5. 如請求項3所述的記憶體設備，其中所述第三開關被配置成因應於高位準的所述寫入賦能訊號而選擇所述高電壓訊號，且被配置成因應於低位準的所述寫入賦能訊號而選擇所述電源電壓。
  6. 如請求項1所述的記憶體設備，其中所述第一行線包括第一源極線及第一位元線，且 其中所述第一資料線包括週邊電路源極線及週邊電路位元線。
  7. 如請求項6所述的記憶體設備，其中所述第一行多工器電路包括： 反相器，被配置成輸出所述第一行選擇訊號的反相訊號； 源極線選擇開關，被配置成基於所述第一行選擇訊號及所述反相訊號而連接所述第一源極線與所述週邊電路源極線；以及 位元線選擇開關，被配置成基於所述第一行選擇訊號及所述反相訊號而連接所述第一位元線與所述週邊電路位元線。
  8. 如請求項7所述的記憶體設備，其中所述反相器、所述源極線選擇開關及所述位元線選擇開關中的每一者包括一或多個N型金屬氧化物半導體電晶體及一或多個P型金屬氧化物半導體電晶體，且 其中所述一或多個N型金屬氧化物半導體電晶體因應於高位準的所述第一行選擇訊號而導通，且因應於低位準的所述第一行選擇訊號而關斷。
  9. 如請求項8所述的記憶體設備，其中所述一或多個P型金屬氧化物半導體電晶體形成於單個n型阱上，且 其中所述單個n型阱與所述主體埠電性連接。
  10. 一種記憶體設備，包括： 控制邏輯電路，被配置成基於寫入命令而產生寫入賦能訊號； 第一記憶體胞元，與第一字元線、第一源極線及第一位元線連接； 第一寫入電路，包括：第一開關，被配置成基於欲儲存於所述第一記憶體胞元中的第一寫入資料而將反平行參考電壓施加至週邊電路源極線；第二開關，被配置成基於所述第一寫入資料而將平行參考電壓施加至週邊電路位元線；以及第三開關，被配置成基於所述寫入賦能訊號而將選自所述反平行參考電壓與所述平行參考電壓之中的高電壓訊號施加至主體埠；以及 第一行多工器電路，包括：源極線選擇開關，被配置成基於第一行選擇訊號而連接所述週邊電路源極線與所述第一源極線；位元線選擇開關，被配置成基於所述第一行選擇訊號而連接所述週邊電路位元線與所述第一位元線；以及所述主體埠， 其中所述主體埠與由所述源極線選擇開關及所述位元線選擇開關中所包括的至少兩個P型金屬氧化物半導體電晶體共享的單個n型阱電性連接。
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