CN108022613B - 非易失性存储器器件及其操作方法 - Google Patents

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Abstract

公开了一种非易失性存储器器件的操作方法，该操作方法包括：将不同数据存储在连接到字线的第一和第二参考单元中，检查所述不同数据是否被异常存储在第一和第二参考单元中，以及当确定所述不同数据被异常存储在第一和第二参考单元中时，交换第一和第二参考单元。

Description

非易失性存储器器件及其操作方法
相关申请的交叉引用
本申请要求2016年11月1日在韩国知识产权局递交的韩国专利申请No.10-2016-0144664的优先权，其全部内容合并在此作为参考。
技术领域
示例性实施例涉及一种非易失性存储器器件及其操作方法，更具体地，涉及包括磁存储器元件的非易失性存储器器件及其操作方法。
背景技术
在高速和/或低功率电子设备中，对其中包括的半导体存储器器件的高速度和低工作电压的需求正在增加。为了满足这种需求，建议将磁存储器元件作为半导体存储器元件。由于磁存储器元件具有高速操作和/或非易失性特性，所以将磁存储器元件作为下一代半导体存储器元件已成为焦点。
通常，磁存储器元件可以包括磁隧道结(MTJ)。MTJ可以包括两种磁材料和介于它们之间的绝缘层。MTJ的电阻值可以随着这两种磁材料的磁化方向而变化。例如，当这两种磁材料的磁化方向彼此相反或反向平行时，MJT可以具有大的电阻值，并且当这两种磁材料的磁化方向彼此平行时MJT可以具有低电阻值。能够通过使用电阻值之间的差来写入数据或读取数据。
发明内容
一些示例性实施例提供具有改进的可靠性的非易失性存储器器件及其操作方法。此外，一些示例性实施例提供了可以减小芯片尺寸的非易失性存储器器件。
根据实施例的一个方面，一种包括存储器单元阵列的非易失性存储器器件的操作方法包括：将不同的数据存储在连接到字线的存储器单元阵列的第一和第二参考单元中，检查所述不同数据是否异常存储在第一和第二参考单元中，并且当确定所述不同数据被异常存储在第一和第二参考单元中时，交换第一和第二参考单元。
根据实施例的另一方面，一种非易失性存储器器件的操作方法包括：执行将第一数据存储在第一参考单元中并且将与第一数据相反的第二数据存储在第二参考单元中的第一存储，所述第一参考单元连接到字线并且所述第二参考单元连接到所述字线；在执行了所述第一存储后确定第一数据和第二数据是否被异常存储在第一参考单元和第二参考单元中；以及当确定第一数据和第二数据被异常存储在第一参考单元和第二参考单元中时，执行将第二数据存储在第一参考单元中并且将第一数据存储在第二参考单元中的第二存储。
根据实施例的另一方面，一种非易失性存储器器件包括连接到第一位线的第一存储器单元、连接到第一参考位线的第一参考单元、连接到第二参考位线的第二参考单元、以及被配置为将第一位线的电压与参考电压进行比较的读出放大器。参考电压是第一参考位线和第二参考位线彼此连接的节点处的电压。所述非易失性存储器器件被配置为执行参考单元设置操作，使得第一数据和与第一数据相反的第二数据被分别写入第一参考单元和第二参考单元。当确定第一数据和第二数据被异常写入第一参考单元和第二参考单元时，第二数据和第一数据被分别写入第一参考单元和第二参考单元。
根据实施例的另一方面，一种非易失性存储器器件包括：包括连接在字线和位线之间的多个存储器单元在内的至少一个存储器单元阵列、包括连接在字线和参考位线之间的第一和第二参考单元在内的至少一个参考单元阵列、连接到位线和参考位线的位线选择电路、以及连接到由位线选择电路选择的所述位线或至少一条参考位线中的一条位线的读出放大器。所述非易失性存储器器件被配置为执行参考单元设置操作，使得第一数据和与第一数据相反的第二数据被分别写入第一参考单元和第二参考单元。当确定存储在第一和第二参考单元中的数据被异常存储时，将第二数据和第一数据分别写入第一和第二参考单元。
根据实施例的另一方面，非易失性存储器器件包括多条字线和位线、以及连接到所述多条字线和位线的多个存储器单元。所述多个存储器单元中的每个包括连接到所述多条位线中的一条位线的可变电阻元件和连接在可变电阻元件与源极线之间的传输门。传输门包括形成在连接到接地电压的阱上的第一绝缘层、形成在第一绝缘层上的n沟道金属氧化物半导体场效应晶体管(n-MOSFET)、形成在所述阱上的第二绝缘层(所述第二绝缘层位于与第一绝缘层相同的层中)、以及形成在第二绝缘层上的p沟道金属氧化物半导体场效应晶体管(p-MOSFET)。
根据实施例的另一方面，存储设备包括至少一个非易失性存储器器件和被配置为控制所述至少一个非易失性存储器器件的存储器控制器。所述至少一个非易失性存储器器件包括多个存储器单元。每个存储器单元包括串联连接在位线和源极线之间的可变电阻元件和传输门。传输门被配置为通过施加到字线的电压而导通。传输门包括形成在连接到接地电压的阱上的第一绝缘层、形成在第一绝缘层上的n沟道金属氧化物半导体(NMOS)晶体管、形成在所述阱上的第二绝缘层、以及形成在第二绝缘层上的p沟道金属氧化物半导体(PMOS)晶体管，并且接地电压被施加到所述阱。
附图说明
通过参考以下附图的以下描述，上述和其他目的和特征将变得显而易见，其中，除非另有说明，否则相似的附图标记在各个附图中指代相似的部件，并且在附图中：
图1是示出了根据示例性实施例的非易失性存储器器件的示图；
图2是示出了根据示例性实施例的图1中的存储器单元的示图；
图3是示出了根据示例性实施例的设置存储器单元的参考值的方法的示图；
图4是示出了根据示例性实施例的读取存储器单元的数据的处理的示图；
图5是示出了根据示例性实施例的用于执行参考单元交换功能的数据路径的示图；
图6是用于描述根据示例性实施例的参考单元设置操作的时序图；
图7是示出了根据示例性实施例的非易失性存储器器件的示图；
图8是示出了根据示例性实施例的非易失性存储器器件的参考单元设置方法的流程图；
图9是示出了根据示例性实施例的存储器单元的示图；
图10是根据示例性实施例的图9中的传输门的截面图；
图11是示出了根据示例性实施例的存储器单元阵列的示图；
图12是示出了图11中示出的存储器单元阵列的操作时序的示图；
图13是示出了根据其他示例性实施例的存储器单元阵列的示图；
图14是示出了根据其他示例性实施例的存储器单元阵列的示图；
图15是示出了根据示例性实施例的存储设备的示图；
图16是示出了根据示例性实施例的移动设备的示图；
图17是示出了根据示例性实施例的计算系统的示图；以及
图18是示出了根据其他示例性实施例的数据服务器系统的框图。
具体实施方式
将参考附图更详细清楚地描述各种示例性实施例，在附图中示出了一些示例性实施例。
应当理解，虽然术语“第一”、“第二”、“第三”等可以在本文用于描述各种元素，但是这些元素不应该受这些术语的限制。除非另有指示，这些术语一般用于将元件彼此区分。因此，在不脱离本公开的教导的情况下，下面在说明书的一个部分中讨论的第一元件可以在本说明书的不同部分中被称为第二元件。此外，在权利要求中可以使用诸如“第一”和“第二”的术语来命名权利要求的元件，即使该特定名称不用于与说明书中的元件相关联的描述。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。应理解，虽然术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件，但是这些元件不应该受这些术语的限制。
图1是示出了根据示例性实施例的非易失性存储器器件的示图。参考图1，非易失性存储器器件100可以包括存储器单元阵列110、地址解码器120、位线选择电路130、写驱动器电路140、读出放大器电路150、数据输入/输出电路160和控制逻辑电路170。
存储器单元阵列110可以包括用于存储数据的多个存储器单元。例如，存储器单元阵列110可以包括如下存储器单元，该存储器单元可以均是电阻型存储器单元(例如相变随机存取存储器(PRAM)单元或电阻RAM(RRAM)单元)、纳米浮栅存储器(NFGM)单元、聚合物RAM(PoRAM)单元、磁RAM(MRAM)单元、铁电RAM(FRAM)单元。特别地，存储器单元阵列110可以包括自旋转移力矩磁阻RAM(STT-MRAM)单元。例如，每个存储器单元可以包括具有磁材料的MTJ单元。为了便于描述，下面假设每个存储器单元是MTJ单元。
存储器单元阵列110可以包括至少一个正常单元阵列112和至少一个参考单元阵列114。
正常单元阵列112可以包括在多条字线WL1至WLm(m为大于或等于2的整数)和多条位线BL1至BLn(n为大于或等于2的整数)的交点处的多个存储器单元。
参考单元阵列114可以包括在字线WL1至WLm与第一参考单元位线Ref_BL1和第二参考单元位线Ref_BL2的交点处的多个参考单元。同时，应当理解，连接到一条字线的参考单元位线的数目不限于“2”。
例如，如图1所示，第一参考单元RC1和第二参考单元RC2可以连接到字线WL1至WLm中的每一条。这里，第一参考单元RC1可以连接到第一参考单元位线Ref_BL1，并且第二参考单元RC2可以连接到第二参考单元位线Ref_BL2。
在一个实施例中，连接到字线WL1至WLm中的每一条的第一参考单元RC1和第二参考单元RC2可以存储不同的数据。例如，第一参考单元RC1可以存储数据“1”(或可以具有高电阻)，并且第二参考单元RC2可以存储数据“0”(或可以具有低电阻)，反之亦然。
特别地，根据实施例，在设置参考单元的处理中，第一参考单元RC1的数据和第二参考单元RC2的数据可彼此交换。例如，可以在参考单元设置操作(例如，第一参考单元设置操作)中执行用于将数据“1”存储在连接到第一参考单元位线Ref_BL1的每个第一参考单元RC1中以及将数据“0”存储在连接到第二参考单元位线Ref_BL2的每个第二参考单元RC2中的写操作。
然而，如图1所示，在执行了第一参考单元设置操作之后，在第一参考单元RC1和连接到特定字线WL4和WLm-1的第二参考单元RC2中可能发生写入失败。例如，数据“0”而不是数据“1”可能被写入字线WL4和WLm-1的第一参考单元RC1中，并且数据“1”而不是数据“0”可能被写入字线WL4和WLm-1的第二参考单元RC2中。在MTJ单元的情况下，如果一个方向的写特性变差，则另一个方向的写特性会变得更好。可以根据上述特性，执行用于将数据“0”存储在与特定字线WL4和WLm-1相连的发生写入失败的第一参考单元RC1中以及用于将数据“1”存储在与所述字线相连的第二参考单元RC2中的写操作。根据实施例，当在第一参考单元设置处理中发生写入失败时，参考单元RC1和RC2的目标数据可以通过第二参考单元设置操作彼此交换。目标数据是指要在第一参考单元设置操作中写入的参考单元RC1和RC2的数据值(例如，“1”或“0”)。
例如，在第一参考单元设置操作中，与字线WL1至WLm连接的第一参考单元RC1可以存储数据“1”，并且与字线WL1至WLm连接的第二参考单元RC2可以存储数据“0”。当发生写入失败时，在第二参考单元设置操作中，与字线WL4和WLm-1连接的第一参考单元RC1可以存储数据“0”，并且与字线WL4和WLm-1连接的第二参考单元RC2可以存储数据“1”。第二参考单元设置操作可以被称为交换操作。
地址解码器120可以将输入地址ADDR解码为行地址和列地址。地址解码器120可以基于行地址来选择多条字线WL1至WLm中的一条字线。此外，地址解码器120可以基于列地址将列选择信号COL_SEL发送到位线选择电路130。
位线选择电路130可以响应于列地址将数据线DL连接到选定的一条或多条位线和参考单元位线Ref_BL。在一个实施例中，地址解码器120可以包括诸如行解码器、列解码器、和地址缓冲器之类的组件。
位线选择电路130可以通过位线BL和/或参考单元位线Ref_BL连接到存储器单元阵列110，并且可以通过数据线DL连接到写驱动器电路140和读出放大器电路150。位线选择电路130可以在控制逻辑电路170的控制下操作。位线选择电路130可以被配置为接收由地址解码器120解码的列选择信号COL_SEL。
此外，位线选择电路130可以基于列选择信号COL_SEL来选择位线BL和/或参考单元位线Ref_BL中的一条或多条位线。例如，在写操作期间，位线选择电路130可以将选定的位线和/或参考单元位线Ref_BL连接到用于与写驱动器电路140连接的数据线DL。在读操作期间，位线选择电路130可以将选定的位线和/或参考单元位线Ref_BL连接到读出放大器电路150。
写驱动器电路140可以在控制逻辑电路170的控制下操作。写驱动器电路140可以被配置为对与由位线选择电路130选择的位线和/或参考单元位线和由地址解码器120选择的字线相连的存储器单元进行编程。写驱动器电路140可以基于来自数据输入/输出电路160的数据产生电流或电压，并且可以将电流或电压输出到选定的位线BL和/或选定的参考单元位线Ref_BL。
读出放大器电路150可以在控制逻辑电路170的控制下操作。读出放大器电路150可以包括多个读出放大器，从与由位线选择电路130选择的位线和/或参考单元位线和由地址解码器120选择的字线相连的存储器单元读取数据。读出放大器可以通过感测流过选定的位线BL和/或选定的参考位线Ref_BL的电流和/或施加到其上的电压来从存储器单元读取数据。读出放大器电路150可以向数据输入/输出电路160输出读取数据。
数据输入/输出电路160可以在控制逻辑电路170的控制下操作。数据输入/输出电路160可以将从非易失性存储器器件100的外部输入的数据发送到写驱动器电路140，并且可以将从读出放大器电路150输入的数据输出到外部。
控制逻辑电路170可以控制非易失性存储器器件100的总体操作。控制逻辑电路170可以响应于从外部发送的命令或控制信号来操作。
根据实施例，非易失性存储器器件100可以在对参考单元进行第一设置时基于参考单元特性来交换数据，从而提高读取可靠性。
图2是示出了根据示例性实施例的存储器器件的示图。参考图2，存储器单元可以是存储器单元和参考单元之一。存储器单元MC可以包括可变电阻元件MTJ和单元晶体管CT。单元晶体管CT的栅极可以连接到字线WL。单元晶体管CT的一个电极(即源极/漏极)可以通过可变电阻元件MTJ连接到位线BL。此外，单元晶体管CT的另一个电极(即源极/漏极)可以连接到源极线SL。
可变电阻元件MTJ可以包括自由层L1、固定层L3和位于它们之间的阻挡层L2。固定层L3的磁化方向可以被固定，并且在某个条件下自由层L1的磁化方向可以与固定层L3的磁化方向相同或相反。为了固定固定层L3的磁化方向，可变电阻元件MTJ还可以包括反铁磁层(未示出)。
在一个实施例中，自由层L1可以包括具有可变磁化方向的材料。可以通过从存储器单元的外部和/或内部提供的电/磁因素来改变自由层L1的磁化方向。自由层L1可以包括含有钴(Co)、铁(Fe)和镍(Ni)中的至少一种的铁磁材料。例如，自由层L1可以包括选自FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe203、FeOFe203、NiOFe203、CuOFe203、MgOFe203、EuO、Y3Fe5012等中的至少一个。
在一个实施例中，阻挡层L2可以具有小于自旋扩散距离的厚度。阻挡层L2可以包括非磁材料。例如，阻挡层L2可以包括选自镁(Mg)、钛(Ti)、铝(A1)、镁-锌(Mg-Zn)氧化物以及钛(Ti)和钒(V)的氮化物中的至少一种。
在一个实施例中，固定层L3可以具有由反铁磁层固定的磁化方向。此外，固定层L3可以包括铁磁材料。例如，固定层L3可以包括选自CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe203、FeOFe203、NiOFe203、CuOFe203、MgOFe203、EuO、Y3Fe5012等中的至少一个。
在一个实施例中，反铁磁层可以包括反铁磁材料。例如，反铁磁层可以包括选自PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO、Cr等中的至少一种。
在对存储器单元MC执行读操作时，可以向字线WL提供逻辑高电压。电池晶体管CT可以响应于字线WL的电压而导通。此外，为了测量可变电阻元件MTJ的电阻值，可以在从位线BL到源极线SL的方向上提供读电流。可变电阻元件MTJ中存储的数据可以基于测量的电阻值来确定。
在一个实施例中，字线WL的延伸方向可以与源极线SL的延伸方向相同。然而，应当理解，字线WL的延伸方向和源极线SL的延伸方向不限于此。
在一个实施例中，字线WL的延伸方向和源极线SL的延伸方向可以彼此垂直。
例如，可变电阻元件MTJ的电阻值可以随自由层L1的磁化方向而变化。当向可变电阻元件MTJ提供读电流时，输出与可变电阻元件MTJ的电阻值相对应的数据电压。由于读电流的强度远小于写电流的强度，所以通常，自由层L1的磁化方向可能不会被读电流改变。
在一个实施例中，在可变电阻元件MTJ中，自由层L1的磁化方向和固定层L3的磁化方向彼此平行地布置。因此，可变电阻元件MTJ具有小的电阻值。在这种情况下，可以例如将数据确定为“0”。在示例性实施例中，可以例如将数据确定为“1”。
在一个实施例中，在可变电阻元件MTJ中，自由层L1的磁化方向和固定层L3的磁化方向彼此反向平行地布置。因此，可变电阻元件MTJ具有大的电阻值。在这种情况下，可以例如将数据确定为“1”。在示例性实施例中，可以例如将数据确定为“0”。
例如，在图2中，一个实施例被示出为通过使用水平磁元件来提供可变电阻元件MTJ的自由层L1和固定层L3。然而，本发明构思的实施例可以不限于此。作为另一示例，可变电阻元件MTJ的自由层L1和固定层L3可以通过使用垂直磁元件来提供。
图3是示出了根据示例性实施例的设置存储器单元的参考电阻值的方法的示图。参考图3，可以在第一电阻值Rp(例如，低电阻状态)和第二电阻值Rap(例如，高电阻状态)之间确定用于确定数据“1”和数据“0”的参考电阻值。这里，第一电阻值Rp是在可变电阻元件MTJ中自由层L1的磁化方向和固定层L3的磁化方向彼此平行时的存储器单元的电阻值，第二电阻值Rap是在可变电阻元件MTJ中自由层L1的磁化方向和固定层L3的磁化方向彼此反向平行时的存储器单元的电阻值。
图4是示出了根据示例性实施例的读取存储器单元MC的数据的处理的示图。参考图4，当相同的读电流IREAD流向连接到位线BL的存储器单元MC和分别连接到参考位线Ref_BL1和Ref_BL2的第一参考单元RC1和第二参考单元RC2时，读出放大器SA可以通过将连接到存储器单元MC的位线BL的电压与参考电压VREF进行比较，来确定存储器单元MC的数据DOUT是“0”还是“1”。这里，参考电压VREF可以是第一参考单元位线Ref_BL1和第二参考单元位线Ref_BL2连接到的节点RND的电压，并且可以通过彼此并联连接的第一电阻值Rp和第二电阻值Rap的分压来确定。
在一个实施例中，在读操作期间，连接到字线WL的单元晶体管RCT1、RCT2和CT可以同时导通。这里，单元晶体管RCT1、RCT2和CT可以共同连接到源极线SL。
如图4所示，如果与不同数据相对应的第一电阻值Rp和第二电阻值Rap被分别设置到第一参考单元RC1和第二参考单元RC2，则可以正常地产生用于确定存储器单元MC的数据的参考电压VREF。
图5是示出了根据示例性实施例的用于执行参考单元交换功能的数据路径的示图。
参考图5，在正常读操作中，参考单元位线Ref_BL可以由平均电路AVG实现，以输出参考电压VREF，使得第一参考单元位线Ref_BL1和第二参考单元位线Ref_BL2彼此连接。在正常读操作中，位线BL和参考单元位线Ref_BL可以连接到读出放大器SA，并且读出放大器SA可以响应于读使能信号REN将比较结果值输出到输出节点DOUT。第一参考单元RC1的参考单元晶体管RCT1可以连接到第一参考源极线Ref_SL1，第二参考单元RC2的参考单元晶体管RCT2可以连接到第二参考源极线Ref _SL2，并且存储器单元MC的单元晶体管CT可以连接到源极线SL。在示例性实施例中，第一参考源极线Ref_SL1和第二参考源极线Ref_SL2以及源极线SL可以共同连接。参考单元晶体管RCT1和RCT2和单元晶体管CT中的每一个的栅极端子可以连接到字线。
此外，在参考单元设置操作中，第一参考单元位线Ref_BL1和第二参考单元位线Ref_BL2可以响应于参考单元通道信号REF_CH连接到读出放大器SA。作为示例，当参考单元通道信号REF_CH是高电平“H”时，第一参考单元位线Ref_BL1可以通过第一选择电路SEL1连接到数据线DL，并且第二参考单元位线Ref_BL2可以通过第二选择电路SEL2连接到参考数据线Ref_DL。作为另一示例，当参考单元通道信号REF_CH是低电平“L”时，第一选择电路可以将位线Ref_BL1连接到数据线DL，并且第二选择电路可以将第二参考单元位线Ref_BL2连接到参考数据线Ref_DL。
在一个实施例中，在参考单元设置操作中，当写使能信号WEN被使能时，第一写驱动器WDRV1和第二写驱动器WDRV2中的每一个可以分别输出基于数据Data和数据的反相DataB而获得的值，并且输出的值可以输入到参考单元RC1和RC2。这里，反相器INV可以输出通过对数据Data反相而获得的数据DataB。
在一个实施例中，与门AND1可以通过对参考单元通道信号REF_CH和读出放大器SA的输出DOUT执行与运算来产生参考单元写入信号REF_WEN。
在一个实施例中，与门AND2可以对第二参考单元使能信号WEN_2nd和参考单元写信号REF_WEN执行与运算，或门OR可以通过对第一参考信号单元写使能信号WEN_1st和与门AND2的输出值执行或运算来产生写使能信号WEN。
在示例性实施例中，参考单元晶体管RCT1和RCT2以及单元晶体管CT中的每一个可以由图9所示的具有p沟道金属氧化物半导体(PMOS)晶体管和n沟道金属氧化物半导体(NMOS)晶体管的传输门TG来实现。在这种情况下，PMOS和NMOS晶体管的每个栅极端子可以由字线使能信号来控制。
如图5所示，根据本发明构思的实施例，非易失性存储器器件100可以包括用于正常读操作和参考单元设置操作的不同数据路径。
图6是用于描述根据示例性实施例的参考单元设置操作的时序图。参考图5和图6，参考单元设置操作可以包括设置参考单元的操作(S10)、检查参考单元的操作(S20)和交换参考单元的操作(S30)。
对于参考单元设置操作，首先，参考单元通道信号REF_CH可以具有高电平。
在参考单元设置操作(S10)中，字线WL具有高电平，第一参考单元写使能信号WEN_1st具有高电平，并且第二参考单元使能信号WEN_2nd具有低电平。
作为示例，高电平的数据可以被输入到第一写驱动器WDRV1。第一写驱动器WDRV1可以响应于写使能信号WEN而输出高电平“H”。第一选择电路SEL1可以通过响应于通道信号REF_CH将第一参考位线Ref_BL1与数据线DL连接，来提供高电平“H”以将第一数据(例如，“H”)存储在第一参考单元RC1中。第二写驱动器WDRV2可以响应于写使能信号WEN而输出低电平“L”。第二选择电路SEL2可以通过响应于通道信号REF_CH将第二参考位线Ref_BL2连接到参考数据线Ref_DL，来提供低电平“L”以将第二数据(例如，“L”)存储在第二参考单元RC2中。
作为另一示例，可以将低电平的数据输入到第一写驱动器WDRV1。第一写驱动器WDRV1可以响应于写使能信号WEN而输出低电平“L”。第一选择电路SEL1可以通过响应于通道信号REF_CH将第一参考位线Ref_BL1连接到数据线DL，来提供低电平“L”以将第二数据(例如，“L”)存储在第一参考单元RC1中。第二写驱动器WDRV2可以响应于写使能信号WEN而输出高电平“H”。第二选择电路SEL2可以通过响应于通道信号REF_CH将第二参考位线Ref_BL2连接到参考数据线Ref_DL，来提供高电平“H”以将第二数据(例如，“H”)存储在第二参考单元RC2中。
在示例性实施例中，参考单元设置操作(S10)可以被称为参考单元的第一存储操作或第一参考单元设置操作。
之后，在参考单元检查操作(S20)中，字线WL可以具有或保持高电平，第一参考单元写使能信号WEN_1st和第二参考单元写使能信号WEN_2nd可以具有低电平，并且读使能信号REN可以具有高电平。因此，当读使能信号REN具有高电平时，可以从读出放大器SA的输出节点DOUT输出在执行第一参考单元设置操作之后存储在参考单元RC1和RC2中的数据。例如，当在第一参考单元设置操作期间，第一参考单元RC1和第二参考单元RC2之间的电平差不足或参考单元RC1和RC2的数据被异常存储时，读出放大器SA可以输出特定数据(例如“H”)。
在示例性实施例中，参考单元检查操作(S20)可以被称为参考单元读操作。
在参考单元读操作中，当从输出节点DOUT输出特定数据(例如“H”)时，处理进行到参考单元交换操作(S30)。在参考单元交换操作(S30)中，字线WL在预定时间期间保持或具有高电平，第一参考单元写使能信号WEN_1st具有低电平，并且第二参考单元写使能信号WEN_2nd具有高电平。这里，第二参考单元写使能信号WEN_2nd可以是参考单元交换使能信号。
作为示例，当在要将高电平的Data存储在第一参考单元RC1的第一参考单元设置操作之后，输出特定数据(例如，高电平“H”)时，可以将低电平的Data输入到第一写驱动器WDRV1。
相反，在参考单元读操作中，当没有输出特定数据(例如，低电平“L”)时，可以不执行参考单元交换操作(S30)。
在示例性实施例中，参考单元交换操作(S30)可以被称为参考单元的第二存储操作或第二参考单元设置操作。
作为示例，可以在非易失性存储器器件100发货之前执行第一参考单元设置操作。然而，本发明构思的实施例可以不限于此。根据实施例，可以在非易失性存储器器件100的初始化操作或操作期间随时执行第一参考单元设置操作。
作为示例，图1所示的非易失性存储器器件100的存储器单元阵列110包括一个正常单元阵列112和一个参考单元阵列114。然而，本发明构思的实施例可以不限于此。例如，存储器单元阵列110可以用多个正常单元阵列和多个参考单元阵列来实现。
图7是示出了根据示例性实施例的非易失性存储器器件100a的示图。参考图7，非易失性存储器器件100a可以包括三个正常单元阵列NCA1、NCA2和NCA3、两个参考单元阵列RCA1和RCA2、开关电路SW和一个对应的读出放大器SA。开关电路SW可以包括图1的位线选择电路130。读出放大器SA可以通过选择连接到三个正常单元阵列NCA1、NCA2和NCA3和两个参考单元阵列RCA1和RCA2的三条数据路径U1、U2和U3中的两条来执行读出操作。作为示例，两个参考单元阵列RCA1和RCA2中的每一个可以连接到第一参考位线Ref_BL1和第二参考位线Ref_BL2或参考位线Ref_BL。
如图7所示，参考单元阵列RCA1和RCA2中的一个可以布置在正常单元阵列NCA1、NCA2和NCA3中的两个正常单元阵列之间。
图8是示出了根据示例性实施例的非易失性存储器器件的参考单元设置方法的流程图。将参考图1至图8描述非易失性存储器器件的参考单元设置方法。
可以执行第一写操作(即，第一参考单元设置操作)，使得数据“1”被写入连接到字线WL的第一参考单元RC1，并且数据“0”被写入连接到字线WL的第二参考单元RC2(S110)。
然后，可以对第一参考单元RC1和第二参考单元RC2执行读出操作(或检查操作)(S120)。可以确定写操作是否失败(S130)。
当第一写操作失败时(是)，第一参考单元RC1和第二参考单元RC2的目标数据可以彼此交换。例如，可以执行第二写操作(即，第二参考单元设置操作)，使得将数据“0”写入第一参考单元RC1，并且将数据“1”写入第二参考单元RC2(S140，交换操作)。尽管图8中未示出，可以在第二写操作之后另外执行感测存储数据的操作。当第一写操作没有失败时(否)，可以完成第一参考单元设置操作，而不进行交换操作。
例如，图2所示的存储器单元具有单元晶体管CT连接到可变电阻元件MTJ的结构。然而，本发明构思的实施例不限于此。根据实施例，存储器单元可以被实现为具有传输门连接到可变电阻元件的结构。
图9是示出了根据其他示例性实施例的存储器单元MCa的示图。参考图9，存储器单元MCa可以包括可变电阻元件MTJ和传输门TG。
如图9所示，可以根据位线BL和源极线SL的偏置条件来确定可变电阻元件MTJ的电阻值。参考图9的左部分“i”，如果将第一写电压VW_AP施加到位线BL，将接地电压VSS施加到源极线SL，并且传输门TG导通，则可变电阻元件MTJ具有第一电阻值Rap。这里，可以通过将电源电压VDD施加到传输门TG的NMOS晶体管的栅极端子并将接地电压VSS施加到传输门TG的PMOS晶体管的栅极端子，将传输门TG导通。例如，NMOS和PMOS晶体管基于对应的字线WL的电压被激活。参考图9的右部分“ii”，如果将接地电压VSS施加到位线BL，将第二写电压VW_P施加到源极线SL，并且传输门TG导通，则可变电阻元件MTJ具有第二电阻值Rp。在一个实施例中，第一写电压VW_AP可以不同于第二写电压VW_P。在一个实施例中，第一写电压VW_AP可以与第二写电压VW_P相同。
在示例性实施例中，包括可变电阻元件MTJ和传输门TG在内的存储器单元MCa可以由图5的第一参考单元RC1和第二参考单元RC2以及单元晶体管CT中的每一个来实现。例如，图5所示的参考单元交换功能可以应用于存储器单元MCa的第一参考单元RC1和第二参考单元RC2。
图10是根据本发明构思的实施例的图9的传输门TG的截面图。参考图10，传输门TG可以具有公共阱(P阱)201和公共阱偏置VSS。在另一示例性实施例中，传输门TG可以具有公共阱(N阱)和公共阱偏置VDD。
形成在P阱201上的第一绝缘层202a、形成在第一绝缘层202a上的N+掺杂区(源极和漏极端子)203和204以及在N+掺杂区203和204之间的沟道205可以构成传输门TG的NMOS晶体管。可以在栅极层213和沟道205之间形成绝缘层211。间隔件215可以覆盖栅极层213和绝缘层211的横向侧面。在一个实施例中，沟道205可以是耗尽型沟道。
形成在P阱201上的第二绝缘层202b、形成在第二绝缘层202b上的P+掺杂区(源极和漏极端子)207和208以及在P+掺杂区207和208之间的沟道209可以构成传输门TG的PMOS晶体管。可以在栅极层214和沟道209之间形成绝缘层212。间隔件216可以覆盖栅极层214和绝缘层212的横向侧面。这里，第二绝缘层202b可以布置在与第一绝缘层202a相同的层中。作为示例，第一绝缘层202a的材料可以与第二绝缘层202b的材料相同。作为另一示例，第一绝缘层202a的竖直高度可以与第二绝缘层202b的竖直高度相同。在一个实施例中，沟道209可以是耗尽型沟道。
在一个实施例中，NMOS晶体管的N+区域203和PMOS晶体管的P+区域208可以彼此电连接。此外，NMOS晶体管的N+区域204和PMOS晶体管的P+区域207可以彼此电连接。例如，NMOS晶体管的源极和漏极端子以及PMOS晶体管的源极和漏极端子可以电连接在一起。
在一个实施例中，NMOS和PMOS晶体管可以是耗尽型晶体管。例如，传输门TG可以通过完全耗尽的绝缘体上硅(FDSOI)工艺来实现。这里，FDSOI是指在硅晶片上形成超薄绝缘氧化物的结构上形成晶体管电极的技术。
图11是示出了根据示例性实施例的存储器单元阵列210的示图。参考图11，存储器单元阵列210可以包括字线驱动器DRV和用于写入来驱动传输门的字线驱动器wDRV。
在一个实施例中，字线驱动器DRV可以分别响应于对应的字线使能信号WL_EN<1>、WL_EN<2>、...、WL_EN<Y>而被激活。这里，Y可以是大于1的自然数。例如，当第一字线使能信号WL_EN<1>被激活时，第一字线驱动器DRV可以被激活(例如，“H”)。
在一个实施例中，用于写入的字线驱动器wDRV可以分别响应于对应字线使能信号WL_EN<1>、WL_EN<2>、…、WL_EN<Y>和写使能信号WEN而被激活。例如，用于写入的字线驱动器wDRV可以仅在写操作中被激活。例如，当第一字线使能信号WL_EN<1>和写使能信号WEN被激活时，第一字线驱动器wDRV可以被激活。
在一个实施例中，相应的传输门可以连接在字线WL<1>、WL<2>、…、WL<Y>和字线wWL<1>、wWL<2>、…、wWL<Y>之间。
在一个实施例中，分别连接到与第一字线WL<1>相连的第一组传输门的位线BL<1>至BL<X>可以与分别连接到与第二字线WL<2>相连的第二组传输门的位线BL<1>至BL<X>相同。这里，X可以是大于1的自然数。
在一个实施例中，分别连接到第一组传输门的源极线SL<1>至SL<X>可以与分别连接到第二组传输门的源极线SL<1>至SL<X>相同。
在每个传输门中，NMOS晶体管的栅极端子可以连接到对应的字线驱动器DRV，PMOS晶体管的栅极端子可以连接到对应的用于写入的字线驱动器wDRV。例如，在每个传输门中，PMOS晶体管的栅极端子可以连接到字线，在该字线上提供有用于写入的对应字线驱动器wDRV的输出。
在示例性实施例中，在读操作中，对应的传输门TG的NMOS晶体管可以导通，并且在写操作中，对应的传输门TG的NMOS晶体管和PMOS晶体管可以导通。
在一个实施例中，接地电压VSS可以被施加到传输门的阱。
图12是示出了图11中示出的存储器单元阵列210的操作时序的示图。在写操作期间，写使能信号WEN具有高电平，选定的字线(例如，WL<I>)具有高电平，与选定的用于写入的字线驱动器wDRV相连的选定的字线(例如，wWL<I>)具有低电平。例如，在每个传输门TG中，在写操作期间，NMOS晶体管和PMOS晶体管可以导通。这里，I可以是大于1的自然数。
在读操作期间，选定的字线(例如，WL<I>)具有高电平，与选定的用于写入的字线驱动器wDRV相连的选定的字线(例如，wWL<I>)具有高电平。例如，在每个传输门TG中，在读操作期间，NMOS晶体管可以导通并且PMOS晶体管可以断开。
图13是示出了根据其他示例性实施例的存储器单元阵列210a的示图。参考图13，存储器单元阵列210a可以包括共享连接到用于写入的字线驱动器wDRV的字线的传输门(或传输门单元)。
在一个实施例中，连接到字线的第一字线WL<1>的第一组传输门和连接到第二字线WL<2>的第二组传输门可以共享第一字线wWL<1>。例如，当第一字线使能信WL_EN<1>和第二字线使能信号WL_EN<2>中的至少一个被激活并且写使能信号WEN被激活时，第一字线驱动器wDRV可以被激活。
在一个实施例中，分别与第一组传输门相对应的第一组位线BL1<1>至BL1<X>可以不同于分别与第二组传输门相对应的第二组位线BL2<1>至BL2<X>。例如，第一位线BL1<1>可以通过对应的MTJ连接到奇数编号的传输门(即，1、3、5、...等)，并且第二位线BL2<1>可以通过对应的MTJ连接到偶数编号的传输门(即，2、4、6、...等)。
在一个实施例中，分别与第一组传输门相对应的源极线SL<1>至SL<X>可以与分别与第二组传输门相对应的源极线SL<1>至SL<X>相同。
例如，图13所示的存储器单元阵列210a包括共享连接到用于写入的字线驱动器wDRV并连接到共享源极线的字线的第一和第二组传输门。然而，本发明构思的实施例可以不限于此。第一和第二组传输门可以被实现为连接到分离的源极线。
图14是示出了根据其他示例性实施例的存储器单元阵列210b的示图。参考图14，存储器单元阵列210b可以包括共享连接到用于写入的字线驱动器wDRV并连接到分离的源极线的字线的传输门(或传输门单元)。
在一个实施例中，分别与第一组传输门相对应的位线BL<1>至BL<X>可以与分别与第二组传输门相对应的位线BL<1>至BL<X>相同。
在一个实施例中，分别与第一组传输门相对应的第一组源极线SL1<1>至SL1<X>可以不同于分别与第二组传输门相对应的第二组源极线SL2<1>至SL2<X>。例如，第一源极线SL1<1>可以连接到奇数编号的传输门(即，1、3、5、...等)，并且第二源极线SL2<1>可以连接到偶数编号的传输门(即，2、4、6、...等)。
图15是示出了根据示例性实施例的存储没备的示图。参考图15，存储设备10可以包括至少一个非易失性存储器器件(例如，MRAM)100和控制非易失性存储器器件100的存储器控制器200。非易失性存储器器件MRAM包括多个MRAM。
非易失性存储器100可以用参考图1至图14描述的相同配置或方法来实现。在一个实施例中，非易失性存储器器件100可以通过双数据速率(DDR)接口与存储器控制器200进行通信。
图16是示出了根据示例性实施例的移动设备20的示图。参考图16，移动设备20可以包括处理器(AP/ModAP)21、缓冲存储器22、显示/触摸模块23和存储设备24。
处理器21可以被实现为控制移动设备20的整体操作和与外部设备的有线/无线通信。例如，处理器21可以是应用处理器(AP)、集成调制解调器应用处理器(ModAP)等。
处理器21可以包括认证代理、可信执行环境(TEE)和安全芯片。安全芯片可以由软件和/或防篡改硬件实现，可以提供高级安全性，并且可以与处理器21的可信执行环境(TEE)相结合地操作。例如，安全芯片可以在TEE中执行加密或解密操作、MAC密钥产生/验证等。安全芯片可以包括Native操作系统(OS)、作为内部数据存储器的安全存储设备、控制访问安全芯片的权限的访问控制块、执行所有权管理、密钥管理、数字签名、加密/解密等的安全功能块、以及更新安全芯片的固件的固件更新块。例如，安全芯片可以是通用IC卡(UICC)(例如，USIM、CSIM和ISIM)、订户标识模块(SIM)卡、嵌入式安全元件(eSE)、microSD、标贴等。
缓冲存储器22可以被实现为临时存储移动设备20的处理操作所需的数据。在一个实施例中，缓冲存储器22可以用DRAM、SDRAM、MRAM等来实现。缓冲存储器22可以包括未加密数据区域和加密数据区域。这里，加密数据区域可以存储由安全芯片加密的数据。
显示/触摸模块23可以被实现为显示由处理器21处理的数据或者从触摸面板接收数据。
存储设备24可以被实现为存储用户的数据。存储设备24可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪速存储器(UFS)等。存储设备24可以包括参考图1至图15所述的非易失性存储器器件。
存储设备24可以包括至少一个非易失性存储器器件。非易失性存储器器件可以是NAND闪存、竖直NAND闪存(VNAND)、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。
此外，非易失性存储器可以被实现为具有三维(3D)阵列结构。在本发明构思的实施例中，提供了一种三维3D存储器阵列。3D存储器阵列在存储器单元阵列的一个或多个物理层级中单片地形成，所述存储器单元阵列具有布置于硅衬底上方的有源区以及与那些存储器单元的操作相关联的电路，不论这种相关联的电路是否在所述衬底上方或内部。这种相关联的电路在所述衬底上方或其内部。术语“单片(monolithic)”意指阵列的每一层级的层直接沉积在阵列的每一下层级的层上。
在本发明构思的实施例中，该3D存储器阵列包括竖直取向的竖直NAND串，使得至少一个存储器单元位于另一存储器单元之上。至少一个存储器单元可以包括电荷陷阱层。每个竖直NAND串可以包括位于存储器单元之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元相同的结构，并且可以与存储器单元一体地形成。
三维存储器阵列由多个层级形成，并且具有在层级之间共享的字线或位线。以下专利文献(其通过引用并入本文)描述了用于三维存储器阵列的合适配置，其中由三星电子株式会社申请的三维存储器阵列被配置为具有在层级之间共享的字线和/或位线的多个层级：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。根据本发明构思的示例性实施例的非易失性存储器可以适用于将绝缘层用作电荷存储层的电荷陷阱闪存(CTF)以及将导电浮栅用作电荷存储层的闪存设备。
根据示例性实施例，移动设备20可以通过减小芯片尺寸或提高读取性能的可靠性来提高整体性能。
图17是示出了根据示例性实施例的计算系统30的示图。参考图17，计算系统30可以包括中央处理单元(或处理器)31、存储器模块(DIMM)32和非易失性存储器(NVM)33。
非易失性存储器33可以基于DDR-T接口输入和输出数据。在这种情况下，存储器模块32可以被实现为执行非易失性存储器33的高速缓存功能。在一个实施例中，非易失性存储器33可以是3D-Xpoint存储器。非易失性存储器33可以用参考图1至图15所述的非易失性存储器器件来实现。
图18是示出了根据示例性实施例的数据服务器系统40的框图。参考图18，数据服务器系统40可以包括关系数据库管理系统(RDBMS)41、高速缓存服务器42和应用服务器43。
高速缓存服务器42可以被实现为响应于来自关系数据库管理系统41的无效通知，维护和删除不同的密钥和值对。相关数据库管理系统41、高速缓存服务器42和应用服务器43中的至少一个可以用参考图1至图15所述的非易失性存储器器件来实现。
根据示例性实施例，非易失性存储器器件可以在设置参考单元时基于参考单元特性来交换目标数据，从而提高读取可靠性。
此外，根据示例性实施例，非易失性存储器器件可以包括具有通过使用完全耗尽的绝缘体上硅(FDSOI)工艺所实现的传输门的存储器单元，从而显著减小了芯片尺寸。
前述是对示例性实施例的说明，不应被解释为对其的限制。尽管描述了一些示例性实施例，然而本领域技术人员将容易理解，在不实质上脱离本公开的新颖教义和优点的前提下，可以在示例性实施例中进行多种修改。因此，所有这种修改旨在包括在如在权利要求中限定的本公开的范围内。

Claims (17)

1.一种非易失性存储器器件的操作方法，所述方法包括：
执行将第一数据存储在第一参考单元中并且将与第一数据相反的第二数据存储在第二参考单元中的第一存储，所述第一参考单元连接到字线和第一参考位线并且所述第二参考单元连接到所述字线和第二参考位线；
在执行了所述第一存储之后将第一参考位线的电压与第二参考位线的电压进行比较，以确定第一数据和第二数据中的至少一个是否被异常存储在第一参考单元和第二参考单元中；以及
当确定第一数据和第二数据中的至少一个被异常存储在第一参考单元和第二参考单元中时，执行将第二数据存储在第一参考单元中并且将第一数据存储在第二参考单元中的第二存储。
2.根据权利要求1所述的方法，其中第一参考单元和第二参考单元中的每一个是磁随机存取存储器MRAM单元。
3.根据权利要求2所述的方法，其中所述MRAM单元包括磁隧道结元件，所述磁隧道结元件连接到n沟道金属氧化物半导体NMOS晶体管或使得NMOS晶体管和p沟道金属氧化物半导体PMOS晶体管彼此连接的传输门。
4.根据权利要求1所述的方法，其中，响应于写使能信号执行所述第一存储。
5.根据权利要求1所述的方法，还包括：
将数据存储在与所述字线连接的存储器单元中；以及
对所述存储器单元执行正常读操作。
6.根据权利要求5所述的方法，其中执行所述正常读操作包括：
将所述第一参考位线和所述第二参考位线相连；以及
将所连接的第一参考位线和第二参考位线的电压与连接到所述存储器单元的位线的电压进行比较。
7.一种包括存储器单元阵列的非易失性存储器器件的操作方法，所述方法包括：
执行将第一数据比特存储在存储器单元阵列的第一参考单元和将具有与第一数据比特相反的逻辑值的第二数据比特存储在存储器单元阵列的第二参考单元中的第一存储，所述第一参考单元连接到字线和第一参考位线并且所述第二参考单元连接到所述字线和第二参考位线；
将第一参考位线的电压与第二参考位线的电压进行比较，以确定第一数据比特和第二数据比特中的至少一个是否被异常存储在第一参考单元和第二参考单元中；以及
当确定所述第一数据比特和所述第二数据比特中的至少一个被异常存储在第一参考单元和第二参考单元中时，执行将第二数据比特存储在第一参考单元中并且将第一数据比特存储在第二参考单元中的第二存储，
其中，所述第一存储包括：
通过第一写驱动器将与第一数据比特相对应的第一电压施加到数据线，并且通过第一选择电路将所述数据线连接到第一参考位线；以及
通过第二写驱动器将与第二数据比特相对应的第二电压施加到参考数据线，并且通过第二选择电路将所述参考数据线连接到第二参考位线，并且
其中，所述第二存储包括：
通过第一写驱动器将所述第二电压施加到所述数据线，并且通过第一选择电路将所述数据线连接到第一参考位线；以及
通过第二写驱动器将所述第一电压施加到参考数据线，并且通过第二选择电路将所述参考数据线连接到第二参考位线。
8.根据权利要求7所述的方法，其中第一参考单元和第二参考单元中的每一个是磁随机存取存储器MRAM单元。
9.根据权利要求8所述的方法，其中所述第一存储包括：分别在第一参考单元中存储数据“1”和在第二参考单元中存储数据“0”，以及
其中所述第二存储包括：分别在第一参考单元中存储数据“0”和在第二参考单元中存储数据“1”。
10.根据权利要求7所述的方法，还包括：
对所述存储器单元阵列的存储器单元执行正常读操作，
其中用于所述第一存储和所述第二存储的数据路径不同于用于正常读操作的数据路径。
11.根据权利要求7所述的方法，还包括：
将数据比特存储在与所述字线连接的存储器单元中；以及
对所述存储器单元执行正常读操作，
其中执行正常读操作包括：
将第一参考位线和第二参考位线相连；以及
将所连接的第一参考位线和第二参考位线的电压与连接到所述存储器单元的位线的电压进行比较。
12.一种非易失性存储器器件，包括：
连接到第一位线的第一存储器单元；
连接到第一参考位线的第一参考单元；
连接到第二参考位线的第二参考单元；以及
读出放大器，被配置为将第一位线的电压与参考电压进行比较，其中所述参考电压是第一参考位线和第二参考位线彼此连接的节点处的电压，
其中在参考单元设置操作期间，所述非易失性存储器器件被配置为将第一数据和具有与第一数据相反的逻辑值的第二数据分别写入第一参考单元和第二参考单元中，将第一参考位线的电压与第二参考位线的电压进行比较，以确定第一数据和第二数据中的至少一个是否被异常写入第一参考单元和第二参考单元中，并且当确定第一数据和第二数据中的至少一个被异常写入第一参考单元和第二参考单元中时，所述非易失性存储器器件被配置为将第二数据和第一数据分别写入第一参考单元和第二参考单元中。
13.根据权利要求12所述的非易失性存储器器件，其中第一存储器单元以及第一参考单元和第二参考单元中的每一个包括：
可变电阻元件，其一端连接到对应的位线；以及
选择晶体管，连接到可变电阻元件的另一端和对应的源极线。
14.根据权利要求13所述的非易失性存储器器件，其中连接到第一存储器单元以及第一参考单元和第二参考单元的源极线彼此连接。
15.根据权利要求12所述的非易失性存储器器件，还包括：
第一选择电路，被配置为响应于参考单元通道信号将数据线连接到第一参考位线；
第二选择电路，被配置为响应于所述参考单元通道信号将参考数据线连接到第二参考位线；
第一写驱动器，被配置为响应于写使能信号将与数据相对应的电压施加到所述数据线；以及
第二写驱动器，被配置为响应于上述写使能信号，将与所述数据的反相版本相对应的电压施加到所述参考数据线。
16.根据权利要求15所述的非易失性存储器器件，其中所述写使能信号是通过对第一写使能信号和输出信号执行或运算而产生的，
其中所述输出信号是通过对第二写使能信号和参考写使能信号执行与运算而产生的，以及
其中所述参考写使能信号是通过对所述读出放大器的输出值和所述参考单元通道信号执行与运算而产生的。
17.根据权利要求16所述的非易失性存储器器件，其中所述读出放大器响应于读使能信号，将所述数据线的电压与所述参考数据线的电压进行比较。
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