TW201513300A - 基於矽晶絕緣體技術之多臨界電路 - Google Patents

基於矽晶絕緣體技術之多臨界電路 Download PDF

Info

Publication number
TW201513300A
TW201513300A TW103131928A TW103131928A TW201513300A TW 201513300 A TW201513300 A TW 201513300A TW 103131928 A TW103131928 A TW 103131928A TW 103131928 A TW103131928 A TW 103131928A TW 201513300 A TW201513300 A TW 201513300A
Authority
TW
Taiwan
Prior art keywords
pfet
threshold voltage
nfet
transistors
transistor
Prior art date
Application number
TW103131928A
Other languages
English (en)
Inventor
Gajendra Prasad Singh
Roger Carpenter
Original Assignee
Wave Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wave Semiconductor Inc filed Critical Wave Semiconductor Inc
Publication of TW201513300A publication Critical patent/TW201513300A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

揭露了基於矽晶絕緣體(SOI,silicon on insulator)技術之多臨界電壓電路，該電路利用SOI FET中的絕緣體下面的N阱和/或P阱。使FET下面的阱偏壓以影響該FET之臨界電壓。PFET和NFET共用公共的埋入式P阱或N阱。可以按照矽晶絕緣體(SOI)技術使用多個臨界電壓FET製造各種類型之邏輯。實施方式提供了包括低洩漏電晶體和高速電晶體兩者的有利特性之電路。

Description

基於矽晶絕緣體技術之多臨界電路
本申請總體上涉及邏輯電路，並且更具體地涉及與多臨界電路結合之矽晶絕緣體(SOI,silicon on insulator)技術，該多臨界電路包括針對該電路內的電晶體之臨界電壓。
本申請要求以下美國臨時專利申請案之優先權：2013年9月17日提交之序號61/879,058“使用矽晶絕緣體技術之多臨界電路(Multi-Threshold Circuitry Using Silicon-On-Insulator Technology)”、2013年10月22日提交之序號61/894,390“具有多臨界電路之矽晶絕緣體技術(Silicon-On-Insulator Technology with Multi-Threshold Circuitry)”、和2014年1月25日提交的序號61/931,586“基於矽晶絕緣體技術之多臨界電路(Multi-Threshold Circuitry Based On Silicon-On-Insulator Technology)”。上述申請案各自在可允許之許可權內各自以其全文藉由引用結合在此。
製造先進的高速積體電路需要能夠支持包括幾千萬或幾億主動裝置的系統之先進技術。此類技術支持不斷增長之系統性能、特徵集和系統能力的市場需求。矽晶絕緣體(SOI)係這樣的一能夠實現先進積體電路之特徵和速度要求之技術。SOI提供減少的寄生電路活動和不想要的電連接，從而在減小 電容和增大裝置速度方面提供益處。SOI與傳統的體矽技術相比還能夠顯著地改善功耗。
場效應電晶體(FET,field effect transistor)裝置一直用於實現邏輯電路和記憶體裝置。在FET中，電流沿著稱為通道之半導體通路流動。在該通道的一端，存在稱為源極之電極。在該通道的另一端，存在稱為汲極的電極。該源極/汲極區可以摻雜或者N型或者P型摻雜物；該等FET裝置被設計成使得載子為電子(NFET)或者是電洞(PFET)。該等FET裝置充當受施加至閘極的電壓控制的開關。當適當地設置施加至閘極之電壓時，電流可以輕易地在FET裝置的源極和汲極之間流動；FET裝置實際上是閉合的開關。相反地，當施加至閘極之電壓被設置在不同的位準時，電流不能輕易地在源極和汲極之間流動，並且FET裝置充當斷開的開關。
可以將場效應電晶體分類為平面場效應電晶體和3D(豎直)場效應電晶體。在平面場效應電晶體情況下，將通道區形成為平行於基底表面，該基底表面可以包含多個電子半導體部件之主動區。這樣一種類型的3D場效應電晶體係鰭式場效應電晶體(finFET,fin-type field effect transistor)，在這種情況下，連接源極和汲極之通道係垂直地延伸出基極基底之薄鰭狀結構。
在現代電子設計中，要考慮許多包含設計折衷之因素。該等因素包括運行過程中之功耗、待機(或睡眠)模式過程中之功耗和裝置性能(包括切換速度)。另外，電路密度變得對可攜式電子設備越來越重要。因此，在給定區域內安裝更多的電晶體的能力係現代積體電路的另一期望特徵。通常，該等因素中的至少一部分包含折衷；例如，改善一區域內之性能(例如，裝置速度)以另一區域之性能(例如，功耗)為代價，致使積體電路設計越來越有挑 戰性。
本揭露提供了一種用於藉由在電路中實現各種臨界電壓(Vth)電晶體來改善矽晶絕緣體(SOI)電路的性能之方法。藉由根據SOI技術(一在絕緣體下面包括阱之技術)安排多個電晶體來形成邏輯閘來創建電路。將電壓偏壓施加至埋入式阱以影響邏輯閘中的一個或多個電晶體的Vth，從而使得該等閘包括一個或多個更高臨界電壓電晶體和一個或多個更低臨界電壓電晶體。該等邏輯閘可以具有各種類型，包括布林邏輯、零協定邏輯(NCL)、和其他包括更高臨界電壓電晶體和更低臨界電壓電晶體的類型。在實施方式中，該多個電晶體包括一個或多個三維電晶體。在實施方式中，該一個或多個三維電晶體包括鰭式場效應電晶體(鰭式FET)。
揭露了一種用於數位求值之裝置，包括：多個電晶體，以形成邏輯閘，其中，根據矽晶絕緣體(SOI)半導體技術形成該多個電晶體，其中：該多個電晶體包括多個PFET；該多個電晶體包括多個NFET；來自該多個PFET的第一PFET和來自該多個NFET的第一NFET按照該矽晶絕緣體半導體技術共用絕緣體下面的第一埋入式阱；來自該多個PFET的第二PFET和來自該多個NFET的第二NFET按照該矽晶絕緣體半導體技術共用絕緣體下面的第二埋入式阱；以及使該第一埋入式阱偏壓之第一連接，和使該第二埋入式阱偏壓之第二連接。該邏輯閘可以實現布林邏輯運算。在某些實施方式中，該邏輯閘係時鐘布林邏輯電路的一部分。
各實施方式之各種特徵、方面和優點將從以下進一步說明中變得更明顯。
100‧‧‧電晶體
102‧‧‧電晶體
110‧‧‧P阱
112‧‧‧絕緣體
114‧‧‧觸點
116‧‧‧絕緣體
118‧‧‧源極
120‧‧‧閘極
122‧‧‧區
124‧‧‧汲極
126‧‧‧絕緣體
128‧‧‧絕緣層
130‧‧‧P型接地平面(GPP)
132‧‧‧薄介電層
150‧‧‧N阱
152‧‧‧絕緣體
154‧‧‧觸點
156‧‧‧絕緣體
158‧‧‧源極
160‧‧‧閘極
162‧‧‧區
164‧‧‧汲極
166‧‧‧絕緣體
168‧‧‧絕緣層
170‧‧‧N型接地平面(GPN)
172‧‧‧薄介電層
200‧‧‧電晶體
202‧‧‧電晶體
210‧‧‧N阱
212‧‧‧絕緣體
214‧‧‧觸點
216‧‧‧絕緣體
218‧‧‧源極
220‧‧‧閘極
222‧‧‧區
224‧‧‧汲極
226‧‧‧絕緣體
228‧‧‧絕緣體
230‧‧‧N型接地平面(GPN)
232‧‧‧介電層
250‧‧‧P阱
252‧‧‧絕緣體
254‧‧‧觸點
256‧‧‧絕緣體
258‧‧‧源極
260‧‧‧閘極
262‧‧‧區
264‧‧‧汲極
266‧‧‧絕緣體
268‧‧‧絕緣體
270‧‧‧P型接地平面(GPP)
272‧‧‧介電層
300‧‧‧截面
301‧‧‧PFET電晶體
303‧‧‧NFET電晶體
310‧‧‧P阱
312‧‧‧P型接地平面(GPP)層
314‧‧‧絕緣體
316‧‧‧絕緣體
318‧‧‧汲極
320‧‧‧閘極
322‧‧‧區
324‧‧‧薄介電層
326‧‧‧源極
328‧‧‧絕緣體
330‧‧‧觸點
332‧‧‧絕緣體
334‧‧‧源極
336‧‧‧閘極
338‧‧‧區
340‧‧‧薄介電層
342‧‧‧源極
344‧‧‧絕緣體
346‧‧‧絕緣體
348‧‧‧P型接地平面(GPP)層
400‧‧‧截面
401‧‧‧NFET電晶體
403‧‧‧PFET電晶體
410‧‧‧N阱
412‧‧‧N型接地平面層
414‧‧‧絕緣體
416‧‧‧絕緣體
418‧‧‧汲極
420‧‧‧閘極
422‧‧‧區
424‧‧‧薄介電層
426‧‧‧源極
428‧‧‧絕緣體
430‧‧‧觸點
432‧‧‧絕緣體
434‧‧‧源極
436‧‧‧閘極
438‧‧‧區
440‧‧‧薄介電層
442‧‧‧汲極
444‧‧‧絕緣體
446‧‧‧絕緣體
448‧‧‧N型接地平面層
500‧‧‧電路
510‧‧‧閃爍訊號
512‧‧‧喚醒訊號
520‧‧‧節點
524‧‧‧節點
530‧‧‧存儲元件
532‧‧‧反向器
540‧‧‧PFET
542‧‧‧NFET
544‧‧‧NFET
546‧‧‧NFET
548‧‧‧PFET
550‧‧‧PFET
552‧‧‧NFET
560‧‧‧輸出訊號
600‧‧‧電路
610‧‧‧閃爍訊號
612‧‧‧喚醒訊號
620‧‧‧節點
622‧‧‧虛擬VDD軌訊號
624‧‧‧節點
630‧‧‧存儲元件
632‧‧‧反向器
640‧‧‧PFET
642‧‧‧NFET電晶體
644‧‧‧NFET電晶體
646‧‧‧NFET電晶體
648‧‧‧NFET電晶體
650‧‧‧電晶體
652‧‧‧PFET
654‧‧‧PFET
656‧‧‧NFET
660‧‧‧輸出
700‧‧‧電路
710‧‧‧輸入訊號
712‧‧‧輸入訊號
714‧‧‧下拉致能訊號
716‧‧‧上拉致能訊號
730‧‧‧PFET
732‧‧‧PFET
734‧‧‧NFET
736‧‧‧NFET
740‧‧‧上拉PFET
742‧‧‧NFET
750‧‧‧輸出
760‧‧‧節點
762‧‧‧節點
800‧‧‧用於多臨界邏輯實現方式之流程
810~860‧‧‧步驟
900‧‧‧用於多臨界NCL邏輯之流程
910~960‧‧‧步驟
1000‧‧‧系統
1010‧‧‧處理器
1012‧‧‧記憶體
1014‧‧‧顯示器
1020‧‧‧HDL設計
1030‧‧‧庫
1040‧‧‧邏輯實現器
A‧‧‧第一訊號
B‧‧‧第二訊號
參照以下附圖可以理解以下對某些實施方式之詳細說明，在附圖中：第1圖示出了示例SOI NFET電晶體截面。
第2圖示出了示例SOI PFET電晶體截面。
第3圖示出了P阱中之示例PFET和NFET。
第4圖示出了N阱中之示例NFET和PFET。
第5圖係具有多個臨界電壓之示例電路。
第6圖示出了示例M-of-N NCL電路。
第7圖示出了包括具有不同臨界電壓的電晶體之示例布林電路。
第8圖示出了用於多臨界邏輯實現方式之流程。
第9圖示出了用於多臨界NCL邏輯之流程。
第10圖係邏輯實現方式之系統圖。
電子系統之性能依賴於組成電子系統中的邏輯閘和其他電路的各種電晶體快速切換之能力。電晶體之切換速度(也稱為過渡速度)直接取決於電晶體之臨界電壓(Vth)。但低臨界電壓電晶體(雖然它們快速地開關)具有更高洩露電流，從而導致更大整體電路功耗。
當前所揭露的是藉由實現偏壓連接將偏壓施加至矽晶絕緣體裝置下面的絕緣材料下的阱之方法和系統。該等偏壓被設計成影響邏輯閘的臨界電壓並允許邏輯閘包括更高臨界電壓電晶體和更低臨界電壓電晶體。該等更高臨界電壓電晶體可以用於限制電路功耗，而該等更低臨界電壓電晶體可以用於 高速邏輯求值。由於SOI電路中所發現的絕緣襯層，NFET和PFET可以共用同一阱。在某些情況下，此阱係N阱，而在其他情況下此阱係P阱。在各種可能類型的邏輯閘當中，可以從多個電晶體形成布林邏輯、零協定邏輯(NCL,null convention logic)和其他邏輯閘，該等電晶體包括更高臨界電壓電晶體和更低臨界電壓電晶體。
第1圖示出了示例SOI NFET電晶體截面。應當注意的是，有時NFET裝置被稱為N型金屬氧化物半導體邏輯(NMOS,N-type metal oxide semiconductor logic)。電晶體100截面示出了在NFET和絕緣層128下面具有P阱110之NFET電晶體，而電晶體102截面示出了在NFET和絕緣層168下面具有N阱150之NFET電晶體。在本揭露內，術語「阱」可以用於N阱或者P阱。藉由摻雜半導體基底的區形成該阱，其中，實施方式將矽晶片特徵化為基底。在N阱情況下，半導體基底摻雜有N型摻雜物，如含砷的或含磷的。在P阱情況下，半導體基底摻雜P型摻雜物，如硼。在實施方式中，絕緣層下面的阱包括用於NFET和PFET的公共阱，而在其他實施方式中，可以存在一個或多個分開的N阱或P阱。該圖標注了典型NFET裝置的許多部件。例如，每個電晶體具有源極，如源極118和源極158；汲極，如汲極124和汲極164；和閘極，如閘極120和閘極160。在所示的圖中，該等源極和汲極係重摻雜的，用N+表示。在某些情況下，該等源極和汲極對稱，意味著在不改變物理設計參數的情況下所展示的截面中所見的源極和汲極可以顛倒。除了圖中所展示之設置之外，其他的電晶體結構也是可能的。
在第1圖中，閘極120下面的區122和閘極160下面的區162為完全空乏(FD,fully depleted)型。區122和區162充當在其中可以形成通道 的區域，從而分別允許源極118到汲極124、以及源極158到汲極164的連接。薄介電層將閘極120和160與區122和162電性地隔離，薄介電層132將閘極120與區122分開，並且另一薄介電層172將閘極160與區162分開。在某些實施方式中，介電層132和172由高介電常數之介電材料(如二氧化鉿)構成。絕緣體112、116、126、152、156和166用於將鄰近的電晶體彼此分開。該等絕緣體可以由氧化物(如氧化矽)構成，並且可以被稱為淺溝槽隔離(STI,shallow trench isolation)區。絕緣體112、116、126、152、156和166將示例NFET裝置與任何鄰近裝置分開，不管相鄰的電晶體是NFET裝置還是PFET裝置。將附加的絕緣體128和168埋在主動電晶體裝置區下面。該等埋入式氧化物(BOX,buried oxide)層將電晶體與電晶體下面之層隔離。
繼續該示例，所示的電晶體按照矽晶絕緣體半導體技術在絕緣層下面具有阱。在電晶體100下面存在P阱110，並且在其他電晶體102下面存在N阱150。在電晶體102截面和電晶體100截面的情況下，每個絕緣體下面之阱可以被稱為翻轉阱(flip well)(被安置在埋入式絕緣體128和168下面之阱)。藉由觸點114和154分別與電晶體100之P阱和電晶體102之N阱進行連接。電晶體100或其他電晶體102的絕緣體下面的阱之偏壓的連接的進行方式可以為使得該多個電晶體中的一個或多個電晶體之臨界電壓受影響，以便邏輯閘包括更高臨界電壓電晶體和更低臨界電壓電晶體。重摻雜該等觸點以減小主體觸點和阱之間的電阻。觸點114摻雜至P+以提供與P阱110之低電阻接觸，並且觸點154摻雜至N+以提供與N阱150的低電阻接觸。在對應的阱和埋入式氧化物層之間，存在所謂的接地平面(GP,ground plane)層。在電晶體100情況下，接地平面係P型(GPP)130，並且在電晶體102的情況下，接地平面係N 型(GPN)170。該等接地平面(GPP或GPN)可以與其對應的阱具有相同的摻雜濃度或者可以具有低電阻，其摻雜濃度比典型阱高。該等接地平面可以藉由透過觸點114和154向P阱110和N阱150施加電壓來電性地偏壓電晶體的附近閘極區，以便分別影響電晶體100和電晶體102之臨界電壓。在實施方式中，所施加的偏壓可以包括順向基體偏壓(FBB,forward body bias)電壓和逆向基體偏壓(RBB,reverse body bias)電壓。在SOI技術的情況下，電晶體基體係浮動的，並且因此FBB(順向基體偏壓)和RBB(逆向基體偏壓)電壓係指阱的偏壓，即使該偏壓僅是電容性的。所施加的偏壓可以減小電晶體100和電晶體102之臨界電壓，或者可以增大電晶體100和電晶體102之臨界電壓。如系統設計者所期望的，取決於實施方式，改變電晶體100和電晶體102之臨界電壓的效果可以是減少電晶體過渡(切換)時間、減小洩露等。在一個示例中，具有高電壓(如+1.5V或+2.0V)的偏壓阱可以減小與此偏壓阱相關聯的NFET之Vth，從而導致此NFET具有更快的切換時間。例如，在不具有任何偏壓的情況下，NFET可以具有約0.3伏特的臨界電壓(Vt)，並且在具有約+1.5伏特至約+2.0伏特範圍內的正偏壓情況下，NFET的Vt在此示例中將在約0.13伏特至約0.18伏特範圍內。在另一示例中，具有低電壓(如-1.5V)之阱可以增大與導致NFET具有更低的電流洩露的偏壓阱相關聯的NFET之Vth。例如，NFET之Vt可以從約0.3伏特的未偏壓Vt增大至從約0.4伏特到約0.5伏特範圍之增大的Vt。將理解的是，在實施方式中，NFET和PFET可以共用SOI絕緣體下方的阱。
第2圖示出了示例SOI PFET電晶體截面。應當注意的是，有時PFET裝置被稱為P型金屬氧化物半導體邏輯(PMOS,P-type metal oxide semiconductor logic)。電晶體200和電晶體202之結構類似於第1圖的電晶體100 和電晶體102之結構，其中，PFET裝置和NFET裝置之間的主要區別係源極、汲極等的摻雜。電晶體200截面示出了在PFET和絕緣體228下面具有N阱的PFET電晶體，並且電晶體202截面示出了在PFET和絕緣體268下面具有P阱的PFET電晶體。在實施方式中，絕緣體下面的阱包括用於NFET和PFET的公共阱，而在其他實施方式中，存在一個或多個分開的N阱和/或P阱。就像對於NFET裝置的情況一樣，PFET裝置包含許多部件。每個電晶體具有源極，218和258；汲極，224和264；以及閘極，220和260。還可以預想其他PFET電晶體結構。在所示之示例電晶體中，該等源極和汲極都是重摻雜的，用P+標籤表示。閘極220和260下面的區222和262在本示例中為完全空乏(FD)型。區222和262可以組成可以在其中形成通道之區，從而分別在源極218和源極258與汲極224和汲極264之間進行連接。薄介電層將閘極220和260與區222和262電性地隔離，介電層232將閘極220與區222分開，並且另一薄介電層272將閘極260與區262分開。在某些實施方式中，介電層232和272由高介電常數的介電材料(如二氧化鉿)構成。絕緣體212、216、226、252、256和266將示例PFET裝置與任何鄰近裝置分開，不論是PFET還是NFET。埋入式氧化物(BOX)層充當附加的絕緣體，充當示例絕緣體228和絕緣體268。
繼續該示例，按照矽晶絕緣體半導體技術，該多個電晶體中的一個或多個電晶體在絕緣體下面具有阱。位於電晶體200下面的是N阱210，並且位於電晶體202下面的是P阱250。在電晶體200和202截面情況下，絕緣體下面的阱可以被稱為翻轉阱(被安置在埋入式絕緣體228或268下面之阱)。透過觸點214和254分別與電晶體200截面中所發現的N阱和電晶體202截面中所發現的P阱進行連接。就像上文針對NFET電晶體情況一樣，可以進行電 晶體200或202的絕緣體下面的阱之偏壓之連接，從而使得一個或多個電晶體的臨界電壓受影響。結果係，邏輯閘可以包括更高臨界電壓電晶體和更低臨界電壓電晶體。重摻雜該等觸點以減小觸點和阱之間的電阻。在對應的阱和埋入式氧化物層之間，存在所謂的接地平面(GP)層。電晶體200具有N型接地平面(GPN)230層，並且電晶體202具有P型接地平面層(GPP)270。該等接地平面層(GPP或GPN)可以具有其對應阱相同之摻雜，或者可以具有比典型阱更低的電阻和更高的摻雜。該等接地平面可以充當電晶體的附近閘極區的電偏壓。可以透過觸點214和254將偏壓施加至每個阱210和250，以便分別影響電晶體200和202的臨界電壓。所施加的偏壓可以包括順向基體偏壓(FBB)電壓和逆向基體偏壓(RBB)電壓。跟之前一樣，在實施方式中，所施加的偏壓的影響可以減小電晶體200和/或202的臨界電壓的幅度或增大電晶體200和/或202的臨界電壓。改變電晶體200和202的臨界電壓的效果可以是電晶體過渡(切換)時間減少、洩露減少等。在一個示例中，具有高電壓(如+1.5V或+2.0V)的阱可以增大與此偏壓阱相關聯的PFET的Vth，從而導致此PFET具有更低的洩露。在另一示例中，具有低電壓(如-1.5V)的阱可以減小與此偏壓阱相關聯的PFET的Vth，從而導致此PFET具有更快的切換時間。將理解的是，在實施方式中，NFET和PFET可以共用SOI絕緣體下方的阱。
第3圖示出了公共P阱中的示例SOI PFET電晶體截面和SOI NFET電晶體截面。截面300示出了具有公共P阱310的PFET電晶體301和NFET電晶體303。P阱310在PFET和絕緣體314連同NFET和絕緣體346的下面。在圖中注釋了PFET和NFET裝置共有的許多特徵。每個電晶體(PFET和NFET)具有源極(326和334)、汲極(318和342)和閘極(320和336)。 該等源極和汲極係重摻雜的，如對於PFET用P+並且對於NFET用N+表示的。在某些情況下，該等源極和汲極對稱，從而允許第3圖中所示之源極和汲極在不改變設計參數或功能情況下顛倒。還可以設想其他電晶體結構。閘極320和336下面的區(分別為區322和338)在本示例中為完全空乏(FD)型。區322和338係可以在其中形成通道的區，從而分別在源極和汲極326和318以及334和342之間進行連接。閘極320和336各自被薄介電層324和340分別與區322和338電性地隔離，該薄介電層可以被稱為閘極電介質。絕緣體316和328連同332和344用於將鄰近的電晶體彼此分開。絕緣體316、328、332、和344將示例PFET和NFET裝置與任何鄰近裝置分開，不論是PFET還是NFET。另外，將絕緣體314和346埋在主動電晶體裝置區下面。該等埋入式氧化物(BOX)層將電晶體與PFET和NFET電晶體下面的層隔離。
繼續本示例，來自該多個PFET的第一PFET和來自該多個NFET之第一NFET按照矽晶絕緣體半導體技術共用絕緣體下面的第一埋入式阱。在電晶體下面，存在共用的P阱310。在第3圖中所示之PFET的截面情況下，絕緣體下面的阱可以被稱為翻轉阱。透過觸點330與P阱310進行連接。可以在該第一埋入式阱被偏壓處進行電晶體下面的阱的偏壓之連接，從而使得該第一PFET或該第一NFET具有低臨界電壓，並且使該第二埋入式阱偏壓成使得該第二PFET或該第二NFET具有高臨界電壓。在電晶體需要在其他用途之間快速切換的邏輯電路中，低臨界電壓係電晶體所期望的。在實施方式中，該第一PFET或該第一NFET之一具有高臨界電壓。在上拉和/或下拉電晶體中高臨界電壓係所期望的，例如當電晶體需要低電流洩露時。
在實施方式中，動態地改變第一埋入式阱之偏壓。動態偏壓可 以用於使得電晶體在不同時間具有不同臨界電壓，從而允許電路在速度比電流洩露較佳時快速地切換，並在其他時間具有低電流洩露。重摻雜該一個或多個主體觸點以減小主體觸點和阱之間的電阻。觸點330摻雜P+以提供與共用P阱310的低電阻接觸。在阱和埋入式氧化物層之間，存在所謂的接地平面(GP)層。所示的電晶體具有兩個P型接地平面(GPP)層312和348。該接地平面可以具有與其對應的阱相同的摻雜水平，或者可以具有比典型阱更低的電阻和更高的摻雜。該接地平面可以電性地偏壓電晶體的附近閘極區。可以透過一個或多個觸點(如觸點330)將偏壓施加至阱310，從而影響PFET和NFET電晶體的臨界電壓。所施加的偏壓可以包括順向基體偏壓(FBB)電壓和逆向基體偏壓(RBB)電壓。所施加的偏壓之影響可以降低電晶體的臨界電壓或者可以增大電晶體之臨界電壓。改變電晶體之臨界電壓之影響可以是減少電晶體過渡(切換)時間、減少洩露等。在一個示例中，具有高電壓(如+1.5V或+2.0V)的阱可以減小與此偏壓阱相關聯的NFET的Vth，從而導致此NFET具有更快的切換時間。在另一示例中，具有低電壓(如-1.5V)的阱可以增大與造成此NFET具有低洩露的此偏壓阱相關聯的NFET的Vth。
第4圖示出了公共N阱中的SOI PFET電晶體和SOI NFET電晶體截面。所見的在電晶體截面400上共存的NFET電晶體401和PFET電晶體403之結構類似於第3圖的截面300之結構，其中，該等附圖之間的主要區別係公共N阱410而不是公共P阱310。類似於第3圖，電晶體截面400示出了NFET電晶體和PFET電晶體，但該等與NFE及其絕緣層下面以及PFET及其絕緣層下面的公共N阱一起示出。就像上文針對PFET和NFET裝置的情況一樣，在附圖中標注了許多部件。每個電晶體具有源極，426和434；汲極，418和442 以及閘極，420和436。在實施方式中，每個電晶體的源極和汲極可以在不改變電晶體功能的情況下顛倒。該等源極和汲極類似地是重摻雜的，用N+標籤和P+標籤表示。還可以預想其他NFET和PFET電晶體結構。閘極420和436下面的區(分別為區422和438)在本示例中為完全空乏(FD)型。區422和438係可以在其中形成通道的區，從而分別在源極和汲極426與418之間以及源極和汲極434與442之間進行連接。閘極420和436分別被薄介電層424和440與區422和438電性地隔離。絕緣體416、428、432、和444用於將鄰近的電晶體彼此分開。絕緣體416、428、432、和444將示例NFET和PFET裝置與任何鄰近裝置分開，不論是PFET還是NFET。另外，絕緣體414和446係埋入式氧化物(BOX)層，類似於上文所述的PFET和NFET裝置的BOX層。
繼續該示例，來自該多個PFET的第二PFET和來自該多個NFET的第二NFET按照矽晶絕緣體半導體技術共用絕緣體下面的第二埋入式阱。位於所示的電晶體下面的是共用的N阱410。絕緣體下面的阱可以被稱為翻轉阱。透過觸點430與電晶體截面400的N阱進行連接。就像上文針對PFET和NFET的情況一樣，可以對電晶體截面400的絕緣體下面的阱的偏壓進行連接，從而使得影響一個或多個電晶體的臨界電壓以保證邏輯閘包括更高臨界電壓電晶體和更低臨界電壓電晶體。在其他應用當中，高臨界電壓係電晶體具有低電流洩露處的上拉和/或下拉電晶體所期望的。在實施方式中，動態地改變第二埋入式阱的偏壓。動態偏壓可以用於使得電晶體在不同時間具有不同臨界電壓，從而允許電路在速度比電流洩露較佳時快速地切換，並在其他時間具有低電流洩露。在實施方式中，該第二PFET或該第二NFET之一具有高臨界電壓。重摻雜觸點430以減小觸點和阱之間的電阻。在對應的阱和埋入式氧化物層之間，存 在所謂的接地平面(GP)層。所示的電晶體截面400具有兩個N型接地平面層412和448。該接地平面(不管是GPP還是GPN)可以具有與其對應的阱相同的摻雜水平，或者可以具有比典型阱更低的電阻和更高的摻雜。該等接地平面可以電性地偏壓電晶體的附近閘極區。可以透過觸點430將偏壓施加至N阱410，從而影響電晶體截面400的臨界電壓。所施加的偏壓可以包括順向基體偏壓(FBB)電壓和逆向基體偏壓(RBB)電壓。跟之前一樣，在不同實施方式中，所施加的偏壓的影響係減小電晶體截面400的臨界電壓的幅度或增大電晶體截面400的臨界電壓的幅度。改變電晶體截面400的臨界電壓的某些影響包括減少電晶體過渡(切換)時間、減少洩露等。在一個示例中，具有高電壓(如+1.5V或+2.0V)的阱可以增大與此偏壓阱相關聯的PFET的Vth，從而導致此PFET具有更低的洩露。在另一示例中，具有低電壓(如-1.5V)之阱可以減小與此偏壓阱相關聯的PFET之Vth，從而導致此PFET具有更快的切換時間。
第5圖係包括具有不同臨界電壓的電晶體之示例電路。示例電路500示出了形成邏輯閘的多個電晶體。事實上，電晶體和其他電子元件的許多配置可以用於形成邏輯閘。該邏輯閘可以具有不同數量的輸入、輸出和控制訊號。在所示的示例中，該電路具有兩個輸入訊號(第一訊號A和第二訊號B)、一個輸出訊號560、和兩個控制訊號(閃爍訊號510和喚醒訊號512)。對於某些電路而言，閃爍訊號510充當預充電或設置訊號，而喚醒訊號512充當啟動訊號，從而致能求值。使用矽晶絕緣體(SOI)半導體技術形成該多個形成了該邏輯閘的電晶體。可以採用各種設計技術來增強邏輯閘的性能，包括修改電晶體之臨界電壓。可以採用臨界電壓調整來增大切換速度、減小洩露電流等。在實施方式中，按照矽晶絕緣體(SOI)半導體技術，該多個電晶體中的該一個或 多個電晶體在絕緣體下面具有阱。根據SOI技術的絕緣體下面的良好實現的類型可以是N阱或P阱，並且包括適合電晶體之性能和控制之摻雜輪廓，該等電晶體包括使用SOI技術建立的電路。在實施方式中，N阱摻雜物包括含砷的和/或含磷的，並且P阱摻雜物包括硼。N阱或P阱可以用於將電晶體結合到單個阱中，從而簡化和改善電路的佈局。在實施方式中，與SOI技術的絕緣體下面的一個或多個阱進行連接。在實施方式中，完成絕緣體下面的阱的偏壓的連接，從而使得該多個電晶體中的該一個或多個電晶體的臨界電壓受影響，從而允許邏輯閘包括更高臨界電壓電晶體和更低臨界電壓電晶體。該邏輯閘可以包括具有不同臨界電壓之電晶體，以便控制切換速度、洩露等。從許多邏輯系列中的任意一種形成該邏輯閘。在某些實施方式中，在該邏輯閘係零協定邏輯(NCL)閘時進行該多個電晶體的實現，該多個電晶體包括更高臨界電壓電晶體和更低臨界電壓電晶體。該零協定邏輯閘可以是多臨界零協議閘。
返回電路500，NCL閘可以包括更高臨界電壓NFET和更低臨界電壓NFET。第5圖中所示的更高和更低臨界的FET各自包括源極觸點、汲極觸點和埋入式阱觸點。該埋入式阱在SOI FET的絕緣體的下方。在此示例電路中，NFET 542和544具有更低的臨界電壓以允許對輸入(第一訊號A和第二訊號B)進行快速求值。如示例電路中所展示的，另一NFET 546可以處於與NFET 542和NFET 544不同的阱中。在這種情況下，將NFET 542和544的N阱偏壓到升高的電壓，如+1.5V。在實施方式中，更低臨界電壓NFET用於邏輯求值。示例上拉(或頭)裝置包括PFET 540和PFET 548，而示例下拉(或腳)裝置包括NFET 546。該頭電晶體可以包括源極連接和汲極連接，其中，該汲極連接提供虛擬電源軌。腳電晶體可以具有限制經過邏輯閘的電流的高臨界電壓。腳電 晶體可以提供虛擬接地軌。可以根據需要將上拉和下拉裝置包括在N阱或P阱中，考慮了各種因素，包括所期望的切換速度、功率耗散等。NCL閘可以包括更高臨界電壓PFET和更低臨界電壓PFET。與對於NFET裝置的情況一樣，考慮各種因素選擇PFET裝置的臨界電壓，包括所期望之切換速度、功率耗散等。更高臨界電壓PFET可以是上拉通路，從而限制當NCK閘處於斷開狀態時的電流牽引。在PFET 540中可見這種PFET的示例。當PFET 540打開時，它將節點524拉高。在此示例中，當PFET 540關閉時，存儲元件530將節點524舉高。在實施方式中，弱鎖存電路實現存儲元件530。當PFET 540關閉時，PFET 540維持低洩漏在某些設計中是所期望之設計參數。因此，PFET 540將埋入式N阱偏壓到升高的電壓(如+1.5V)，從而導致PFET 540具有更高的臨界電壓。NFET 542和544的N阱可以是與PFET 540的N阱一樣的N阱。
與上文所討論的上拉裝置一樣，NCL閘可以包括更高臨界電壓NFET以限制流過NCL閘的電流。對流過NCL閘的電流的限制可以幫助在虛擬接地軌(VSS軌)節點處維持虛零，如在所示的示例中的節點520。在實施方式中，更高臨界電壓NFET 546處於下拉通路，從而限制當NCL閘處於斷開狀態時的電流牽引。可以用閃爍連接對NCL閘進行預充電。NCL邏輯閘可以是閃爍NCL閘，如本示例中所示。在實施方式中，經修改的臨界電壓可以同等地適用於靜態NCL邏輯閘。閃爍NCL閘可以具有輸出驅動器或反相器以驅動輸出訊號560。在本示例電路中，PFET 550和NFET 552充當輸出反相器。該等裝置可以建立在相同的或不同的P阱、相同的或不同的N阱中，或者可以建立在分開的N阱和P阱中。輸出驅動器可以具有頭裝置，如PFET 548，當輸出訊號560較低時，該頭裝置限制洩露電流。頭裝置(如PFET 548)可以使其阱處於升高 的電壓，以增大PFET 548的臨界電壓。PFET 548的阱可以是N阱並且可以是與PFET 540以及NFET 542和544公共的N阱。可以用訊號操作PFET 548，如被反相器532所反相的喚醒訊號512。PFET上拉裝置548可以為輸出反相器提供虛擬電源(VDD軌)訊號522。
第6圖示出了根據SOI技術的具有帶有不同的臨界電壓的電晶體之示例M-of-N NCL電路600。電路600包括多個NFET電晶體642、644、646、和648。NFET電晶體642和644串聯連接(源極至汲極)在第一推拉輸出電路部分中，並且NFET電晶體646和648串聯連接(源極至汲極)在第二推拉輸出電路部分中。第一訊號A與NFET電晶體642的閘極連接。輸入B與NFET電晶體644的閘極和NFET電晶體646的閘極兩者連接。輸入C與NFET電晶體648的閘極連接。這樣，該多個電晶體形成對邏輯運算式((A AND B)OR(B AND C))求值之邏輯及或閘。在實施方式中，第四輸入D(未示出)代替輸入B與NFET電晶體646之閘極連接。在這種實施方式中，該多個電晶體形成對邏輯運算式((A AND B)OR(C AND D))求值的邏輯及或閘。因此，該邏輯閘可以實現布林邏輯運算。可以在公共阱(如N阱)上形成NFET電晶體642、644、646、和648。在實施方式中，使該阱偏壓以將NFET電晶體642、644、646、和648置於具有減小的臨界電壓Vt的條件下，從而允許電晶體更快地切換狀態。
電路600還包括兩個控制訊號，閃爍訊號610和喚醒訊號612。對於某些電路而言，閃爍訊號610可以充當預充電或設置訊號，而喚醒訊號612可以充當啟動訊號，從而致能求值。當喚醒訊號612被取消斷言時，電路600進入待機(睡眠)模式。由於電晶體650被配置成低洩漏電晶體，電路600在待機模式過程中的功耗被最小化。就是說，即使NFET電晶體642、644、646 和648被配置成處於高速模式(具有減小的Vt)，藉由將電晶體650配置成高壓臨界電路來減小電路600的洩露電流。在實施方式中，電晶體650用於在虛擬VSS軌節點維持虛零，如所示的示例中的節點620。閃爍訊號610連接至PFET 640之閘極。在實施方式中，藉由其N阱之適當電壓偏壓將PFET 640配置成低洩露(高Vt)電晶體。低洩露(更高臨界電壓)的PFET 640可以是限制當電路600處於斷開狀態時的電流牽引的上拉通路。當PFET 640打開時，它將節點624拉高。當PFET 640關閉時，例如，存儲元件630可以將節點624舉高。在實施方式中，弱鎖存電路實現存儲元件630。當PFET 640關閉時，設計參數可以要求此PFET 640維持低洩露。在實施方式中，PFET 640具有偏壓到升高的電壓(如+1.5V)的埋入式N阱，從而導致PFET 640具有更高的臨界電壓。
電路600還包括用於驅動輸出660的輸出驅動器。在本示例電路中，PFET 654和NFET 656一起充當輸出反相器。該等裝置可以建立在相同的或不同的P阱、相同的或不同的N阱中，或者建立在分開的N阱和P阱中。輸出驅動器可以具有頭裝置，如PFET 652，當輸出660較低時，該頭裝置限制洩露電流。頭裝置PFET 652可以使其阱處於升高的電壓，以增大PFET 652的臨界電壓，從而將其配置成處於低洩露運行模式。PFET 652的阱可以是N阱，並且在實施方式中，可以是與PFET 640以及NFET電晶體642、644、646和648公共的N阱。可以由訊號操作PFET 652，如被反相器632所反相的喚醒訊號612。PFET 652上拉裝置可以為輸出反相器提供虛擬VDD軌訊號622。
第7圖係包括具有不同臨界電壓的電晶體之示例布林電路。示例電路700示出了形成布林反及邏輯閘的多個電晶體，其中，使用矽晶絕緣體(SOI)技術形成該多個電晶體。在實施方式中，布林邏輯閘執行布林邏輯運算 事實上，電晶體和其他電子元件的許多配置可以用於形成布林邏輯閘，如反及閘(NANDs)、或非閘(NORs)、及閘(ANDs)、或閘(ORs)、非閘(NOTs)、異或閘(XORs)、同或閘(XNORs)及或非閘(AOI,AND-OR-INVERT)結構等。在實施方式中，該多個電晶體包括多個PFET。在所示的示例中，反及閘包括兩個PFET(PFET 730和PFET 732)加上拉PFET 740。類似地，該多個電晶體還可以包括多個NFET。在所示的示例中，反及閘包括兩個NFET(NFET 734和NFET 736)加上拉NFET 742。該布林邏輯閘可以具有不同數量的輸入、輸出和控制訊號。在所示的示例中，該電路具有兩個輸入訊號(第一訊號A(輸入訊號712)和第二訊號B(輸入訊號710))、一個輸出訊號(輸出750)和兩個控制訊號(下拉致能訊號714、和上拉致能訊號716)。對於某些電路而言，上拉致能訊號716充當閃爍、預充電或設置訊號，而下拉致能訊號714充當致能對邏輯閘求值的喚醒或啟動訊號。可以採用各種設計技術來增強邏輯閘之性能，包括修改電晶體之臨界電壓。可以採用臨界電壓調整來增大切換和邏輯求值速度、減小洩露電流等。在實施方式中，按照矽晶絕緣體(SOI)半導體技術，該多個電晶體中的一個或多個電晶體在絕緣體下面具有阱。在按照SOI技術的絕緣體下面的良好實現的類型可以是N阱或P阱，並且可以具有適合電晶體的性能和控制的摻雜輪廓，該等電晶體包括按照SOI技術建立的電路。在各種電路中實現N阱或P阱以執行各種修改，如將電晶體結合到單個阱中以便尤其簡化和改善電路之佈局。在實施方式中，來自該多個PFET的第一PFET和來自該多個NFET的第一NFET按照矽晶絕緣體半導體技術共用絕緣體下面的第一埋入式阱。在進一步實施方式中，來自該多個PFET的第二PFET和來自該多個NFET的第二NFET按照矽晶絕緣體半導體技術共用絕緣體下面的第二埋入式阱。第 一FET和第二FET可以是邏輯閘、布林邏輯閘、預充電電路、求值電路等的部件。可以將PFET和NFET組合至單個阱中以增強電路性能、減少洩露電流等。按照SOI技術，可以與絕緣體下面的一個或多個阱進行連接。在實施方式中，第一連接使該第一埋入式阱偏壓，並且第二連接使該第二埋入式阱偏壓。事實上，可以與一個或多個埋入式阱進行任何適當數量的連接。在進一步實施方式中，使該第一埋入式阱偏壓成使得該第一PFET或該第一NFET具有低臨界電壓，並且使該第二埋入式阱偏壓成使得該第二PFET或該第二NFET具有低臨界電壓。該邏輯閘還可以包括具有不同臨界電壓之電晶體，以便控制切換速度、洩露等。在各實施方式中，從許多邏輯系列中的任意一種形成邏輯閘，包括動態邏輯系列、靜態邏輯系列、自定時邏輯系列等。在某些實施方式中，在該邏輯閘係布林邏輯閘時進行該多個電晶體的實現，該多個電晶體包括更高臨界電壓電晶體和更低臨界電壓電晶體。布林邏輯閘可以是多臨界布林邏輯閘。在實施方式中，布林邏輯閘包括上拉裝置，如上拉PFET 740，而在其他實施方式中，布林邏輯閘不包括上拉裝置。在實施方式中，布林邏輯閘包括下拉裝置，如下拉742，而在其他實施方式中，布林邏輯閘不包括下拉裝置。
返回電路700，布林邏輯閘可以包括多個電晶體，其中，該第一PFET或該第一NFET之一具有高臨界電壓。該第一PFET或該第一NFET係否具有高臨界電壓的選擇(除其他因素之外)取決於臨界設計標準，如求值速度、洩露電流等布林邏輯閘可以包括多個電晶體，其中，該第二PFET或該第二NFET之一具有高臨界電壓。正如第一FET，第二PFET或第二NFET係否具有高臨界電壓的選擇(除其他因素之外)取決於臨界設計標準。布林邏輯閘可以包括更高臨界電壓NFET和更低臨界電壓NFET。布林邏輯閘可以包括更高臨界電壓 PFET和更低臨界電壓PFET。第7圖中所示的FET(也稱為電晶體)各自包括閘極、源極觸點、汲極觸點和埋入式阱觸點。該閘極、源極觸點、汲極觸點和埋入式阱觸點可以連接單個FET或多個FET。該埋入式阱在SOI FET的絕緣體的下方。在此示例電路中，NFET 734和736具有更低的臨界電壓以允許對輸入(第一訊號A和第二訊號B)的快速求值。如示例電路中所展示的，NFET 742可以處於不同於NFET 734和736的阱中。在這種情況下，將NFET 734和736之N阱偏壓到升高的電壓，如+1.5V。在實施方式中，由於更快的切換速度，更低臨界電壓NFET用於邏輯求值。繼續該示例，PFET 730和732還可以具有降低的臨界電壓，再次允許對輸入(第一訊號A和第二訊號B)的快速求值。如示例電路中所展示的，上拉PFET 740可以處於不同於PFET 730和732的阱中。在這種情況下，將PFET 730和732的P阱偏壓到更小的負電壓，如-1.5V。在實施方式中，更低臨界電壓PFET用於邏輯求值。在實施方式中，動態地改變第一埋入式阱之偏壓。阱的動態偏壓可以被證明出於多種原因有用，包括(作為兩個示例)出於某些技術目的(如性能)增大電路運行速度和邏輯求值速度、以及關閉電路，從而減小睡眠模式過程中的洩露電流。在其他實施方式中，動態地改變第二埋入式阱。跟之前一樣，第二阱的動態偏壓可以進而改善電路性能、減少洩露電流等。
繼續該示例，上拉(或頭)裝置包括上拉PFET 740，而示例下拉(或腳)裝置包括NFET 742。該上拉和/或下拉裝置可以或可以不包括在布林邏輯電路中。可以出於各種設計、技術和性能考慮(包括切換速度、功率耗散等)，將該上拉和下拉裝置可以包括在N阱或P阱中。布林邏輯閘可以包括更高臨界電壓PFET和更低臨界電壓PFET。就像對於NFET裝置的情況一樣，出於 包括切換速度、功率耗散等的考慮選擇PFET裝置的臨界電壓。來自該多個PFET的PFET可以與來自該多個NFET的NFET處於埋入式阱中，並且在實施方式中，該PFET形成頭電晶體。更高臨界電壓PFET可以處於上拉通路，並且當布林閘處於關閉或待機狀態時，此PFET可以限制電流洩露。在實施方式中，由於該埋入式阱之偏壓，該頭電晶體具有高臨界電壓。這種偏壓可以保證藉由上拉裝置的洩露電流減小或被最小化。這種PFET的示例係上拉PFET 740。當上拉PEET 740打開時，它將節點760拉高。當上拉PFET 740關閉時，節點760可以維持高位，例如藉由源極電容和其他電容保持在此狀態。當上拉PFET 740關閉時，設計參數可以指定上拉PFET 740維持低洩露運行模式。為此，上拉PFET 740具有是N阱的埋入式阱，並且此N阱被偏壓到升高的電壓(如+1.5V)，從而導致上拉PFET 740具有比布林電路中的其他PFET更高的臨界電壓。NFET 734和736的N阱可以是與上拉PFET 740的共用之N阱。在實施方式中，與上文所討論的上拉裝置類似，來自該多個NFET的NFET與來自該多個PFET的PFET處於埋入式阱中，其中，該NFET形成腳電晶體。布林邏輯閘可以包括更高臨界電壓NFET以限制藉由布林邏輯閘的電流。對藉由布林邏輯閘的電流的限制可以幫助在虛擬VSS軌節點(如節點762)處維持虛零。在實施方式中，由於該埋入式阱的偏壓，該腳電晶體具有高臨界電壓。在實施方式中，更高臨界電壓NFET處於下拉通路，並且當布林邏輯閘處於禁用狀態時，此NFET限制電流。可以藉由布林邏輯閘的上拉致能連接對布林邏輯閘進行預充電。布林邏輯閘可以包括靜態閘或動態閘。在實施方式中，經修改的臨界電壓可以同等地適用於任一類型之布林邏輯閘。在實施方式中，該邏輯閘係時鐘布林邏輯電路的一部分。可以出於性能原因如求值增強、並行化等使用時鐘布林邏輯電路。在 實施方式中，該邏輯閘係喚醒電路的一部分。喚醒電路通常用於使包括許多邏輯電路的系統從低功率或睡眠狀態返回正常運行。在實施方式中，對該邏輯閘的求值用於更大電路的完成確定。出於性能和控制原因並為了減小系統複雜度，可以期望在複雜邏輯系統中使用完成確定。
第8圖示出了用於多臨界邏輯實現方式之流程800。流程800開始於使用矽晶絕緣體(SOI)技術810。該SOI技術可以包括基底(如矽晶片)，該基底上安置有絕緣體。該絕緣體可以是埋入式氧化物(BOX)層。安置在該BOX層上的是另一個半導體層，如第二矽層。此第二矽層可以被稱為SOI層。該流程繼續在兩個或更多個電晶體下面的絕緣體下面提供阱820。該阱可以是N阱或P阱。該流程繼續包括至少一個NFET和至少一個PFET 830。該流程繼續包括在PFET和NFET下面的絕緣體下面提供公共阱840。該流程繼續從多個電晶體形成邏輯閘850。然後藉由將偏壓與阱連接以控制電晶體上的臨界電壓860將該多個電晶體中的至少一部分配置成處於或者低洩漏(高Vt)運行模式或者高速(低Vt)運行模式。
第9圖示出了用於多臨界NCL邏輯之流程900。流程900開始於使用矽晶絕緣體(SOI)技術910。該SOI技術可以包括基底(如矽晶片)，該基底上安置有絕緣體。該絕緣體可以是埋入式氧化物(BOX)層。安置在該BOX層上的是另一個半導體層，如第二矽層。此第二矽層可以被稱為SOI層。該流程繼續在兩個或更多個電晶體下面的絕緣體下面提供阱920。該阱可以是N阱或P阱。該流程繼續從該多個電晶體形成邏輯閘930。該流程繼續將偏壓與阱連接以控制電晶體上的臨界電壓940。該流程繼續從更高臨界電壓電晶體和更低臨界電壓電晶體的組合形成邏輯閘950。在實施方式中，更低臨界電壓電晶體被 配置成用於接收邏輯輸入訊號，並且更高臨界電壓電晶體包括電路內的頭和/或腳電晶體。該流程繼續將邏輯閘配置成零協定邏輯(NCL)閘960。這可以包括將閃爍訊號和喚醒訊號連接至電路內的更高臨界電壓電晶體。
第10圖係邏輯實現方式之系統圖。系統1000可以包括一個或多個處理器1010和存儲指令的記憶體1012。記憶體1012耦合至該一個或多個處理器1010，其中，該一個或多個處理器1010可以執行記憶體1012中所存儲的指令。記憶體1012可以用於存儲指令、用於存儲電路設計、用於存儲邏輯設計、用於存儲資料通路、用於系統支持等。
該一個或多個處理器1010可以讀入HDL設計1020，以用於給定技術、資料通路設計等。HDL設計1020可以包括有關電路或設計之資訊，該等電路或設計包括用矽晶絕緣體(SOI)技術形成的多個電晶體，其中，該多個電晶體中的至少一部分共用公共阱，並且其中，該多個電晶體中的至少一部分被配置成低洩漏(高Vt)電晶體，並且其中，該多個電晶體中的至少一部分被配置成高速(低Vt)電晶體。該一個或多個處理器1010可以使用HDL設計1020基於設計資訊(如庫1030中所包含的標準單元)利用高速和低洩漏電晶體之組合實現電路。庫1030可以為包括用矽晶絕緣體技術實現的NFET和PFET的組合之電路提供設計。該等NFET和PFET中的至少一部分共用公共阱，將該公共阱偏壓以在各種電晶體當中創建具有多個臨界電壓的電路，其中，某些電晶體被配置成低洩漏(高Vt)電晶體，並且某些電晶體被配置成高速(低Vt)電晶體。耦合至記憶體1012的該一個或多個處理器1010可以被配置成包括多個閘以使用邏輯實現器1040實現各種多臨界電壓設計。邏輯實現器1040可以為各種利用低洩漏和高速電晶體兩者的電路實現邏輯。邏輯實現器1040可以將 VHDLTM、VerilogTM或另一種硬體描述語言(HDL)用作輸入，該輸入被用於定義所期望的邏輯電路。進一步地，邏輯實現器1040可以將閃爍輸入線和喚醒輸入線連接至多臨界電壓之邏輯電路。在與一個或多個處理器1010連接的顯示器1014上可以顯示各種設計之資訊。該顯示器可以包括電視監視器、投影儀、電腦監視器(包括膝上電腦螢幕、平板電腦螢幕、上網本電腦螢幕等)、手機顯示器、移動設備、或另一種電子顯示器。在某些實施方式中，可以將系統1000實現在用戶端電腦、伺服器、雲伺服器、或其組合中。在至少一個實施方式中，單個電腦可以結合上文所描述之部件。
系統1000可以包括被實施在電腦可讀媒體中用於實現邏輯計算裝置的電腦程式產品，該媒體包括：用於設計多個電晶體以形成邏輯閘的碼，其中，用矽晶絕緣體(SOI)半導體技術形成該多個電晶體，其中：該多個電晶體包括多個PFET；該多個電晶體包括多個NFET；來自該多個PFET的第一PFET和來自該多個NFET的第一NFET按照該矽晶絕緣體半導體技術共用絕緣體下面的第一埋入式阱；來自該多個PFET的第二PFET和來自該多個NFET的第二NFET按照該矽晶絕緣體半導體技術共用絕緣體下面之第二埋入式阱；以及第一連接使該第一埋入式阱偏壓並且第二連接使該第二埋入式阱偏壓。
可以對一個或多個電腦系統上的一個或多個處理器執行上述方法中的每一種。實施方式可以包括各種形式的分散式運算、用戶端/伺服器計算和基於雲的計算。進一步地，將理解的是，本揭露之流程圖中所包含描繪之步驟或框僅為示意性和解釋性的。在不背離本揭露範圍情況下可以修改、省略、重複或重新排序該等步驟。進一步地，每個步驟可以包含一個或多個子步驟。雖然上述附圖和說明提出了所揭露的系統之功能方面，除非明確地陳述或另外 從上下文清楚，不應從該等描述中推斷出軟體和/或硬體的具體實現方式或安排。軟體和/或硬體的所有此類安排均旨在落入本揭露範圍之內。
該等框圖和流程圖圖解描繪了方法、裝置、系統、和電腦程式產品。框圖和流程圖中的元件和元件的組合示出了功能、步驟、或方法之步驟組、裝置、系統、電腦程式產品和/或電腦實現之方法。任何和所有此類功能(在此通常稱為「電路」、「模組」或「系統」)可以由電腦程式指令、由基於特殊用途硬體之電腦程式、由特殊用途硬體和電腦指令的組合、由通用硬體和電腦指令的組合等實現。
執行上述電腦程式產品或電腦實現的方法中的任意一種的可程式設計裝置可以包括一個或多個微處理器、微控制器、嵌入式微控制器、可程式設計數位訊號處理器、可程式設計裝置、可程式設計閘陣列、可程式設計陣列邏輯、記憶體裝置、特定用途積體電路等。可以適當地採用或配置每一個以處理電腦程式指令、執行電腦邏輯、存儲電腦資料等。
將理解的是，電腦可以包括來自電腦可讀存儲媒體之電腦程式產品，並且此媒體可以是內部的或外部的、可移除的和可替換的、或固定的。另外，電腦可以包括基本輸入/輸出系統(BIOS)、固件、作業系統、資料庫等，它們可以包括、介面連接、或支持在此所描述的軟體和硬體。
本發明之實施方式既不限於常規的電腦應用也不限於運行該等應用之可程式設計裝置。說明：目前所要求保護的發明之實施方式可以包括光學電腦、量子電腦、類比電腦等。可以將電腦程式載入到電腦上以生產可以執行任何和所有所描繪的功能之特定機器。此特定機器提供了用於執行任何和所有所描繪的功能的手段。
可以利用一個或多個電腦可讀媒體之任意組合，包括但不限於：用於存儲之電腦可讀媒體；電子式、磁式、光學、電磁式、紅外式、或半導體電腦可讀存儲媒體或前述各項之任意適當組合；可攜式電腦磁片；硬碟；隨機存取記憶體(RAM)；唯讀記憶體(ROM)，可擦除可程式設計唯讀記憶體(EPROM、快閃記憶體、MRAM、FeRAM、或相變記憶體)；光纖；可攜式光碟；光學存儲裝置；磁性存儲裝置；或前述各項之任意組合。在本文上下文中，電腦可讀存儲媒體可以是任何可以包含或存儲程式以供指令執行系統、裝置或設備使用或與之結合使用之有形媒體。
將理解的是，電腦程式指令可以包括電腦可執行碼。各種用於表達電腦程式指令之語言可以沒有限制地包括C、C++、Java、JavaScriptTM、ActionScriptTM、組合語言、Lisp、Perl、TcL、Python、Ruby、硬體描述語言、資料庫程式設計語言、函數型程式設計語言、命令式程式設計語言等。在實施方式中，可以對電腦程式指令進行存儲、編譯、或解釋以在電腦、可程式設計資料處理裝置、處理器或處理器架構之異構組合等上運行。本發明之實施方式可以沒有限制地採用基於網路的電腦軟體之形式，該電腦軟體包括用戶端/伺服器軟體、軟體即服務、點對點軟體等。
在實施方式中，電腦可以致能執行包括多個程式或執行緒之電腦程式指令。可以大致同時地處理該多個程式或執行緒以增強對處理器的利用並促進基本上同時的功能。藉由實現，在一個或多個執行緒中可以實現在此所描述的任何和所有方法、程式碼、程式指令等，該一個或多個執行緒可以進而繁衍其他執行緒，該等執行緒本身可以具有與其相關聯的優先順序。在某些實施方式中，電腦可以基於優先順序或其他連續處理該等執行緒。
除非明確地陳述或另外從上下文清楚，動詞「執行」和「處理」可以可互換地使用以指示執行、處理、解釋、編譯、彙編、連結、載入、或前述各項的組合。因此，執行或處理電腦程式指令、電腦可執行碼等的實施方式可以用所描述的任意一種或所有方式對指令或碼起作用。進一步地，所示的方法旨在包括導致一個或多個主體或實體執行步驟之適當方法。執行步驟、或步驟的一部分的該等主體不需要位於具體地理位置或國界內。例如，如果位於美國的實體導致方法步驟或其一部分在美國外部執行，則認為該方法被任意實體在美國內執行。
雖然已經結合詳細示出和描述的較佳實施方式揭露了本發明，對其進行的各種修改和改進將對熟習該項技術者變得明顯。相應地，上述示例不應當限制本發明之精神和範圍；相反，應當在法律所允許的最廣泛意義上理解它。
300‧‧‧截面
301‧‧‧PFET電晶體
303‧‧‧NFET電晶體
310‧‧‧P阱
312‧‧‧P型接地平面(GPP)層
314‧‧‧絕緣體
316‧‧‧絕緣體
318‧‧‧汲極
320‧‧‧閘極
322‧‧‧區
324‧‧‧薄介電層
326‧‧‧源極
328‧‧‧絕緣體
330‧‧‧觸點
332‧‧‧絕緣體
334‧‧‧源極
336‧‧‧閘極
338‧‧‧區
340‧‧‧薄介電層
342‧‧‧源極
344‧‧‧絕緣體
346‧‧‧絕緣體
348‧‧‧P型接地平面(GPP)層

Claims (47)

  1. 一種用於數位求值之裝置，包括：多個電晶體，被配置成用於形成一邏輯閘，其中，按照一矽晶絕緣體(SOI)半導體技術形成該多個電晶體，其中：該多個電晶體包括多個PFET；該多個電晶體包括多個NFET；來自該多個PFET的一第一PFET和來自該多個NFET的一第一NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第一埋入式阱；來自該多個PFET的一第二PFET和來自該多個NFET的一第二NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第二埋入式阱；以及一使該第一埋入式阱偏壓之第一連接，和一使該第二埋入式阱偏壓之第二連接。
  2. 如請求項1所述之裝置，其中，使該第一埋入式阱偏壓成使得該第一PFET或該第一NFET具有一低臨界電壓，並且使該第二埋入式阱偏壓成使得該第二PFET或該第二NFET具有一低臨界電壓。
  3. 如請求項2所述之裝置，其中，具有該低臨界電壓的多個電晶體用於邏輯求值。
  4. 如請求項2所述之裝置，其中，該第一PFET或該第一NFET之一具有一高臨界電壓。
  5. 如請求項2所述之裝置，其中，該第二PFET或該第二NFET之一具有一高臨界電壓。
  6. 如請求項1所述之裝置，其中，來自該多個PFET的一PFET與來自該多個NFET的一NFET處於一埋入式阱中，並且該PFET形成一頭電晶體。
  7. 如請求項6所述之裝置，其中，由於該埋入式阱之偏壓，該頭電晶體具有一高臨界電壓。
  8. 如請求項6所述之裝置，其中，該頭電晶體包括一源極連接和一汲極連接，其中，該汲極連接提供一虛擬電源軌。
  9. 如請求項1所述之裝置，其中，來自該多個NFET的一NFET與來自該多個PFET的一PFET處於一埋入式阱中，並且該NFET形成一腳電晶體。
  10. 如請求項9所述之裝置，其中，由於該埋入式阱之偏壓，該腳電晶體具有一高臨界電壓。
  11. 如請求項10所述之裝置，其中，具有該高臨界電壓的該腳電晶體限制通過該邏輯閘之電流。
  12. 如請求項9所述之裝置，其中，該腳電晶體提供一虛擬接地軌。
  13. 如請求項1所述之裝置，其中，該邏輯閘實現一布林邏輯運算。
  14. 如請求項13所述之裝置，其中，該邏輯閘係一時鐘布林邏輯電路的一部分。
  15. 如請求項1所述之裝置，其中，該邏輯閘實現一種零協定邏輯(NCL)閘。
  16. 如請求項15所述之裝置，更包括一用於該NCL閘之閃爍連接，其中，該NCL閘係一閃爍NCL閘。
  17. 如請求項1所述之裝置，其中，動態地改變該第一埋入式阱之偏壓。
  18. 如請求項1所述之裝置，其中，動態地改變該第二埋入式阱之偏壓。
  19. 如請求項1所述之裝置，其中，該邏輯閘係一喚醒電路的一部分。
  20. 如請求項1所述之裝置，其中，該邏輯閘之求值用於一更大電路的一次完成確定。
  21. 如請求項1所述之裝置，其中，該多個電晶體包括一高臨界電壓PFET和一低臨界電壓PFET。
  22. 如請求項1所述之裝置，其中，該多個電晶體包括一個或多個三維電晶體。
  23. 如請求項22所述之裝置，其中，該一個或多個三維電晶體包括多個鰭式FET。
  24. 一種被實施在電腦可讀介質中用於邏輯計算裝置的實現之電腦程式產品，包括：用於設計多個電晶體以形成一邏輯閘之碼，其中，按照一矽晶絕緣體(SOI)半導體技術形成該多個電晶體，其中：該多個電晶體包括多個PFET；該多個電晶體包括多個NFET；來自該多個PFET的一第一PFET和來自該多個NFET的一第一NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第一埋入式阱；來自該多個PFET的一第二PFET和來自該多個NFET的一第二NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第二埋入式阱；以及一使該第一埋入式阱偏壓之第一連接，和一使該第二埋入式阱偏壓之第二連接。
  25. 如請求項24所述之電腦程式產品，其中，使該第一埋入式阱偏壓成使得該第一PFET或該第一NFET具有一低臨界電壓，並且使該第二埋入式阱偏壓成使得該第二PFET或該第二NFET具有一低臨界電壓。
  26. 如請求項25所述之電腦程式產品，其中，具有該低臨界電壓的多個電晶體用於邏輯求值。
  27. 如請求項25所述之電腦程式產品，其中，該第一PFET或該第一NFET之一具有一高臨界電壓。
  28. 如請求項25所述之電腦程式產品，其中，該第二PFET或該第二NFET之一具有一高臨界電壓。
  29. 如請求項24所述之電腦程式產品，其中，來自該多個PFET的一PFET與來自該多個NFET的一NFET處於一埋入式阱中，並且該PFET形成一頭電晶體。
  30. 如請求項29所述之電腦程式產品，其中，由於該埋入式阱之偏壓，該頭電晶體具有一高臨界電壓。
  31. 如請求項24所述之電腦程式產品，其中，該邏輯閘實現一零協定邏輯(NCL)閘。
  32. 如請求項31所述之電腦程式產品，更包括用於為該NCL閘提供一閃爍連接之碼，其中，該NCL閘係一閃爍NCL閘。
  33. 如請求項24所述之電腦程式產品，其中，動態地改變該第一埋入式阱之偏壓。
  34. 如請求項24所述之電腦程式產品，其中，動態地改變該第二埋入式阱之偏壓。
  35. 如請求項24所述之電腦程式產品，其中，該多個電晶體包括一高臨界電壓PFET和一低臨界電壓PFET。
  36. 一種用於邏輯計算裝置的實現之電腦系統，包括：一個存儲多條指令之記憶體；以及 一個或多個耦合至該記憶體之處理器，其中，該一個或多個處理器被配置成用於：設計多個電晶體以形成一邏輯閘之碼，其中，根據一矽晶絕緣體(SOI)半導體技術形成該多個電晶體，其中：該多個電晶體包括多個PFET；該多個電晶體包括多個NFET；來自該多個PFET的一第一PFET和來自該多個NFET的一第一NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第一埋入式阱；來自該多個PFET的一第二PFET和來自該多個NFET的一第二NFET按照該矽晶絕緣體半導體技術共用一絕緣體下面的一第二埋入式阱；以及一使該第一埋入式阱偏壓之第一連接，和一使該第二埋入式阱偏壓之第二連接。
  37. 如請求項36所述之系統，其中，使該第一埋入式阱偏壓成使得該第一PFET或該第一NFET具有一低臨界電壓，並且使該第二埋入式阱偏壓成使得該第二PFET或該第二NFET具有一低臨界電壓。
  38. 如請求項37所述之系統，其中，具有該低臨界電壓的多個電晶體用於邏輯求值。
  39. 如請求項37所述之系統，其中，該第一PFET或該第一NFET之一具有一高臨界電壓。
  40. 如請求項37所述之系統，其中，該第二PFET或該第二NFET之一具有一高臨界電壓。
  41. 如請求項36所述之系統，其中，來自該多個PFET的一PFET與來自該多個NFET的一NFET處於一埋入式阱中，並且該PFET形成一頭電晶體。
  42. 如請求項41所述之系統，其中，由於該埋入式阱之偏壓，該頭電晶體具有一高臨界電壓。
  43. 如請求項36所述之系統，其中，該邏輯閘實現一零協定邏輯(NCL)閘。
  44. 如請求項43所述之系統，其中，該一個或多個處理器被進一步配置成用於為該NCL閘提供一閃爍連接，其中，該NCL閘係一閃爍NCL閘。
  45. 如請求項36所述之系統，其中，動態地改變該第一埋入式阱之偏壓。
  46. 如請求項36所述之系統，其中，動態地改變該第二埋入式阱之偏壓。
  47. 如請求項36所述之系統，其中，該多個電晶體包括一高臨界電壓PFET和一低臨界電壓PFET。
TW103131928A 2013-09-17 2014-09-16 基於矽晶絕緣體技術之多臨界電路 TW201513300A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361879058P 2013-09-17 2013-09-17
US201361894390P 2013-10-22 2013-10-22
US201461931586P 2014-01-25 2014-01-25

Publications (1)

Publication Number Publication Date
TW201513300A true TW201513300A (zh) 2015-04-01

Family

ID=52667184

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103131928A TW201513300A (zh) 2013-09-17 2014-09-16 基於矽晶絕緣體技術之多臨界電路

Country Status (3)

Country Link
US (1) US9257984B2 (zh)
TW (1) TW201513300A (zh)
WO (1) WO2015042049A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972395B2 (en) * 2015-10-05 2018-05-15 Silicon Storage Technology, Inc. Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
KR102519458B1 (ko) 2016-11-01 2023-04-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
KR102324168B1 (ko) 2017-06-21 2021-11-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10985244B2 (en) * 2019-06-25 2021-04-20 Globalfoundries U.S. Inc. N-well resistor
US11798948B2 (en) * 2021-10-07 2023-10-24 Globalfoundries U.S. Inc. Semiconductor structure with shared well

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0685073A1 (en) * 1993-12-16 1995-12-06 Koninklijke Philips Electronics N.V. Separate i ddq-testing of signal path and bias path in an ic
JP3437132B2 (ja) * 1999-09-14 2003-08-18 シャープ株式会社 半導体装置
US8076707B1 (en) * 2002-05-09 2011-12-13 Synopsys, Inc. Pseudo-nonvolatile direct-tunneling floating-gate device
US7271453B2 (en) 2004-09-20 2007-09-18 International Business Machines Corporation Buried biasing wells in FETS
US7598573B2 (en) * 2004-11-16 2009-10-06 Robert Paul Masleid Systems and methods for voltage distribution via multiple epitaxial layers
US7375000B2 (en) 2005-08-22 2008-05-20 International Business Machines Corporation Discrete on-chip SOI resistors
US7268400B2 (en) 2006-01-26 2007-09-11 International Business Machines Corporation Triple-well CMOS devices with increased latch-up immunity and methods of fabricating same
US20080157215A1 (en) * 2006-12-28 2008-07-03 Toshiba America Electronic Components, Inc. Inter-Diffusion Barrier Structures for Dopants in Gate Electrodes, and Method for Manufacturing
CN101711426A (zh) 2007-03-14 2010-05-19 Nxp股份有限公司 具有两个独立栅极的鳍片场效应管以及制造它的方法
US8552500B2 (en) 2011-05-24 2013-10-08 International Business Machines Corporation Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability
US9024655B2 (en) 2012-02-21 2015-05-05 Wave Semiconductor, Inc. Multi-threshold flash NCL circuitry
US8707234B1 (en) * 2012-11-09 2014-04-22 Lsi Corporation Circuit noise extraction using forced input noise waveform

Also Published As

Publication number Publication date
US9257984B2 (en) 2016-02-09
WO2015042049A1 (en) 2015-03-26
US20150076564A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
Sharma et al. INDEP approach for leakage reduction in nanoscale CMOS circuits
TW201513300A (zh) 基於矽晶絕緣體技術之多臨界電路
EP3245735B1 (en) Clock-gating cell with low area, low power, and low setup time
EP2039005A2 (en) Circuit configurations having four terminal jfet devices
Lindert et al. Dynamic threshold pass-transistor logic for improved delay at lower power supply voltages
JP2007019357A (ja) 半導体装置
KR20150123724A (ko) 반도체 장치
US20180114567A1 (en) Random-Access Memory and Associated Circuit, Method and System
JP2006270027A (ja) 半導体装置および相補形ｍｉｓ論理回路
CN210780725U (zh) 电路
Dadoria et al. Ultra-low power FinFET-based domino circuits
US8575962B2 (en) Integrated circuit having critical path voltage scaling and method therefor
Ishibashi et al. A perpetuum mobile 32bit CPU on 65nm SOTB CMOS technology with reverse-body-bias assisted sleep mode
JP2011211213A (ja) 半導体装置およびそれを用いた半導体集積回路
KR101558072B1 (ko) 메모리에 대한 회로들 및 방법들
EP2557479A2 (en) Adjustable body bias circuit
US7629812B2 (en) Switching circuits and methods for programmable logic devices
Garg et al. A new technique for designing low-power high-speed domino logic circuits in FinFET technology
JP2007042797A (ja) 半導体集積回路
US9178517B2 (en) Wide range core supply compatible level shifter circuit
Garg et al. SCDNDTDL: a technique for designing low-power domino circuits in FinFET technology
US20150340082A1 (en) Semiconductor device
US8650520B2 (en) Integrated circuit module and manufacturing methods and application thereof
JP2007019811A (ja) ドミノｃｍｏｓ論理回路
Assif et al. Dynamic and power performance of multiple state electrostatically formed nanowire transistors