JP2007042797A - 半導体集積回路 - Google Patents
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Abstract
【課題】 より低い閾値を有する半導体プロセスで、ダイナミック回路を実装する場合、面積オーバーヘッドがあった。
【解決手段】 第１の基板電位（VBN1）が与えられる第１極性（P）の第１の基板（PWELL1）と、第１の基板電位（VBN1）とは異なる第２の基板電位（VBN2）が与えられる第１極性（P）の第２の基板（PWELL2）と、第１極性（P）とは異なる第２極性（N）の第３の基板（NWELL）とを備え、第１の基板（PWELL1）は、当該基板（PWELL1）上に形成されるMOSFETのソースが接続される電源またはグランドと分離されており、第３の基板（NWELL）は、第１の基板（PWELL1）と第２の基板（PWELL2）との間に第１および第２の基板（PWELL1，PWELL2）に隣接して配置され、第３の基板（NWELL）上に回路素子が形成されている。
【選択図】 図１
【解決手段】 第１の基板電位（VBN1）が与えられる第１極性（P）の第１の基板（PWELL1）と、第１の基板電位（VBN1）とは異なる第２の基板電位（VBN2）が与えられる第１極性（P）の第２の基板（PWELL2）と、第１極性（P）とは異なる第２極性（N）の第３の基板（NWELL）とを備え、第１の基板（PWELL1）は、当該基板（PWELL1）上に形成されるMOSFETのソースが接続される電源またはグランドと分離されており、第３の基板（NWELL）は、第１の基板（PWELL1）と第２の基板（PWELL2）との間に第１および第２の基板（PWELL1，PWELL2）に隣接して配置され、第３の基板（NWELL）上に回路素子が形成されている。
【選択図】 図１
Description
本発明は、少なくとも２つの同極で独立した基板と少なくとも１つの異極の基板とを備えた半導体集積回路にかかわり、特には小面積、低消費電力化の技術に関する。
半導体集積回路において、ＭＯＳ素子（ＭＯＳトランジスタ）の基板電位を制御して用いることがある。なぜなら、ＭＯＳ素子の基板電位を変更することで、ＭＯＳの閾値及び飽和電流特性を可変にできる特徴があるからである。その特徴を活かす例として、例えば、半導体集積回路の動作時と停止時で可変にする方法がある。具体的には、半導体集積回路が動作している場合に、ＭＯＳの基板電位とソース電位差を０にし、停止時にその基板電位とソース電位差を大きくとることで、動作時よりＭＯＳの閾値を上げＭＯＳのサブスレッシュホルドリーク電流を削減することで、低消費電力化をはかる方法がある。また、周囲温度、内部電圧変動、あるいは製造プロセス変動によるＭＯＳ特性のばらつきを均一に保ち回路性能を維持する為に、基板電位を可変制御する方法などがある。また、上述したＭＯＳの基板制御を実現するため、より半導体集積回路の面積効率のよいレイアウト手法が提案されている（特許文献１参照）。
T.Kuroda et.al.,"A High-Speed Low-Power 0.3um CMOS Gate Array with Variable Threshold Voltage Scheme," IEEE Custom Integrated Circuit Conference 1996 PP.53-56 M.Sumita et.al., "Mixed Body-Bias Techniques with fixed Vt and Ids Generation Circuits," ISSCC Dig. Tech.Papers, pp.158-159, Feb.2004. 特許第３２１２９１５号公報
T.Kuroda et.al.,"A High-Speed Low-Power 0.3um CMOS Gate Array with Variable Threshold Voltage Scheme," IEEE Custom Integrated Circuit Conference 1996 PP.53-56 M.Sumita et.al., "Mixed Body-Bias Techniques with fixed Vt and Ids Generation Circuits," ISSCC Dig. Tech.Papers, pp.158-159, Feb.2004.
従来、上記技術が提案されていた０．５μｍプロセスから０．３μｍプロセス世代などでは、ＣＭＯＳプロセスの微細化が進化するにつれ、電源電圧、ＭＯＳの閾値電圧も、プロセスの理想的なスケーリング則に従っていた。しかしながら、最近の０．１３μｍプロセスから９０ｎｍプロセス世代では、電源電圧、ＭＯＳの閾値電圧は、プロセスの理想的なスケーリング則に従えない状況になっている。即ち、プロセススケーリングしても、電源電圧や閾値電圧は、一定に保たれたままである。
この理由の一つとして、半導体集積回路を構成する特定の回路の安定性が困難な状況であることが挙げられる。入力信号が一方の極性のＭＯＳだけに接続されている回路構成をもつダイナミック回路やドミノ回路などにおいて、入力信号の電圧ノイズマージンは、ＭＯＳの閾値に等しい。つまり、閾値をプロセスと共にスケーリングすると、入力ノイズマージンは、低下することになる。例えば、９０ｎｍＣＭＯＳでは、そのノイズマージンは、常温（２７℃）で約３００ｍＶ位であり、特に、高温ほど、閾値は低下し、１２５℃で１００ｍＶ位であり、半導体集積回路の電源電圧変動（約１００ｍＶ以上）を考慮するとノイズマージンはない状態でいつ誤動作がおきてもおかしくない状況である。上記のような問題を解決する１つの提案が、最近、提案されている。これは、回路構成に応じた基板電位を与えることにより、入力ノイズマージンを常温と同じレベルにして、高速性を維持する方法である（非特許文献２参照）。この提案では、基板電位が異なる同極の基板が必要となる。上記提案のダイナミック回路図を図７に示す。図７において、Ｄ１，Ｄ２は入力データであり、ＣＬＫはクロック信号、ＯＵＴはダイナミック回路の出力である。また、各ＭＯＳの基板電圧は、ＶＢＮ１、ＶＢＮ２、ＶＢＰ１に接続されており、ＶＢＮ１，ＶＢＮ２は、異なる基板電位特性になるように制御されている。また、図７のダイナミック回路を従来の提案（特許文献１）のレイアウト方法で実現した図面を図８に示す。図８において、各素子は、ＮＭＯＳの基板ＰＷＥＬＬ１，ＰＷＥＬＬ２、ＰＭＯＳの基板ＮＷＥＬＬ、各ＭＯＳのゲートを構成するポリシリコン２、各ＭＯＳのソース・ドレインを形成するＳ／Ｄ拡散層１、各基板に電位を供給する反転拡散層３、反転拡散層３・拡散層１・ゲート２の各々と最下層メタルである第一層メタルとを接続するコンタクト４から成っている。第一層メタルより更に上層のメタル層については、図面に挿入すると複雑になるので、省略しているが、通常これらのメタル層は、各回路間の入力、出力間の接続や、電源、基板配線に用いられる。基板ＰＷＥＬＬ１，ＰＷＥＬＬ２の電位を供給する反転拡散層３は、コンタクト４を経てメタル層（基板電位供給線ＰＬ１Ｘ，ＰＬ１Ｙ，ＰＬ２Ｘ，ＰＬ２Ｙ）に接続されており、基板ＰＷＥＬＬ１，ＰＷＥＬＬ２の電位は、独立である。図面から分かるように、基板ＰＷＥＬＬ１，ＰＷＥＬＬ２間は、導通してはいけないので、基板ＮＷＥＬＬ１で分離する必要があり、ダイナミック回路を物理配置するとこの分離領域（図８中の点線で囲まれた領域１００）の面積のオーバーヘッドが課題となっていた。
本発明は上記の半導体集積回路のレイアウトの面積オーバーヘッドの課題を解決するためになされたものであり、その目的とするところは、より小面積で回路特性の劣化しない半導体集積回路を提供することにある。
本発明による半導体集積回路は、
第１の基板電位が与えられる第１極性の第１の基板と、前記第１の基板電位とは異なる第２の基板電位が与えられる前記第１極性の第２の基板と、前記第１極性とは異なる第２極性の第３の基板とを備え、前記第１の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されており、前記第３の基板は、前記第１の基板と前記第２の基板との間に前記第１および第２の基板に隣接して配置され、前記第３の基板上に回路素子が形成されている。
第１の基板電位が与えられる第１極性の第１の基板と、前記第１の基板電位とは異なる第２の基板電位が与えられる前記第１極性の第２の基板と、前記第１極性とは異なる第２極性の第３の基板とを備え、前記第１の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されており、前記第３の基板は、前記第１の基板と前記第２の基板との間に前記第１および第２の基板に隣接して配置され、前記第３の基板上に回路素子が形成されている。
更に、前記回路素子はＭＯＳＦＥＴであってもよい。
更に、前記回路素子は高抵抗負荷素子であってもよい。
更に、前記高抵抗負荷素子はポリシリコンもしくは拡散層で形成されていてもよい。
更に、前記第２の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されていてもよい。
更に、前記第３の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されていてもよい。
更に、前記第１から第３の基板それぞれにＭＯＳＦＥＴが存在しており、前記第１から第３の基板で１つのセルが形成されていてもよい。
更に、前記第１および第２の基板電位は基板生成回路から供給されていてもよい。
更に、前記第１の基板上に形成されるＭＯＳＦＥＴの閾値と前記第２の基板上に形成されるＭＯＳＦＥＴの閾値とが異なってもよい。
更に、前記第１の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜厚と前記第２の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜厚とが異なってもよい。
更に、前記第１の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜の素材と前記第２の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜の素材とが異なってもよい。
更に、前記第１の基板電位を供給するための基板電位供給線をさらに備え、前記基板電位供給線は、前記第１の基板上にあり、前記第１の基板の長方向に並走していてもよい。
更に、前記第２の基板電位を供給するための基板電位供給線をさらに備え、前記基板電位供給線は、前記第２の基板上にあり、前記第２の基板の長方向に並走していてもよい。
更に、前記第１の基板電位を供給するための基板電位供給線をさらに備え、前記基板電位供給線は、前記第１の基板上にあり、前記第１の基板の短方向に並走していてもよい。
更に、前記第２の基板電位を供給するための基板電位供給線をさらに備え、前記基板電位供給線は、前記第２の基板上にあり、前記第２の基板の短方向に並走していてもよい。
更に、前記第１の基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランド線と、前記第２の基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランド線とが異なってもよい。
更に、前記第３の基板に基板電位を供給するための反転拡散層が前記第３の基板上に設けられており、前記反転拡散層は、前記第１の基板の近傍または前記第２の基板の近傍に設けられてもよい。
更に、前記反転拡散層は、前記第１の基板と前記第２の基板とのうち与えられる基板電位が高い方の基板の近傍に設けられてもよい。
更に、前記第１および第２の基板のいずれか一方に第１のＭＯＳＦＥＴが形成されており、前記第１のＭＯＳＦＥＴのゲートおよびドレインは前記一方の基板に接続されていてもよい。
更に、前記第１のＭＯＳＦＥＴは、前記第１の基板と前記第２の基板とのうち与えられる基板電位が高い方の基板上に形成されてもよい。
更に、前記第２の基板の周囲を囲む第４の基板をさらに備え、前記第４の基板は、グランド線に接続されていてもよい。
更に、クロック信号線と、データ入力信号線と、第１および第２の信号線とをさらに備え、前記第３の基板上のＭＯＳＦＥＴは、前記クロック信号線からのクロック信号に応答して前記第１の信号線をプリチャージし、前記第１の基板上のＭＯＳＦＥＴは、前記データ入力信号線からのデータ入力信号に応答して前記第１の信号線をディスチャージし、前記第２の基板上のＭＯＳＦＥＴは、前記第１の信号線の出力に応答して前記第２の信号線をディスチャージしてもよい。
更に、前記第２の基板上に、信号線をディスチャージする２段以上の直列接続されたＭＯＳＦＥＴが形成され、前記第３の基板に基板電位を供給するための基板電位供給線もしくは反転拡散層は、前記第２の基板以外の第１極性の基板より前記第２の基板に近くてもよい。
更に、前記第１の基板の上に、クロック信号に応答して第１の信号線をディスチャージするＭＯＳＦＥＴが形成され、前記第２の基板上に、第２の信号線をディスチャージする２段以上の直列接続されたＭＯＳＦＥＴが形成されていてもよい。
更に、前記第１極性の前記第１および第２の基板のうちいずれかの上に、クロック信号に応答して信号線をディスチャージするＭＯＳＦＥＴが形成されており、当該ＭＯＳＦＥＴが形成されている基板の電位は負の温度依存性をもっていてもよい。
更に、ＣＭＯＳで構成されたＮＡＮＤ回路およびＮＯＲ回路をさらに備え、前記ＮＯＲ回路を構成するＮＭＯＳは前記第１の基板上に形成され、前記ＮＡＮＤ回路を構成するＮＭＯＳは前記第２の基板上に形成されていてもよい。
更に、ＮＭＯＳが並列接続されている回路は前記第１の基板上に形成され、ＮＭＯＳが直列接続されている回路は前記第２の基板上に形成されていてもよい。
上記のように構成することにより、従来であれば、第１極性の２つの基板の間に第２極性の基板を挿入してあったものが、不要となるため、面積オーバーヘッドを低減することが可能となる。したがって、より小面積にすることができ、高性能かつ小面積な半導体集積回路を実現できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本発明の実施の形態１は、ダイナミック回路におけるＭＯＳトランジスタに最適な基板電位を供給する半導体集積回路の配置例である。
本発明の実施の形態１は、ダイナミック回路におけるＭＯＳトランジスタに最適な基板電位を供給する半導体集積回路の配置例である。
図１は、図７のダイナミック回路を構成する素子を物理配置したレイアウト図である。
図１において、各素子は、ＮＭＯＳの基板ＰＷＥＬＬ１，ＰＷＥＬＬ２、ＰＭＯＳの基板ＮＷＥＬＬ１、各ＭＯＳのゲートを構成するポリシリコン２、各ＭＯＳのソース・ドレインを形成するＳ／Ｄ拡散層１、各基板に電位を供給する反転拡散層３、反転拡散層３・拡散層１・ゲート２の各々と最下層メタルである第一層メタルとを接続するコンタクト４から成っている。第一層メタルより更に上層のメタル層については、図面に挿入すると複雑になるので、省略しているが、通常これらのメタル層は、各回路間の入力、出力間の接続や、電源、基板配線に用いられる。
ＰＷＥＬＬ１，ＰＷＥＬＬ２の基板電位ＶＢＮ１，ＶＢＮ２を供給する反転拡散層３は、コンタクト４を経てメタル層（基板電位供給線ＰＬ１Ｘ，ＰＬ１Ｙ，ＰＬ２Ｘ，ＰＬ２Ｙ）に接続されており、ＰＷＥＬＬ１，ＰＷＥＬＬ２の電位は、独立である。なお、ＰＷＥＬＬ１，ＰＷＥＬＬ２の基板電位ＶＢＮ１，ＶＢＮ２は基板生成回路（図示せず）から供給されている。ダイナミック回路の入力部のＮＭＯＳは、ＰＷＥＬＬ２上に配置され、ダイナミック回路の出力部のＮＭＯＳは、ＰＷＥＬＬ１に配置される。また、ＰＷＥＬＬ１，ＰＷＥＬＬ２間にＰＭＯＳの基板ＮＷＥＬＬ１が配置される。図１の構成では、Ｙ方向に配置された基板ＰＷＥＬＬ２、ＮＷＥＬＬ１、ＰＷＥＬＬ１で１つのダイナミック回路のセルを構成しており、このセルがＸ方向に繰り返し（図１では３つ）配置されている。従来例での課題であった、分離領域（図８中の点線で囲まれた領域１００）の面積オーバーヘッドは、上記のような構成によって０になる。よって、小面積化となる。
また、従来、ＰＷＥＬＬ１，ＰＷＥＬＬ２の基板電位供給線が２並列横に並んでいた（図８の基板電位供給線ＰＬ１Ｘ，ＰＬ２Ｘ）が、図１の構成にすることにより各ウェル間で１本で済む（ＰＷＥＬＬ１に対しては基板電位供給線ＰＬ１Ｘ、ＰＷＥＬＬ２に対しては基板電位供給線ＰＬ２Ｘ）ので、行方向（図１のＸ方向）のレイアウトを縦方向（図１のＹ方向）に繰り返して配置する場合、そのオーバーヘッドも解決され、更に小面積となる。
また、従来、縦方向（Ｙ方向）に基板電位供給線が並んでいる場合（図８の基板電位供給線ＰＬ１Ｙ，ＰＬ２Ｙ）、ＰＷＥＬＬ１，ＰＷＥＬＬ２にそれぞれ供給するため、縦ライン（Ｙ方向のライン）のオーバーヘッドも存在している。しかし、図１のレイアウトにより、横方向（Ｘ方向）の同じライン上にある基板ＰＷＥＬＬは同一電位である（図１のＸ方向のライン１上にあるＰＷＥＬＬ１の電位はＶＢＮ１、ライン２上にあるＰＷＥＬＬ２の電位はＶＢＮ２）ので、極言すれば、基板電位の供給ポイントは、横方向（Ｘ方向）の同じライン上にある基板ＰＷＥＬＬで一箇所でも構わないので、縦ライン（Ｙ方向のライン）のオーバーヘッドも解決される。故に小面積となる。
ここで、ＰＷＥＬＬ１，ＰＷＥＬＬ２の基板電位ＶＢＮ１，ＶＢＮ２について更に詳述する。従来例でも述べたように、ダイナミック回路のノイズマージンを一定にするには、ＭＯＳの閾値を一定にするような、基板電位を与えれば良い。この基板電位特性を温度に関して考慮するならば、負の温度依存性を示す。対して、インバータなどのＭＯＳは、飽和電流を一定にするような、基板電位を与えれば良い。この基板電位特性を温度に関して考慮するならば、閾値一定よりもその勾配は緩やな特性を持つか、もしくは、正の温度依存性を示す。つまり、飽和電流一定の基板電位の方が、高温時、基板電位が高い。
この高温時に飽和電流一定の基板電位が、ＭＯＳのソース電位より高い場合は、図２に示すような寄生バイポーラによって、ラッチアップを引き起こす可能性がある。ラッチアップを防止するため、ＰＮＰのバイポーラのベースの寄生抵抗を削減させるため、ＮＷＥＬＬ１上の反転拡散層３を、ＰＷＥＬＬ１，ＰＷＥＬＬ２のうち基板電位の高い方により接近させることが望ましい。以下、ＶＢＮ１＜ＶＢＮ２であるものとして説明する。この場合、ＮＷＥＬＬ１上の反転拡散層３をＰＷＥＬＬ２により接近させることが望ましい。言い換えれば、ＰＷＥＬＬ１，ＮＷＥＬＬ１間での寄生バイポーラによるラッチアップ可能性は非常に低いので、よりレイアウトの面積効率を向上させるためには、ＮＷＥＬＬ１上に設ける反転拡散層３は、基板ＰＷＥＬＬ２，ＮＷＥＬＬ１間のみで良い。
更に、ラッチアップ防止をする為、図２に示した保護回路２２を用いる場合、も同様であり、よりレイアウトの面積効率を向上させるためには、保護回路２２を設けるのはＰＷＥＬＬ２，ＮＷＥＬＬ１間のみで良い。
なお、図１のようなダイナミック回路ではなく、ＰＭＯＳの代わりに、ＮＷＥＬＬ１上に高抵抗な素子で形成された回路でも同様な効果を発揮する。高抵抗素子は、ポリシリコン２または拡散層１で実現する。
また、ＰＷＥＬＬ１に形成するＭＯＳとＰＷＥＬＬ２に形成するＭＯＳのゲート酸化膜圧または、ゲート酸化膜を形成する素材が異なる場合、直列段数の多い構成つまり、ＰＷＥＬＬ２に形成されるＭＯＳは、ゲート電流リークが大きなＭＯＳを選択する。また、ＰＷＥＬＬ１に形成するＭＯＳとＰＷＥＬＬ２に形成するＭＯＳの閾値が異なる場合、直列段数の多い構成つまり、ＰＷＥＬＬ２に形成されるＭＯＳは、ドレイン電流リークが大きなＭＯＳ（閾値が低い）を選択する。このようにすることにより、ＭＯＳのリーク削減が可能となり、より低消費電力化が可能となる。
更に、ＰＷＥＬＬ１のＭＯＳとＰＷＥＬＬ２のＭＯＳの供給電位を別々に制御する（たとえば図２に示すように、ＰＷＥＬＬ１のＭＯＳの供給電位をＶＳＳ１、ＰＷＥＬＬ２のＭＯＳの供給電位をＶＳＳ２というように別々に制御する）ことにより、より低消費電力化が可能となる。この場合、従来では、電位を供給する線を横方向（Ｘ方向）に配置した場合、供給線は、非常に細い線幅でしか実現できないが、本レイアウトでは、十分な線幅で供給でき、寄生抵抗による電圧降下が防止可能となる。
（実施の形態２）
実施の形態１では、ダイナミック回路を繰り返し配置した場合を述べたが、本形態では、他の論理回路と混載させた場合について説明する。図３は、本実施の形態２の基本構成のレイアウト構成である。図３の構成は、ダイナミック回路の右横に２入力ＮＡＮＤ、左横に２入力ＮＯＲを並べた場合である。ＮＭＯＳの直列段数が多い場合は、ＰＷＥＬＬ２上に配置し、ＮＭＯＳの直列段数が少ない場合は、ＰＷＥＬＬ１上に配置する。直列段数が多いとＤＩＢＬ（Drain Induced Barrier Lowering）効果により、ＭＯＳ直列段数がない場合と比較して、２直列では、ドレインリーク電流は、約２５％となり、３直列では、約１０％となる。これは、飽和電流と異なり（飽和電流の場合、２直列で、５０％、３直列で３３％）飛躍的なリーク削減効果が実現される。言い換えれば、ＭＯＳの飽和電流を向上させるため、直列段数の多いＰＷＥＬＬ２の基板電位ＶＢＮ２をＰＷＥＬＬ１の基板電位ＶＢＮ１よりも高く設定しても、リーク電流は、従来のように基板電位を一意に変化させる場合に比較しても、それほど、増えない。つまり、ＰＷＥＬＬ２のＭＯＳは、飽和電流を向上させる基板電位を与える前提で、ＭＯＳのトランジスタ幅及びトランジスタ長を設定できる為、面積削減が可能である。例えば、ＰＷＥＬＬ２の基板電位を０．４Ｖ印加した場合、トランジスタの飽和電流が、１．５倍向上するならば、トランジスタ幅は、従来の６６％で実現可能である。
実施の形態１では、ダイナミック回路を繰り返し配置した場合を述べたが、本形態では、他の論理回路と混載させた場合について説明する。図３は、本実施の形態２の基本構成のレイアウト構成である。図３の構成は、ダイナミック回路の右横に２入力ＮＡＮＤ、左横に２入力ＮＯＲを並べた場合である。ＮＭＯＳの直列段数が多い場合は、ＰＷＥＬＬ２上に配置し、ＮＭＯＳの直列段数が少ない場合は、ＰＷＥＬＬ１上に配置する。直列段数が多いとＤＩＢＬ（Drain Induced Barrier Lowering）効果により、ＭＯＳ直列段数がない場合と比較して、２直列では、ドレインリーク電流は、約２５％となり、３直列では、約１０％となる。これは、飽和電流と異なり（飽和電流の場合、２直列で、５０％、３直列で３３％）飛躍的なリーク削減効果が実現される。言い換えれば、ＭＯＳの飽和電流を向上させるため、直列段数の多いＰＷＥＬＬ２の基板電位ＶＢＮ２をＰＷＥＬＬ１の基板電位ＶＢＮ１よりも高く設定しても、リーク電流は、従来のように基板電位を一意に変化させる場合に比較しても、それほど、増えない。つまり、ＰＷＥＬＬ２のＭＯＳは、飽和電流を向上させる基板電位を与える前提で、ＭＯＳのトランジスタ幅及びトランジスタ長を設定できる為、面積削減が可能である。例えば、ＰＷＥＬＬ２の基板電位を０．４Ｖ印加した場合、トランジスタの飽和電流が、１．５倍向上するならば、トランジスタ幅は、従来の６６％で実現可能である。
（実施の形態３）
図４は、実施の形態３による半導体集積回路のレイアウト構成であり、図５はその断面図である。図４の構成では、図１に示した半導体集積回路の物理配置の横に通常のＣＭＯＳ回路が存在しており、図１の半導体集積回路を基板ＮＷＥＬＬ２で囲み、ＮＷＥＬＬ２を接地させている。このように、基板ＮＷＥＬＬ２をＮＷＥＬＬ１とＮＷＥＬＬ３との間に配置することでラッチアップを防止することができる。
図４は、実施の形態３による半導体集積回路のレイアウト構成であり、図５はその断面図である。図４の構成では、図１に示した半導体集積回路の物理配置の横に通常のＣＭＯＳ回路が存在しており、図１の半導体集積回路を基板ＮＷＥＬＬ２で囲み、ＮＷＥＬＬ２を接地させている。このように、基板ＮＷＥＬＬ２をＮＷＥＬＬ１とＮＷＥＬＬ３との間に配置することでラッチアップを防止することができる。
たとえば、ＮＷＥＬＬ２がない場合、図６（ａ）に示すように、Ｐ基板から深いＮＷＥＬＬとＮＷＥＬＬ３の間のポイントＡの電位が高抵抗により、本来０Ｖであるべきが例えば１．１Ｖまで上昇したとき、ＮＷＥＬＬ３から深いＮＷＥＬＬへ電流Ｉｃ１が流れる。これによってＮＷＥＬＬ１の電圧が上昇する。
これに対して、図４に示すようにＮＷＥＬＬ２を設けた場合、図６（ｂ）に示すように、ＮＷＥＬＬ３から深いＮＷＥＬＬへ電流Ｉｃ１が流れることが低減される。ＮＷＥＬＬ３からＮＷＥＬＬ２にＩｃ３の電流が流れ、深いＮＷＥＬＬからＮＷＥＬＬ２に微少電流Ｉｃ２が流れる。これによって、ＮＷＥＬＬ１の電圧が上昇することがなく、安定したＮＷＥＬＬ１の電位が保たれＭＯＳの動作が安定する。
なお、図１の半導体集積回路をＮＷＥＬＬではなくＰＷＥＬＬで囲み、そのＰＷＥＬＬをＶＳＳで接地した場合にも同様の効果が得られる。ポイントＡとＰ基板間が高抵抗になりにくくポイントＡの電位が０Ｖ近辺になるためである。
本発明にかかる半導体集積回路は、高性能且つ低消費、小面積低消費電力を実現する半導体のチップに非常に有用であり、今後の電池などで電力が与えられるチップセットで長時間な電池寿命を確保でき、面積が削減できる分、より安価で高性能な半導体チップをチップセットに供給できる。
ＰＷＥＬＬ１〜３ ＮＭＯＳの基板
ＮＷＥＬＬ１〜３ ＰＭＯＳの基板
１ Ｓ／Ｄ拡散層
２ ポリシリコン
３ 反転拡散層
４ コンタクト
ＮＷＥＬＬ１〜３ ＰＭＯＳの基板
１ Ｓ／Ｄ拡散層
２ ポリシリコン
３ 反転拡散層
４ コンタクト
Claims (27)
- 第１の基板電位が与えられる第１極性の第１の基板と、
前記第１の基板電位とは異なる第２の基板電位が与えられる前記第１極性の第２の基板と、
前記第１極性とは異なる第２極性の第３の基板とを備え、
前記第１の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されており、
前記第３の基板は、前記第１の基板と前記第２の基板との間に前記第１および第２の基板に隣接して配置され、
前記第３の基板上に回路素子が形成されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記回路素子はＭＯＳＦＥＴである、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記回路素子は高抵抗負荷素子である、
ことを特徴とする半導体集積回路。 - 請求項３において、
前記高抵抗負荷素子はポリシリコンもしくは拡散層で形成されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第２の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第３の基板は、当該基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランドと分離されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１から第３の基板それぞれにＭＯＳＦＥＴが存在しており、前記第１から第３の基板で１つのセルが形成されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１および第２の基板電位は基板生成回路から供給されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板上に形成されるＭＯＳＦＥＴの閾値と前記第２の基板上に形成されるＭＯＳＦＥＴの閾値とが異なる、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜厚と前記第２の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜厚とが異なる、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜の素材と前記第２の基板上に形成されるＭＯＳＦＥＴのゲート酸化膜の素材とが異なる、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板電位を供給するための基板電位供給線をさらに備え、
前記基板電位供給線は、前記第１の基板上にあり、前記第１の基板の長方向に並走している、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第２の基板電位を供給するための基板電位供給線をさらに備え、
前記基板電位供給線は、前記第２の基板上にあり、前記第２の基板の長方向に並走している、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板電位を供給するための基板電位供給線をさらに備え、
前記基板電位供給線は、前記第１の基板上にあり、前記第１の基板の短方向に並走している、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第２の基板電位を供給するための基板電位供給線をさらに備え、
前記基板電位供給線は、前記第２の基板上にあり、前記第２の基板の短方向に並走している、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１の基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランド線と、前記第２の基板上に形成されるＭＯＳＦＥＴのソースが接続される電源もしくはグランド線とが異なる、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第３の基板に基板電位を供給するための反転拡散層が前記第３の基板上に設けられており、
前記反転拡散層は、前記第１の基板の近傍または前記第２の基板の近傍に設けられている、
ことを特徴とする半導体集積回路。 - 請求項１７において、
前記反転拡散層は、前記第１の基板と前記第２の基板とのうち与えられる基板電位が高い方の基板の近傍に設けられている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第１および第２の基板のいずれか一方に第１のＭＯＳＦＥＴが形成されており、前記第１のＭＯＳＦＥＴのゲートおよびドレインは前記一方の基板に接続されている、
ことを特徴とする半導体集積回路。 - 請求項１９において、
前記第１のＭＯＳＦＥＴは、前記第１の基板と前記第２の基板とのうち与えられる基板電位が高い方の基板上に形成されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第２の基板の周囲を囲む第４の基板をさらに備え、
前記第４の基板は、グランド線に接続されている、
ことを特徴とする半導体集積回路。 - 請求項７において、
クロック信号線と、データ入力信号線と、第１および第２の信号線とをさらに備え、
前記第３の基板上のＭＯＳＦＥＴは、
前記クロック信号線からのクロック信号に応答して前記第１の信号線をプリチャージし、
前記第１の基板上のＭＯＳＦＥＴは、
前記データ入力信号線からのデータ入力信号に応答して前記第１の信号線をディスチャージし、
前記第２の基板上のＭＯＳＦＥＴは、
前記第１の信号線の出力に応答して前記第２の信号線をディスチャージする、
ことを特徴とする半導体集積回路。 - 請求項１において、
前記第２の基板上に、信号線をディスチャージする２段以上の直列接続されたＭＯＳＦＥＴが形成され、
前記第３の基板に基板電位を供給するための基板電位供給線もしくは反転拡散層は、前記第２の基板以外の第１極性の基板より前記第２の基板に近い、
ことを特徴とする半導体集積回路。 - 請求項１１または１２において、
前記第１の基板上に、クロック信号に応答して第１の信号線をディスチャージするＭＯＳＦＥＴが形成され、
前記第２の基板上に、第２の信号線をディスチャージする２段以上の直列接続されたＭＯＳＦＥＴが形成されている、
ことを特徴とする半導体集積回路。 - 請求項１または１１において、
前記第１極性の前記第１および第２の基板のうちいずれかの上に、クロック信号に応答して信号線をディスチャージするＭＯＳＦＥＴが形成されており、当該ＭＯＳＦＥＴが形成されている基板の電位は負の温度依存性をもつ、
ことを特徴とする半導体集積回路。 - 請求項１において、
ＣＭＯＳで構成されたＮＡＮＤ回路およびＮＯＲ回路をさらに備え、
前記ＮＯＲ回路を構成するＮＭＯＳは前記第１の基板上に形成され、
前記ＮＡＮＤ回路を構成するＮＭＯＳは前記第２の基板上に形成されている、
ことを特徴とする半導体集積回路。 - 請求項１において、
ＮＭＯＳが並列接続されている回路は前記第１の基板上に形成され、
ＮＭＯＳが直列接続されている回路は前記第２の基板上に形成されている、
ことを特徴とする半導体集積回路。
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