CN106486425A - Fdsoi技术中使用可调式时序电路的方法、装置及系统 - Google Patents

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Abstract

本发明涉及FDSOI技术中使用可调式时序电路的方法、装置及系统，其所揭露的至少一个方法、装置及系统包含提供用于制造半导体装置的设计。执行半导体装置电路设计的操作模型化。界定至少一个晶体管用于提供顺向偏置该晶体管的第一电压或用于反向偏置该晶体管的第二电压其中至少一个。依据界定该至少一个晶体管用于提供该晶体管的顺向偏置的第一电压或反向偏置的第二电压其中至少一个，选择性提供用于调整关联该晶体管的时序的延迟。

Description

FDSOI技术中使用可调式时序电路的方法、装置及系统
技术领域
本发明揭露关于复杂的半导体装置的制造，并且更具体的是，关于全耗尽绝缘体上硅(FDSOI，Fully Depleted Silicon On Insulator)技术中使用可调式时序(timing)电路。
背景技术
半导体装置的制造需要许多离散的制程步骤以从原始半导体材料产生封装的半导体装置。各种的制程，从半导体材料的初始成长、半导体晶体的切片成为个别的晶圆、制造阶段(蚀刻、掺杂、离子植入或类似制程)、至完成的装置的封装及最终测试，是彼此如此的不同及专业以致于该制程可以在拥有不同的控制方案的不同的制造场所执行。
通常，多个制程技术目前已成熟，其中，对于各种类型的复杂电路，包含场效应晶体管(FET)，考虑操作速度及/或功率消耗及/或成本效益下的优异特性，金属氧化物半导体(MOS)技术是目前最有希望的方法。例如，使用MOS技术在复杂的集成电路的制造期间，以数百万计的晶体管，例如N沟道晶体管及/或P沟道晶体管，是在包含结晶半导体层的衬底上形成。在N沟道MOS(NMOS)装置及/或P沟道MOS(PMOS)装置的制造期间，设计者时常控制制程步骤以允许增加该些装置的电流驱动。对于NMOS装置，增加电流驱动将会增强电子的流动。对于PMOS装置，增加电流驱动将会增强“空穴”的流动。例如，时常形成应变硅层以提供电荷粒子(意即电子或空穴)的传输的改进。
在工业上有越来越多的共识，认为传统的方法必须加以改进以提供更小的装置及可以在较低的电压下操作的装置。目前，所谓的块体FET是实现于很多装置中的一种较普遍的设计。图1说明在半导体晶圆上形成的典型块体FET 100的制式化的描述。该FET 100在硅衬底105上形成。反转层(inversion layer)150在该硅衬底105上形成。通常通过沉积氧化硅形成该反转层150。栅极110在该衬底105之上形成，由在该晶圆的加工期间所形成的绝缘120所围绕，且其可由二氧化铪(HfO2)所组成。
栅极氧化层125在该反转层150的上方形成。该FET 100的该栅极110在该栅极氧化层125的上方形成。图1亦说明源极区140及漏极区130，两者均在该衬底105的顶部形成。若该衬底105为N型，该漏极及源极区130、140将会是P型，反之亦然。在这种配置中，耗尽区(depletion region)160建立在该源极区140及该漏极区130的下方。
图1的典型块体FET设计的一个问题包含这些类型的FET可能呈现显着的寄生电容，造成效能下降及功率损失的事实。再者，因为该耗尽区160，甚至当该FET 100关闭时，可能发生电流泄漏。电流泄漏可以包含漏极漏电流、源极漏电流及井区(well)漏电流。该FET100亦倾向具有相对高的临界值电压(threshold voltage)。另外，当供电电压(supplyvoltage)降低以减少功率消耗时，图1的典型块体FET设计倾向呈现出效能下降。
设计者建议使用所谓的绝缘体上硅(SOI，Silicon-On-Insulator)设计以克服由图1的典型块体FET设计所呈现的不足与问题。SOI晶体管通常于硅的薄层中形成，该硅的薄层通过使用电绝缘体，诸如二氧化硅，从半导体晶圆的主要衬底中隔离出来。该薄的硅层可以具有从数微米(通常用于电功率切换装置)向下至低于500埃(通常用于高效能微处理器)的厚度范围。该电流泄漏的减少由SOI设计所赋予的隔离性质所提供。SOI设计可以提供其它优点，诸如较快速的运算电路及较低的操作电压。图2说明在半导体晶圆上形成的典型全耗尽型(FD，FullyDepleted)SOI FET 200的制式化的描述。
该FD SOI FET 200在硅衬底205上形成。该FET 200包括通过沉积氧化硅所形成的耗尽区250。栅极200在该衬底205之上形成，由在该晶圆的加工期间所形成的绝缘220所围绕，并且通常包括HfO2。
栅极氧化层225于衬底205的上方形成。该FET 200的栅极210于该栅极氧化层225的上方形成。该FET 200亦包括源极区240及漏极区230，两者均在该衬底205的上方形成。若该衬底205为N型时，该漏极及源极区230、240将是P型，反之亦然。再者，该FET 200包括在该漏极及源极区230、240下方的埋入氧化层(BOX，Buried Oxide)区270。
在这个配置中，作为代替图1的较大耗尽区160，该耗尽区250限制在该BOX区270的上方并且在该漏极及源极区230、240之间。该BOX区270在该源极区240、该漏极区230及该耗尽区250的下方形成。该BOX区270的位置避免形成类似于图1的耗尽区160的较大耗尽区。再者，在这个例子中，该耗尽区250是全耗尽的。若该漏极及源极区230、240是P型，该耗尽区250将是N型耗尽区，反之亦然。
再者，FD SOI FET可以经配置成所谓的低电压临界值/超低电压临界值(LVT/SLVT，Low Voltage Threshold/Super Low Voltage Threshold)形式，其中，晶体管对包括在N井区上方所形成的NMOS FET及在P井区上方所形成的PMOS FET，亦称为倒装井区(flip-well)配置。又再者，FD SOI FET可以经配置成所谓的一般电压临界值/高电压临界值(RVT/HVT，Regular Voltage Threshold/High Voltage Threshold)形式，其中，晶体管对包括在P井区上方所形成的NMOS FET及在N井区上方所形成的PMOS FET。这些配置在下文作描述。
该FD SOI FET设计的一个优点是减少临界值电压，该临界值电压允许较低的操作电压。其它优点包含较低的寄生电容及较低的泄漏电流。然而，关联该FD SOI FET设计的一个问题在于当施加较低的操作电压时，可能发生低Vdd的时序突冲。为了要克服时序错误，设计者已经采取提供针对性偏置电压，意即，顺向偏置电压配置用于倒装井区(SLVT/LVT)以及反向偏置电压配置用于现有的井区(RVT/HVT)。
图3说明以LVT/SLVT配置所形成的典型的晶体管对300的制式化的描述。图4说明以RVT/HVT配置所形成的典型的晶体管对400的制式化的描述。同时参考图3及4，晶体管对300(图3)包括NFET 301及PFET 302。图4说明晶体管对400，其也包括NFET 401及PFET 402。
参考该晶体管对300，该NFET 301在N井区375A之上形成，并且包括栅极320A、漏极区330A及源极区340A。该PFET 302在P井区375B之上形成，并且包括栅极320B、漏极区330B及源极区340B。该NFET 301及PFET 302由浅沟槽隔离(STI)区380所分隔。
该NFET 301在BOX区370A的上方形成并且该PFET 302在BOX区370B的上方形成。该NFET 301及PFET 302分别包括全耗尽区350A及350B。该全耗尽区350A、350B分别位在该BOX区370A、370B的上方并且在该FET 301、302的源极及漏极区之间。
参考该晶体管对400，该NFET 401在P井区475A之上形成，并且包括栅极420A、漏极区430A及源极区440A。该PFET 402在N井区475B之上形成，并且包括栅极420B、漏极区430B及源极区440B。该NFET 401及PFET 402由浅沟槽隔离(STI)区480所分隔。
该NFET 401于BOX区470A的上方形成并且该PFET 402于BOX区470B的上方形成。该NFET 401及PFET 402分别包括全耗尽区450A及450B。该全耗尽区450A及450B位于该BOX区470A、470B的上方并且在该FET 401、402的源极及漏极区之间。
如图3及图4中所显示，该LVT/SLVT FET 301、302能够顺向偏置，其中，该RVT/HVTFET 401、402能够反向偏置。为了调整由该FDSOI FET(例如，因为低Vdd的时序误差)的操作所造成的任何时序问题，设计者已经导入顺向或反向偏置方案。然而，最先进的顺向/反向偏置方案需要时序调整，诸如插入延迟缓冲器。
图5说明使用FD SOI FET的典型电路，并且因此可以在较低的操作电压操作。图5说明插入最先进的延迟缓冲器于FD SOI FET电路中。图5显示电路500，其包括第一逻辑区块510、第二逻辑区块520、逻辑锥(cone of logic)530、一组延迟单元540、及插入延迟缓冲器550。该第一及第二逻辑区块510、520各者可以表示一个或多个的寄存器及/或其它逻辑。
FD SOI FET的实现允许较低的操作电压用于该电路500，因此该Vdd减去VT的余裕减少。这可能造成各种问题，诸如时序失效、在p/n比例上的歪斜、VT歪斜、RC耦合问题。为了克服在关键路径中的该时序问题，在该关键路径内导入延迟。在该第一逻辑区块510、该逻辑锥530及该第二逻辑区块520之间的路径可以包括用于设定(SET-UP)或维持(HOLD)路径的关键路径。
在某些例子中，当操作电压减少时，关键路径延迟可能显着地增加，例如设定(SET-UP)及维持(HOLD)时序误差可能发生。可以加入该延迟单元540以实现用于设定(SET-UP)及维持(HOLD)路径的所需的时序调整以减少时序误差。再者，该插入延迟缓冲器550可以实现以调整可能由在该FD SOI晶体管的接近临界值操作所造成的设定(SET-UP)及维持(HOLD)的时序变动，该FD SOI晶体管可以在较低Vdd下操作。然而，该延迟缓冲器550在某些方面或领域可能是昂贵的及消耗功率的。再者，该延迟缓冲器550是固定的并且可能无法适当地克服该电路500的时序问题。此外，最先进的调整倾向增加关键路径延迟，该关键路径延迟负面地冲击该晶体管的整体最大功率增益的频率(Fmax)。
设计者已经实现偏置电压至该FD SOI FET以调整关键路径的延迟。然而，产生该必要的电压信号，例如使用分压器、调节器等等，在功率消耗及在半导体晶圆上的面积使用方面可能是昂贵的。再者，该偏置电压的路由在密集电路上可能是困难的。另外，最先进的是直接偏置整个区块的FET，造成显着的漏电流，并且使用较低的操作电压得到减少功率消耗的效益。
本发明揭露可以克服及/或至少减少上文所界定的一个或多个的问题。
发明内容
下文呈现本发明的简单的概述以提供对本发明若干态样的基本了解。本概述并非本发明的详尽概观。本概述并非意在界定本发明的主要或关键的组件或描述本发明的范畴。本概述单纯的目的是在以简单的形式呈现某些概念作为后面所讨论的较详细说明的序文。
通常，本发明揭露包含提供设计用于制造半导体装置所揭露的至少一个方法、装置及系统。执行半导体装置电路设计的操作模型化。界定至少一个晶体管用于提供顺向偏置该晶体管的第一电压或用于反向偏置该晶体管的第二电压其中至少一个。依据界定该至少一个晶体管用于提供顺向偏置该晶体管的第一电压或用于反向偏置第二电压其中至少一个，选择性提供用于调整关联该晶体管时序的延迟。
附图说明
本发明可以通过参考下列说明结合附加的图式了解，其中类似的图式标号定义类似的组件，并且其中：
图1说明在半导体晶圆上形成的典型的块体FET的制式化的描述；
图2说明在半导体晶圆上形成的典型的全耗尽(FD)SOI FET的制式化的描述；
图3说明以LVT/SLVT配置所形成的典型的晶体管对400的制式化的描述；
图4说明以RVT/HVT配置所形成的典型的晶体管对500的制式化的描述；
图5说明使用FD SOI FET的典型电路；
图6依据此实施例说明具有FD SOI装置的例示性电路的制式化的描述；
图7依据此实施例说明偏置电压模块及时钟调整模块的制式化的方块图描述；
图8依据此实施例说明PFET以产生偏置电压；
图9依据此实施例说明包括可调式时序电路的半导体装置制式化的方块图描述；
图10依据此实施例说明用于提供FD SOI装置的顺向及/或反向偏置的制程流程图描述；以及
图11依据此实施例说明可以在半导体衬底之上形成，用于制造FDSOI PMOS及NMOS装置的系统的制式化的描述。
虽然在此所揭露的主要目的可轻易做各种修正及替代形式，本发明的特定实施例已经通过在图式中的例子显示并且在此作详细描述。然而，应该了解的是，特定实施例此描述并非意在限定本发明于所揭露的特定的形式，而相反地，是意在含括落在由附加的权利要求所界定的本发明的该精神及范畴内的所有的修正、等同及替代。
具体实施方式
本发明的各种说明的实施例在下文作描述。为了说明清楚的目的，并非实际实现的所有的特征均描述于说明书中。当然可以了解的是在任何实际实施例的发展中，各种特定实现的决定必须做到以达到该开发者的特定目标，诸如与系统相关的兼容性及商业相关的限制，该特定目标将随着一个实施例至另一个而改变。再者，将会了解的是此类开发者的努力可能是复杂的及耗时的，尽管如此对于本领域技术人员在具有本发明揭露优势后将是例行的工作。
本发明的主要目的参考附加的图式而做描述。各种结构、系统及装置仅用于解释的目的，本发明众所周知的细节示意地描绘于该图式中，并且不致使具有本领域技术人员模糊。尽管如此，该附加的图式为包含在内以描述及解释本发明揭露的说明的例子。在此所使用的字词及片语应该了解及解读为具有与由熟习该相关技艺的人士所了解的该字词及片语具一致的意义。未具特别定义的语词或片语，意即，不同于由本领域技术人员所了解的该一般及习惯的意义的定义，是意在由此该语词或片语的一致性使用所隐含。在某种程度上语词或片语是意在具有特殊的意义，意即，而非由熟习的技艺人士所了解的意义，诸如特殊的意义将在该说明书中以直接地及明确地提供用于该语词或片语的该特别的定义的定义的方式而明确地提出。
此实施例提供制造半导体衬底晶圆用于形成NMOS及/或PMOS装置，诸如FD SOI晶体管，例如22FD SOI晶体管。此实施例提供选择性施加顺向及/或反向偏置电压至半导体装置的预定区域。选择性的施加该顺向及/或反向偏置电压可以包括增加该选择性的间隔尺寸(granularity)高于晶体管区块位准目标的间隔尺寸。再者，此实施例提供施加可调式延迟电路用于施加该偏置电压以适当的时序以减少时序误差。
此实施例提供用于决定顺向及/或反向偏置电压信号所欲施加的半导体装置的位置。此类的位置可以通过路由预定的电压信号作为目标以提供此类顺向及/或反向偏置电压信号。再者，此实施例提供可调式延迟电路以调整该顺向及/或反向偏置电压信号的施加时序。此实施例的应用可以适用于包括各种类型的晶体管的电路，包含FD SOI晶体管，例如22FD SOI晶体管。
翻页至图6，依据此实施例，说明具有FD SOI装置的例示性电路的制式化的描述。电路600包括第一逻辑区块610、第二逻辑区块620、逻辑锥630、一组延迟单元640、及插入延迟缓冲650。该第一及第二逻辑区块610、620可以表示一个或多个的寄存器及/或其它逻辑。
FD SOI FET的实现允许较低的操作电压用于该电路600，因此Vdd减去VT的余裕减少。此实施例提供减少有关较小的余裕及较低的操作电压的问题，诸如时序失效、p/n比例的歪斜、VT歪斜、RC耦合的问题。
在该第一逻辑610、该逻辑锥630及该第二逻辑区块620之间的路径可以包括有关设定(SET-UP)或维持(HOLD)路径的关键区域。延迟单元640可以经由实现以调整在该关键路径中的时序问题。在某些实施例中，在设计阶段，可以导入可调式时序组件。在一个实施例中，第一可调式时序组件650可以实现于该第一逻辑区块610及该第二逻辑区块620之间的数据路径中。再者，在某些实施例中，第二可调式时序组件亦可以实现于该第一逻辑区块610及该第二逻辑区块620之间的时钟路径上。
第一及第二可调式时序组件650、660可以包括通过实现顺向偏置用于可以顺向偏置(例如，LVT/SLVT FET)的FD SOI FET能够增加预定路径的速度的一个或多个的时钟组件及/或其它电路。额外地或可替代地，该第一及第二可调式时序组件650、660可以包括一个或多个的时钟组件及/或其它电路，其能够通过实现反向偏置用于可以反向偏置(例如，RVT/HVT FET)的FD SOI FET以减少预定路径的速度。
在替代的实施例中，可调式时序组件(例如，该第一及第二可调式时序组件650、660)可以实现在半导体装置上的预定位置处以调整制程、电压及/或温度(PVT，Process，Voltage，and/or Temperature)变动。顺向或反向偏置可以通过可调式时序组件(例如，该第一及第二可调式时序组件650、660)而实现。
由此实施例所提供的该可调式时序组件(例如，该第一及第二可调式时序组件650、660)可以经配置成具有偏置能力。例如，该可调式时序组件650、660可以经配置成顺向偏置LVT/SLVT FET及/或反向偏置RVT/HVT FET。意即，可调式时序组件(例如，该第一及第二可调式时序组件650、660)能够经由调整以提供较快或较慢缓冲器功能。
在一个实施例中，该可调式时序组件可以包括具有可调式缓冲器的一个或多个的时钟树(clock tree)。该可调式时序组件能够选择性调整在时钟分支上的时钟歪斜。该可调式时序组件能够加速或减慢时钟路径，该加速或减慢时钟路径可以减少时序突冲及/或改善效能，在一个实施例中，该可调式时序组件可以包括一个或多个的锁相环(PLL，Phase-Locked Loop)电路以该时钟树的主要的相位锁定调整的时钟信号。
在一个实施例中，提供并联的间隔偏置供电电压信号以用于操作该电路600的时钟网络。在替代的实施例中，可以使用半导体装置上的电源供应。在另一个实施例中，可以使用晶体管以产生来自主要电源供给的主要电压信号的电压供给。在一个实施例中，所形成的晶体管的尺寸将相对地小以响应该小的偏置电压。通常，这将会出现调整小量的时序歪斜的情况。在本实施例中，由于该偏置电压施加至该井区，该功率泄漏亦将是相对地变小的。可以使用这些电压信号以在半导体装置电路中的预定的关键路径上执行适当的顺向偏置及/或反向偏置。
在一个实施例中，该可调式时序组件可以包括，或者可以操作性耦接至，能够储存偏置信息的非挥发内存，该偏置信息可以在该领域中的半导体装置上用以执行动态效能调整。该效能调整可以包含，但不限于增加Fmax、减少动态功率等等。由该可调式时序组件所执行的该顺向及反向偏置可以经由设计以调整该临界值电压及p/n比例两者以减少时序突冲并且改善数据路径。再者，这些偏压及时序调整可以达到改善半导体装置的效能。
本领域技术人员在具有本发明揭露的效益后将会了解在图6中所说明的该电路提供作为用于实现此实施例的例子。此实施例可以实现于各种电路中并且仍然在此实施例及权利要求的精神及范畴内。
翻页至图7，依据此实施例，说明偏置电压模块及时钟调整模块的制式化的方块图描述。在一个实施例中，该偏置电压模块710及/或该时钟调整模块720可以是图6的可调式时序组件的部分。在替代的实施例中，该偏置电压模块710及/或该时钟调整模块720可以是分离的、独立的电路以提供时序信号及/或偏置电压信号至可调式时序电路，诸如图6的可调式时序组件。
该偏置电压模块包括电压源715及分压器718。该电压源715可以包括经配置成提供预定的电压信号的充电泵电路或其它能量源。在某些实施例中，该电压源715可以包括众所周知的电压调节器或其它调节电路。
来自该电压源715的电压信号可以提供至该分压器718。该分压器718可以包括经配置成使用各种类型的电阻、FET等等的一个或多个的分压电路。该分压器718可以产生类似或不同数值的多个预定的分压信号(V1，V2，V3，...Vn)。该分压信号的预定数值可以经由设计以提供顺向偏置电压及/或反向偏置电压。该分压信号可以是各种预定电压位准的信号，其可以由上文所描述用于执行反向及/或顺向偏置功能的可调式时序组件所使用。
在一个实施例中，如图8中所示，该偏置电压模块710可以包括PFET电路以产生偏置电压。PFET电路800包括连接至Vdd的PFET装置。该PFET装置在本身的栅极端可以接收偏压开启(bias-on)信号。如图8中所示，当宣告该偏压开启信号时，开启该PFET并且提供偏置电压信号。
翻页回到图7，该时钟调整模块720可以产生各种时钟调整控制信号(CT1，CT2，CT3，...CTn)。该时钟调整模块720可以包括用以产生该时序控制信号(CT1，CT2，CT3，...CTn)的各种电路。在一个例子中，图8的偏压开启信号可以由一个该时序控制信号所控制。在另一个实施例中，该时序控制信号可用以控制影响该可调式时序组件定位其上的信号线路速度的电路。
现在翻页至图9，依据此实施例，说明半导体装置900包括可调式时序电路的制式化的方块图描述。在一个实施例中，该装置900可以包括控制器910(例如，处理器)、内存920、第一逻辑电路930、第二逻辑电路940及外部接口950。在一个实施例中，该装置900可以是单一半导体芯片。在其它实施例中，该装置900可以是印刷电路(PC)板。在又其它实施例中，该装置900可以是独立的装置。本领域技术人员将会了解该装置900可以包括其它电路部分，诸如电压供给等等。
该外部接口950允许在该装置900及外部装置之间的通讯。在一个实施例中，该第二逻辑电路940引导此类通讯。此外，该装置900可以包括在该逻辑区块930、940、内存920及该控制器910之间的各种接口电路。例如，在该第一及第二逻辑区块930、940之间的数据路径中可以包括可调式时序电路970A。针对该电路的时序结合该数据路径的调整可能是需要决定的。因此，偏置电压信号V1及时序控制信号CT1,可以提供给该可调式时序电路970A。在这个方法中，可以执行特定的FD SOI晶体管或整组晶体管的顺向及/或反向偏置的目标。
第一接口电路960可以提供内存920及第一逻辑930之间的通讯。针对该第一界面电路960的时序调整可能是需要决定的。在一个实施例中，在设计过程期间，可以在该第一接口电路960内设计可调式时序电路970B。偏置电压信号V2及时序控制信号CT2，可以提供给该可调式时序电路970B。因此，可以执行在该第一界面电路960中的特定的FD SOI晶体管或整组晶体管的顺向及/或反向偏置的目标。
第二接口电路980可以提供控制器910及第二逻辑940之间的通讯。针对该第二界面电路980的时序调整可能是需要决定的。在一个实施例中，在该设计过程期间，可以在该第二接口电路980内设计可调式时序电路970C。偏置电压信号V3及时序控制信号CT3，可以提供给该可调式时序电路970C。因此，可以执行在该第二界面电路980中的特定的FD SOI晶体管或整组晶体管的顺向及/或反向偏置的目标。
类似地，第三接口电路990可以提供控制器910及内存920之间的通讯。针对该第三接口电路990的时序调整可能是需要决定的。在一个实施例中，在该设计过程期间，可以在该第三接口电路990内设计可调式时序电路970D。偏置电压信号V4及时序控制信号CT4，可以提供给该可调式时序电路970D。因此，可以执行在该第三接口电路990中的特定的FD SOI晶体管或整组晶体管的顺向及/或反向偏置的目标。如上文所描述的，实现于该装置990中的该可调式电路970A-D可以提供时序修正以及使用顺向及/或反向偏置的效能增强。
该可调式时序电路970A-D可用以调整上文所描述的各种电路的操作速度。这些调整可以达到减少时序违反、增加效能及/或补偿PVT问题。
本领域技术人员在具有本发明揭露的效益将会了解说明于图7中的该电路提供作为用于实现此实施例的例子。此实施例可以实现于各种电路中并且仍然在此实施例及权利要求的精神及范畴内。
现在翻页至图10，依据此实施例提供用于提供FD SOI装置的顺向及/或反向偏置程序的制式化的流程图描述。在一个实施例中，依据包括FD SOI装置的半导体装置的初始设计，执行该设计的模型化及/或测试(在方块1010处)。依据该模型化/测试功能(在方块1020处)是否时序或效能修正是需要决定的。不需要时序或效能修正的事件中，可以终止该设计阶段(方块1030)。
然而，若决定时序或效能修正是需要的，可以决定一个或多个的潜在误差(例如，时序失效、效能低于预定临界值位准、PVT问题等等)的区域(在方块1040)。该决定可以通过以下达成：分析该模型化/测试数据、执行更进一步的模型化/测试、及/或选择已知具有时序或效能问题的电路，诸如在两个主要电路组件之间的接口区域(例如，在处理器及内存之间的接口区域)。在一个实施例中，该决定可以包含决定其中操作速度是增加或减少的电路区域，或是决定其中功能性在较宽广的操作条件下可以回复到至少一个预先硅(pre-silicon)调整或后续硅(post-silicon)调整。
依据可能具有时序、效能问题、及/或PVT问题的决定电路区域，可以作出是顺向偏置的区域及/或应该是反向偏置的区域的决定(在方块1050处)。该决定包含界定用于顺向偏置为LVT/SLVT配置的特定的晶体管或整组晶体管、及/或界定用于反向偏置为RVT/HVT配置的特定的晶体管或整组晶体管。
一旦决定潜在时序、效能、及/或PVT问题的区域，以及需要顺向或反向偏置的晶体管，电路及线路可以设计至该半导体组件内以用于递送顺向及/或反向偏置及时序修正所需的电压(在方块1060处)。该方法包含设计于各种可调式时序电路内，如同上文所描述。再者，上文所描述的各种分压及/或时序控制信号可以经由设计及布线至该可调式时序电路。在该方式中，特定的接口区域或数据路径可以加速或降速以调整时序、效能、及/或PVT问题。于方块1040-1160中描述的步骤可以考虑在设计上的效能优化功能成为用于该半导体装置的优化。
一旦设计于在方块1060的上下文中所描述的该可调式电路中，在一个实施例中，可以更进一步的执行确认模型化/测试程序(在方块1070处)。在方块1040-1160的上下文中已经做改变的特定区域，该模型化/测试程序可以更加限制在模型化及/或测试。依据该确认模型化/测试的结果，将决定是否需要针对该半导体装置的该时序或效能的更进一步的调整(在方块1080处)。若决定更进一步的调整是需要时，可以重复该优化功能(方块1040-1160)。若决定不需要更进一步的调整，可以终止该设计阶段(在方块1030处)。在图10中所描述的步骤可以通过过程控制系统自动地执行，类似于在图11中下文所描述的系统。
现在翻页至图11，依据此实施例，说明能够设计及制造半导体装置的半导体装置系统的制式化的描述。该半导体装置制程系统1110可以包括各种制程站，诸如蚀刻制程站、光刻制程站、化学机械研磨(CMP)制程站等等。由该制程系统1110所执行的一个或多个的制程步骤可以由制程控制器1120所控制。该制程控制器1120可以是工作站计算器、桌上型计算器、携带型计算器、平板计算器、或包括一或多个的软件产品的任何其它类型的计算装置，其能够控制制程、接收制程回馈、接收测试结果数据、执行学习循环调整、执行制程调整等等。
该半导体装置制程系统1110可以于媒介上产生集成电路，诸如硅晶圆。通过该装置制程系统1110生产的集成电路可以依据集成电路设计单元1140所提供的电路设计。该制程系统1110可以于传输机构1150上提供制作中的集成电路/装置1115，该传输机构诸如输送系统。在某些实施例中，该输送系统可以是能够传输半导体晶圆的复杂的无尘室传输系统。在一个实施例中，该半导体装置制程系统1110可以包括多个制程步骤，例如，第一制程步骤、第二制程步骤等等，如同上文所描述。
在某些实施例中，标示“1115”的项目可以表示个别的晶圆，并且在其它实施例中，该项目1115可以表示一个群组的半导体晶圆，例如一批半导体晶圆。该集成电路或装置1115可以是晶体管、电容器、电阻器、内存单元、处理器、及/或类似者。在一个实施例中，该装置1115是晶体管，且该介电层是用于该晶体管的栅极绝缘层。
系统1110的集成电路设计单元1140能够提供可以由该半导体制程系统1110所制造的电路设计。该设计单元1140可以接收待设计的集成电路的设计规格数据。在一个实施例中，该集成电路设计单元1140可以执行装置设计的模型化及/或制作半导体装置的测试以决定该设计或装置的特定区域是否应该提供顺向或反向偏置及时序调整，如同上文所描述。该集成电路设计单元1140能够分析及执行设计调整以提供、路由、及实现顺向及/或反向偏置电压。描述于图10中的该设计调整可以由该系统1100而自动地执行。
在其它实施例中，该集成电路设计单元1140可以执行自动决定需要设计调整的区域以提供、路由、及实现顺向及/或反向偏置电压及时序调整，并且自动地合并设计调整至该装置设计内。例如，一旦该集成电路设计单元1140的设计者或使用者使用图形化使用者接口与该集成电路设计单元1140沟通以产生设时序，该单元1140可以执行该设计的自动修正。
系统1100能够执行包含各种技术的各种产品的分析及制造。例如，该系统1100可以设计及产生用于制造CMOS技术的装置、闪存技术、BiCMOS技术、功率装置、控制器、处理器、内存装置(例如，DRAM装置)、NAND内存装置、及/或各种其它半导体技术的数据。
虽然在某些例子中，此电路为了一致性及容易说明是依据FD SOI装置作描述，本领域技术人员将会了解在此所描述的概念亦将适用于其它SOI装置(例如，部分耗尽(PD，Partially Depleted)SOI装置)并且仍然在此实施例的范畴内。在此所描述的概念及实施例可以适用至装置的多个类型的电压临界值系列，包含但不限于FD SOI LVT晶体管、FDSOI SLVT晶体管、FD SOI RVT晶体管、FD SOI HVT晶体管、或此电压临界值系列的组合，并且仍然在此实施例的范畴内。该概念及此实施例可以适用于在上文所描述的技术中的任何电压临界值系列的晶体管(例如，若超低电压(ULVt)或超高电压(UHVt)产生时)。
系统1100能够制造及测试具有包含各种技术的主动及非主动栅极的晶体管的各种产品。例如，该系统1100可以提供用于制造及测试关于CMOS技术、闪存技术、BiCMOS技术、功率装置、内存装置(例如，DRAM装置)、NAND内存装置、处理器及/或各种其它半导体技术的产品。
上文所描述的方法可以由储存在非临时性的计算器可读取存储介质，并由例如在计算装置中的处理器所执行的指令所支配。在此所描述的各操作(例如，图10及11)可以对应于储存在非临时性的计算器内存或计算器可读取存储介质中的指令。在各种实施例中，该非临时性的计算器可读取存储介质包含磁性或光学盘片存储装置、诸如快闪内存的固态存储装置、或其它非挥发性内存装置或多个装置。储存在该非临时性的计算器可读取存储介质上的该计算器可读取指令可以是可由一个或多个处理器解读及/或可执行的来源编码、组合语言编码、目标编码、或其它指令格式。
上文所揭露的特定的实施例仅为例示性说明，而该发明本领域技术人员在具有教示效益下显而易见的可以对于不同但等同的方式做修正及实施。例如，上文所提出的制程步骤可以以不同的顺序执行。再者，本发明揭露并非意在限定在此所显示的结构或设计的细节，而是如权利要求书中所描述。因此，显然地上文所揭露的特定的实施例可以做变更或修正并且所有此类的变动应考虑在本发明的范畴及精神内。所以，在此所寻求的保护如同权利要求书所提出。

Claims (20)

1.一种制造半导体装置的方法，包括：
执行半导体装置电路设计的操作模型化；
界定至少一个晶体管用于提供顺向偏置该晶体管的第一电压或用于反向偏置该晶体管的第二电压其中至少一个；以及
依据界定该至少一个晶体管，选择性提供用于调整关联该晶体管的时序的延迟。
2.如权利要求1所述的方法，其中，执行该半导体装置电路设计的该操作模型化包括：用于时序误差的测试、决定用于减少时序误差的设计变更、或决定用于改善该半导体装置电路设计的效能的设计变更其中至少一个。
3.如权利要求1所述的方法，其中，界定至少一个晶体管包括界定FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管、FD SOI HVT晶体管、或其组合其中至少一个。
4.如权利要求1所述的方法，其中，界定至少一个晶体管包括决定以下其中至少一个：
电路区域的操作速度是增加或减少的；以及
电路区域的功能性可以在较宽广的操作条件下回复到预先硅调整或后续硅调整其中至少一个。
5.如权利要求4所述的方法，更包括响应要增加该操作速度的决定及提供反向偏置电压至要减少的该电路区域，提供顺向偏置电压。
6.如权利要求4所述的方法，更包括提供可调式延迟电路用于该电路区域，其中，该可调式延迟电路可以经配置成调整该电路区域的该操作速度或功能性，以用于减少时序误差、改善该电路设计的效能、或补偿制程、电压及/或温度(PVT)变动其中至少一个。
7.如权利要求5所述的方法，更包括提供顺向偏置电压信号或反向偏置电压信号其中至少一个用于控制该可调式延迟电路的操作。
8.如权利要求1所述的方法，其中，界定至少一个晶体管包括界定在第一电路组件及第二电路组件之间的接口区域。
9.如权利要求1所述的方法，更包括依据包括该延迟的该半导体装置电路设计执行半导体晶圆的制程以形成多个半导体装置。
10.一种半导体装置，包括：
第一逻辑电路；
第二逻辑电路；
第一接口电路，用于操作上耦接该第一逻辑电路与该第二逻辑电路，该第一接口电路包括至少一个FD SOI晶体管；以及
第一可调式延迟电路，操作上耦接至该接口电路，该可调式延迟电路经配置成用于调整该至少一个FD SOI晶体管的操作时序。
11.如权利要求10所述的半导体装置，其中，该FD SOI晶体管为FD SOI LVT晶体管、FDSOI SLVT晶体管、FD SOI RVT晶体管、或FD SOI HVT晶体管其中至少一个。
12.如权利要求10所述的半导体装置，更包括以下其中至少一个：
第一线路，用于提供顺向偏置电压信号；以及
第二线路，用于提供反向偏置电压信号。
13.如权利要求12所述的半导体装置，其中，该第一线路或该第二线路其中至少一个路由至该第一可调式延迟电路用于调整该至少一个FD SOI晶体管的该操作时序。
14.如权利要求10所述的半导体装置，更包括：
处理器；
内存装置；
第二接口电路，用于操作上耦接该处理器及该内存装置，该第二接口电路包括多个FDSOI晶体管；以及
第二可调式延迟电路，操作上耦接至该接口电路，该可调式延迟电路经配置成用于调整该FD SOI晶体管的操作时序。
15.如权利要求14所述的半导体装置，更包括：
电压源，用于提供顺向偏置电压及反向偏置电压其中至少一个，其中，该顺向偏置电压及该反向偏置电压路由至该第二可调式延迟电路用于调整该FD SOI晶体管的该操作时序。
16.一种制造半导体装置的系统，包括：
半导体装置制程系统，依据装置设计加工半导体晶圆以用于制造半导体装置，该半导体装置制程系统包括：
设计单元，经配置成：
执行该装置设计的操作模型化；
界定该半导体装置的至少一个电路部分，用于提供顺向偏置该晶体管的第一电压或反向偏置该晶体管的第二电压其中至少一个；以及
依据界定该至少一个晶体管选择性提供用于调整关联该晶体管的时序的可调式延迟，用于提供顺向偏置该晶体管的第一电压或反向偏置该晶体管的第二电压其中至少一个，以用于产生该装置设计的最终版本；
以及
制程控制器，操作上耦接至该半导体装置制程系统，该制程控制器经配置成依据该装置设计的最终版本控制用于制造该半导体装置的该半导体装置制程系统的操作。
17.如权利要求16所述的系统，其中，该设计单元更经配置成界定FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管、或FD SOI HVT晶体管其中至少一个。
18.如权利要求16所述的系统，其中，该设计单元经配置成界定该电路部分包括以下其中至少一个：
界定一在第一逻辑部分及第二逻辑部分之间的接口；
界定一在该第一逻辑部分及内存之间的接口；
界定一在该内存及处理器之间的接口；以及
界定一在该处理器及该第二逻辑部分之间的接口。
19.如权利要求16所述的系统，其中，该设计单元经配置成界定该半导体装置的至少一个电路部分，用于提供顺向偏置该晶体管的第一电压或反向偏置该晶体管的第二电压其中至少一个，包括决定该操作速度是否是要增加的或减少的。
20.如权利要求16所述的系统，其中，该设计单元更经配置成提供可调式延迟电路用于该电路区域，其中，该可调式延迟电路能够调整该电路部分的该操作速度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109559773A (zh) * 2018-11-23 2019-04-02 中国科学院上海微系统与信息技术研究所 一种超低温下sram时序电路的温度自适应补偿电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
US11563428B1 (en) * 2020-02-20 2023-01-24 Acacia Communications, Inc. Clock skew calibration for time interleaved ADCS

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466077B1 (en) * 1999-09-13 2002-10-15 Hitachi, Ltd. Semiconductor integrated circuit device including a speed monitor circuit and a substrate bias controller responsive to the speed-monitor circuit
US20080143423A1 (en) * 2006-12-18 2008-06-19 Shigenobu Komatsu Semiconductor integrated circuit and manufacturing method therefor
CN101346809A (zh) * 2005-11-21 2009-01-14 飞思卡尔半导体公司 用于形成具有自对准硅化物层的半导体器件的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466077B1 (en) * 1999-09-13 2002-10-15 Hitachi, Ltd. Semiconductor integrated circuit device including a speed monitor circuit and a substrate bias controller responsive to the speed-monitor circuit
CN101346809A (zh) * 2005-11-21 2009-01-14 飞思卡尔半导体公司 用于形成具有自对准硅化物层的半导体器件的方法
US20080143423A1 (en) * 2006-12-18 2008-06-19 Shigenobu Komatsu Semiconductor integrated circuit and manufacturing method therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109559773A (zh) * 2018-11-23 2019-04-02 中国科学院上海微系统与信息技术研究所 一种超低温下sram时序电路的温度自适应补偿电路
CN109559773B (zh) * 2018-11-23 2021-08-20 中国科学院上海微系统与信息技术研究所 一种超低温下sram时序电路的温度自适应补偿电路

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