JP2010268006A

JP2010268006A - 半導体集積回路

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Publication number: JP2010268006A
Application number: JP2010184624A
Authority: JP
Inventors: Koichiro Ishibashi; 孝一郎石橋; Kenichi Osada; 健一長田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2010-08-20
Filing date: 2010-08-20
Publication date: 2010-11-25

Abstract

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。
【選択図】図１

Description

本発明はＣＭＯＳを用いる半導体集積回路に係り、特に、論理回路とメモリとが同一基板上に形成される半導体集積回路を、製造工程を複雑にすることなく実現するのに好適なものある。

論理回路の高速化に関する従来技術として、特開平１０−６５５１７号（特許文献１）に開示されているものがある。本従来技術では、動作速度を決定する信号経路、いわゆるクリティカルパスに低しきい値電圧のトランジスタを用いて動作速度を向上させる一方、その他の信号経路については中しきい値電圧と高しきい値電圧のトランジスタとを用いて、リーク電流の低減をおこなっていた。

特開平１０−６５５１７号公報

ＣＭＯＳを用いた集積回路の高性能化は、それを構成するＮＭＯＳとＰＭＯＳトランジスタのゲート長の微細化とゲート酸化膜厚の薄膜化とによるトランジスタの高性能化と高集積化により実現されてきた。それに伴って、これらの微細化、薄膜化により電界強度が増加しないように電源電圧も減少させられてきている。たとえば、産業界で標準的な例として、ゲート長０．３５μｍの世代においては電源電圧は３．３Ｖであるのに対して、ゲート長０．２５μｍの世代では、電源電圧は２．５Ｖとされている。

今後の微細化に伴いさらなる電源電圧の低下が予想されるため、しきい値電圧も下げなければ集積回路の動作速度は著しく劣化する。しかし、しきい値電圧を下げるとサブスレッショルド電流が大きくなり、リーク電流が増加する。そこで、上記従来技術においては、論理回路のしきい値電圧を３種類設け、特に動作速度を決定する信号経路の回路のトランジスタのしきい値を下げるという手法を採用している。しかし、この従来技術はしきい値を３種類作るために製造方法が複雑になっている。

一方、近年の集積回路は大規模化の傾向にあり、１チップの中に、論理回路のみならず、かなり大規模なメモリ、及び入出力インタフェース、ＰＬＬ、クロック等の回路が搭載されるようになっている。

しかしながら、このような回路はそれぞれ異なった特性を有し、それに応じて要求されるトランジスタの特性も異なる。例えば、論理回路と一緒に用いられる６つのトランジスタから構成されるＳＲＡＭのメモリセルは、電気的な安定を図るために、そのしきい値はある電圧以下には下げることができない。また、１つのキャパシタと１つのトランジスタから構成されるＤＲＡＭのメモリセルは、しきい値を下げることによって、キャパシタに蓄積された電荷がトランジスタのリークにより放電してしまうので、やはりある電圧以下にはしきい値を下げることはできない。入出力の電圧は規格で定められており、内部の動作電圧よりも高いため、その間に挿入された入出力インタフェース回路は、高い耐圧でも耐えられるようなチャネル長とゲート酸化膜が要求される。

このように、集積回路内ではそれぞれの回路の特性によって最適なゲート長、ゲート酸化膜としきい値電圧とが存在する。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路特性にあわせて製作しようとすると、製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらすおそれがある。

本発明は、上記のように論理回路の電源電圧が低下し、さらに多種類の回路が同一基板上に存在するような半導体集積回路であっても、製造工程を複雑化することなく低コストで製造することが可能な半導体集積回路手段を提供する。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、第１の電源電圧で動作する論理回路と、上記第１の電源電圧よりも大きい第２の電源電圧で動作するデータ入出力回路を具備し、第１の厚さのゲート酸化膜を持ち、第１しきい値電圧を持つ第１ＮＭＯＳトランジスタと、上記第１の厚さのゲート酸化膜を持ち、上記第１しきい値電圧よりも大きい第２しきい値電圧を持つ第２ＮＭＯＳトランジスタと、上記第１の厚さのゲート酸化膜を持ち、第３しきい値電圧を持つ第１ＰＭＯＳトランジスタと、上記第１の厚さのゲート酸化膜を持ち、上記第３しきい値電圧の絶対値よりも絶対値の大きい第４しきい値電圧を持つ第２ＰＭＯＳトランジスタと、上記第１の厚さより厚い第２の厚さのゲート酸化膜を持ち、上記第２ＮＭＯＳトランジスタのチャネルの不純物量が同一として形成される第５しきい値電圧を持つ第３ＮＭＯＳトランジスタと、上記第２の厚さのゲート酸化膜を持ち、上記第２ＰＭＯＳトランジスタのチャネルの不純物量が同一として形成される第６しきい値電圧を持つ第３ＰＭＯＳトランジスタとを有し、上記論理回路は、上記第１及び第２ＮＭＯＳトランジスタと、上記第１及び第２ＰＭＯＳトランジスタによって構成され、上記データ入出力回路は、上記第３ＮＭＯＳトランジスタと上記第３ＰＭＯＳトランジスタにより構成されているものである。

また、本願において開示される発明のうち、他の概要を簡単に説明すれば、次のとおりである。

上記課題を解決するために本願では半導体集積回路において論理回路と、メモリセルを集積したメモリセルアレーを具備し、上記論理回路は第１しきい値電圧を持つＮＭＯＳトランジスタと第３しきい値電圧を持つＰＭＯＳトランジスタよりなる第１論理ゲートと、第２しきい値電圧を持つＮＭＯＳトランジスタと第４しきい値電圧を持つＰＭＯＳトランジスタよりなる第２論理ゲートにより形成され、上記メモリセルアレーは２つの負荷ＭＯＳトランジスタと２つの駆動ＭＯＳトランジスタと、２つの転送ＭＯＳトランジスタからなるスタティック型のメモリセルを集積したメモリセルアレーであり、上記２つの負荷ＭＯＳトランジスタは上記第４しきい値電圧を有するＰＭＯＳトランジスタにより形成され、上記２つの駆動ＭＯＳトランジスタは上記第２しきい値電圧を有するＮＭＯＳトランジスタにより形成され、上記第１しきい値電圧は上記第２しきい値電圧より小さく、上記第３しきい値電圧の絶対値は上記第４しきい値電圧の絶対値より小さくなるように論理回路、SRAMのメモリセルを設計する。

つまり本発明においては論理回路には高低２種類のしきい値のトランジスタを用い、ＳＲＡＭのメモリセルの少なくとも駆動ＭＯＳトランジスタはそのうち高いしきい値と同じしきい値のトランジスタにより構成し、ＤＲＡＭのメモリセルの転送ＭＯＳトランジスタは、上記の高いしきい値と同じチャネルの不純物量でゲート酸化膜厚を厚くしたトランジスタを用い、入出力回路は上記の高いしきい値と同じチャネルの不純物濃度又は低いしきい値と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。以上の手段により、それぞれの回路に最適なトランジスタを工程を増加することなく製作できる。

なお、本願でいう論理回路とはメモリセルアレーを除く、論理ゲートが組み合わせて構成された回路領域を指し、レジスタファイル、演算部を含むデータパスや制御ロジック等により構成される。高（低）しきい値は、ＰＭＯＳトランジスタにおいてはしきい値の絶対値が高い（低）しきい値のことをさす。PMOSトランジスタとNMOSトランジスタでは一般にしきい値が異なるため、先程高低２種類というのは各チャネル型で高低２種を指す。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、本発明によれば、論理回路とメモリを集積した半導体集積回路において、工程を増やすことなく、ＳＲＡＭやＤＲＡＭのメモリセルの動作にとって最適なトランジスタを提供できる。

本発明の第１の実施例の模式図である。ＳＲＡＭのノイズマージンの電源電圧依存性である。ＳＲＡＭの周辺回路も含めた回路図である。本発明の第２の実施例のＳＲＡＭのアレー部分の回路図である。しきい値とゲート酸化膜厚の関係を示した図である。本発明の第３の実施例で、本発明をＤＲＡＭセルのアレーに適用した例である。本発明の第４の実施例で本発明をＩＯ（データ入出力バッファ）に適用した実施例である。本発明の第５の実施例で、同一基板上に論理回路とＳＲＡＭのアレーとＤＲＡＭのアレーと入出力回路が搭載されている例である。発明を実現する製作行程を示す図である。しきい値電圧のゲート長依存性を示した図である。本発明の第６の実施例で本発明を実現する製作行程を示す別の図である。本発明の第７の実施例の図である。近年よく用いられるトランジスタの構造と、そのしきい値電圧の特性を示した図である。本発明の第８の実施例の図である。

図１に第一の実施の形態の模式図を示す。論理回路領域２とＳＲＡＭ領域３とが同一の半導体集積回路１に集積されている。特に、図に示されるように論理回路領域２のゲートを構成するトランジスタには高しきい値のものと低しきい値のものが含まれている。

論理回路領域２において、論理ゲートを構成するトランジスタのしきい値の選択はそのゲートに要求される動作速度に応じて選択すればよい。低しきい値のトランジスタによるゲートを用いた部分は動作速度を高速化する効果がある。動作速度があまり要求されない回路部分に対しては、高しきい値のトランジスタによるゲートを用いることでリーク電流を低減することができる。具体的には、論理回路のクリティカルパス上のトランジスタは高速化のために低しきい値のトランジスタを用い、クリティカルパス上にないトランジスタはリーク電流低減のために高しきい値のトランジスタを用いる。例えば、分流パスでは分流前のトランジスタ、合流パスでは合流後のトランジスタを低しきい値トランジスタとする。また、ブロック毎に動作電位点と論理ゲートとの間に論理ゲートを構成するトランジスタのソース・ドレイン経路の電流を制御する電流制御スイッチがあるときは、そのスイッチを構成するトランジスタを高しきい値トランジスタに、制御対象となる論理ゲートを構成するトランジスタを低しきい値トランジスタとする。このような論理回路における高・低しきい値の使い分け方については特願平9-359277号に既に記載されている。

これに対して、ＳＲＡＭ領域３内のＳＲＡＭセルを構成するトランジスタには、ＳＲＡＭセルの安定性を確保するために高しきい値のトランジスタを用いることが望ましい。ＳＲＡＭメモリセルのトランジスタのしきい値とその電気的安定性との関係を説明するため、ＳＲＡＭのセルノイズマージンの電源電圧依存性を図２に示す。パラメータとして、メモリセル内の駆動トランジスタ（図４におけるトランジスタ４８，４９）のしきい値電圧Ｖ_thを用いた。このセルノイズマージンが０Ｖより低くなるとメモリセルはＳＲＡＭとしては動作しない。このようにセルノイズマージンは、電源電圧が低下すると低下傾向にあり、また同じ電源電圧であれば駆動トランジスタのしきい値電圧Ｖ_thが低い方が低くなる。製造工程による程度の差はあれ、トランジスタのしきい値は均一仕上がるわけでなく、分布が必ず発生する。したがって、電源電圧が低い集積回路において高速性を追求するため、ＳＲＡＭメモリセルの駆動トランジスタのしきい値を低く設計・製造すると、ノイズマージンがなくなり誤動作してしまうメモリセルが発生するおそれが高まる。

図１に示したような４つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタからなるＳＲＡＭのメモリセルは、論理回路と同じ製造工程で製作できることもあって、論理回路と同じ基板上に集積されるメモリとしてよく用いられている。しかしながら、動作速度を確保するため低しきい値化する論理回路のトランジスタをそのままＳＲＡＭのメモリセルのトランジスタとして製造すると、ＳＲＡＭは電気的に安定な動作をしなくなるおそれがある。さらに、トランジスタのしきい値は製造工程中にばらつきを生じることがよく知られているため、平均的に電気的安定性を維持できるメモリセルのしきい値として設計・製作したとしても、ばらつきによりある一定の確率で小さいしきい値のトランジスタが発生するため、メモリセルの電気的安定がとりにくくなる。

そこで、ＳＲＡＭセル内のトランジスタを、論理回路領域２の高しきい値トランジスタと同じ構成(ゲート長、ゲート幅、ゲート酸化膜厚、チャネルの不純物量が同じ)を持つトランジスタで構成する。その際には当然、SRAM内のメモリセルのNMOSで構成される駆動MOS、転送MOSは論理回路のNMOSの高しきい値のトランジスタと同じトランジスタで、メモリセルのPMOSで構成される負荷MOSは論理回路のPMOSの高しきい値のトランジスタと同じトランジスタで構成する。これにより、ＳＲＡＭセル内のトランジスタを論理回路のトランジスタとは同じプロセスで製作でき、高速かつ低リーク電流の論理回路と電気的に安定なＳＲＡＭセルとが同一基板上に集積した半導体集積回路を最小限の製造工程で製作できる。製造工程を簡易にできる点については製造工程の実施例を例に後述する。

図３にＳＲＡＭの周辺回路（デコーダ及びワードドライバ３１、プリチャージ用MOS３２、メモリセル３３及びセンスアンプ３４）を含めた回路図を示す。前記ではメモリセルのトランジスタを以下に構成するか述べたが、ここでは周辺回路との関係について述べる。ＳＲＡＭ回路は、特に高速性が重視される回路である。そこで、メモリセル３３については、上述したように電気的な安定のために論理回路領域２で用いられている高しきい値のトランジスタで構成し、その他の回路部分（デコーダ及びワードドライバ３１、プリチャージ用MOS３２、センスアンプ３４）は論理回路領域２で用いられている低しきい値のトランジスタと同じ構成のトランジスタで構成する。これにより、ＳＲＡＭ回路の高速動作が確保される。特に高速性が要求されるセンスアンプ３４はSRAMメモリセルより低くする必要がある。

図４にＳＲＡＭのメモリセルアレーの回路図を示す。図４（ｂ）及び（ｃ）において、点線で区切られた範囲が一つのバンクを形成している。図４（ａ）に示されるように、一つのメモリセル４３は、駆動ＭＯＳ４８・４９、負荷ＭＯＳ５２・５３、及び転送ＭＯＳ５０・５１から構成されている。転送ＭＯＳ５０、５１のゲートはワード線５５が接続され、転送MOS５０，５１のソース・ドレイン経路はそれぞれ駆動MOS４８，４９のドレインとビット線４１，４２間に接続されている。

図２によりＳＲＡＭメモリセルの駆動ＭＯＳがセルノイズマージンに影響することを既に示したが、転送ＭＯＳのしきい値はセルノイズマージンに影響しない。メモリセルの読み出し時の電流Ireadの大きさ、速度は転送ＭＯＳよりも駆動ＭＯＳの電流駆動能力に依存する。そこで、SRAMのメモリセル内で構成の異なるトランジスタを有することになるが、転送ＭＯＳのしきい値のみ低くする事によって、読み出し時の電流値の大きいＳＲＡＭのメモリセルを実現する事が可能になる。

つまり、論理回路とＳＲＡＭメモリを同時に搭載するには、メモリセルの駆動ＭＯＳのしきい値と論理回路中の高しきい値のNMOSトランジスタと同一のトランジスタで構成し、メモリセルの転送ＭＯＳのしきい値と論理回路の低しきい値のNMOSトランジスタと同一のトランジスタで構成することによって、製造工程を複雑にすることなく電気的に安定でかつ読み出し電流Ireadの大きくて高速に動作するＳＲＡＭのメモリセルを製作することができる。負荷MOSは駆動MOSほどでないにしろセルノイズマージンに影響するため、及びメモリセル内のリークを削減するため、論理回路の高しきい値のPMOSトランジスタと同じトランジスタにすればよい。

このように、転送ＭＯＳのしきい値を下げることによりメモリセルの動作は高速化される。しかしながら、ビット線４１、４２に接続しているメモリセルが多くなると以下に示すような別の問題を生ずることが既に知られている。

図４（ａ）ではワード線５５−１に接続されたメモリセルがアクセスされ、その他のワード線５５−２〜ｎ（ｎ：ビット線に接続されているメモリセルの数）に接続されたワード線に接続されたメモリセルはアクセスされていない場合を例示してある。この場合、アクセスされてワード線が「High」になっているメモリセル４３−１に読み出し電流Ｉreadが流れている。このとき、同じビット線４１，４２に接続されているアクセスされていない他のメモリセル４３−２〜ｎにはサブスレッショルド電流に伴うリーク電流Ｉleakが流れている。したがって、リーク電流の合計は最大（ｎ×Ｉleak）になる。この電流が、Ｉreadより大きくなる、すなわちリーク電流が信号電流より大きくなると記憶内容の読み出しが不可能になる。この問題は、ビット線に接続されているメモリセルの数ｎが大きくなると顕著になる。

そこで、ビット線に接続されているメモリセルの数が多くなった場合には、図４（ｂ）又は（ｃ）で示すようにグローバルビット線を用いてビット線を階層化する。図４（ｂ）ではグローバルビット線４６、４７をスイッチＭＯＳ４４、４５を介してビット線４１、４２を接続し、メモリセルをバンク毎に区分する。このとき、スイッチＭＯＳ４４、４５には、特開平１０−１０６２６９号に記載されているようにＰＭＯＳとＮＭＯＳのソース・ドレイン経路を並列を接続したものを用いることができる。読み出し動作をおこなうときにはＰＭＯＳを導通させ、書き込み動作のときにはＮＭＯＳを導通させる。ここで、スイッチＭＯＳのＰＭＯＳ、ＮＭＯＳのしきい値をそれぞれメモリセル内のPMOS５２，５３、駆動用NMOS４８、４９と同じ高しきい値のトランジスタで構成すればよい。つまり、論理回路の高しきい値のトランジスタと同じトランジスタで構成すればよい。

図４（ｃ）ではスイッチＭＯＳ４４，４５に代えて、センスアンプ５４を使用する。このとき、センスアンプ５４は論理回路領域２の低しきい値のトランジスタと同じトランジスタで構成することにより、高速動作を実現できる。

階層化によりビット線に接続されるメモリセルの数をへらすことができ、大容量のＳＲＡＭを用いた場合でもメモリセルのリーク電流の問題を回避し、電気的に安定でかつ高速なＳＲＡＭを実現する事が可能になる。

ここまで、異なるしきい値のトランジスタを用いて回路を構成することを述べてきたが、それを実現する方法について述べてきていなかった。そこで、それを実現する方法、更に複数のしきい値を有するトランジスタを一つの集積回路において実現する工程について説明する。

図５はトランジスタのしきい値Ｖ_thとゲート酸化膜厚Ｔ_oxとの関係を示している。チャネルインプラの回数を増やさなくても、トランジスタのしきい値の種類を増やすことができる。ＮＭＯＳトランジスタのしきい値電圧Ｖ_thは、次の式で与えられる。

Ｖ_th＝Ｖ_FB＋２Φ_FP＋Ｑ_B／Ｃ_o （１）
ここでＶ_FBはフラットバンド電圧、Φ_FPは真性半導体と不純物等を含んだ半導体のフェルミ電位の差、Ｑ_Bはチャネル下の空乏層の単位面積当たりの電荷量、Ｃ_oはゲート酸化膜の単位面積当たりの容量であり、次式で与えられる。

Ｃ_o＝ε／Ｔ_ox（２）
εはゲート絶縁膜の誘電率、Ｔ_oxはゲート酸化膜厚である。したがって、図５に示す通り、ゲート酸化膜厚Ｔ_oxが厚いほどしきい値Ｖ_thは上昇する。

図５において、第一のＶ_th５７−１と第二のＶ_th５７−２では、それぞれチャネルにインプラにより打ち込まれるドーズ量が異なっている。ドーズ量が多い第一のＶ_th５７−１の方が、よりドーズ量の少ない第二のＶ_th５７−２よりも同じゲート酸化膜厚であってもしきい値は高くなっている。この特徴を利用すれば、所定のゲート酸化膜厚のトランジスタａのチャネルへのドーズ量を増やすことによって、等しいゲート酸化膜圧であって、かつしきい値の大きいＭＯＳトランジスタｂを得ることができる。例えば、ドーズ量を調整して得られるトランジスタａ及びｂを使用して論理回路領域２及びＳＲＡＭ領域３を構成することによって、最小の製造工程で、論理回路領域２は低リーク電流で高速、ＳＲＡＭ領域３は電気的に安定で高速、を両立する集積回路を製作できる。

さらに、図５のトランジスタａに対するトランジスタｃまたはトランジスタｂに対するトランジスタｄの関係から分かるように、チャネルへの不純物の注入量がそれぞれ等量であっても、ゲート酸化膜厚を厚くする事によってしきい値電圧を高くする事が可能になる。このように、ＭＯＳトランジスタのチャネルドーズ量または／及びゲート酸化膜厚を変化させることにより、所望のＭＯＳトランジスタのしきい値電圧を得ることができる。この特徴を利用すればＤＲＡＭのメモリセルやインタフェースの回路をさらに最小の工程で製作することが可能になる。このことを次に示す実施例で示す。

図６は、本発明の第二の実施の形態であり、ＤＲＡＭセルのメモリアレーに好適なものである。ワードドライバ６１から出されるワード線にＤＲＡＭメモリセル６２、６３が接続され、DRAMメモリセルの容量に蓄えられた電荷はビット線を介してセンスアンプ６４により読み出される。

ＤＲＡＭのセルはゲートがワード線に接続されたＮＭＯＳトランジスタと１つの容量から構成されている。ＤＲＡＭのセルの容量にはデータ「０」のとき「０」電位が、データ「１」のときには電源電圧Ｖ_ccが書き込まれる。書き込みはワード線の電圧によりＮＭＯＳトランジスタのゲートをオンにすることでなされるが、ＮＭＯＳトランジスタのゲート電極をＶ_ccにして書き込んでも、容量には（Ｖ_cc− Ｖ_th）の電圧しか書き込まれない。そこで、ワード線の電圧を（Ｖ_cc＋Ｖ_th）にすることによって容量に書き込まれる電圧をＶ_ccにすることができる。ワード線の電圧が（Ｖ_cc＋Ｖ_th）まで高くなるので、ゲートの耐圧を確保するためＤＲＡＭのメモリセルのトランジスタのゲート酸化膜はより厚くする必要がある。また、ＤＲＡＭのメモリセルのトランジスタのしきい値電圧は、容量に蓄積された電荷がトランジスタのリーク電流により放電しないように高くする必要がある。

そこで図５に示したＭＯＳトランジスタのゲート酸化膜厚が厚くなると、そのしきい値電圧が大きくなる性質を利用する。同一基板上に集積された論理回路領域では、図１の論理回路領域を説明する際に述べたように、高速動作が求められるトランジスタは低しきい値のトランジスタ（図５のトランジスタａ）を用い、高速動作が求められていないトランジスタはリーク電流低減のために高しきい値のトランジスタ（図５のトランジスタｂ）を用いる。論理回路領域内のトランジスタは高・低しきい値トランジスタのいずれも、等ゲート酸化膜厚トランジスタで作成する。論理回路の中で２種のしきい値を実現させるにはチャネルの不純物量を変える方法によるものの制御が最も容易である。現在のプロセスで調整される範囲において、トランジスタのゲート長、ゲート幅を変えたときのしきい値の変化が、不純物量を変えたときよりも小さいからである。トランジスタのゲート長、ゲート幅の変更によりしきい値を変化させることができるが、これらの方法は酸化膜厚を変えるより、容易である。酸化膜厚を変えると、酸化膜厚が異なる境界の段差の取り扱いが問題となる。メモリセル等ある面積以上で段差を制御することは問題ではないが、トランジスタレベルで酸化膜圧を変えるのは容易ではない。段差は配線の断線などを起こす原因となるからである。

酸化膜厚を変化させるのはプロセス上容易ではないが、先程述べた特性の要求により、ＤＲＡＭのメモリセル内のＮＭＯＳは、論理回路の高しきい値トランジスタと単位面積あたり不純物量を等しくしてインプラして、かつ論理回路のトランジスタより酸化膜が厚いトランジスタを用いる。論理回路の低しきい値トランジスタと不純物量を等しくしても酸化膜圧の差により論理回路の低しきい値より高しきい値が実現されているが、酸化膜圧差によるしきい値の変化は小さいため、高しきい値トランジスタと不純物量を等しくすることによってリーク電流を低減する高しきい値が得られる。(図５のｄ)論理回路領域とメモリ領域で不純物量が等しくすることはマスクを増やすことなくでき、集積回路の製造上有利である。もちろん、不純物量が等しいという場合には、製造上当然に生じ得るばらつきの範囲は含む。

ＤＲＡＭのメモリセル以外の他の回路には必要に応じた構成を持つトランジスタを用いればよい。ワードドライバ６１は、高いワード線電圧を発生するため、トランジスタのゲート酸化膜圧は厚くする。その一方で動作速度を上げるために、そのしきい値は低く抑えたい。これらの条件より、ワードドライバ６１のトランジスタには論理回路の低しきい値トランジスタと等しいチャネルインプラで、かつ酸化膜厚の厚いトランジスタ（図５のトランジスタｃ）を用いる。プリチャージ用MOS６５、センスアンプ６４には、高電圧は印可されないので、論理回路のトランジスタとゲート酸化膜厚が等しいトランジスタを用いればよい。このとき、動作速度を優先する場合には低しきい値のトランジスタ（図５のトランジスタａ）、リーク電流の低下を優先する場合には高しきい値のトランジスタ（図５のトランジスタｂ）を用いればよい。

図７は、本発明の第三の実施の形態であり、データ入出力バッファ回路（ＩＯ）に好適なものである。図８における論理領域８１と入出力回路領域８４を挟んだ領域を示している。７１はデータ入出力ピン、７２、７３は出力ＭＯＳである。また、７４はOE(出力許可信号)発生回路であり、７５はDout（データ）発生回路である。データはOE発生回路から発生するOE信号によって出力される。OE信号が’high’の論理レベルをとるとき、データ発生回路から出されるデータ信号をレベルシフタ、出力MOSを介してIOピン７１に出力する。

論理回路領域からデータをデータ入出力ピン７１に出力するデータ入出力バッファ回路には、論理回路領域の電源電圧（Ｖ_dd）にくらべて大きな電源電圧を印加されることが一般的である。論理回路領域の電源電圧は、デバイスの高性能化に応じて酸化膜厚を薄くしていくのに伴って低下させられてきたのに対して、データ入出力バッファ回路には、印加される電源電圧が規格により定められているためである。たとえば、ゲート長が0.25umが実現できるプロセスの世代においては、論理部の電源電圧は1.8Vから2.5Vであるのに対し,データ入出力部はTTLレベルを出力できる3.3Vである場合が多い。

本実施例でOE発生回路とDout発生回路は論理回路領域内にある。この部分には、薄いゲート酸化膜が用いられているが、先程述べたように低しきい値のトランジスタと高しきい値のトランジスタを使い分けて構成すればよい。一方、レベルシフタ部は、低電圧の振幅の信号を高電圧の信号に変換する回路部であるが、この部分のトランジスタには高電圧が印可されるので、ゲートの耐圧を確保するため、厚膜のトランジスタを用いる。また、出力ＭＯＳの部分もやはり高電圧が印可されるので厚膜のトランジスタを用いる。ここでレベルシフタの部分も出力ＭＯＳの部分も高電圧を用いるので、厚膜の高しきい値トランジスタを用いるが、論理回路領域にあるトランジスタの出力を受けた、レベルシフタのトランジスタのゲートは低電圧振幅を受け取るので、例外的に低しきい値のトランジスタを用いる必要がある。論理回路領域では低電圧で動作するため、論理回路領域のトランジスタの出力はその出力を受けるレベルシフタのトランジスタのソース・ドレイン経路の電圧に比べ小さいためである。このトランジスタのチャネルには薄膜の低しきい値と同じ量の不純物を用いて構成できる。

すなわち、本実施例においては、薄膜の低しきい値と厚膜の低しきい値、薄膜の高しきい値と厚膜の高しきい値は同じチャネルインプラで形成し、そのことによって、製造工程を増加させることなく高電圧でも信頼性が高く、高速な出力バッファを形成できる効果がある。

図８は本発明の第５の実施例で、同一基板上に論理回路領域８１、ＳＲＡＭ領域８２、ＤＲＡＭ領域８３と入出力回路領域８４が搭載されている。また、下の表はそれぞれの領域中のトランジスタの種類を示したものである。

表に示すように、論理回路領域８１とＳＲＡＭ領域８２においては短いゲート長や、薄いゲート酸化膜厚の高性能トランジスタを用いるために、比較的低い電源電圧たとえば1.5Vに設定されている。論理回路領域内のトランジスタは高速化のために論理回路内の約１０％のトランジスタは低しきい値のトランジスタを用い、リーク電流低減のために残りの約９０％のトランジスタは高しきい値のトランジスタを用いればよいことは既に特願平9-359277号で示されている。また、ＳＲＡＭメモリセル内のトランジスタでは、駆動ＭＯＳトランジスタは電気的安定性のために高しきい値のトランジスタを用い、また、転送ＭＯＳトランジスタでは高速化のために低しきい値を用いる。一方、ＤＲＡＭのメモリセル領域では、大きな電圧をかけるので酸化膜を厚くし、さらにしきい値電圧は高くする。また、入出力回路には、規格により比較的高い電圧をかけることが多いので、ゲート酸化膜は厚くし、高いしきい値を用いる。

以上の４つの回路ブロックを製造工程を複雑にすることなく製造するためには、論理回路の高しきい値のトランジスタとＳＲＡＭセルのトランジスタのしきい値は一致させる。また、ＤＲＡＭのメモリセルのトランジスタと入出力インタフェースのトランジスタの酸化膜を厚くし、薄膜トランジスタに用いている高低２種のしきい値のトランジスタと同じ量の不純物を用いてチャネルを構成できる。

図９は本発明を実現する製作工程を示す図である。図９(a)で９０は半導体基板、９１、９３，９５はＰウエル、９２，９４，９６はＮウエル、９７は素子分離のための酸化物領域である。ここで９１と９２はそれぞれＮＭＯＳとＰＭＯＳの低しきい値電圧のトランジスタ、９３，９４はそれぞれＮＭＯＳとＰＭＯＳの高しきい値電圧のトランジスタ、９５，９６はそれぞれ酸化膜の厚いＮＭＯＳとＰＭＯＳのしきい値電圧の高いトランジスタを最終的には形成することになる。

この図のように、集積回路においてはまず素子分離領域とウエルが形成される。図９(b)では次にレジスト９８をマスクとしてまず９１，９３，９５のＰウエル領域にB,Al,Ga,In等のアクセプタのイオン注入を行う。さらに図９(c)では９３と９５のＰウエル領域のみにイオン注入を行う。このことにより、最終的に９３と９５のＰウエル領域のＮＭＯＳが高しきい値となる。

次に図９(d)ではレジスト９８をマスクとしてまずＮウエル領域９２，９４，９６にP,Sb,As等のドナーのイオン注入を行う。さらに図９(e)ではＮウエル領域９４と９６のみにイオン注入を行う。このことにより、最終的にＮウエル領域９４と９６のＰＭＯＳが絶対値で高しきい値となる。

次に図９(f)では第一回目のゲート酸化を行い、ゲート酸化膜99を形成する。さらに、窒化酸化膜115を形成しこれをマスクとしてゲート酸化を行うと、ゲート酸化膜99は右側の部分だけ厚くなる。すなわち、Ｐウエル９５、Ｎウエル９６の部分のゲート酸化膜が厚くなり、その他の部分のゲート酸化膜は薄いままである。そののち、図９(h)でゲート電極となるポリシリコン層100を形成し、図10でそれを加工する事によってゲート電極101,102,103,104,105,106を形成する。次にウエル電位を固定したり、トランジスタのドレイン又はソース電極となるn+型の拡散層108,109,112とp+型の拡散層110,111,107を形成する。さらに図９(k)で層間絶縁膜を形成し、図10(l)電極114を形成してトランジスタが完成する。

本実施例で示した工程によれば、Ｐウエル９１にできるのは薄膜の低しきい値のＮＭＯＳトランジスタ１０１、Ｎウエル９２にできるのは薄膜の低しきい値のＰＭＯＳトランジスタ１０２、Ｐウエル９３にできるのは薄膜の高しきい値のＮＭＯＳトランジスタ１０３、Ｐウエル９４にできるのは薄膜の高しきい値のＰＭＯＳトランジスタ１０４、Ｐウエル９５にできるのは厚膜の高しきい値のＮＭＯＳトランジスタ１０５、Ｐウエル９６にできるのは厚膜の高しきい値のＰＭＯＳトランジスタ１０６である。半導体集積回路はいままで説明してきたように、ここで示した６種類のトランジスタで構成できる。すなわち、論理回路は１０１、１０２、１０３、１０４のトランジスタ、ＳＲＡＭの駆動ＭＯＳトランジスタは１０３のトランジスタ、ＳＲＡＭの転送ＭＯＳは１０１または、必要によっては１０３のトランジスタ、ＤＲＡＭセルの転送ＭＯＳは１０５のトランジスタ、出力ＭＯＳは１０５と１０６のトランジスタを用いて構成できる。なお、ここでは図示していないが、厚膜の低しきい値のトランジスタもまったく同じ工程で製作できるが、回路の必要に応じて、厚膜の低しきい値のトランジスタを用いてもいいことは言うまでもない。

本実施例では酸化膜９９は厚さが２種類になり、また、しきい値の値もＮＭＯＳとＰＭＯＳそれぞれ３種類存在する事になる。しきい値の値を論理回路で２種類持つことは高速かつ低リーク電流を得ようとする場合必然性が有り、また、酸化膜の膜厚が２種類あることは低電圧と高電圧が同時に印可されるようなＬＳＩでは必然性がある。本発明では、これら必然性のある製作工程から工程を増やすことなく、ＳＲＡＭやＤＲＡＭのメモリセルの動作にとって最適なトランジスタを提供できるので、工程を増やすことなく、低電圧で動作するメモリアレーを持つ半導体集積回路を提供できる効果がある。

図１０はしきい値電圧Vthのゲート長Lg依存性を示した図である。一般的にＭＯＳデバイスは、ゲート長が減少するとしきい値電圧が急激に減少する現象がある。この領域を用いれば、ゲート長を変える事によりチャネル内の不純物量が等量でもdとeのように２種類のしきい値を得る事が可能になる。図９(c)あるいは図９(e)で示したイオン注入の工程をゲート長の長短というマスク面での変更により省略することができる。つまり図11(i)で示すようにゲート電極123,及び124はゲート電極101,102よりもゲート長を長くすることにより、123,124のトランジスタのしきい値を101,102のトランジスタのしきい値よりも高くする事ができる。但し、先程述べたように、しきい値電圧はある限られた領域でしか大きく変化しないため、インプラよりも制御の自由度は低い。第６の本実施例では酸化膜９９は厚さが２種類、しきい値の値もＮＭＯＳとＰＭＯＳそれぞれ３種類存在する事になる。しきい値の値を論理回路で２種類持つことは高速かつ低リーク電流を得ようとする場合必然性がある。本発明では、これら必然性のある製作工程から工程を増やすことなく、ＳＲＡＭのメモリセルの動作にとって最適なトランジスタを提供できるしたがって、工程を増やすことなく、低電圧で動作するメモリアレーを持つ半導体集積回路を提供できる効果がある。

図１２は本発明の第７の実施例で論理回路、SRAM、DRAM、入出力回路を同一の半導体基板に実現させたときに、それぞれに最適なしきい値実現するための条件を示している。当然先程示した図１１の工程を利用すればよい。論理回路内のトランジスタは高速化のために論理回路内の約１０％のトランジスタはチャネル長の短いトランジスタを用いる。一方、リーク電流低減のために残りの約９０％のトランジスタはチャネル長を長くして高しきい値にしたトランジスタを用いる。また、ＳＲＡＭメモリセル内のトランジスタでは、駆動ＭＯＳトランジスタは電気的安定性のためにチャネル長を長くして高しきい値のトランジスタを用い、また、転送ＭＯＳトランジスタでは高速化のためにチャネル長の短いトランジスタを用いる。一方、ＤＲＡＭのメモリセル領域では、大きな電圧をかけるので酸化膜を厚くし、さらにゲート長を長くしてしきい値を高くする。また、入出力回路には、規格により比較的高い電圧をかけることが多いので、ゲート酸化膜は厚くし、さらにゲート長を長くして高いしきい値になったトランジスタを用いる。

このようにすることによってチャネルインプラの製造行程を増加させることなく、各回路に最適なしきい値のトランジスタを提供し、高速かつ低リーク電流の半導体集積回路を提供できる。

図１３はショートチャネル効果を緩和するためによく用いられるトランジスタの構造と、そのしきい値電圧の特性を示した図である。図１３(a)の断面図のトランジスタはＰ型基板を用いたＮＭＯＳトランジスタの例である。ソースとドレイン電極はn+領域に接続されているが、それぞれのn+領域の中心側にドレインの電界を緩和するためのn-領域さらにその内側にp型基板より濃い濃度のｐ型領域が設けられている。PMOSトランジスタもＰ型のドレイン電極の中心側にドレインの電界を緩和するためのドレイン電極より不純物濃度の低い領域、さらにその内側にｎ型基板より濃い濃度のｎ型領域が設けることにより形成できる。

このようなトランジスタのしきい値電圧Vthのゲート長Lg依存性を図１３(b)に示す。ここでVthはしきい値電圧であり、Vthleakはリーク電流がある値、たとえばゲート幅が1umあたり1nAとなるようなゲート電圧を示している。実線と点線はチャネルの不純物量の高低に対応する。ここには示されていないが、VthとVthleakは従来型のｐ型基板のより高濃度p型の領域がないトランジスタではほぼ並行な特性を示すことが知られている。しかしながら、図１３(a)の構造を持つトランジスタにおいては、特性が異なる。Vthleakはゲート長が小さくなると単調に減少するのに対し、Vthは一度増加してから減少する。また、チャネルの不純物量を変えた場合は点線で示したように、両者ともほぼ並行にシフトする。このことを利用して、低電圧動作に適したメモリセルを形成できることを次に示す。

図１４は本発明の第８の実施例で、図１３のＭＯＳトランジスタの特性を利用することにより、ＳＲＡＭやＤＲＡＭのメモリセルの特性を図８で示した実施例よりさらに改善できることを示す。図内のa,b,fは図１３(b)で示した条件を持つトランジスタで構成されることを示している。ＳＲＡＭのメモリセル領域３はＳＲＡＭの駆動ＭＯＳには図１３のbのトランジスタを用いることにより、Vthがある程度大きく電気的な安定性を確保する。そのしきい値は論理回路における高しきい値と同じ電圧を有する。論理回路における低しきい値は、高しきい値のトランジスタと同ゲート長、同酸化膜厚で、チャネル内の不純物量が少ないもので構成される。

一方ＳＲＡＭの転送ＭＯＳには図１３のfで示すようにチャネルインプラを少なくした上でゲート長を少し長くする。このことにより、リーク電流を変化させず、しきい値電圧を低くでき、図４で示したようなＳＲＡＭの転送ＭＯＳのリーク電流に起因する問題を発生させないで、ＳＲＡＭの特性を改善することが可能になる。図１３(a)に示す構造を持つトランジスタを用いて、チャネルの不純物量がある値をとるとき、しきい値が上昇しても、Vthleakは減少する領域においてゲート長を２種選択すればよい。転送MOSのしきい値は駆動用MOSのしきい値より低いが、リーク電流と対応するVthleakが駆動MOSのVthleak以上のものを選択すればよい。その際には論理回路の低しきい値トランジスタと同じチャネル不純物量で、ゲート長を長くしたトランジスタfで転送MOSを構成すればよい。

また、141で示したＤＲＡＭにおいても図１３のfで示したトランジスタと同じチャネルの不純物量、同じゲート長で、異なるゲート酸化膜厚圧を有するトランジスタを用いることにより、リークをふやさずにしきい値を低下させ、好適な特性のＤＲＡＭのメモリセルを実現できる。

尚、一般にしきい値電圧の定義には２種類ある。飽和電流の外挿で求められるものと、ゲート電圧が十分低い領域において一定の電流を流すためのゲート電圧から求められるものがある。本願でいうしきい値電圧は前者を指し、Vthleakは後者を指す。又、明細書内ではMOSFETと書かれてあるが、周知のMISFETを用いてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１論理回路
２ＳＲＡＭ領域
３３メモリセル
４１、４２ビット線
４２、４７グローバルビット線
６２、６３ＤＲＡＭメモリセル
７２、７３出力ＭＯＳ
８１論理回路領域
８２ＳＲＡＭ領域
８３ＤＲＡＭ領域
８４入出力回路領域
９０半導体基板
９１、９３、９５Ｐウエル
９２、８４、９６Ｎウエル
１０１薄膜の低しきい値のＮＭＯＳトランジスタ
１０２薄膜の低しきい値のＰＭＯＳトランジスタ
１０３薄膜の高しきい値のＮＭＯＳトランジスタ
１０４薄膜の高しきい値のＰＭＯＳトランジスタ
１０５厚膜の高しきい値のＮＭＯＳトランジスタ
１０６厚膜の高しきい値のＰＭＯＳトランジスタ
１２３薄膜の高しきい値のＮＭＯＳトランジスタ
１２４薄膜の高しきい値のＰＭＯＳトランジスタ

Claims

第１の電源電圧で動作する論理回路とＳＲＡＭとを有し、
第１の厚さのゲート酸化膜を持ち、第１しきい値電圧を持つ第１ＮＭＯＳトランジスタと、
上記第１の厚さのゲート酸化膜を持ち、上記第１しきい値電圧よりも大きい第２しきい値電圧を持つ第２ＮＭＯＳトランジスタと、
上記第１の厚さのゲート酸化膜を持ち、第３しきい値電圧を持つ第１ＰＭＯＳトランジスタと、
上記第１の厚さのゲート酸化膜を持ち、上記第３しきい値電圧の絶対値よりも絶対値の大きい第４しきい値電圧を持つ第２ＰＭＯＳトランジスタとを備え、
上記論理回路は、上記第１ＮＭＯＳトランジスタと上記第１ＰＭＯＳトランジスタで構成される第１ＣＭＯＳ論理ゲートと、上記第２ＮＭＯＳトランジスタと上記第２ＰＭＯＳトランジスタで構成される第２ＣＭＯＳ論理ゲートとを含み、
上記ＳＲＡＭは、ＳＲＡＭメモリセルとセンスアンプを含み、
上記ＳＲＡＭメモリセルは、上記第２ＮＭＯＳトランジスタを含み、
上記センスアンプは、上記第１ＮＭＯＳトランジスタを含むことを特徴とする半導体集積回路。
請求項１において、
上記論理回路における、上記第２ＮＭＯＳトランジスタのゲート長は、上記第１ＮＭＯＳトランジスタのゲート長よりも長く、
上記論理回路における、上記第２ＰＭＯＳトランジスタのゲート長は、上記第１ＰＭＯＳトランジスタのゲート長よりも長く、
上記論理回路における、上記第２ＮＭＯＳトランジスタと上記第２ＰＭＯＳトランジスタの総数が、上記第１ＮＭＯＳトランジスタおよび上記第１ＰＭＯＳトランジスタの総数よりも多いことを特徴とする半導体集積回路。