JP4763967B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
P=(W/L)・CG・μeff ・・・(1)
で定義される量であり、これは利得因子(gain factor)とも呼ばれる。ここで、Wはトランジスタのゲート幅を表し、Lはゲート長を表し、CGはゲート絶縁層の単位面積当たりの容量を表し、μeffは電子の実効的な移動度(電子移動度)を表す。CGは更に、
CG=ε/t=εr・ε0/t ・・・(2)
と表すことができ、ここで、εは絶縁層の誘電率を表し、εrは絶縁層の比誘電率を表し、ε0は真空の誘電率を表わり、tは絶縁層の膜厚を表す。
−[(WD/LD・CD・μD)/(WT/LT・CT・μT)]1/2
ここで、添え字のDは駆動トランジスタ側の量を表し、Tは転送トランジスタ側の量を表す。
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に窒化シリコンの酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第1領域以外の第2領域に属する前記酸化防止膜の少なくとも一部を除去するステップと、
前記酸化防止膜が除去された領域に二酸化シリコン層を成膜するステップと、
前記第1領域に属する前記酸化防止膜を除去するステップと、
前記第1領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電層をパターニングしてゲート電極を形成し、前記第1領域に前記駆動トランジスタを、前記第2領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有する、半導体記憶装置の製造方法である。
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置であって、前記駆動トランジスタは、
シリコン基板上に、所定の導電性を有する2つの拡散領域と、それら2つの拡散領域の間の第1チャネル領域とを有し、更に前記第1チャネル領域上に第1絶縁層を介して導電層を有し、
前記第1チャネル領域を形成する歪みシリコン層は、その下地層の格子定数とは異なる格子定数を有する
ことを特徴とする半導体記憶装置。
前記転送トランジスタ又は負荷トランジスタが、シリコン基板上に、所定の導電性を有する2つの拡散領域と、それら2つの拡散領域の間の第2チャネル領域とを有し、更に前記第2チャネル領域上に第2絶縁層を介して導電層を有し、
前記第2チャネル領域を形成する歪みシリコン層は、その下地層の格子定数とは異なる格子定数を有する
ことを特徴とする付記1記載の半導体記憶装置。
前記第1歪みシリコン領域の膜厚が、前記第2歪みシリコン領域の膜厚より厚いことを特徴とする付記2記載の半導体記憶装置。
前記第1絶縁層の誘電率が、前記第2絶縁層の誘電率より高いことを特徴とする付記2記載の半導体記憶装置。
前記第1又は第2チャネル領域の前記下地層が、シリコン及びゲルマニウムより成り、格子緩和したシリゲル層を形成することを特徴とする付記2記載の半導体記憶装置。
前記第1及び第2絶縁層が、それぞれ、二酸化シリコン層と、二酸化シリコンの誘電率より高い誘電率を有する高誘電層とを含むことを特徴とする付記2記載の半導体記憶装置。
前記第1絶縁層に含まれる二酸化シリコン層の膜厚が、前記第2絶縁層に含まれる二酸化シリコン層の膜厚より薄いことを特徴とする付記2記載の半導体記憶装置。
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第1領域以外の第2領域に属する酸化防止膜の少なくとも一部を除去するステップと、
酸化防止膜の除去された領域に二酸化シリコン層を成膜するステップと、
前記第1領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電膜をパターニングしてゲート電極を形成し、前記第1領域に前記駆動トランジスタを、前記第2領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有することを特徴とする半導体記憶装置の製造方法。
前記酸化防止膜が、シリコン窒化膜より成ることを特徴とする付記8記載の製造方法。
前記二酸化シリコン層を成膜するステップは、前記第2領域に属する歪みシリコン層の膜厚が、前記第1領域に属する歪みシリコン層の膜厚より薄くなるまで行なわれることを特徴とする付記8記載の製造方法。
前記二酸化シリコン層は、熱酸化膜であることを特徴とする付記8記載の製造方法。
前記歪みシリコン層を薄膜化するステップは、前記第2領域に属する歪みシリコン層のドライエッチング及びアニーリングにより行なわれることを特徴とする付記8記載の製造方法。
12 バッファ層
14 格子緩和したシリゲル層
16,17 歪みシリコン層
18 酸化防止膜
20 酸化膜
22 高誘電層
24 導電層
26,27 ソース領域
28,29 ドレイン領域
Claims (2)
- インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に窒化シリコンの酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第1領域以外の第2領域に属する前記酸化防止膜の少なくとも一部を除去するステップと、
前記酸化防止膜が除去された領域に二酸化シリコン層を成膜するステップと、
前記第1領域に属する前記酸化防止膜を除去するステップと、
前記第1領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電層をパターニングしてゲート電極を形成し、前記第1領域に前記駆動トランジスタを、前記第2領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有する、半導体記憶装置の製造方法。 - 前記高誘電層が、Si 3 N 4 ,HfO 2 ,Al 2 O 3 又はHfAlOにより形成されている、請求項1記載の製造方法。
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