JP5775065B2 - 明白に異なる閾値電圧を有するトランジスタを持つsoiから製造する集積回路 - Google Patents
明白に異なる閾値電圧を有するトランジスタを持つsoiから製造する集積回路 Download PDFInfo
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Description
− セルが、読み出し動作、書き込み動作、または保持動作の間、動作することを保証する十分な安定性、
− セルにアクセスする速度を増加するための、極力大きな導電電流、
− 集積密度を増加するための、極力小さいセルサイズ、および
− 静的モードにおける電力消費を低減するための、極力小さい保持電流。
− 同じ型(pMOSまたはnMOS)の第1のトランジスタおよび第2のトランジスタと、
− それぞれ第1のトランジスタおよび第2のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に位置する第1の接地面および第2の接地面とを備えている。
更に、
− 第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対であり、第1の閾値電圧を有し、
− 第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一であり、第2の閾値電圧を有し、
− 第1の閾値電圧は、第1のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第2の閾値電圧は、第2のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第1の閾値電圧および第2の閾値電圧は、第1のトランジスタまたは第2のトランジスタの接地面とソースとの間の電位差が、値ゼロと回路の電源電圧に等しい値との間を変化する場合には、それぞれ、第1の電圧範囲および第2の電圧範囲の中で変化することができ、
− 絶縁材料の層の厚さは、第1の範囲の最大値が、第1の範囲の最小値より少なくとも10%だけ大きく、また、第2の範囲の最小値が、第2の範囲の最大値より少なくとも10%だけ小さいようになっており、前記第1の範囲の前記最大値が、前記第2の範囲の前記最大値よりも大きい。
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第5のトランジスタは、第3のトランジスタと同様の構造を有し、同じ閾値電圧を示し、第6のトランジスタは、第4のトランジスタと同様の構造を有し、同じ閾値電圧を示す。第3のトランジスタと第4のトランジスタとは、反対の型であり、第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第3から第6のトランジスタは、絶縁材料の埋め込み層とシリコン基板層との間にある、それぞれの接地面の上方に位置している。第5のトランジスタと第3のトランジスタとは同じ型であり、第6のトランジスタと第4のトランジスタとは同じ型であり、第3のトランジスタと第4のトランジスタとは反対の型である。第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、第3のトランジスタおよび第4のトランジスタの接地面は、第3のトランジスタのゲートに接続され、第5のトランジスタおよび第6のトランジスタの接地面は、第5のトランジスタのゲートに接続される。第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、それぞれのビット線に接続している。
− 第8の接地面および第9の接地面は、それぞれ第8のトランジスタおよび第9のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に設置され、第8の接地面はP型ドーピングを有し、第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ凹部が、第8の接地面をシリコン基板層から隔てており、
− P型ドーピングを持つ凹部が、第9の接地面をシリコン基板層から隔てており、
− 絶縁トレンチが、活性シリコン層から前記凹部に亘って延在し、第8の接地面と第9の接地面とを隔てている。
VDD=1V
L(実効ゲート長)=物理的ゲート長の内の33nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
基板層101は、接地面102がずっと低いドーピングレベルである場合には、接地面102と同じ型のドーピングを有することもある。基板層101は、P型ドーピングを有することもある。
ソース電位を基準にして0Vとしてある。
チャネル104は、薄くドーピングされている(基板のドーピングNSと同等)。
IMAL-OFF>>IMDL-OFF+IMDR-G
である。
IMAR-ON<IMDR-ON
である。
VDD=1V
L(ゲート幅)=45nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
ソース電位を基準として0Vとしている。
曲線SNMは、読み出しモードにおける安定性に対応し、曲線RNMは、保持における安定性に対応している。
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスに従った電圧閾値範囲の最小値および最大値が増加する。
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。図36のグラフは、ミッドギャップ型、P型、およびN型のnMOSトランジスタに対し、接地面のバイアスの関数として、閾値電圧のそれぞれの範囲を示したものである。
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスの関数として表した電圧閾値範囲の最小値および最大値が増加する。
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。
2 : 4T型メモリセル
3 : 行列
4 ; 6T型メモリセル
5 : 行列
6 : 6T型メモリセル
7 : 行列
8a : 論理ゲート
8b : 論理ゲート
9 : 集積回路
31 : 基板コネクタ
51 : 接触点
52 : 基準(接地面)
53 : 接触点
54 : 基準(接地面)
71 : 接触点
72 : 基準(接地面)
73 : 接触点
74 : 基準(接地面)
101 : シリコン基板層
102 : 接地面
103 : 絶縁層(絶縁材料の埋め込み層)
104 : チャネル
105 : ゲート酸化物
106 : 絶縁トレンチ
107 : 絶縁トレンチ
108 : 金属ゲート
110 : スペーサ
111 : ポリシリコン層
203 : nMOS Vtl
205 : pMOS Vtl
207 : nMOS Vt
213 : pMOS Vt
219 : nMOS Vth
221 : pMOS Vth
223 : nMOS SVth
224 : pMOS SVth
300 : 論理モジュール
301 : pMOSトランジスタ
302 : nMOSトランジスタ
303 : 高閾値電圧トランジスタ
401 : nMOSトランジスタ
402 : pMOSトランジスタ
403 : 絶縁トレンチ
Claims (23)
- 絶縁材料の埋め込み層(103)によって半導体基板層(101)から隔てられた活性半導体層と、pMOSおよびnMOSトランジスタとを備える集積回路(2)であって、
− 同じpMOS型またはnMOS型の第1および第2のトランジスタと、
− それぞれ前記第1および第2のトランジスタの真下で、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間に位置する第1および第2の接地面とを備え、更に、
− 前記第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対である第1の閾値電圧(Vth)を有し、
− 前記第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一である第2の閾値電圧(Vtl)を有し、
− 前記第1の閾値電圧は、前記第1のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第2の閾値電圧は、前記第2のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第1および第2の閾値電圧は、前記第1または第2のトランジスタの前記接地面と前記ソースとの間の前記電位差が、値ゼロと前記回路の電源電圧と等しい値との間を変化する場合には、それぞれ、電圧の第1および第2の範囲の中で変化することが可能であり、
− 前記絶縁材料の層(103)の厚さは、前記第1の範囲の最大値が、前記第1の範囲の最小値よりも少なくとも10%だけ大きく、また、前記第2の範囲の最小値が、前記第2の範囲の最大値より少なくとも10%だけ小さいようになっており、前記第1の範囲の前記最大値が、前記第2の範囲の前記最大値よりも大きいことを特徴とする集積回路(2)。 - 前記第1の範囲の前記最大値は、前記第1の範囲の前記最小値より、少なくとも40mVだけ大きく、前記第2の範囲の前記最小値は、前記第2の範囲の前記最大値より、少なくとも40mVだけ小さいことを特徴とする、請求項1に記載の集積回路。
- 前記第1および第2のトランジスタの中の絶縁材料の前記埋め込み層の厚さは、前記第1および第2のトランジスタの前記ソースと前記接地面との間に、基準電位として同じ電位差を印加した場合に、前記第1の閾値電圧が前記第2の閾値電圧よりも大きくなるようにしてあることを特徴とする、請求項1または2に記載の集積回路。
- 前記第1および第2のトランジスタは、シリコンの仕事関数の中央値であるミッドギャップゲートの仕事関数よりも仕事関数が小さいN型の金属又は前記ミッドギャップゲートの仕事関数よりも仕事関数が大きいP型の金属から製造した、それぞれのゲートを有することを特徴とする、請求項1〜3のいずれか1項に記載の集積回路。
- 前記第1および第2のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有することを特徴とする、請求項4に記載の集積回路。
- 前記第1および第2のトランジスタは、それぞれ、明白に異なる仕事関数値を有する金属から製造され、かつそれぞれのゲートを有することを特徴とする、請求項1〜3のいずれか1項に記載の集積回路。
- − 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第5のトランジスタは、前記第3のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第6のトランジスタは、前記第4のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第3(MDL)および第4(MAL)のトランジスタは、反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、選択的にそれぞれのビット線に接続する、4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜6のいずれか1項に記載の集積回路。 - 前記第3および第5のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、ゼロであり、前記第4および第6のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、電圧Vddと等しいことを特徴とする、請求項7に記載の集積回路。
- − 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第3から第6のトランジスタは、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間にある、それぞれの接地面の上方に位置されるように配置し、前記第5のトランジスタは、前記第3のトランジスタと同じ型であり、前記第6のトランジスタは、前記第4のトランジスタと同じ型であり、前記第3(MDL)および第4(MAL)のトランジスタは互いに反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、前記第3および第4のトランジスタの前記接地面は、前記第3のトランジスタのゲートに接続され、前記第5および第6のトランジスタの前記接地面は、前記第5のトランジスタのゲートに接続され、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、それぞれのビット線にそれぞれ接続する4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜6のいずれか1項に記載の集積回路。 - 第1(4)および第2(6)の6T型メモリセルを含むメモリを備え、各6T型メモリセルは、1つのワード線と、2つのビット線に接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成する、2つのロードトランジスタ(MLL、MLR)および2つのドライバトランジスタMDL、MDR)とを有し、各メモリセルは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、前記それぞれのビット線に選択的に接続する、2つのアクセストランジスタ(MAL、MAR)を更に有し、前記第1のトランジスタは、前記第1のメモリセル(4)のアクセストランジスタを形成し、前記第2のトランジスタは、前記第2のメモリセル(6)のアクセストランジスタを形成していることを特徴とする、請求項1〜6のいずれか1項に記載の集積回路。
- 前記第1のメモリセルの前記ドライバトランジスタ(MDL、MDR)は、接地面のドーピングの型は、それらのアクセストランジスタの前記接地面のドーピングの型と同一であり、前記絶縁材料の層(103)の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同一であり、接地面のバイアスは、それらのアクセストランジスタの前記接地面のバイアスと同一であることを特徴とする、請求項10に記載の集積回路。
- 接地面は、前記メモリセルの内の1つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通であることを特徴とする、請求項11に記載の集積回路。
- 第1(8a)および第2(8b)の論理ゲートを備え、各論理ゲートは、それぞれの入力端子(A、B)によって制御される、少なくとも2つのトランジスタを備え、前記第1のトランジスタ(N1a)は、前記第1の論理ゲート(8a)の前記トランジスタの内の1つを形成し、また、前記第2のトランジスタ(N1b)は、前記第2の論理ゲート(8b)の前記トランジスタの内の1つを形成していることを特徴とする、請求項1〜12のいずれか1項ないし12のいずれか1項に記載の集積回路。
- 前記第1および第2のトランジスタは、nMOS型トランジスタであることを特徴とする、請求項13に記載の集積回路。
- 前記第1のトランジスタの接地面と前記ソースとの間の電位差はゼロであり、前記第2のトランジスタの接地面と前記ソースとの間の電位差は電圧Vddに等しいことを特徴とする、請求項14に記載の集積回路。
- 前記絶縁材料の埋め込み層(103)は、50nmより薄い厚さを有し、また、前記トランジスタのゲート幅は、50nmよりも短いことを特徴とする、請求項1〜15のいずれか1項に記載の集積回路。
- 前記絶縁材料の埋め込み層(103)は、前記トランジスタの内の1つのトランジスタのゲート長よりも小さな値の厚さを有することを特徴とする、請求項1〜16のいずれか1項に記載の集積回路。
- 前記半導体活性層の中に製造された第7のトランジスタを備え、この第7のトランジスタには、前記絶縁材料の埋め込み層とその真下に位置する前記シリコン基板層との間に、いずれの接地面も存在しないことを特徴とする、請求項1〜17のいずれか1項に記載の集積回路。
- nMOS型の第8のトランジスタ(401)とpMOS型の第9のトランジスタ(402)とを備え、
− 第8および第9の接地面は、それぞれ、前記第8および第9のトランジスタの真下で、前記絶縁材料の埋め込み層(103)と前記シリコン基板層(101)との間に設置され、前記第8の接地面はP型ドーピングを有し、前記第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ井戸(N−W)は、前記第8の接地面を前記シリコン基板層から隔てており、
− P型ドーピングを持つ井戸(P−W)は、前記第9の接地面を前記シリコン基板層から隔てており、
− 絶縁トレンチ(403)は、前記活性シリコン層から前記井戸に至って延在し、前記第8および第9の接地面を隔てていることを特徴とする、請求項1〜18のいずれか1項に記載の集積回路。 - N型ドーピングを持つ前記井戸は、電圧Vddで励起され、P型ドーピングを持つ前記井戸は接地されていることを特徴とする、請求項19に記載の集積回路。
- 前記第2のトランジスタ(302)を含む論理モジュール(300)を備え、前記論理モジュールは、前記第1のトランジスタ(303)を介して電源電圧に接続され、前記第1のトランジスタのソースと前記接地面との間には、電位差ゼロが印加され、前記第2のトランジスタのソースと前記接地面との間には、値ゼロの電位差が印加されていることを特徴とする、請求項1〜20のいずれか1項に記載の集積回路。
- 請求項1〜21のいずれか1項に記載の集積回路であって、前記第1および第2のトランジスタ(205、213)は隣接しており、前記第1および第2のトランジスタの接地面は、ストリップを形成し、第1の型のドーピングを有する第1の井戸(N−w)によって、前記半導体基板層(101)から隔てられており、前記第1の井戸は、第1のレベルの電圧で給電され、前記集積回路は、前記第1および第2のトランジスタとは反対の型の、第10および第11のトランジスタ(203、207)を更に備え、前記第10および第11のトランジスタは隣接しており、反対の型のドーピングを持つ接地面を有し、前記第10および第11のトランジスタの接地面は、前記第1の井戸に隣接してストリップを形成する第2の井戸(P−w)により、前記半導体基板層から隔てられており、前記第2の井戸は、前記第1の型のドーピングに反対の、第2の型のドーピングを有し、前記第2の井戸は、第2の電圧レベルで給電され、前記第1および第10のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有し、前記第2および第11のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有することを特徴とする集積回路。
- 前記第1(205)および第10(203)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第2(213)および第11(207)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第1のトランジスタの前記接地面のドーピングの型は、前記第10のトランジスタの前記接地面のドーピングの型と反対であり、また前記第1および第2のトランジスタは、前記仕事関数値が明白に異なる、それぞれのゲートを有することを特徴とする、請求項22に記載の集積回路。
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