DE102016208588A1

DE102016208588A1 - Verfahren, Vorrichtung und System zur Verwendung eines Hybridbibliothek-leiterbahndesigns für SOI-Technologien

Info

Publication number: DE102016208588A1
Application number: DE102016208588.3A
Authority: DE
Inventors: Anurag Mittal; Mahbub Rashed
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2015-09-11
Filing date: 2016-05-19
Publication date: 2017-03-16

Abstract

Ein offenbartes Verfahren, eine offenbarte Vorrichtung und/oder ein offenbartes System umfassen ein Bereitstellen eines Designs zur Herstellung einer Halbleitervorrichtung. Auf einem Schaltungslayout wird eine erste funktionale Zelle mit einer ersten Breite platziert. Es wird eine Bestimmung durchgeführt, ob wenigstens ein Transistor der ersten funktionalen Zelle in Durchlaufrichtung oder in Sperrrichtung vorzuspannen ist. Neben der ersten funktionalen Zelle wird auf dem Schaltungslayout zur Bereitstellung einer ersten Vorspannungswanne innerhalb der Gesamtbereite der ersten und zweiten funktionalen Zelle in Antwort auf die Bestimmung, ob wenigstens ein Transistor in Durchlaufrichtung oder in Sperrrichtung vorzuspannen ist, eine zweite funktionale Zelle mit einer zweiten Breite platziert.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung fortschrittlicher Halbleitervorrichtungen und insbesondere den Einsatz eines Hybridbibliothekleiterbahndesigns einer Hybridbibliothek für die SOI-Technologie.
BESCHREIBUNG DES STANDS DER TECHNIK
Die Herstellung von Halbleitervorrichtungen erfordert eine Anzahl diskreter Prozessschritte, um eine eingekapselte Halbleitervorrichtung aus einem unbearbeiteten Halbleitermaterial zu bilden. Die verschiedenen Prozesse vom anfänglichen Aufwachsen des Halbleitermaterials, des scheibenweisen Schneidens des Halbleiterkristalls in einzelne Wafer, der Fertigungsstufen (Ätzens, Dotieren, Ionenimplantieren oder dergleichen) bis zur Einkapselung und der finalen Überprüfung der fertigen Vorrichtung unterscheiden sich derart voneinander und sind so spezialisiert, dass die Prozesse an verschiedenen Produktionsstätten durchgeführt werden können, die unterschiedliche Steuerungsschemata umfassen.
Gegenwärtig wird allgemein eine Mehrzahl von Prozesstechnologien praktiziert, wobei die MOS-Technologie für viele Arten von komplexen Schaltungen, einschließlich von Feldeffekttransistoren, gegenwärtig aufgrund der ausgezeichneten Eigenschaften angesichts der Betriebsgeschwindigkeit und/oder des Energieverbrauchs und/oder der Kosteneffizienz eine der vielversprechendsten Vorgehensweisen darstellt. Während der Herstellung komplexer integrierter Schaltungen, die z. B. die MOS-Technologie verwenden, werden Millionen von Transistoren, wie z. B. N-Kanaltransistoren und/oder P-Kanaltransistoren, auf einem eine kristalline Halbleiterschicht umfassenden Substrat gebildet. Während der Herstellung von N-Kanal-MOS(NMOS)-Vorrichtungen und/oder P-Kanal-MOS(PMOS)-Vorrichtungen steuern Entwickler häufig Prozessschritte, um für diese Vorrichtungen einen besseren Strombetrieb zu ermöglichen. Für NMOS-Vorrichtungen kann der Fluss von Elektronen für einen höheren Strombetrieb verbessert werden. Für PMOS-Vorrichtungen kann der Fluss von „Löcher” für einen höheren Strombetrieb verbessert werden. Zum Beispiel wird häufig eine verspannte Siliziumschicht gebildet, um einen verbesserten Transport von geladenen Teilchen (d. h. Elektronen oder Löcher) bereitzustellen.
In der Industrie stimmt man zunehmend darin überein, die traditionelle Methodologie zu verbessern, um kleinere Vorrichtungen und bei geringeren Spannungen betreibbare Vorrichtungen bereitzustellen. Gegenwärtig stellen sogenannte Bulk-FETs eines der populäreren Designs dar, die in vielen Vorrichtungen eingesetzt werden. 1 zeigt eine stilisierte Darstellung eines typischen Bulk-FETs 100, der auf einem Halbleiterwafer gebildet wird. Der FET 100 wird auf einem Siliziumsubstrat 105 gebildet. Auf dem Siliziumsubstrat 105 wird eine Inversionsschicht 150 gebildet. Die Inversionsschicht 150 wird im Allgemeinen durch Abscheiden von Siliziumoxid gebildet. Auf dem Substrat 105 wird, umgeben von einer während der Verarbeitung des Wafers gebildeten Isolierung 120, die HfO₂ umfassen kann, ein Gate 100 gebildet.
Über der Inversionsschicht 150 wird eine Gateoxidschicht 125 gebildet. Das Gate 120 des FET 100 wird über der Gateoxidschicht 125 gebildet. 1 stellt auch den Sourcebereich 140 und den Drainbereich 130 dar, die auf dem oberen Bereich des Substrats 105 gebildet werden. Die Drain- und Sourcegebiete 130, 140 sind vom P-Typ, falls das Substrat 105 vom N-Typ ist und umgekehrt. In dieser Ausgestaltung wird ein Verarmungsgebiet 160 unter dem Sourcegebiet 140 und dem Draingebiet 130 erzeugt.
Eines der Probleme, die mit dem typischen Bulk-FET-Design aus 1 einhergehen, umfasst die Tatsache, dass diese Arten von FETs eine bedeutende parasitäre Kapazität aufweisen können, was zu einer Verschlechterung des Leistungsvermögens und zu Energieverlust führen kann. Aufgrund des Verarmungsgebiets 160 kann ein Stromverlust auftreten, sogar wenn der FET 100 ausgeschaltet ist. Der Stromverlust kann einen Drainleckstrom, Sourceleckstrom und einen Wannenleckstrom umfassen. Der FET 100 neigt auch dazu, dass er eine relativ hohe Schwellspannung aufweist. Wenn desweiteren eine Versorgungsspannung zur Verringerung des Energieverbrauchs verringert wird, neigt das typische Bulk-FET-Design aus 1 dazu, dass es eine Verschlechterung des Leistungsvermögens aufzeigt.
Entwickler haben vorgeschlagen, das sogenannte Silizium-auf-Isolator(SOI)-Design zu verwenden, um einige der Nachteile und Probleme anzugehen, die durch das typische Bulk-FET-Design aus 1 aufgezeigt werden. Im Allgemein werden SOI-Transistoren in dünnen Schichten aus Silizium gebildet, die durch einen elektrischen Isolator, wie z. B. Siliziumdioxid, von dem Hauptsubstrat eines Halbleiterwafers isoliert sind. Die dünnen Schichten aus Silizium können Dicken aufweisen, die in einem Bereich von mehreren Mikrometern (typischerweise für elektrische Leistungsschaltungsvorrichtungen) bis hinunter zu weniger als 500 Å (typischerweise für Hochleistungsmikroprozessoren) aufweisen. Die Isolationseigenschaften von SOI-Designs stellen eine Verringerung des Stromverlusts bereit. SOI-Designs können andere Vorteile bereitstellen, wie z. B. einen schnelleren Betrieb von Schaltungen und niedrigere Betriebsspannungen. 2 zeigt eine stilisierte Darstellung eines typischerweise vollständig verarmten (FD)SOI-FET 200, der auf einem Halbleiterwafer gebildet wird.
Der FDSOI-FET 200 wird auf einem Siliziumsubstrat 205 gebildet. Der FET 200 umfasst ein Verarmungsgebiet 250, das durch Abscheiden von Siliziumoxid gebildet wird. Auf dem Substrat 205 wird ein Gate 200 gebildet, das von einem während der Verarbeitung des Wafers gebildeten Isolator 220 umgeben ist, der im Allgemeinen HfO₂ umfasst.
Über dem Substrat 205 wird eine Gateoxidschicht 225 gebildet. Das Gate 220 des FET 200 ist über der Gateoxidschicht 225 gebildet. Der FET 200 umfasst auch einen Sourcebereich 240 und den Drainbereich 240, die an der Oberseite des Substrats 105 gebildet sind. Die Drain- und Sourcebereiche 230, 240 sind vom P-Typ, falls das Substrat 205 vom N-Typ ist und umgekehrt. Der FET 200 umfasst ferner ein vergrabenes Oxid(BOX)-Gebiet 270 unterhalb der Drain- und Sourcegebiete 230, 240.
In dieser Ausgestaltung wird das Verarmungsgebiet 250 durch das BOX-Gebiet 270 und zwischen den Drain- und Sourcegebieten 230, 240 anstelle eines großen Verarmungsgebiets 160 in 1 durch die Drain- und Sourcebereiche 230, 240 begrenzt. Das BOX-Gebiet 270 ist unter dem Sourcebereich 140, dem Drainbereich 130 und dem Verarmungsgebiet 250 gebildet. Die Position des BOX-Gebiets 270 verhindert die Bildung eines großen Verarmungsgebiets ähnlich dem Verarmungsgebiet 160 in 1. Das Verarmungsgebiet 250 ist in diesem Fall weiterhin vollständig verarmt. Falls die Drain- und Sourcebereiche 230, 240 vom P-Typ sind, ist das Verarmungsgebiet 250 ein Bereich vom N-Typ und umgekehrt.
Desweiteren können FDSOI-FETs in einem sogenannten LVT/SLVD-Format konfiguriert sein, in dem ein Paar von Transistoren einen NMOSFET, der über einer N-Wanne gebildet ist, und einen PMOSFET umfasst, der über einer P-Wanne gebildet ist, was auch als Flip-Wannen-Konfiguration bezeichnet wird. Weiterhin können FDSOIFETs in ein sogenanntes RVT/HVT-Format konfiguriert sein, in dem ein Paar von Transistoren einen NMOSFET, der über einer P-Wanne gebildet ist, und einen PMOSFET umfasst, der über einer N-Wanne gebildet ist. Diese Konfigurationen sind unten beschrieben.
Eine verringerte Schwellspannung stellt einen der Vorteile des FDSOIFET Designs dar, was niedrigere Betriebsspannungen erlaubt. Andere Vorteile umfassen eine niedrigere parasitäre Kapazität und niedrigere Leckströme. Eines der Probleme, das mit dem FDSOIFET und anderen Technologien einhergeht, besteht jedoch darin, dass beim Anlegen niedrigerer Betriebsspannungen geringe Verletzungen im V_dd-Zeitablauf auftreten können. Hinsichtlich Zeitablauffehlern gehen Designer darin zurück, Zielvorspannungen bereitzustellen, insbesondere Vorspannungen in Durchlaufrichtung für Flip-Wannen(LSVT/LVT)-Konfigurationen und Vorspannungen in Sperrrichtung für herkömmliche Wannen(RVT/HVT)-Konfigurationen.
3 zeigt eine stilisierte Darstellung eines typischen Transistorpaares 400, das in einer LVT/SLVT-Konfiguration gebildet ist. 4 stellt eine stilisierte Darstellung eines typischen Transistorpaares 500 dar, das in einer RVT/HVT-Konfiguration gebildet ist. Mit Bezug gleichzeitig auf 3 und 4 umfasst ein Transistorpaar 300 (4) einen NFET 301 oder einen PFET 302. 4 stellt ein Transistorpaar 400 dar, das auch einen NFET 401 und einen PFET 402 umfasst.
Hinsichtlich des Transistorpaares 300 wird der NFET 301 auf einer N-Wanne 375A gebildet und umfasst ein Gate 320A, einen Drainbereich 330A und einen Sourcebereich 340A. Der PFET 302 ist auf einer P-Wanne 375B gebildet und umfasst ein Gate 320B, einen Drainbereich 330B und einen Sourcebereich 340B. Der NFET 301 und der PFET 302 werden durch ein Flachgrabenisolations(STI)-Gebiet 380 getrennt.
Der NFET 301 wird über einem BOX-Gebiet 370A gebildet und der PFET 302 wird über einem BOX-Gebiet 370B gebildet. Der NFET 301 und entsprechend der PFET 302 umfassen vollständig verarmte Gebiete 350A und 350B. Die vollständig verarmten Gebiete 350A, 350B sind entsprechend über den BOX-Gebieten 370A, 370B und zwischen den Source- und Draingebieten der FETs 301, 302 angeordnet.
Mit Bezug auf das Transistorpaar 400 ist der NFET 401 auf einer P-Wanne 475A gebildet und umfasst ein Gate 420A, ein Draingebiet 430A und ein Sourcegebiet 440A. Der PFET 402 ist auf einer P-Wanne 475B gebildet und umfasst ein Gate 420B, ein Draingebiet 430B und ein Sourcegebiet 440B. Der NFET 401 und der PFET 402 sind durch ein Flachgrabenisolations(STI)-Gebiet 480 getrennt.
Der NFET 401 ist über einem BOX-Gebiet 470A gebildet und der PFET 440B ist über einem BOX-Gebiet 470B gebildet. Der NFET 402 und der PFET 440 umfassen entsprechend vollständig verarmte Gebiete 450A und 450B. Die vollständig verarmten Gebiete 450A, 450B sind über den BOX-Gebieten 470A, 470B angeordnet und zwischen den Source- und Draingebieten der FETs 401, 402 angeordnet.
Wie in den 3 und 4 dargestellt ist können die LVT/SLVT-FETs 301, 302 in Durchlassrichtung vorgespannt sein, wobei die RVT/HVT-FETs 401, 402 in Sperrrichtung vorgespannt sein können. Zur Einstellung an beliebige Zeitablaufproblemen, die sich aus dem Betrieb der FDSOI-FETs ergeben (beispielsweise Zeitablauffehler aufgrund von niedriger Vdd) haben Entwickler Vorspannungsschemata in Durchlass- oder Sperrichtung eingeführt. Bekannte Vorspannungsschemata in Durchlass-/Sperrrichtung umfassen jedoch Zeitablaufeinstellungen, wie z. B. ein Einfügen von Verzögerungspuffern.
Beim Entwickeln eines Layouts für verschiedene Vorrichtungen mit integrierten Schaltungen (z. B. eine CMOS-Logik-Architektur) wählen Entwickler häufig vorab entwickelte funktionale Zellen mit verschiedenen Merkmalen (z. B. Diffusionsgebiete, Transistoren, Metallleitungen, Durchkontaktierungen usw.) aus und platzieren diese strategisch, um eine aktive Schaltung in einer integrierten Schaltungsvorrichtung bereitzustellen. Diese Zellen können verschiedene Komponenten umfassen, wie z. B. Transistoren, Metallversorgungsstreifen usw. Diese Zellen sind in einer vorbestimmten Architektur angeordnet, die die Zellausrichtung und Positionenen von Metallleiterbahnen zum Übertragen von Signalen mit großer Spannung (beispielsweise Versorgungssignale usw.) festlegt.
Darüberhinaus werden die Komponenten in diesen Zellen im Allgemeinen von einer homogenen Technologie umfasst. In einer typischen SOI-CMOS-Logikarchitektur kann z. B. jede Zelle entweder LVT/SLVT-FETs oder RVT/HVT-FETs umfassen, jedoch nicht beide, sofern Isolationswannen verwendet werden, was zu einer bedeutenden Flächenstrafe führt. In dieser Architektur können Zellen, die von LVT/SLVT-FETs umfasst werden, nicht neben RVT/HVT-FETs ohne Flächenstrafe angeordnet werden. Um LVT/SLVT-FET-Zellen und RVT/HVT-FET-Zellen in einem Block zu verwenden, muss ein Gebiet zum Trennen der Wannen entsprechend den verschiedenen Vorspannungsgebieten zwischen den LVT/SLVT-FET-Zellen und den RVT/HVT-FET-Zellen angeordnet werden. Dies führt zu übermäßigen Flächenstrafen und anderen Unzulänglichkeiten im Design und Betrieb von integrierten Schaltungen.
Desweiteren haben Entwickler an die FDSOI-FETs zur Einstellung von Verzögerungen bei kritischen Pfaden oder zur Verbesserung des Leistungsvermögens von Abschnitten der Vorrichtungen Vorspannungen eingeführt. Es kann jedoch hinsichtlich des Energieverbrauchs und der Verwendung der Fläche auf einem Halbleiterwafer kostspielig sein, die erforderlichen Spannungssignale zu erzeugen, beispielsweise unter Verwendung von Spannungsteuern, Regulatoren usw. Weiterhin kann ein Routing von Vorspannungen in dichten Schaltungen schwierig sein. Darüberhinaus richtet sich der Stand der Technik auf ein Vorspannen von ganzen Blöcken von FETs, was einen bedeutenden Leckstrom hervorruft.
Demgemäß kann ein Vorspannen von Zellen mit SOI-FETs problematisch werden. Der Stand der Technik erfordert eine nichteffiziente Verwendung eines Wannenraums, der verwendet wird, um selektiv Zellen innerhalb eines Blocks vorzuspannen. Sogar dann lässt der Stand der Technik lediglich ein Blockniveau oder Abschnitte mit geringer Kornung zu, was zur Verringerung von Leckströmen und/oder zur Erhöhung des Betriebsleistungsvermögens und anderen Leistungsmaßen einer Schaltung vorgespannt wird. Diese Probleme werden hinsichtlich der 5 und 6 unten beschrieben.
Es wird nun auf 5 Bezug genommen. Es ist ein typischer Block aus funktionalen Zellen, die eine Vorspannungswanne umfassen, dargestellt. Typischerweise kann eine Mehrzahl von funktionalen Zellen an einer Leiterbahn angeordnet sein, um einen Block zu bilden, wie z. B. einen Block 500 von 5. Durch Anordnen von wenigstens einer Zelle mit einer vorbestimmten Breite (z. B. eine 9-Leiterbahn [9T]) auf einem Schaltungslayout kann eine erste Zellenreihe 510 gebildet werden. Neben der ersten Zellenreihe 510 kann in ähnlicher Weise eine zweite Zellenreihe 520 angeordnet werden. Falls es erwünscht ist, dass ein Vorspannungsroutingsignal an der zweiten Reihe bereitgestellt wird, kann eine Vorspannungswanne 530 an der Leiterbahn von Block 500 erzeugt werden. Das Vorspannungssignal wird dann zu der Vorspannungswanne 530 geführt. Neben der Vorspannungswanne 530 sind eine dritte Zellenreihe 540 und eine vierte Zellenreihe 550 angeordnet, um den Block 500 zu bilden. Diese Anordnung kann zu einer übermäßigen Raumnutzung führen, was eine nicht akzeptablen Überkopffläche hervorruft.
In vielen Fällen wird in bekannten Designs eine Vorspannung auf Blockniveau angelegt, um die große Überkopffläche zu vermeiden, die in 5 dargestellt ist. Eine Vorspannung auf Blockniveau kann jedoch zu einem vergrößerten Stromverlust und zur unbeabsichtigten Vorspannung in Durchlassrichtung von nicht vorgesehenen Transistoren und/oder zur Störung der erforderlichen Vorspannung in Sperrrichtung von anderen Transistoren führen.
Es wird nun auf 6 Bezug genommen. Es ist ein typischer Block aus funktionalen Zellen mit einem Isolierabstand dargestellt. In einem Block 600 sind nebeneinander eine erste Zellenreihe 610 und eine zweite Zellenreihe 620 angeordnet. Die ersten und zweiten Zellenreihen 610, 620 sind SOI-Vorrichtungen eines ersten Typs, wie z. B. LVT/SLVT-Vorrichtungen. Wie bekannt ist, können im Allgemeinen unterschiedliche Arten von SOI-Vorrichtungen nicht nebeneinander angeordnet werden. Zum Beispiel kann eine funktionale RVT/HVT-Zelle nicht neben LVT/SLVT-Zellen angeordnet werden. Folglich muss ein Isolierabstand zwischen verschiedenen Arten von SOI-Vorrichtungen gebildet werden.
Demgemäß wird ein Isolationsabstandshalter 660 auf einer Leiterbahn des Blocks 600 gebildet. Der Isolationsabstandshalter 660 stellt die erforderliche Isolation der LVT/SLVT-Zellen zur Bildung von funktionalen RVT/HVT-Zellen bereit. Folglich werden Zellen aus verschiedenen Vorrichtungstypen, insbesondere die dritte Zellenreihe 630, die vierte Zellenreihe 640 und die fünfte Zellenreihe 650, unter dem Isolationsabstandshalter 660 gebildet. In dieser Weise werden die unterschiedlichen Arten von SOI-Vorrichtungen innerhalb des Blocks getrennt. Diese Anordnung kann auch zu einer übermäßigen Raumnutzung führen, wobei eine nicht akzeptable Überkopffläche erzeugt wird.
Die vorliegende Erfindung kann sich wenigstens auf eines der oben bezeichneten Probleme richten und/oder wenigstens reduzieren.
ZUSAMMENFASSUNG DER ERFINDUNG
Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundsätzliches Verständnis von einigen Aspekten der Erfindung bereitzustellen. Diese Zusammenfassung stellt keinen erschöpfenden Überblick der Erfindung dar. Es sollen keine Schlüssel- oder kritischen Elemente der Erfindung identifiziert oder der Rahmen der Erfindung abgegrenzt werden. Der einzige Zweck besteht in der Darstellung einiger Konzepte in einer vereinfachten Form vorab der detaillierteren Beschreibung, die weiter unten erfolgt.
Im Allgemeinen ist die vorliegende Erfindung auf wenigstens ein Verfahren, wenigstens eine Vorrichtung und wenigstens ein System gerichtet, die hierin offenbart sind und die ein Bereitstellen eines Designs zur Herstellung einer Halbleitervorrichtung umfassen. Auf einem Schaltungslayout ist eine erste funktionale Zelle mit einer ersten Breite platziert. Es wird eine Bestimmung dahingehend durchgeführt, ob wenigstens ein Transistor der ersten funktionalen Zelle in Durchlassrichtung oder Sperrrichtung vorgespannt wird. Neben der ersten funktionalen Zelle wird auf dem Schaltungslayout eine zweite funktionale Zelle mit einer zweiten Breite platziert, um eine erste Vorspannungswanne innerhalb der totalen Breite der ersten und zweiten funktionalen Zellen in Antwort darauf bereitzustellen, ob der wenigstens eine Transistor in Vorwärtsrichtung oder Rückwärtsrichtung vorgespannt wird.
KURZE BESCHREIBUNG DER FIGUREN
Die Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen und in welchen:
1 eine stilisierte Darstellung eines typischen Bulk-FETs zeigt, der auf einem Halbleiterwafer gebildet ist;
2 eine stilisierte Darstellung eines typischen vollständig verarmten (FD) SOI-FET zeigt, der auf einem Halbleiterwafer gebildet ist;
3 eine stilisierte Darstellung eines typischen Transistorpaars 400 zeigt, das in einer LVT/SLVT-Konfiguration gebildet ist;
4 eine stilisierte Darstellung eines typischen Transistorpaars 500 zeigt, das in einer RVT/HVT-Konfiguration gebildet ist;
5 einen typischen Block von Zellen umfassend eine Vorspannungswanne zeigt;
6 einen typischen Block von funktionalen Zellen mit einem Isolationsabstand zeigt;
7 eine stilisierte Blockdiagrammdarstellung eines Hybridfunktionszellblocks gemäß einer ersten Ausführungsform zeigt, wobei der Hybridfunktionszellblock eine Vorspannungswanne umfasst;
8 eine stilisierte Blockdiagrammdarstellung eines Hybridfunktionszellblocks umfassend eine Mehrzahl von Vorspannungswannen gemäß einer zweiten Ausführungsform zeigt;
9 eine stilisierte Blockansicht eines Hybriddesignblocks umfassend Isolationsbeabstandungsgebiete gemäß Ausführungsformen hierin zeigt;
10 eine stilisierte Blockansichtsdarstellung einer Halbleitervorrichtung gemäß Ausführungsformen hierin zeigt, wobei die Halbleitervorrichtung Vorspannungs-Schaltungsanschlüsse umfasst;
11 eine Flussdiagrammdarstellung eines Prozesses zur Bereitstellung eines Hybridfunktionszellblocks umfassend FDSOI-Vorrichtungen gemäß Ausführungsformen hierin zeigt;
12 eine Flussdiagrammdarstellung eines Prozesses zur Bereitstellung einer Vorspannung in Durchlass- und/oder Sperrrichtung für FDSOI-Vorrichtungen gemäß Ausführungsformen hierin zeigt; und
13 eine stilisierte Darstellung eines Systems zur Herstellung eines Halbleitersubstrats zeigt, auf dem FDSOI-PMOS- und NMOS-Vorrichtungen gemäß einiger Ausführungsformen hierin gebildet werden können.
Während der hierin offenbarte Gegenstand verschiedenen Modifizierungen und alternativen Ausbildungen unterliegen kann, sind spezielle Ausführungsformen davon beispielhaft in den Figuren gezeigt und hierin im Detail beschrieben. Die Beschreibung hierin von speziellen Ausführungsformen soll jedoch nicht die Erfindung auf die speziellen offenbarten Ausgestaltungen beschränken, sondern die Erfindung soll im Gegenteil alle Modifizierungen, Äquivalente und Alternativen abdecken, die in den Rahmen und den Gedanken der Erfindung fallen, wie in den beiliegenden Ansprüchen definiert ist.
DETAILLIERTE BESCHREIBUNG
Unten sind verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Im Interesse der Klarheit sind nicht alle Merkmale einer tatsächlichen Umsetzung in dieser Beschreibung beschrieben. Natürlich sind in der Entwicklung einer tatsächlichen Ausführungsform eine Vielzahl von Entscheidungen zu treffen, die für die Umsetzung spezifisch sind, um die speziellen Ziele der Entwickler zu erreichen, wie z. B. die Erfüllung systembezogener und geschäftsbezogener Rahmenbedingungen, die von einer Umsetzung zur nächsten variieren können. Ein entsprechender Entwicklungsaufwand kann komplex und zeitaufwendig sein, stellt jedoch ein Routineunternehmen für den Fachmann unter Kenntnis der vorliegenden Beschreibung dar.
Der vorliegende Gegenstand wird nun mit Bezug auf die beiliegenden Figuren beschrieben, In den Figuren sind verschiedene Strukturen, Systeme und Vorrichtungen lediglich zu Erläuterungszwecken schematisch dargestellt und die Beschreibung soll nicht mit Details, die dem Fachmann bekannt sind, überfrachtet werden. Die beiliegenden Figuren sind vorgesehen, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die hierin verwendeten Wörter und Sätze sind dahingehend zu verstehen und zu interpretieren, dass sie eine Bedeutung aufweisen, die mit dem Verständnis dieser Wörter und Sätze durch den Fachmann konsistent sind. Es ist keine spezielle Definition eines Ausdrucks oder Satzes durch eine konsistente Verwendung des Ausdrucks oder Satzes hierin beabsichtigt, insbesondere wird keine Definition vorgesehen, die sich von der gewohnlichen und geläufigen Bedeutung unterscheiden soll, wie durch den Fachmann angelegt wird. In dem Rahmen, in dem ein Ausdruck oder Satz eine spezielle Bedeutung aufweisen soll, d. h. eine Bedeutung, die vom Verständnis des Fachmanns abweicht, wird eine solche spezielle Definition in der Beschreibung in einer definierenden Weise ausdrücklich ausgeführt, die direkt und unmissverständlich die spezielle Definition des Ausdrucks oder Satzes bereitstellt.
Es können funktionale Halbleiterzellen verwendet werden, um Layouts zur Herstellung von integrierten Schaltungsvorrichtungen zu entwerfen und bereitzustellen. In vielen Ausführungsformen können die funktionalen Zellen vorab definiert und in einer Bibliothek gespeichert sein. Ausführungsformen stellen hierin eine Verwendung eines Hybriddesigns unter Verwendung funktionaler Zellen für die Bildung von Halbleitervorrichtungen bereit. Die funktionalen Zellen gemäß Ausführungsformen hierin können NMOS- und/oder PMOS-Vorrichtungen umfassen, wie z. B. FDSOI-Transistoren, wie z. B. 22FDSOI-Transistoren. In einigen Ausführungsformen kann das Hybriddesign SLVT/LVT-Vorrichtungen, sowie HVT/RVT-Vorrichtungen umfassen.
Ausführungsformen hierin stellen ein Anordnen von Standardzellen mit unterschiedlichen Leiterbahnen (beispielsweise 8-Leiterbahn [8T], 9-Leiterbahn [9T], 10-Leiterbahn [10T], 11-Leiterbahn [11T], usw.) dar, sodass der inhärente Abstand zwischen den unterschiedlich großen Zellen einen Vorspannungswannenraum zum Routing eines Vorspannungssignals bereitstellt, um eine Vorspannung von Transistoren in den Zellen bereitzustellen. In dieser Weise können bestimmte Vorspannungen von Vorrichtungen mit einer gegenüber dem Blockniveau höheren Granularität vorgespannt werden (z. B. ein Vorspannen auf Reihen- oder Zellenniveau).
In anderen Ausführungsformen können Standardzellen mit unterschiedlichen Leiterbahnen angeordnet werden, sodass der inhärente Abstand zwischen den Zellen mit unterschiedlichen Größen einen Isolationsabstand bereitgestellt, um eine benachbarte Anordnung von unterschiedlichen Arten von Transistoren (z. B. SLVT/LVT- und HVT/RVT-Vorrichtungen) bereitzustellen, die ohne den Isolationsabstand nicht möglich wäre. In dieser Weise kann ein Hybridblock mit unterschiedlichen Typen von Transistoren (z. B. SLVT/LVT- und HVT/RVT-Vorrichtungen) gebildet werden.
Mit Bezug auf 7 ist nun eine stilisierte, blockdiagrammatische Darstellung eines Hybridfunktionszellblocks mit einer Vorspannungswanne gemäß einer ersten Ausführungsform dargestellt. Ein Block 700 kann eine Mehrzahl von funktionalen Zellen umfassen, die jeweils eine Mehrzahl von FDSOI-Vorrichtungen umfassen kann. Der Block 700 kann z. B. eine erste Zelle 710, eine zweite Zelle 720, eine dritte Zelle 730, eine vierte Zelle 740 und eine fünfte Zelle 750 umfassen. Die ersten bis vierten Zellen 710–740 sind von einer ersten Leiterbahnbreite W₁ (z. B. 9 Leiterbahnzellen [9T]). Die fünfte Zelle 750 weist eine zweite Leiterbahnbreite W₂ auf (z. B. 8 Leiterbahnzellen [8T]), die kleiner ist als die erste Breite W₁. In einer Ausführungsform kann W₁ eine m-Leiterbahnbreite (z. B. m gleich 9, 10 oder 11) sein und W₂ kann eine (m – 1)-Leiterbahnbreite oder (m – 2)-Leiterbahnbreite aufweisen.
In einer Ausführungsform kann die zweite Zelle 720 Vorrichtungen umfassen, die vorgespannt werden sollen. Die Vorrichtungen in der zweiten Zelle 720 können auf Datenpfade oder Interfaceschaltungen gerichtet sein, die im Falle von LVT/SLVT-Vorrichtungen in Durchlassrichtung vorgespannt sind, oder im Falle von RVT/HVT-Vorrichtungen in Sperrrichtung vorgespannt sind. Die fünfte Zelle 750 kann innerhalb des Blocks derart angeordnet sein, dass ein Wannenisolationsgebiet 760 im Block 700 hervorgerufen wird. Die Größe der Wannenisolationsgebiete entspricht der Menge an Leiterbahnbreite, die gleich dem Unterschied in den Leiterbahnbreiten zwischen der zweiten Zelle 720 und der fünften Zelle 750 ist (vgl. Gleichung 1) ist, Wannenisolationsgebiet = W₂ – W₁ Gleichung 1
Das Wannenisolationsgebiet 760 stellt ein elektrisch isoliertes Gebiet bereit, in dem ein Vorspannungssignal geführt sein kann. Dieses Vorspannungssignal kann als Vorspannungsunterstützer in Durchlassrichtung oder Sperrrichtung bereitgestellt sein.
In einer Ausführungsform kann der Ausdruck ”Hybrid”-Design eine Verwendung von funktionalen Zellen mit unterschiedlichen Leiterbahnbreiten betreffen, die in einem Block verwendet werden, wie z. B. dem Block 700. In dieser Weise kann ein bestimmtes Wannenisolationsgebiet in einem Block zur Bereitstellung einer bestimmten Vorspannung von Transistoren unter Verwendung von Standardzellen mit unterschiedlichen Breiten gebildet werden.
Aufgrund der Gegenwart des Wannenisolationsgebiets 760 im Block 700 kann darüber hinaus die zweite Zelle 720 im Vergleich zu einem Vorrichtungstyp der fünften Zelle 750 verschiedene Vorrichtungstypen umfassen (beispielsweise LVT/SLVT-Vorrichtungen oder RVT/HVT-Vorrichtung). Demgemäß kann der Ausdruck ”Hybrid”-Design gemäß einer alternativen Ausführungsform eine Verwendung von funktionalen Zellen mit verschiedenen Vorrichtungstypen (z. B. LVT/SLVT-Vorrichtungen gegenüber RVT/HVT-Vorrichtung) innerhalb einer Gruppe oder eines Blocks von funktionalen Zellen bezeichnen. Diese alternative Ausführungsform wird hinsichtlich der 8 und 9 und der zugehörigen Beschreibung unten ausführlicher beschrieben. In einer wieder anderen Ausführungsform kann der Ausdruck ”Hybrid”-Design ein Vorrichtungsdesign betreffen, das die funktionalen Zellen mit mehreren Leiterbahnbreiten umfasst, sowie funktionale Zellen mit unterschiedlichen Vorrichtungstypen.
Mit Bezug auf 8 ist nun eine stilisierte Blockdiagrammansicht eines Hybridfunktionszellblocks umfassend eine Mehrzahl von Vorspannungswannen gemäß einer zweiten Ausführungsform, dargestellt. Ein Block 800 kann eine Mehrzahl von funktionalen Zellen umfassen, die jeweils eine Mehrzahl von FDSOI-Vorrichtungen umfassen kann. Der Block 800 kann z. B. eine erste Zelle 810, eine zweite Zelle 820, eine dritte Zelle 830, eine vierte Zelle 840, eine fünfte Zelle 850 und eine sechste Zelle 860 umfassen. Die ersten bis vierten Zellen 810–840 sind von einer ersten Leiterbahnbreite W₁ (z. B. 9T oder 10T). Die fünften und sechsten Zellen 850, 860 sind von einer zweiten Leiterbahnbreite W₂ (z. B. 8T), die kleiner ist als die erste Leiterbahnbreite W₁. In einer alternativen Ausführungsform kann die fünfte Zelle 850 in der Leiterbahnbreite davon und der sechsten Zelle 860 und den anderen Zellen unterschiedlich sein.
In einer Ausführungsform umfasst die zweite Zelle 820 LVT/SLVT-Vorrichtungen, die in Durchlassrichtung vorgespannt sein sollen. Die Vorrichtungen in der zweiten Zelle 720 können z. B. Datenpfade oder Interfaceschaltungen betreffen, die in Durchlassrichtung vorzuspannen sind. Die dritte Zelle 30 kann RVT/HVT-Vorrichtungen umfassen, die in Sperrrichtung vorzuspannen sind. Die zur Vorspannung vorgesehenen Zellen können vorgespannt werden, um Zeitablauffehler zu reduzieren und/oder das Leistungsvermögen zu verbessern.
Die fünfte Zelle 750 kann innerhalb des Blocks 800 neben der zweiten Zelle 820 derart angeordnet sein, dass ein erstes Wannenisolationsgebiet 870 in dem Block 800 erzeugt wird. Das erste Wannenisolationsgebiet 870 stellt ein elektrisch isoliertes Gebiet bereit, in dem ein Durchlassrichtungsvorspannungssignal zu führen ist. Innerhalb des Blocks 800 kann die sechste Zelle 860 neben der dritten Zelle 830 angeordnet werden, sodass ein zweites Wannenisolationsgebiet 880 im Block 800 erzeugt wird. Das zweite Wannenisolationsgebiet 880 stellt ein elektrisch isoliertes Gebiet bereit, in dem ein Sperrrichtungsvorspannungssignal zur dritten Zelle 830 geführt werden kann. Demzufolge umfassen die ersten und zweiten Zellen 810, 820 in dem Beispiel von 8 LVT/SLVT-Vorrichtungen, während die dritten bis sechsten Zellen RVT/HVT-Vorrichtungen umfassen. In dieser Weise können eingebaute Vorspannungskanäle innerhalb einer Gruppe oder eines Blocks von funktionalen Zellen unter Verwendung von Standardzellen in einem Schaltungslayout gebildet werden.
Es wird nun auf 9 Bezug genommen. Es ist ein stilisiertes Blockdiagramm eines Hybriddesignblocks umfassend Isolationsabstandsgebiete gemäß Ausführungsformen hierin dargestellt. Ein Block 900 kann eine Mehrzahl von funktionalen Zellen umfassen, die jeweils eine Mehrzahl von FDSOI-Vorrichtungen umfassen können. Der Block 900 kann z. B. eine erste Zelle 910, eine zweite Zelle 920, eine dritte Zelle 914, eine vierte Zelle 916, eine fünfte Zelle 918, eine sechste Zelle 920, eine siebte Zelle 922 und eine achte Zelle 924 umfassen. Die dritten und sechsten Zellen 914, 920 sind von einer zweiten Leiterbahnbreite W₂ (z. B. 8T), während alle anderen Zellen von einer ersten Leiterbahnbreite W₁ (z. B. 9T oder 10T) sind.
Darüber hinaus können einige der funktionalen Zellen des Blocks 900 LVT/SLVT-Vorrichtungen umfassen, während andere funktionale Zellen RVT/HVT-Vorrichtungen umfassen können. Wie bekannt ist, können die LVT/SLVT-Zellen ohne ausreichenden Isolationsabstand nicht neben den RVT/HVT-Zellen angeordnet werden. Ein Einsetzen eines Isolationsabstands kann jedoch hinsichtlich Flächenressourcen ineffizient und kostspielig sein. Ausführungsformen hierin stellen ein Einsetzen von funktionalen Zellen mit einer kleineren Leiterbahnbreite und zur Verwendung des Unterschieds zwischen der Leiterbahnbreitendimensionen zum Einsatz eines ”eingebauten” Isolationsabstands bereit, um die funktionalen Hybridzellenblöcke zuzulassen.
In einer Ausführungsform kann die sechste Zelle 920 eine RVT/HVT-Zelle sein, die eine kleinere Leiterbahnbreite (W₂) aufweist und die neben der zweiten Zelle 912 platziert ist, die eine LVT/SLVT-Zelle darstellen kann, die eine größere Leiterbahnbreite (W₁) aufweist. Der Unterschied zwischen den ersten und zweiten Leiterbahnbreiten ist gleich der ersten Abstandshalterbreite (SW₁), wie in Gleichung 2 dargestellt ist. Die erste Abstandshalterbreite SW₁ ist von einer Dimension, die eine ausreichende Isolierung zwischen zwei Arten von funktionalen Zellen bereitstellt. Abstandshalterbreite (SW₁) = W₂ – W₁ Gleichung 2
Desweiteren kann die dritte Zelle 920 eine LVT/SLVT-Zelle sein, die eine kleinere Leiterbahnbreite (W₂) aufweist und neben der zweiten Zelle 912 platziert ist, die eine RVT/HVT-Zelle einer größeren Leiterbahnbreite (W₁) darstellen kann. Der Unterschied zwischen den ersten und zweiten Leiterbahnbreiten ist gleich der zweiten Abstandshalterbreite (SW₂), die gemäß einer Ausführungsform gleich SW₁ sein kann. In einer alternativen Ausführungsform sind beide unterschiedlich. Die zweite Abstandshalterbreite SW₂ ist auch von einer Dimension, die zwischen zwei Arten von funktionalen Zellen eine ausreichende Isolierung bereitstellt. In dieser Weise kann ein Block 900 von funktionalen Zellen nebeneinander unter Verwendung eines inhärenten Leiterbahnabstands gebildet werden, wobei der Block 900 eine Mehrzahl von Vorrichtungsarten von FDSOI-Vorrichtungen umfasst, wobei der inhärente Leiterbahnabstand durch den Einsatz von Zellen von Leiterbahnbreiten mit unterschiedlichen Leiterbahnbreiten erhalten wird. In einigen Ausführungsformen sind weiterhin die Abstandshalterbreiten SW₁ und SW₂ ausreichend dimensioniert, sodass Vorspannungs-Spannungssignale für eine Vorspannung in Durchlassrichtung der dritten Zelle 914 und zur Vorspannung in Sperrrichtung der sechsten Zelle 922 ermöglicht werden.
Mit Bezug auf 10 ist nun eine stilisierte blockdiagrammatische Darstellung einer Halbleitervorrichtung 1000 mit Vorspannungsschaltungsanschlüssen gemäß Ausführungsformen hierin dargestellt. In einer Ausführungsform kann die Vorrichtung 1000 eine Steuerung 1010 (z. B. einen Prozessor), einen Speicher 1020, eine erste Logikschaltung 1030, eine zweite Logikschaltung 1050 und eine externe Schnittstelle 1050 umfassen. In einer Ausführungsform kann die Vorrichtung 1000 ein einzelner Halbleiterchip sein. In anderen Ausführungsformen kann die Vorrichtung 1000 eine Leiterplatte (PC) darstellen. In wieder anderen Ausführungsformen kann die Vorrichtung 1000 eine einzelne Vorrichtung sein. Die Vorrichtung 1000 kann eine Untermenge der dargestellten Schaltungsabschnitte oder zusätzliche Schaltungsabschnitte umfassen, wie z. B. eine Spannungsquelle, eine Speichersteuerung usw.
Die externe Schnittstelle 1050 ermöglicht eine Kommunikation zwischen der Vorrichtung 1000 und externen Vorrichtungen. In einer Ausführungsform leitet die zweite Logik 1040 entsprechende Kommunikationen. Zusätzlich kann die Vorrichtung 1000 verschiedene Interfaceschaltungen zwischen den Logikblöcken 1030, 1040, dem Speicher 1020 und der Steuerung 1010 umfassen. In dem Datenpfad zwischen den ersten und zweiten Logikblöcken 1030, 1040 können z. B. eine Schaltung, die einen potenziellen Anschluss für eine Vorspannung eines Abschnitts darin darstellt, umfasst sein. Dieser Abschnitt kann eine Reihe aus einem Block von funktionalen Zellen darstellen. Dieser Abschnitt ist in 10 als ”erster Vorspannungsanschluss 1070A” bezeichnet. Der erste Vorspannungsanschluss 1070A kann einen Block von funktionalen Zellen umfassen, der eine Isolations- oder Vorspannungswanne umfasst, wie in 7–9 beschrieben ist. Ein Vorspannungsspannungssignal V₁ kann an den ersten Vorspannungsanschluss 1070A für eine Vorspannung bei höherer Granularität (z. B. Reihen-Niveau) bereitgestellt werden. In dieser Weise kann eine bestimmte Vorspannung in Durchlassrichtung und/oder Sperrrichtung eines speziellen FDSOI-Transistors oder einer Menge von Transistoren im Datenpfad durchgeführt werden.
Eine erste Interfaceschaltung 1060 kann eine Kommunikation zwischen dem Speicher 1020 und der ersten Logik 1030 bereitstellen. Die erste Interfaceschaltung 1060 kann eine Schaltung umfassen, die einen Potentialanschluss zur Vorspannung eines Abschnitts darin umfassen kann. Dieser Abschnitt kann eine Reihe aus einem Block von funktionalen Zellen darstellen. Dieser Abschnitt wird in 10 als „zweiter Vorspannungsanschluss 1070B” bezeichnet. Der zweite Vorspannungsanschluss 1070B kann einen Block aus funktionalen Zellen umfassen, der eine Isolations- oder Vorspannungswanne umfassen kann, wie in den 7 bis 9 beschrieben ist. An dem zweiten Vorspannungsanschluss 1070B kann ein Vorspannungsspannungssignal V₂ bereitgestellt werden. In dieser Weise kann eine gewünschte Vorspannung in Durchlassrichtung und/oder Sperrrichtung eines speziellen FDSOI-Transistors oder einer Menge von Transistoren in der ersten Interfaceschaltung 1060 erfolgen.
Eine zweite Interfaceschaltung 1080 kann eine Kommunikation zwischen der Steuerung 1040 und der zweiten Logik 1030 bereitstellen. Die zweite Interfaceschaltung 1080 kann eine Schaltung umfassen, die einen Potentialanschluss zur Vorspannung eines Abschnitts darin umfassen kann. Dieser Abschnitt kann eine Reihe aus einem Block von funktionalen Zellen darstellen. Dieser Abschnitt wird in 10 als „dritter Vorspannungsanschluss 1070C” bezeichnet. Der dritte Vorspannungsanschluss 1070C kann einen Block von funktionalen Zellen umfassen, der eine Isolations- oder Vorspannungswanne umfasst, wie in den 7 bis 9 beschrieben ist. An dem dritten Vorspannungsanschluss 1070C kann ein Vorspannungsspannungssignal V₃ bereitgestellt werden. Auf diese Weise kann eine gewünschte Vorspannung in Durchlassrichtung und/oder Sperrrichtung eines speziellen FDSOI-Transistors oder einer Menge von Transistoren in der dritten Interfaceschaltung 1080 erfolgen.
In ähnlicher Weise kann eine dritte Interfaceschaltung 1090 eine Kommunikation zwischen der Steuerung 1040 und dem Speicher 1020 bereitstellen. Die dritte Interfaceschaltung 1080 kann eine Schaltung umfassen, die einen Potentialanschluss zur Vorspannung eines Abschnitts darin darstellt. Dieser Abschnitt kann eine Reihe aus einem Block von funktionalen Zellen darstellen. Dieser Abschnitt wird in 10 als „vierter Vorspannungsanschluss 1070D” bezeichnet. Der vierte Vorspannungsanschluss 1070D kann einen Block von funktionalen Zellen umfassen, der eine Isolations- oder Vorspannungswanne umfassen kann, wie in 7 bis 9 beschrieben ist. An dem vierten Vorspannungsanschluss 1070D kann ein Vorspannungsspannungssignal V₄ bereitgestellt werden. In dieser Weise kann eine gewünschte Vorspannung in Durchlassrichtung und/oder Sperrrichtung eines speziellen FDSOI-Transistors oder einer Menge von Transistoren in der vierten Interfaceschaltung 1090 erfolgen. Gemäß der obigen Erläuterung können die Vorspannungsanschlüsse 1070A–D zeitliche Korrekturen bereitstellen, sowie das Leistungsvermögen unter Verwendung einer Vorspannung in Durchlassrichtung und/oder Sperrrichtung verbessern.
In einer alternativen Ausführungsform können die Vorspannungsspannungsanschlüsse aus 10 Schaltungsabschnitte bezeichnen, in denen die Verwendung von Hybridfunktionszellblöcken (z. B. Blöcke mit LVT/SLVT-Zellen und RVT/HVT-Zellen) erwünscht sein kann. Diese Verwendung von funktionellen Hybridzellblöcken kann zur Anlegung einer Vorspannung in Durchlassrichtung und/oder Sperrrichtung an bestimmte Schaltungsabschnitte und/oder für andere Leistungs-/Betriebsverbesserungen erwünscht sein.
Die Vorspannungsanschlüsse 1070A–D können zur Vorspannung einer Menge von Transistoren verwendet werden, um die Betriebsgeschwindigkeit der verschiedenen Schaltungen einzustellen, die oben beschrieben sind. Diese Einstellungen können vorgenommen werden, um Zeitablaufverletzungen zu verringern, das Leistungsvermögen zu erhöhen und/oder PVT-Probleme zu kompensieren.
Die in 10 dargestellte Schaltung wird als ein Beispiel zur Umsetzung von Ausführungsformen hierin bereitgestellt. Die Schaltung 1000 kann eine Untermenge der in 10 dargestellten Schaltungskomponenten umfassen oder kann eine zusätzliche Schaltung umfassen. Ausführungsformen hierin können in verschiedenen Schaltungen umgesetzt sein und innerhalb des Rahmens und Gehalts der Ausführungsformen und Ansprüche hierin verbleiben.
Mit Bezug auf 11 ist nun eine flussdiagrammatische Darstellung eines Prozesses zur Bereitstellung eines funktionellen Hybridzellblocks umfassend FDSOI-Vorrichtungen gemäß Ausführungsformen hierin dargestellt. In einem Schaltungslayout wird eine anfängliche funktionale Zelle in einem funktionalen Zellblock zur Bereitstellung eines Halbleitervorrichtungsdesigns bereitgestellt (bei Block 1110). Dieser Prozess kann eine Schaltung darstellen, die auf einem Halbleitersubstrat zu platzieren ist. Es wird dann eine Bestimmung durchgeführt, ob ein Isolationsabstand erwünscht ist (siehe Blöcke 1120, 1130). In einer Ausführungsform kann der Isolationsabstand zur Führung von Vorspannungsspannungssignalen ohne Verwendung eines zusätzlichen Raums in dem funktionalen Zellblock bereitgestellt werden. In einer anderen Ausführungsform kann der Isolationsabstand bereitgestellt werden, um eine Platzierung von verschiedenen Vorrichtungstypen von FDSOI-Vorrichtungen (z. B. LVT/SLVT und RVT/HVT-Vorrichtungen) innerhalb des funktionalen Zellblocks unterzubringen.
Es wird die Größe des Isolationsraums bestimmt (bei Block 1140). Wenn z. B. ein wesentliches Vorspannungsspannungssignal zwischen den Reihen des funktionalen Zellblocks platziert werden soll, dann kann ein größerer Isolationsabstand erforderlich sein (z. B. ein 2-Leiterbahnabstand anstelle eines 1-Leiterbahnabstands). Gemäß einem anderen Beispiel kann ein größerer Isolationsabstand erwünscht sein, wenn eine Zelle aus unterschiedlichen Arten von FDSOI-Vorrichtungen mit einer wesentlichen Größe an der anfänglichen Zelle zu platzieren ist.
Basierend auf der Größe des gewünschten Abstands wird eine Leiterbahnbreite der nachfolgenden funktionalen Zelle bestimmt (bei Block 1160). In einer Ausführungsform kann die anfängliche Zellenleiterbahnbreite in einer Ausführungsform z. B. 10T sein. Falls ein normaler Isolationsabstand erforderlich ist, kann die Leiterbahnbreite der nachfolgenden Zelle 9T betragen.
Falls jedoch ein größerer Isolationsabstand erforderlich ist, kann die Leiterbahnbreite der nachfolgenden Zelle 8T sein, wodurch eine eingebaute 2T-Leiterbahnbreite bereitgestellt wird, um eine Isolierung für ein Vorspannungssignal und/oder eine Isolierung zu einer daneben platzierten Zelle mit einem verschiedenen Vorrichtungstyp einer FDSOI-Vorrichtung vorzusehen. Auf Basis der Bestimmung der Leiterbahnbreite der nachfolgenden funktionalen Zelle wird diese Zelle neben der anfänglichen funktionalen Zelle platziert (bei Block 1170).
Es erfolgt dann eine Bestimmung, ob der Block funktionaler Zellblock vollständig ist (bei Block 1175). Falls der Block funktionaler Zellen nicht vollständig ist, dann wird eine nachfolgende funktionale Zelle platziert (bei Block 1180) und der Prozess einer Bestimmung eines Isolationsabstands für eine nachfolgende Platzierung von Zellen der Blöcke 1120 bis 1175 kann wiederholt werden, bis der Block funktionaler Zellen vollständig ist. Wenn der Block funktionaler Zellen vollständig ist, wird ein anfängliches Vorrichtungsdesign bereitgestellt (bei Block 1185). In einigen Ausführungsformen kann eine weitere Analyse des anfänglichen Vorrichtungsdesigns durchgeführt werden, um das Halbleitervorrichtungsdesign weiter zu verfeinern, wie z. B. in 12 dargestellt ist. In einer anderen Ausführungsform können die in 11 beschriebenen Schritte verwendet werden, um funktionale Zellen auf einem Schaltungslayout eines Halbleiterwafers zur Bildung einer Halbleitervorrichtung zu platzieren.
Mit Bezug auf 12 wird nun eine flussdiagrammatische Darstellung eines Prozesses zur Bereitstellung einer Vorspannung in Durchlassrichtung und/oder Sperrrichtung für FDSOI-Vorrichtungen gemäß Ausführungsformen hierin bereitgestellt. Ein anfängliches Vorrichtungsdesign, das funktionale Hybridzellblöcke umfassen kann, wird durch ein Halbleiterverarbeitungssystem bereitgestellt oder aufgenommen (bei Block 1105). Die funktionalen Hybridzellblöcke können z. B. einige funktionale Zellen, die LVT/SLVT-Vorrichtungen umfassen, und andere Zellen umfassen, die RVT/HVT-Vorrichtungen umfassen. In anderen Ausführungsformen kann das anfängliche Vorrichtungsdesign eine Menge homogener FDSOI-Vorrichtungen umfassen, die Schaltungsanordnungen umfassen können, die zur Verbesserung des Leistungsvermögens und/oder zur Einstellung der Betriebszeit vorgespannt sein können.
In einer Ausführungsform wird auf Basis des anfänglichen Vorrichtungsdesigns einer Halbleitervorrichtung mit FDSOI-Vorrichtungen eine Modellierung und/oder eine Überprüfung des Designs durchgeführt (bei Block 1210). Es wird eine Bestimmung durchgeführt, ob Einstellungen des Zeitablaufs oder des Leistungsvermögens basierend auf der Modellierungs-/Überprüfungsfunktion erwünscht sind (bei Block 1220). Falls Einstellungen des Zeitablaufs oder des Leistungsvermögens nicht erwünscht sind, kann die Designphase abgeschlossen werden (bei Block 1230).
Falls eine Bestimmung erfolgt, dass Einstellungen des Zeitablaufs oder des Leistungsvermögens erwünscht sind, können eine oder mehrere Flächen potentieller Fehler (z. B. Zeitablauffehler, Leistungsvermögen niedriger als vorbestimmte Schwellwertniveaus, PVT-Probleme usw.) bestimmt werden (bei Block 1240). Diese Bestimmung kann durch Analysieren der Modellierungs-/Überprüfungsdaten, ein Durchführen einer weiteren Modellierung/Überprüfung und/oder einer Auswahl von Schaltungsflächen erfolgen, die im Allgemeinen dafür bekannt sind, dass sie Zeit- oder Leistungsprobleme aufweisen, wie z. B. Grenzflächen zwischen zwei Schaltungshauptkomponenten (z. B. wenigstens einer der Vorspannungsanschlüsse aus 10). In einer Ausführungsform kann diese Bestimmung ein Bestimmen einer Schaltungsfläche, in der eine Betriebsgeschwindigkeit erhöht oder erniedrigt ist, oder ein Bestimmen einer Schaltungsfläche umfassen, in der eine Funktionalität auf eine Vor-Silizium-Einstellung und/oder eine Nach-Silizium-Einstellung bei einer breiteren Betriebsbedingung zurückgeführt werden kann (z. B. ausgedehntes Spannungsniveaufenster, Temperaturbedingungen usw.).
Auf Basis der Bestimmung der Schaltungsflächen, die Zeitablauf-, Leistungsprobleme und/oder PVT-Probleme aufweisen können, kann eine Bestimmung von Flächen erfolgen, die vorwärts vorzuspannen sind und/oder es kann ein spezieller Transistor oder spezielle Mengen von Transistoren identifiziert werden, die zur entgegengesetzten Vorspannung RVT/HVT konfiguriert sind.
Bei der Bestimmung der Flächen mit potentiellen Zeitablauf-, Leistungs- und/oder PVT-Probleme erfolgt eine Bestimmung von speziellen Stellen (z. B. mit einer Reihenniveaukornung), die in Durchlaufrichtung oder Sperrrichtung vorzuspannen sind, und/oder erfolgt eine Bestimmung der speziellen Stelle zur Implementierung von funktionellen Hybridzellblöcke (bei Block 1260). Durch diese Bestimmungen kann ein Routing für eine Vorspannung mit hoher Kornung (z. B. Reihenniveauvorspannung) und/oder eine Umsetzung von funktionellen Hybridzellblöcken unter Verwendung des hierin beschriebenen Multileiterbahnbreitenzelldesigns durchgeführt werden (bei Block 1260).
In dieser Weise können bestimmte Grenzflächengebiete oder Datenpfade beschleunigt oder abgebremst werden, um Zeitablauf-, Leistungs- und/oder PVT-Probleme einzustellen. Das Leistungsvermögen des Vorrichtungsdesigns kann weiterhin unter Verwendung von funktionellen Hybridzellblöcken verbessert werden. Die in den Blöcken 1240 bis 1260 beschriebenen Schritte können als eine Optimierungsfunktion zur Optimierung des Leistungsvermögens der sich im Design befindlichen Halbleitervorrichtung angesehen werden.
Durch ein Entwickeln in der Vorspannung und Hybridzellblöcke, die im Zusammenhang mit Block 1260 beschrieben sind, kann ein weiterer Bestätigungsmodellierungs-/Überprüfungsprozess in einer Ausführungsform durchgeführt werden (bei Block 1270). Dieser Modellierungs-/Überprüfungsprozess kann auf eine Modellierung und/oder eine Überprüfung spezieller Flächen beschränkt sein, die sich im Zusammenhang mit den Blöcken 1240 bis 1260 geändert haben. Es erfolgt eine Bestimmung, ob weitere Einstellungen des Zeitablaufs oder des Leistungsvermögens der Halbleitervorrichtung als Ergebnis der Bestätigungsmodellierung/-Überprüfung erforderlich sind (bei Block 1280). Falls eine Bestimmung erfolgt, die weitere Einstellungen erfordert, können die Optimierungsfunktionen (bei Blöcken 1240 bis 1260) wiederholt werden. Falls eine Bestimmung erfolgt, dass weitere Einstellungen nicht erforderlich sind, kann die Entwurfsphase abgeschlossen werden (bei Block 1230). Die in den 11 und 12 beschriebenen Schritte können mittels eines Prozesssteuerungssystems ähnlich dem unten in 13 beschriebenen System automatisch durchgeführt werden.
Mit Bezug auf 13 ist nun eine stilisierte Darstellung des Halbleitervorrichtungssystems gezeigt, das Halbleitervorrichtungen gemäß Ausführungsformen hierin entwerfen und herstellen kann. Das Halbleitervorrichtungsverarbeitungssystem 1310 kann verschiedene Verarbeitungsstationen umfassen, wie z. B. Ätzprozessstationen, Fotolithografie-Prozessstationen, CMP-Prozessstationen usw. Wenigstens einer der durch das Verarbeitungssystem 1310 durchgeführten Prozessschritte kann durch die Prozesssteuerung 1320 gesteuert werden. Die Prozesssteuerung 1320 kann ein Rechner, ein Desktopcomputer, ein Laptopcomputer, ein Tabletcomputer oder eine andere Art von Rechnervorrichtung mit wenigstens einem Softwareprodukt sein, das Prozesse steuern, Prozessrückantwort empfangen, Testergebnisdaten empfangen, Lernzykluseinstellungen durchführen, Prozesseinstellungen durchführen usw. kann.
Das Halbleitervorrichtungsverarbeitungssystem 1310 kann integrierte Schaltungen auf einem Medium herstellen, wie z. B. auf Silizium-Wafern. Die Produktion von integrierten Schaltungen durch das Vorrichtungsverarbeitungssystem 1310 kann auf den Schaltungsdesigns basieren, die durch die integrierte Schaltungsdesigneinheit 1340 bereitgestellt wird. Das Verarbeitungssystem 1310 kann verarbeitete integrierte Schaltungen/Vorrichtungen 1315 auf einem Transportmechanismus 1350 bereitstellen, wie z. B. auf einem Transportsystem. In einigen Ausführungsformen kann das Transportsystem ein fortgeschrittenes Reinraumtransportsystem sein, das Halbleiterwafer transportieren kann. In einer Ausführungsform kann das Halbleitervorrichtungsverarbeitungssystem 1310 eine Mehrzahl von Prozessschritten umfassen, wie z. B. den ersten Prozessschritt, den zweiten Prozessschritt usw., wie vorangehend beschrieben ist. Das Vorrichtungsverarbeitungssystem 1310 kann Messwerkzeuge zur Bereitstellung von Messdaten zur Überprüfung-/Modellierungsanalyse umfassen.
In einigen Ausführungsformen können die mit „1315” bezeichneten Elemente einzelne Wafer darstellen und in anderen Ausführungsformen können die Elemente 1315 eine Gruppe von Halbleiterwafern darstellen, wie z. B. eine „Vielzahl” von Halbleiterwafer. Die integrierte Schaltung oder Vorrichtung 1315 kann ein Transistor, ein Kondensator, ein Widerstand, eine Speicherzelle, ein Prozessor und/oder dergleichen sein. In einer Ausführungsform ist die Vorrichtung 1315 ein Transistor und die dielektrische Schicht stellt eine Gateisolationsschicht für den Transistor dar.
Die integrierte Schaltungsdesigneinheit 1340 des Systems 1300 kann ein Schaltungsdesign bereitstellen, das durch das Halbleiterverarbeitungssystem 1310 hergestellt werden kann. Die Designeinheit 1340 kann Daten bezüglich den Designspezifizierungen für die zu entwerfenden integrierten Schaltungen empfangen. Die integrierte Schaltungsdesigneinheit 1340 kann ein anfängliches Halbleiterschaltungsdesign bereitstellen, das wenigstens zwei funktionale Zellen mit unterschiedlichen Leiterbahnbreiten umfasst. Die integrierte Schaltungsdesigneinheit 1340 kann eine Gruppe oder einen Block von funktionellen Zellen unterschiedlicher Transistorarten erzeugen (z. B. LVT/SLVT-Vorrichtungstypen und RVT/HVT-Vorrichtungstypen).
In einer Ausführungsform kann die integrierte Schaltungsdesigneinheit 1340 eine Modellierung eines Vorrichtungsdesigns und/oder eine Überprüfung eines bearbeiteten Halbleitervorrichtungsdesigns zur Überprüfung des Leistungsvermögens und des Betriebs des Designs durchführen. Dies umfasst ein Bestimmen, ob bestimmte Bereiche des Designs oder der Vorrichtung mit Vorwärts- oder Rückwärtsvorspannung und Zeiteinstellungen bereitgestellt werden sollen, wie oben beschrieben ist. Die integrierte Schaltungsdesigneinheit 1340 kann Designeinstellungen zur Bereitstellung, Verlegung und Umsetzung von Vorwärts- und/oder Rückwärtsvorspannungsspannungen einstellen. Die Designeinstellungen, die in 12 beschrieben sind, können durch das System 1300 automatisch durchgeführt werden. In einigen Ausführungsformen können Testdaten von der Überprüfung der Halbleitervorrichtungen durch die integrierte Schaltungsdesigneinheit 1340 verwendet werden, um nachfolgende Vorrichtungsdesigns zu modifizieren.
In anderen Ausführungsformen kann die integrierte Schaltungsdesigneinheit 1340 eine automatisierte Bestimmung der Fläche durchführen, die Designeinstellungen erfordert, um Vorwärts- und/oder Rückwärtsvorspannungsspannungen und Zeiteinstellungen bereitzustellen, zu führen und umzusetzen, und automatisch Designeinstellungen in das Vorrichtungsdesign einzubauen. Sobald ein Designer oder ein Benutzer der integrierten Schaltungsdesigneinheit 1340 beispielsweise ein Design unter Verwendung einer graphischen Benutzerschnittstelle erzeugt, um mit der integrierten Schaltungsdesigneinheit 1340 zu kommunizieren, kann die Einheit 1340 automatisierte Modifizierungen des Designs durchführen.
Das System 1300 kann eine Analyse und Herstellung von verschiedenen Produkten durchführen, einschließlich verschiedener Technologien. Das System 1300 kann Design und Produktionsdaten zur Herstellung von Vorrichtungen der CMOS-Technologie, Flash-Technologie, BiCMOS-Technologie, Leistungsvorrichtungen, Steuerungen, Prozessoren, Speichervorrichtungen (z. B. DRAM-Vorrichtungen), NAND-Speichervorrichtungen und/oder verschiedene andere Halbleitervorrichtungen.
Obwohl in einigen Beispielen aufgrund von Konsistenz und einer vereinfachten Darstellung Schaltungen hierin bezüglich auf die SOI-Vorrichtungen beschrieben wurden, können Konzepte, die hierin beschrieben sind, auch auf andere SOI-Vorrichtungen angewendet werden (z. B. teilweise verarmten (PT) SOI-Vorrichtungen) und innerhalb des Rahmens der Ausführungsformen hierin verbleiben. Die Konzept- und Ausführungsformen, die hierin beschrieben sind, können auf eine Mehrzahl von Arten von VT-Familien von Vorrichtungen angewendet werden, einschließlich aber nicht beschränkend auf FDSOI-LVT-Transistoren, FDSOI-SLVT-Transistoren, FDSOI-RVT-Transistoren, FDSOI-HVT-Transistoren oder eine Kombination hierin und in dem Rahmen der Ausführungsformen hierin verbleiben. Die Konzept- und Ausführungsformen hierin können auf eine belliebige VT-Familie von Transistoren in der oben beschriebenen Technologie angewendet werden (z. B. falls ULVt oder UHVt erzeugt wird).
Das System 1300 kann verschiedene Produkte herstellen und überprüfen, die Transistoren mit aktiven und inaktiven Gates umfassen, welche verschiedene Technologien umfassen. Das System 1300 kann z. B. zur Herstellung und Überprüfung von Produkten bezüglich der CMOS-Technologie, Flash-Technologie, BiCMOS-Technologie, Leistungsvorrichtungen, Speichervorrichtungen (z. B. DRAM-Vorrichtungen), NAND-Speichervorrichtungen, Prozessoren und/oder verschiedenen anderen Halbleitertechnologien bereitstellen.
Die oben beschriebenen Verfahren können durch Instruktionen bestimmt werden, die in einem nicht flüchtigen Computer lesbaren Speichermedium gespeichert und durch beispielsweise einen Prozessor in einer Computervorrichtung ausgeführt werden. Jede der hierin beschriebenen Operationen (z. B. die 10, 11 und 12) können Instruktionen entsprechen, die in einen nicht flüchtigen Computerspeicher oder Computer lesbaren Speichermedium gespeichert sind. In verschiedenen Ausführungsformen umfasst das nicht flüchtige Computer lesbare Speichermedium eine magnetische Speichervorrichtung oder optische-Disk-Speichervorrichtung, Festkörperspeichervorrichtungen, wie z. B. Flash-Speicher, oder einer anderen nicht flüchtigen Speichervorrichtung oder Speichervorrichtungen. Die die in den nicht flüchtigen Computer lesbaren Speichermedium gespeicherten Computer lesbaren Anweisungen können in einem Quellcode, Assembly-Sprachcode, Objektcode oder einem anderen Anweisungsformat sein, das durch wenigstens einen Prozessor übersetzt und/oder ausgeführt wird.
Die oben offenbarten speziellen Ausführungsformen sind lediglich anschaulich, da die Erfindung in verschiedenen, jedoch äquivalenten Weisen modifiziert und ausgeübt werden kann, wie dem Fachmann in Kenntnis der Lehren hierin ersichtlich ist. Die oben ausgeführten Prozessschritte können z. B. in einer unterschiedlichen Reihenfolge ausgeführt werden. Desweiteren sollen keine Beschränkungen auf die Details der Konstruktion oder des Designs, die hierin gezeigt sind, vorhanden sein, anders als in den Ansprüchen unten beschrieben ist. Es ist folglich ersichtlich, dass die oben offenbarten speziellen Ausführungsformen geändert oder modifiziert werden können und alle entsprechenden Variationen in den Rahmen und den Gedanken der Erfindung fallen. Entsprechend ist der hierin verfolgte Schutz in den Ansprüchen unten ausgeführt.

Claims

Verfahren, umfassend: Platzieren einer ersten funktionalen Zelle mit einer ersten Breite auf einem Schaltungslayout; Bestimmen, ob an wenigstens einen Transistor der ersten funktionalen Zelle eine Vorspannung in Durchlassrichtung oder Sperrrichtung anzulegen ist; und Platzieren einer zweiten funktionalen Zelle mit einer zweiten Breite neben der ersten funktionalen Zelle auf dem Schaltungslayout zum Bereitstellen einer ersten Vorspannungswanne innerhalb der Gesamtbreite der ersten und zweiten funktionalen Zellen in Antwort auf die Bestimmung, dass wenigstens ein Transistor in Durchlassrichtung oder Sperrrichtung vorzuspannen ist.
Verfahren nach Anspruch 1, wobei: das Platzieren der ersten funktionalen Zelle mit einer ersten Breite auf einem Schaltungslayout ein Platzieren einer m-Leiterbahnzelle umfasst, wobei m gleich wenigstens einem aus 9, 10 oder 11 ist; das Platzieren der zweiten funktionalen Zelle mit einer zweiten Breite ein Platzieren von wenigstens einer (m – 1)-Leiterbahnzelle oder einer (m – 2)-Zelle umfasst.
Verfahren nach Anspruch 1, wobei das Bereitstellen der ersten Vorspannungswanne ein Bereitstellen eines Isolationsbereichs zwischen der ersten funktionalen Zelle und der zweiten funktionalen Zelle umfasst.
Verfahren nach Anspruch 1, wobei das Bereitstellen der ersten Vorspannungswanne innerhalb der Gesamtbreite der ersten und zweiten funktionalen Zellen ein Anordnen der ersten funktionalen Zelle, der zweiten funktionalen Zelle und der Vorspannungswanne innerhalb von zweimal der ersten Breite umfasst.
Verfahren nach Anspruch 1, ferner umfassend ein Routing eines ersten Vorspannungsspannungssignals in der ersten Vorspannungswanne.
Verfahren nach Anspruch 1, ferner umfassend: ein Platzieren einer dritten funktionalen Zelle mit der ersten Breite neben der zweiten funktionalen Zelle ein Platzieren einer vierten funktionalen Zelle mit der zweiten Breite neben der dritten funktionalen Zelle zum Bereitstellen einer zweiten Vorspannungswanne innerhalb der Gesamtbreite der ersten, zweiten, dritten und vierten funktionalen Zellen.
Verfahren nach Anspruch 6, wobei das Platzieren der ersten, zweiten, dritten und vierten funktionalen Zellen ein Platzieren von Zellen umfasst, die FDSOI-LVT-Transistoren und/oder FDSOI-SLVT-Transistoren und/oder FDSOI-RVT-Transistoren und/oder FDSOI-HVT-Transistoren umfassen.
Verfahren nach Anspruch 1, ferner umfassend ein Bearbeiten eines Halbleiterwafers, um eine Vorrichtung zu bilden, die die ersten und zweiten funktionalen Zellen umfasst.
Verfahren, umfassend: Bereitstellen eines Vorrichtungsdesigns, das einen funktionellen Hybridzellblock umfasst, wobei der funktionelle Hybridzellblock eine Zelle von einem ersten Vorrichtungstyp und eine Zelle von einem zweiten Vorrichtungstyp umfasst, wobei das Bereitstellen des Vorrichtungsdesigns umfasst: Platzieren einer ersten funktionalen Zelle des ersten Vorrichtungstyps in einem Schaltungslayout, wobei die erste funktionale Zelle eine erste Breite aufweist; und Platzieren einer zweiten funktionalen Zelle des zweiten Vorrichtungstyps neben der ersten funktionalen Zelle, wobei die zweite funktionale Zelle eine zweite Breite zur Bereitstellung eines Isolationskanals zwischen den ersten und zweiten funktionalen Zellen aufweist.
Verfahren nach Anspruch 9, wobei: das Platzieren der ersten funktionalen Zelle mit einer ersten Breite auf dem Schaltungslayout ein Platzieren einer 9-Leiterbahnzelle und/oder einer 10-Leiterbahnzelle und/oder einer 11-Leiterbahnzelle umfasst; das Platzieren der zweiten funktionalen Zelle mit einer zweiten Breite ein Platzieren einer Zelle umfasst, die eine zweite Breite einer Leiterbahn aufweist, die kleiner ist als die erste Breite, oder zwei Leiterbahnn kleiner als die erste Breite a aufweist.
Verfahren nach Anspruch 9, wobei das Bereitstellen eines Vorrichtungsdesigns umfasst: Bestimmen, ob ein Isolationsabstand für wenigstens einen von einem Bereitstellen eines Vorspannungskanals oder einem Erzeugen eines Isolationskanals zum benachbarten Platzieren von funktionalen Zellen aus verschiedenen Vorrichtungstypen gebildet werden sollte; Bestimmen einer Größe von dem Vorspannungskanal und/oder dem Isolationskanal auf Basis der Bestimmung, dass der Isolationsabstand gebildet werden sollte; und Bestimmen der Leiterbahnbreitengröße der zweiten funktionellen Zelle basierend auf der Größe.
Verfahren nach Anspruch 9, ferner umfassend ein Durchführen einer Operationsmodellierung des Vorrichtungsdesigns zum Bestimmen, ob das Vorrichtungsdesign einen Zeitfehler und/oder einen Leistungsfehler umfasst.
Verfahren nach Anspruch 12, wobei das Durchführen der Operationsmodellierung ein Überprüfen nach Zeitablauffehlern und/oder ein Bestimmen einer Designänderung zur Reduzierung von Zeitablauffehlern und/oder ein Bestimmen einer Designänderung zur Verbesserung eines Leistungsvermögens des Halbleitervorrichtungsschaltungsdesigns umfasst.
Verfahren nach Anspruch 12, ferner umfassend: Identifizieren einer Schaltungsfläche, in der eine Betriebsgeschwindigkeit zu erhöhen oder zu erniedrigen ist; und/oder Identifizieren einer Schaltungsfläche, in der eine Funktionalität auf ein vor-Silizium-Einstellen oder ein nach-Silizium-Einstellen unter einer breiteren Betriebskondition wiederhergestellt werden kann.
Verfahren nach Anspruch 14, wobei der Vorspannungskanal neben der Schaltungsfläche gebildet wird.
Halbleitervorrichtung, umfassend: eine erste funktionale Zelle mit einer ersten Breite; eine zweite funktionale Zelle mit einer zweiten Breite neben der ersten funktionalen Zelle auf dem Schaltungslayout, um eine erste Vorspannungswanne innerhalb der totalen Breite der ersten und zweiten funktionalen Zellen bereitzustellen; und eine erste Vorspannungssignalleitung, die in der ersten Vorspannungswanne zur Bereitstellung eines Vorspannungssignals in Durchlaufrichtung oder eines Vorspannungssignals in Sperrrichtung an der ersten funktionalen Zelle und/oder der zweiten funktionalen Zelle angeordnet ist.
Halbleitervorrichtung nach Anspruch 16, wobei die ersten und zweiten funktionalen Zellen FDSOI-Transistoren und/oder FDSOI-LVT-Transistoren und/oder FDSOI-SLVT-Transistoren und/oder FDSOI-RVT-Transistoren und/oder FDSOI-HVT-Transistoren umfassen.
Halbleitervorrichtung nach Anspruch 16, wobei die Vorspannungssignalleitung ein Signal zur Einstellung des Betriebszeitablaufs von wenigstens einem Bereich der ersten funktionalen Zelle oder der zweiten funktionalen Zelle bereitstellt.
Halbleitervorrichtung nach Anspruch 16, ferner umfassend: einen Prozessor; eine Speichervorrichtung; eine Interfaceschaltung zur operativen Kopplung des Prozessors und der Speichervorrichtung, wobei die Interfaceschaltung die erste Vorspannungssignalleitung, die erste funktionale Zelle und die zweite funktionale Zelle umfasst.
Halbleitervorrichtung nach Anspruch 12, ferner umfassend: einen funktionalen Hybridzellblock, wobei der funktionale Hybridzellblock eine Zelle vom ersten Vorrichtungstyp und eine Zelle von einem zweiten Vorrichtungstyp umfasst, und wobei der funktionale Hybridzellblock eine erste funktionale Zelle von dem ersten Vorrichtungstyp und eine zweite funktionale Zelle von dem zweiten Vorrichtungstyp neben der ersten funktionalen Zelle umfasst, wobei die zweite funktionale Zelle eine zweite Breite zur Bereitstellung eines Isolationskanals zwischen den ersten und zweiten funktionalen Zellen innerhalb einer Dimension aufweist, die zweimal der ersten Breite ist.